JP4618361B2 - Manufacturing method of multilayer capacitor - Google Patents

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Description

本発明は、静電容量部とESR制御部とを含んでいる素体を備えた積層コンデンサの製造方法に関する。   The present invention relates to a method for manufacturing a multilayer capacitor including an element body including a capacitance section and an ESR control section.

積層コンデンサとして、誘電体層を介在させて複数の内部電極が積層された略直方体形状の素体を備えたものが知られている(例えば、特許文献1参照)。特許文献1に記載された積層コンデンサでは、素体は、静電容量部とESR(Equivalent Series Resistance:等価直列抵抗)制御部とを含んでいる。   As a multilayer capacitor, a capacitor having a substantially rectangular parallelepiped element body in which a plurality of internal electrodes are stacked with a dielectric layer interposed therebetween is known (for example, see Patent Document 1). In the multilayer capacitor described in Patent Document 1, the element body includes an electrostatic capacity unit and an ESR (Equivalent Series Resistance) control unit.

静電容量部は、一つの側面に引き出されると共に第1の極性に接続される第1の内部電極と一つの側面に対向する一つの側面に引き出されると共に第2の極性に接続される第2の内部電極とが少なくとも一層の誘電体層を挟んで交互に配置されて構成される。ESR制御部は、第1の内部電極が引き出される一つの側面と該一つの側面に隣接する一つの側面とに引き出されると共に第1の極性に接続される第3の内部電極と、第3の内部電極が引き出される二つの側面を除く第2の内部電極が引き出される一つの側面と該一つの側面に隣接する一つの側面とに引き出されると共に第2の極性に接続される第4の内部電極とを有して構成される。   The capacitance part is drawn out to one side and connected to the first polarity, and the second internal part is drawn to one side facing the one side and connected to the second polarity. Are arranged alternately with at least one dielectric layer interposed therebetween. The ESR control unit includes a third internal electrode that is drawn to one side surface from which the first internal electrode is drawn and one side surface adjacent to the one side surface and is connected to the first polarity, A fourth internal electrode that is drawn to one side from which the second internal electrode is drawn and one side that is adjacent to the one side, except for the two sides from which the internal electrode is drawn, and is connected to the second polarity And is configured.

静電容量部において、第1及び第2の内部電極は端子導体にのみ接続され、ESR制御部において、第3及び第4の内部電極は端子導体及び外部電極にそれぞれ接続されている。したがって、特許文献1に記載された積層コンデンサでは、第1及び第2の内部電極が並列に接続された端子導体が外部電極に直列に接続されるので、従来のように外部電極に内部電極を並列接続する場合と比較して高ESRを実現できる。
特開2003−168621号公報
In the capacitance part, the first and second internal electrodes are connected only to the terminal conductor, and in the ESR control part, the third and fourth internal electrodes are connected to the terminal conductor and the external electrode, respectively. Therefore, in the multilayer capacitor described in Patent Document 1, since the terminal conductor in which the first and second internal electrodes are connected in parallel is connected in series to the external electrode, the internal electrode is connected to the external electrode as in the prior art. High ESR can be realized as compared with the case of parallel connection.
JP 2003-168621 A

特許文献1に記載された積層コンデンサを製造する場合、第1〜第4の内部電極を有していることから、一般に、第1の内部電極に対応する第1の内部電極パターンが形成されたセラミックグリーンシート、第2の内部電極に対応する第2の内部電極パターンが形成されたセラミックグリーンシート、第3の内部電極に対応する第3の内部電極パターンが形成されたセラミックグリーンシート、及び第4の内部電極に対応する第4の内部電極パターンが形成されたセラミックグリーンシートを準備する必要がある。そして、これらのセラミックグリーンシートを所定の順序で積層してセラミックグリーンシート積層体を得る。その後、得られたセラミックグリーンシート積層体を所定の切断予定線に沿って切断することにより個々の積層コンデンサ単位の積層体チップを得て、この積層体チップを焼成して、素体を得ている。   When the multilayer capacitor described in Patent Document 1 is manufactured, since the first to fourth internal electrodes are included, generally, the first internal electrode pattern corresponding to the first internal electrode is formed. A ceramic green sheet, a ceramic green sheet on which a second internal electrode pattern corresponding to the second internal electrode is formed, a ceramic green sheet on which a third internal electrode pattern corresponding to the third internal electrode is formed, and a first It is necessary to prepare a ceramic green sheet on which a fourth internal electrode pattern corresponding to the four internal electrodes is formed. These ceramic green sheets are laminated in a predetermined order to obtain a ceramic green sheet laminate. Thereafter, the obtained ceramic green sheet laminate is cut along a predetermined planned cutting line to obtain a laminate chip for each multilayer capacitor unit, and this laminate chip is fired to obtain an element body. Yes.

しかしながら、上述した製造方法では、内部電極パターンが形成されていないセラミックグリーンシート以外に、対応する内部電極パターンがそれぞれ独立して形成された4種類のセラミックグリーンシートを準備する必要があり、製造工程が複雑となると共に製造コストが嵩む懼れがある。また、上記製造方法では、セラミックグリーンシートを積層する際やセラミックグリーンシート積層体を切断する際にずれが生じると、内部電極の引き出し部が素体の側面に露出しない懼れがある。この場合には、コンデンサとしての機能を実現することは不可能となり、得られた積層コンデンサは不良品となって、製造歩留まりが低下してしまう。   However, in the manufacturing method described above, it is necessary to prepare four types of ceramic green sheets in which the corresponding internal electrode patterns are independently formed in addition to the ceramic green sheets in which the internal electrode patterns are not formed. However, the manufacturing cost increases. Further, in the above manufacturing method, if a deviation occurs when the ceramic green sheets are laminated or the ceramic green sheet laminate is cut, the lead portion of the internal electrode may not be exposed on the side surface of the element body. In this case, it is impossible to realize the function as a capacitor, and the obtained multilayer capacitor becomes a defective product, resulting in a decrease in manufacturing yield.

本発明は、静電容量部とESR制御部とを含んでいる素体を備えた積層コンデンサを簡便に得ると共に、当該積層コンデンサの製造歩留まりを向上することが可能な積層コンデンサの製造方法を提供することを目的とする。   The present invention provides a multilayer capacitor manufacturing method capable of easily obtaining a multilayer capacitor including an element body including a capacitance section and an ESR control section and improving the manufacturing yield of the multilayer capacitor. The purpose is to do.

本発明は、誘電体層を介在させて複数の内部電極が積層された略直方体形状の素体を備え、素体が、一つの側面に引き出されると共に第1の極性に接続される第1の内部電極と一つの側面に対向する一つの側面に引き出されると共に第2の極性に接続される第2の内部電極とが少なくとも一層の誘電体層を挟んで交互に配置されてなる静電容量部と、第1の内部電極が引き出される一つの側面と該一つの側面に隣接する一つの側面とに引き出されると共に第1の極性に接続される第3の内部電極と、第3の内部電極が引き出される二つの側面を除く第2の内部電極が引き出される一つの側面と該一つの側面に隣接する一つの側面とに引き出されると共に第2の極性に接続される第4の内部電極とを有してなるESR制御部とを含んでいる積層コンデンサの製造方法であって、第1の内部電極に対応する第1の内部電極パターンと第2の内部電極に対応する第2の内部電極パターンとが形成された静電容量部用の第1のセラミックグリーンシートを複数枚準備する工程と、第3の内部電極に対応する第3の内部電極パターンと第4の内部電極に対応する第4の内部電極パターンとが形成されたESR制御部用の第2のセラミックグリーンシートを複数枚準備する工程と、複数枚の第1及び第2のセラミックグリーンシートを、第1のセラミックグリーンシート同士及び第2のセラミックグリーンシート同士がそれぞれ一つの内部電極パターン分所定の方向にずれるように積層し、セラミックグリーンシート積層体を得る工程と、セラミックグリーンシート積層体を所定の切断予定線に沿って切断し、個々の積層コンデンサ単位の積層体チップを得る工程と、積層体チップを焼成し、素体を得る工程と、を備え、第1のセラミックグリーンシートを準備する工程では、第1及び第2の内部電極パターンが所定の方向と該所定の方向に直交する方向とにおいて交互に配置されると共に、第1及び第2の内部電極パターンにおける第1及び第2の内部電極の引き出し部に対応する部分が所定の切断予定線をまたがって連続するように、第1及び第2の内部電極パターンを形成し、第2のセラミックグリーンシートを準備する工程では、第3及び第4の内部電極パターンが所定のオフセット方向と該所定の方向に直交する方向とにおいて交互に配置されると共に、第3及び第4の内部電極パターンにおける第3及び第4の内部電極の引き出し部に対応する部分が所定の切断予定線をまたがって連続し且つ所定のオフセット方向と該所定の方向に直交する方向とに交差する一方向に第3及び第4の内部電極パターンが交互につながるように、第3及び第4の内部電極パターンを形成することを特徴とする。   The present invention includes a substantially rectangular parallelepiped element body in which a plurality of internal electrodes are stacked with a dielectric layer interposed therebetween, and the element body is drawn to one side surface and connected to a first polarity. Capacitance portion in which internal electrodes and second internal electrodes that are drawn out to one side surface that faces one side surface and are connected to the second polarity are alternately arranged with at least one dielectric layer interposed therebetween A third internal electrode that is drawn to one side surface from which the first internal electrode is drawn out and one side surface adjacent to the one side surface and is connected to the first polarity; The second internal electrode excluding the two extracted side surfaces has one side surface from which the second internal electrode is extracted and one side surface adjacent to the one side surface, and has a fourth internal electrode connected to the second polarity. And an ESR control unit A first manufacturing method for a capacitance portion in which a first internal electrode pattern corresponding to a first internal electrode and a second internal electrode pattern corresponding to a second internal electrode are formed. A plurality of ceramic green sheets, and a third internal electrode pattern corresponding to the third internal electrode and a fourth internal electrode pattern corresponding to the fourth internal electrode are formed. Preparing a plurality of second ceramic green sheets, and a plurality of first and second ceramic green sheets, each of the first ceramic green sheets and the second ceramic green sheets having one internal electrode Laminating the pattern in a predetermined direction to obtain a ceramic green sheet laminate, and the ceramic green sheet laminate to a predetermined cutting line The step of obtaining a multilayer chip for each multilayer capacitor unit and the step of firing the multilayer chip to obtain an element body, and preparing the first ceramic green sheet, And the second internal electrode patterns are alternately arranged in a predetermined direction and a direction orthogonal to the predetermined direction, and lead portions of the first and second internal electrodes in the first and second internal electrode patterns In the step of forming the first and second internal electrode patterns and preparing the second ceramic green sheet so that the portion corresponding to the line continues across the predetermined cutting line, the third and fourth internals are prepared. The electrode patterns are alternately arranged in a predetermined offset direction and a direction orthogonal to the predetermined direction, and the third and fourth internal electrode patterns in the third and fourth internal electrode patterns are drawn. The third and fourth internal electrode patterns alternate in one direction in which a portion corresponding to the protruding portion is continuous across a predetermined cutting line and intersects a predetermined offset direction and a direction orthogonal to the predetermined direction. The third and fourth internal electrode patterns are formed so as to be connected to each other.

本発明に係る積層コンデンサの製造方法では、内部電極パターンが形成されたセラミックグリーンシートとして、第1及び第2の内部電極パターンが形成された静電容量部用の第1のセラミックグリーンシートと、第3及び第4の内部電極パターンが形成されたESR制御部用の第2のセラミックグリーンシートと、の2種類のセラミックグリーンシートを準備すればよいので、製造工程が簡便となり、製造コストの低減を図ることができる。   In the multilayer capacitor manufacturing method according to the present invention, as the ceramic green sheet on which the internal electrode pattern is formed, the first ceramic green sheet for the electrostatic capacitance portion on which the first and second internal electrode patterns are formed; It is only necessary to prepare two types of ceramic green sheets for the ESR control unit on which the third and fourth internal electrode patterns are formed, so that the manufacturing process is simplified and the manufacturing cost is reduced. Can be achieved.

本発明では、第1のセラミックグリーンシートに形成される第1及び第2の内部電極パターンでは、引き出し部に対応する部分が所定の切断予定線をまたがって連続している。また、第2のセラミックグリーンシートに形成される第3及び第4の内部電極パターンでも、引き出し部に対応する部分は所定の切断予定線をまたがって連続している。このため、セラミックグリーンシートを積層する際やセラミックグリーンシート積層体を切断する際にずれが生じた場合でも、得られた積層体チップでは、第1〜第4の内部電極パターンにおける第1〜第4の内部電極の引き出し部に対応する部分が側面(切断面)に必ず露出することとなる。したがって、本発明によれば、第1〜第4の内部電極が素体の側面に引き出されていない不良品の発生を抑制し、静電容量部とESR制御部とを含んでいる素体を備えた積層コンデンサを歩留まりよく製造することができる。   In the present invention, in the first and second internal electrode patterns formed on the first ceramic green sheet, a portion corresponding to the lead portion is continuous across a predetermined scheduled cutting line. Also, in the third and fourth internal electrode patterns formed on the second ceramic green sheet, the portion corresponding to the lead-out portion continues across a predetermined scheduled cutting line. For this reason, even when a deviation occurs when laminating the ceramic green sheets or cutting the ceramic green sheet laminate, the obtained laminate chip has the first to fourth internal electrode patterns in the first to fourth internal electrode patterns. The portion corresponding to the lead portion of the internal electrode 4 is always exposed on the side surface (cut surface). Therefore, according to the present invention, it is possible to suppress the generation of a defective product in which the first to fourth internal electrodes are not drawn out to the side surface of the element body, and to include the element body including the electrostatic capacity unit and the ESR control unit. The provided multilayer capacitor can be manufactured with high yield.

好ましくは、所定の切断予定線は、所定のオフセット方向と平行な方向に伸びる第1の切断予定線と、該第1の切断予定線に直交する第2の切断予定線と、を含み、第3及び第4の内部電極の引き出し部に対応する部分は、第1の切断予定線をまたがる領域と、第2の切断予定線とをまたがる領域とで幅が異なっている。この場合、第3の内部電極の引き出し部の幅と第4の内部電極の引き出し部の幅とが異なる積層コンデンサを簡便に得ることができる。   Preferably, the predetermined cutting line includes a first cutting line extending in a direction parallel to the predetermined offset direction, and a second cutting line orthogonal to the first cutting line, The portions corresponding to the lead portions of the third and fourth internal electrodes have different widths in a region straddling the first planned cutting line and a region straddling the second planned cutting line. In this case, a multilayer capacitor in which the width of the lead portion of the third internal electrode and the width of the lead portion of the fourth internal electrode are different can be easily obtained.

好ましくは、第1のセラミックグリーンシートを準備する工程では、ダミー電極用の電極パターンを第1及び第2の内部電極パターンと間隔を有し且つ所定の切断予定線をまたがるように形成し、第2のセラミックグリーンシートを準備する工程では、ダミー電極用の電極パターンを第3及び第4の内部電極パターンと間隔を有し且つ所定の切断予定線をまたがるように形成する。この場合、得られた積層体チップでは、ダミー電極用の電極パターンが側面(切断面)に必ず露出することとなり、ダミー電極も側面に引き出された素体を得ることができる。ダミー電極は、素体に外部導体を形成する際に、外部導体との接触面積の拡大を図って、素体と外部導体との接続強度を向上するためのものである。また、第1及び第2のセラミックグリーンシートにダミー電極用の電極パターンを形成することにより、当該電極パターンが段差吸収層として機能し、第1〜第4の内部電極パターンの厚みに起因して生じる段差の発生を抑制して、積層体チップ(素体)の変形を防止することができる。   Preferably, in the step of preparing the first ceramic green sheet, an electrode pattern for the dummy electrode is formed so as to have a distance from the first and second internal electrode patterns and straddle a predetermined cutting line, In the second step of preparing the ceramic green sheet, the electrode pattern for the dummy electrode is formed so as to have a gap from the third and fourth internal electrode patterns and to cross a predetermined planned cutting line. In this case, in the obtained laminated chip, the electrode pattern for the dummy electrode is necessarily exposed on the side surface (cut surface), and the element body in which the dummy electrode is also drawn out to the side surface can be obtained. The dummy electrode is for increasing the contact area with the outer conductor and improving the connection strength between the element body and the outer conductor when the outer conductor is formed on the element body. In addition, by forming the electrode pattern for the dummy electrode on the first and second ceramic green sheets, the electrode pattern functions as a step absorption layer, resulting from the thickness of the first to fourth internal electrode patterns. Generation | occurrence | production of the level | step difference which arises can be suppressed and a deformation | transformation of a laminated body chip | tip (element body) can be prevented.

本発明によれば、静電容量部とESR制御部とを含んでいる素体を備えた積層コンデンサを簡便に得ると共に、当該積層コンデンサの製造歩留まりを向上することが可能な積層コンデンサの製造方法を提供することができる。   According to the present invention, a multilayer capacitor manufacturing method capable of easily obtaining a multilayer capacitor including an element body including an electrostatic capacitance section and an ESR control section and improving the manufacturing yield of the multilayer capacitor. Can be provided.

以下、添付図面を参照して、本発明の好適な実施形態について詳細に説明する。なお、説明において、同一要素又は同一機能を有する要素には、同一符号を用いることとし、重複する説明は省略する。   Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings. In the description, the same reference numerals are used for the same elements or elements having the same function, and redundant description is omitted.

(第1実施形態)
まず、図1〜図3を参照して、第1実施形態に係る積層コンデンサの製造方法によって製造される積層コンデンサ1の構成について説明する。図1は、第1実施形態に係る積層コンデンサを示す斜視図である。また、図2は、図1に示した積層コンデンサの層構成を示す図であり、図3は、図1におけるIII−III線断面図である。
(First embodiment)
First, the configuration of the multilayer capacitor 1 manufactured by the multilayer capacitor manufacturing method according to the first embodiment will be described with reference to FIGS. FIG. 1 is a perspective view showing the multilayer capacitor in accordance with the first embodiment. 2 is a diagram showing a layer configuration of the multilayer capacitor shown in FIG. 1, and FIG. 3 is a sectional view taken along line III-III in FIG.

図1〜図3に示されるように、積層コンデンサ1は、略直方体形状の素体2と、素体2の外表面に配置された複数の外部導体と、を備えている。複数の外部導体は、素体2の長手方向に対向する側面に形成された外部電極3(3A,3B)と、素体2の短手方向に対向する側面に形成された端子導体4(4A,4B)と、からなる。   As shown in FIGS. 1 to 3, the multilayer capacitor 1 includes a substantially rectangular parallelepiped element body 2 and a plurality of external conductors disposed on the outer surface of the element body 2. The plurality of external conductors include an external electrode 3 (3A, 3B) formed on the side surface facing the longitudinal direction of the element body 2 and a terminal conductor 4 (4A) formed on the side surface facing the short direction of the element body 2. , 4B).

素体2は、図2に示されるように、誘電体層6の上に異なるパターンの内部電極7が形成されてなる複数の複合層5と、複合層5の最表層に積層され、保護層として機能する誘電体層6とによって形成されている。誘電体層6は、誘電体セラミックを含むセラミックグリーンシートの焼結体からなり、内部電極7は、導電性ペーストの焼結体からなる。実際の積層コンデンサ1では、誘電体層6,6間の境界が視認できない程度に一体化されている。   As shown in FIG. 2, the element body 2 is laminated on a plurality of composite layers 5 in which internal electrodes 7 having different patterns are formed on a dielectric layer 6, and an outermost layer of the composite layer 5. And the dielectric layer 6 functioning as The dielectric layer 6 is made of a sintered body of a ceramic green sheet containing a dielectric ceramic, and the internal electrode 7 is made of a sintered body of a conductive paste. The actual multilayer capacitor 1 is integrated so that the boundary between the dielectric layers 6 and 6 is not visible.

外部電極3及び端子導体4は、導電性金属粉末及びガラスフリットを含む導電性ペーストを焼き付けることによって形成されている。外部電極3は、積層コンデンサ1の実装の際に、所定の極性に接続される電極である。また、端子導体4は、素体2における後述の静電容量部11に属する内部電極7同士を並列に接続する導体であり、実装基板に直接接続されない、いわゆるNC(No Contact)導体である。   The external electrode 3 and the terminal conductor 4 are formed by baking a conductive paste containing conductive metal powder and glass frit. The external electrode 3 is an electrode connected to a predetermined polarity when the multilayer capacitor 1 is mounted. Further, the terminal conductor 4 is a conductor that connects in parallel internal electrodes 7 belonging to a later-described capacitance unit 11 in the element body 2 and is a so-called NC (No Contact) conductor that is not directly connected to the mounting board.

外部電極3Aは、積層コンデンサ1の基板実装の際に例えば+極性(第1の極性)に接続される電極であり、素体2の長手方向に対向する一対の側面のうち一方の側面2aを覆うように形成されている。外部電極3Bは、積層コンデンサ1の基板実装の際に例えば−極性(第2の極性)に接続される電極であり、素体2の長手方向に対向する一対の側面のうち他方の側面2bを覆うように形成されている。   The external electrode 3 </ b> A is an electrode connected to, for example, + polarity (first polarity) when the multilayer capacitor 1 is mounted on the substrate, and one side surface 2 a of the pair of side surfaces facing the longitudinal direction of the element body 2 It is formed to cover. The external electrode 3B is an electrode connected to, for example, a negative polarity (second polarity) when the multilayer capacitor 1 is mounted on the substrate, and the other side surface 2b of the pair of side surfaces facing the longitudinal direction of the element body 2 is connected to the external electrode 3B. It is formed to cover.

端子導体4Aは、素体2の一対の側面2a,2bと直交する側面のうち、積層方向に沿う一方の側面2cに形成され、端子導体4Bは、側面2cと対向する他方の側面2dに形成されている。端子導体4A,4Bは、側面2c,2dにおいて上述の積層方向に帯状に延在すると共に、素体2の積層方向の端面に張り出すパッド部分を有している。外部電極3A,3B及び端子導体4A,4Bは、所定の間隔をあけて離間した状態となっており、互いに電気的に絶縁されている。   The terminal conductor 4A is formed on one side surface 2c along the stacking direction among the side surfaces orthogonal to the pair of side surfaces 2a and 2b of the element body 2, and the terminal conductor 4B is formed on the other side surface 2d facing the side surface 2c. Has been. The terminal conductors 4 </ b> A and 4 </ b> B extend on the side surfaces 2 c and 2 d in a band shape in the above-described stacking direction, and have pad portions that protrude from the end surface of the element body 2 in the stacking direction. The external electrodes 3A and 3B and the terminal conductors 4A and 4B are in a state of being spaced apart by a predetermined distance and are electrically insulated from each other.

積層コンデンサ1の実装に用いる基板100は、陽極ランドパターン101Aと、陰極ランドパターン101Bとを有している。陽極ランドパターン101A及び陰極ランドパターン101Bは、例えば外部電極3A及び外部電極3Bの幅方向に沿って帯状に形成され、所定の回路配線に接続されている。積層コンデンサ1の実装構造において、外部電極3Aは、陽極ランドパターン101Aに接合され、外部電極3Bは、陰極ランドパターン101Bに接合される。また、端子導体4A及び端子導体4Bは、陽極ランドパターン101A及び陰極ランドパターン101Bのいずれにも接合されない。すなわち、積層コンデンサ1の実装構造では、外部電極3A及び外部電極3Bのみが基板100に対して接合された状態となる。   A substrate 100 used for mounting the multilayer capacitor 1 has an anode land pattern 101A and a cathode land pattern 101B. The anode land pattern 101A and the cathode land pattern 101B are, for example, formed in a strip shape along the width direction of the external electrode 3A and the external electrode 3B, and are connected to predetermined circuit wiring. In the mounting structure of the multilayer capacitor 1, the external electrode 3A is bonded to the anode land pattern 101A, and the external electrode 3B is bonded to the cathode land pattern 101B. Further, the terminal conductor 4A and the terminal conductor 4B are not joined to either the anode land pattern 101A or the cathode land pattern 101B. That is, in the mounting structure of the multilayer capacitor 1, only the external electrode 3 </ b> A and the external electrode 3 </ b> B are bonded to the substrate 100.

次に、素体2の構成について更に詳細に説明する。   Next, the configuration of the element body 2 will be described in more detail.

素体2は、図2及び図3に示されるように、積層コンデンサの静電容量に主として寄与する静電容量部11と、積層コンデンサ1のESRを制御するESR制御部12とを有している。   As shown in FIGS. 2 and 3, the element body 2 includes a capacitance unit 11 that mainly contributes to the capacitance of the multilayer capacitor, and an ESR control unit 12 that controls the ESR of the multilayer capacitor 1. Yes.

静電容量部11は、図4に示されるように、内部電極の形状が異なる2つの複合層5A,5Bが交互に複数積層されて形成されている。複合層5Aの内部電極7Aは、図4(a)に示されるように、中央部分に形成された主電極部13Aと、主電極部13Aの一辺から引き出された引き出し部14Aとを有している。主電極部13Aは、略長方形状を呈している。引き出し部14Aは、帯状を呈している。引き出し部14Aの端部は、素体2の側面2cに露出し、端子導体4Aに接続されている。   As shown in FIG. 4, the capacitance portion 11 is formed by alternately stacking two composite layers 5A and 5B having different internal electrode shapes. As shown in FIG. 4A, the internal electrode 7A of the composite layer 5A has a main electrode portion 13A formed in the center portion and a lead portion 14A drawn from one side of the main electrode portion 13A. Yes. The main electrode portion 13A has a substantially rectangular shape. The lead portion 14A has a strip shape. An end portion of the lead portion 14A is exposed on the side surface 2c of the element body 2 and connected to the terminal conductor 4A.

複合層5Bの内部電極7Bは、図4(b)に示されるように、中央部分に形成された主電極部13Bと、主電極部13Bの一辺から引き出された引き出し部14Bとを有している。主電極部13Bは、略長方形状を呈している。第1実施形態では、主電極部13Aと主電極部13Bとは同形状である。引き出し部14Bは、帯状を呈している。引き出し部14Bの端部は、引き出し部14Aとは反対に素体2の側面2dに露出し、端子導体4Bに接続されている。第1実施形態では、引き出し部14Aと引き出し部14Bとは同形状である。   As shown in FIG. 4B, the internal electrode 7B of the composite layer 5B has a main electrode portion 13B formed in the center portion and a lead portion 14B drawn from one side of the main electrode portion 13B. Yes. The main electrode portion 13B has a substantially rectangular shape. In the first embodiment, the main electrode portion 13A and the main electrode portion 13B have the same shape. The lead portion 14B has a strip shape. The end of the lead portion 14B is exposed to the side surface 2d of the element body 2 opposite to the lead portion 14A and is connected to the terminal conductor 4B. In the first embodiment, the lead portion 14A and the lead portion 14B have the same shape.

静電容量部11において、積層方向から見て、内部電極7Aの主電極部13Aと内部電極7Bの主電極部13Bとが互いに重なり合う部分は、容量形成領域となっている。第1実施形態では、主電極部13Aの全面が主電極部13Bの全面と重なり合っており、容量形成領域が十分に確保されている。   In the capacitance part 11, when viewed from the stacking direction, the part where the main electrode part 13A of the internal electrode 7A and the main electrode part 13B of the internal electrode 7B overlap each other is a capacity forming region. In the first embodiment, the entire surface of the main electrode portion 13A overlaps the entire surface of the main electrode portion 13B, so that a sufficient capacity forming region is secured.

ESR制御部12は、積層方向から見て静電容量部11を挟むように配置されている。ESR制御部12は、図5に示されるように、内部電極の形状が異なる2つの複合層5C,5Dによって形成されている。複合層5Cの内部電極7Cは、図5(a)に示されるように、中央部分に形成された主電極部13Cと、それぞれ主電極部13Cの異なる二辺から引き出された引き出し部14C,14Dとを有している。   The ESR control unit 12 is disposed so as to sandwich the capacitance unit 11 when viewed from the stacking direction. As shown in FIG. 5, the ESR controller 12 is formed by two composite layers 5C and 5D having different internal electrode shapes. As shown in FIG. 5A, the internal electrode 7C of the composite layer 5C includes a main electrode portion 13C formed in the center portion, and lead portions 14C and 14D drawn from two different sides of the main electrode portion 13C. And have.

主電極部13Cは、略長方形状を呈している。引き出し部14C,14Dは、帯状を呈している。引き出し部14Cの一端部は、素体2の側面2cに露出し、端子導体4Aに接続されている。引き出し部14Dの一端部は、素体2の側面2aに露出し、外部電極3Aに接続されている。引き出し部14Dの幅は、主電極部13Cの短辺の長さと同じに設定されている。   The main electrode portion 13C has a substantially rectangular shape. The lead portions 14C and 14D have a strip shape. One end of the lead portion 14C is exposed on the side surface 2c of the element body 2 and is connected to the terminal conductor 4A. One end of the lead portion 14D is exposed on the side surface 2a of the element body 2 and connected to the external electrode 3A. The width of the lead portion 14D is set to be the same as the length of the short side of the main electrode portion 13C.

このような複合層5Cの構成により、静電容量部11の内部電極7Aは、引き出し部14Aを介して端子導体4Aに接続され、更に、この端子導体4Aと引き出し部14C,14Dとを介して外部電極3Aに接続されることとなる。したがって、内部電極7Aは、実装時に+極性を有する。   With such a configuration of the composite layer 5C, the internal electrode 7A of the capacitance portion 11 is connected to the terminal conductor 4A via the lead portion 14A, and further, via the terminal conductor 4A and the lead portions 14C and 14D. It will be connected to the external electrode 3A. Therefore, the internal electrode 7A has a + polarity when mounted.

引き出し部14Cの幅及び引き出し部14Aの幅は、引き出し部14Dの幅よりも狭く設定されている。これにより、内部電極7Aから外部電極3Aまで繋がる導体部分(電流経路)において、断面積が絞られた絞り部分が形成されることとなる。   The width of the lead portion 14C and the width of the lead portion 14A are set to be narrower than the width of the lead portion 14D. As a result, in the conductor portion (current path) connected from the internal electrode 7A to the external electrode 3A, a narrowed portion having a reduced cross-sectional area is formed.

複合層5Dの内部電極7Dは、図5(b)に示されるように、中央部分に形成された主電極部13Dと、それぞれ主電極部13Dの異なる二辺から引き出された引き出し部14E,14Fとを有している。主電極部13Dは、略長方形状を呈している。引き出し部14E,14Fは、帯状を呈している。引き出し部14Eの一端部は、素体2の側面2dに露出し、端子導体4Bに接続されている。引き出し部14Fの一端部は、素体2の側面2bに露出し、外部電極3Bに接続されている。引き出し部14Fの幅は、主電極部13Dの短辺の長さと同じに設定されている。   As shown in FIG. 5B, the internal electrode 7D of the composite layer 5D includes a main electrode portion 13D formed in the center portion and lead portions 14E and 14F drawn from two different sides of the main electrode portion 13D. And have. The main electrode portion 13D has a substantially rectangular shape. The lead portions 14E and 14F have a strip shape. One end of the lead portion 14E is exposed on the side surface 2d of the element body 2 and connected to the terminal conductor 4B. One end of the lead portion 14F is exposed on the side surface 2b of the element body 2 and connected to the external electrode 3B. The width of the lead portion 14F is set to be the same as the length of the short side of the main electrode portion 13D.

このような複合層5Dの構成により、静電容量部11の内部電極7Bは、引き出し部14Eを介して端子導体4Bに接続され、更に、この端子導体4B、主電極部13D、及び引き出し部14E,14Fを介して外部電極3Bに接続されることとなる。したがって、内部電極7Bは、実装時に−極性を有する。   With such a configuration of the composite layer 5D, the internal electrode 7B of the capacitance portion 11 is connected to the terminal conductor 4B via the lead portion 14E, and further, the terminal conductor 4B, the main electrode portion 13D, and the lead portion 14E. , 14F to be connected to the external electrode 3B. Therefore, the internal electrode 7B has a negative polarity when mounted.

引き出し部14Eの幅及び引き出し部14Bの幅は、引き出し部14Fの幅よりも狭く設定されている。これにより、内部電極7Bから外部電極3Bまで繋がる導体部分(電流経路)において、断面積が絞られた絞り部分が形成されることとなる。   The width of the lead portion 14E and the width of the lead portion 14B are set to be narrower than the width of the lead portion 14F. As a result, in the conductor portion (current path) connected from the internal electrode 7B to the external electrode 3B, a narrowed portion having a narrow cross-sectional area is formed.

以上のような構成を有する積層コンデンサ1では、静電容量部11において内部電極7が端子導体4にのみ接続され、ESR制御部12において内部電極7が端子導体4及び外部電極3にそれぞれ接続されている。したがって、内部電極7が並列に接続された端子導体4が外部電極3に直列に接続されるので、従来のように外部電極3に内部電極7を並列接続する場合と比較して高ESRを実現できる。   In the multilayer capacitor 1 having the above-described configuration, the internal electrode 7 is connected only to the terminal conductor 4 in the capacitance unit 11, and the internal electrode 7 is connected to the terminal conductor 4 and the external electrode 3 in the ESR control unit 12. ing. Therefore, since the terminal conductor 4 to which the internal electrode 7 is connected in parallel is connected in series to the external electrode 3, a higher ESR is realized compared to the case where the internal electrode 7 is connected to the external electrode 3 in parallel as in the prior art. it can.

積層コンデンサ1では、静電容量部11において接続される極性が異なる内部電極7A及び内部電極7Bが交互に配置されており、内部電極7Aと端子導体4とを接続する引き出し部14Aと、内部電極7Bと端子導体4Bとを接続する引き出し部14Bとは、素体2の互いに対向する側面2c,2dに向かって反対向きに伸びている。したがって、図2に示されるように、内部電極7Aにおける容量形成領域と、内部電極7Bにおける容量形成領域とでは、流れる電流の向きが反対となり、電流に起因して発生する磁界の一部が相殺される。これにより、ESLを低減することが可能となる。   In the multilayer capacitor 1, the internal electrodes 7A and the internal electrodes 7B having different polarities connected in the electrostatic capacitance unit 11 are alternately arranged, a lead portion 14A that connects the internal electrode 7A and the terminal conductor 4, and an internal electrode The lead portion 14B connecting the 7B and the terminal conductor 4B extends in the opposite direction toward the side surfaces 2c and 2d of the element body 2 facing each other. Therefore, as shown in FIG. 2, the direction of the flowing current is opposite between the capacitance forming region in the internal electrode 7A and the capacitance forming region in the internal electrode 7B, and a part of the magnetic field generated due to the current cancels out. Is done. Thereby, ESL can be reduced.

続いて、図6〜図12を参照して、上述の構成を有する積層コンデンサ1の製造方法について説明する。   Subsequently, a method for manufacturing the multilayer capacitor 1 having the above-described configuration will be described with reference to FIGS.

図6に、第1実施形態に係る積層コンデンサ1の製造方法の手順を示す。第1実施形態に係る積層コンデンサ1の製造方法は、図6に示されるように、セラミックグリーンシート準備工程S1、積層工程S2、切断工程S3、焼成工程S4、外部導体形成工程S5の各工程を備えている。   FIG. 6 shows the procedure of the method for manufacturing the multilayer capacitor 1 according to the first embodiment. As shown in FIG. 6, the method for manufacturing the multilayer capacitor 1 according to the first embodiment includes the ceramic green sheet preparation step S <b> 1, the lamination step S <b> 2, the cutting step S <b> 3, the firing step S <b> 4, and the outer conductor forming step S <b> 5. I have.

セラミックグリーンシート準備工程S1では、図7に示されたセラミックグリーンシート20を複数枚準備する。図7は、セラミックグリーンシートを示す平面図である。   In the ceramic green sheet preparation step S1, a plurality of ceramic green sheets 20 shown in FIG. 7 are prepared. FIG. 7 is a plan view showing a ceramic green sheet.

セラミックグリーンシート20は、矩形形状を呈しており、その上面に複数の内部電極パターンが形成されている。この複数の内部電極パターンは、内部電極7Aに対応する内部電極パターン30と、内部電極7Bに対応する内部電極パターン40と、からなる。内部電極パターン30は、主電極部13Aに対応する部分31と、引き出し部14Aに対応する部分33と、を有している。内部電極パターン40は、主電極部13Bに対応する部分41と、引き出し部14Bに対応する部分43と、を有している。   The ceramic green sheet 20 has a rectangular shape, and a plurality of internal electrode patterns are formed on the upper surface thereof. The plurality of internal electrode patterns include an internal electrode pattern 30 corresponding to the internal electrode 7A and an internal electrode pattern 40 corresponding to the internal electrode 7B. The internal electrode pattern 30 has a portion 31 corresponding to the main electrode portion 13A and a portion 33 corresponding to the lead portion 14A. The internal electrode pattern 40 has a portion 41 corresponding to the main electrode portion 13B and a portion 43 corresponding to the lead portion 14B.

内部電極パターン30及び内部電極パターン40は、第1の方向(図7におけるX方向)と第2の方向(図7におけるY方向)とにおいて、交互に配置されると共に、引き出し部14Aに対応する部分33と引き出し部14Bに対応する部分43とが切断予定線C1をまたがって連続するように、形成されている。第2の方向において隣り合う内部電極パターン30と内部電極パターン40とが、それぞれの引き出し部14A,14Bに対応する部分33,43を通して連続している。第1の方向は、セラミックグリーンシート20の一辺と平行な方向であり、第2の方向は、セラミックグリーンシート20の一辺と平行な方向であり且つ第1の方向と直交する方向である。   The internal electrode patterns 30 and the internal electrode patterns 40 are alternately arranged in the first direction (X direction in FIG. 7) and the second direction (Y direction in FIG. 7), and correspond to the lead portion 14A. The portion 33 and the portion 43 corresponding to the lead portion 14B are formed so as to extend across the planned cutting line C1. The internal electrode pattern 30 and the internal electrode pattern 40 adjacent in the second direction are continuous through the portions 33 and 43 corresponding to the respective lead portions 14A and 14B. The first direction is a direction parallel to one side of the ceramic green sheet 20, and the second direction is a direction parallel to one side of the ceramic green sheet 20 and a direction orthogonal to the first direction.

また、セラミックグリーンシート準備工程S1では、図8に示されたセラミックグリーンシート50を複数枚準備する。図8は、セラミックグリーンシートを示す平面図である。   In the ceramic green sheet preparation step S1, a plurality of ceramic green sheets 50 shown in FIG. 8 are prepared. FIG. 8 is a plan view showing a ceramic green sheet.

セラミックグリーンシート50は、矩形形状を呈しており、その上面に複数の内部電極パターンが形成されている。この複数の内部電極パターンは、内部電極7Cに対応する内部電極パターン60と、内部電極7Dに対応する内部電極パターン70と、からなる。内部電極パターン60は、主電極部13Cに対応する部分61と、引き出し部14Cに対応する部分63と、引き出し部14Dに対応する部分65と、を有している。内部電極パターン70は、主電極部13Dに対応する部分71と、引き出し部14Eに対応する部分73と、引き出し部14Fに対応する部分75と、を有している。   The ceramic green sheet 50 has a rectangular shape, and a plurality of internal electrode patterns are formed on the upper surface thereof. The plurality of internal electrode patterns include an internal electrode pattern 60 corresponding to the internal electrode 7C and an internal electrode pattern 70 corresponding to the internal electrode 7D. The internal electrode pattern 60 has a portion 61 corresponding to the main electrode portion 13C, a portion 63 corresponding to the lead portion 14C, and a portion 65 corresponding to the lead portion 14D. The internal electrode pattern 70 includes a portion 71 corresponding to the main electrode portion 13D, a portion 73 corresponding to the lead portion 14E, and a portion 75 corresponding to the lead portion 14F.

内部電極パターン60及び内部電極パターン70は、第1の方向(図8におけるX方向)と第2の方向(図8におけるY方向)とにおいて、交互に配置されるように形成されている。内部電極パターン60及び内部電極パターン70は、引き出し部14Cに対応する部分63と引き出し部14Eに対応する部分73とが切断予定線C1をまたがって連続すると共に、引き出し部14Dに対応する部分65と引き出し部14Fに対応する部分75とが切断予定線C2をまたがって連続し、更に、第1及び第2の方向に交差する一方向に内部電極パターン60,70が交互につながるように、形成されている。第2の方向において隣り合う内部電極パターン30と内部電極パターン40とが、それぞれの引き出し部14C,14Eに対応する部分63,73を通して連続している。第1の方向において隣り合う内部電極パターン30と内部電極パターン40とが、それぞれの引き出し部14D,14Fに対応する部分65,75を通して連続している。内部電極パターン60及び内部電極パターン70は、ジグザグ状につながって第1及び第2の方向に交差する上記一方向に伸びている。第1の方向は、セラミックグリーンシート50の一辺と平行な方向であり、第2の方向は、セラミックグリーンシート50の一辺と平行な方向であり且つ第1の方向と直交する方向である。   The internal electrode pattern 60 and the internal electrode pattern 70 are formed so as to be alternately arranged in the first direction (X direction in FIG. 8) and the second direction (Y direction in FIG. 8). In the internal electrode pattern 60 and the internal electrode pattern 70, a portion 63 corresponding to the lead portion 14C and a portion 73 corresponding to the lead portion 14E continue across the planned cutting line C1, and a portion 65 corresponding to the lead portion 14D. A portion 75 corresponding to the lead portion 14F is formed so as to continue across the planned cutting line C2, and further, the internal electrode patterns 60, 70 are alternately connected in one direction intersecting the first and second directions. ing. The internal electrode pattern 30 and the internal electrode pattern 40 which are adjacent in the second direction are continuous through the portions 63 and 73 corresponding to the respective lead portions 14C and 14E. The internal electrode pattern 30 and the internal electrode pattern 40 adjacent in the first direction are continuous through the portions 65 and 75 corresponding to the respective lead portions 14D and 14F. The internal electrode pattern 60 and the internal electrode pattern 70 are connected in a zigzag shape and extend in the one direction intersecting the first and second directions. The first direction is a direction parallel to one side of the ceramic green sheet 50, and the second direction is a direction parallel to one side of the ceramic green sheet 50 and perpendicular to the first direction.

セラミックグリーンシート20,50は、例えばチタン酸バリウムを主成分とする誘電体材料にバインダ樹脂(例えば有機バインダ樹脂等)、溶剤、可塑剤等を加えて混合分散しセラミックスラリーを支持体上に塗布後、乾燥させることにより得られる。内部電極パターン30,40,60,70は、例えばセラミックグリーンシート20,50の上面に電極ペーストを付与後、乾燥することにより形成される。電極ペーストは、例えばNi、Ag、Pdなどの金属粉末にバインダ樹脂や溶剤等を混合したペースト状の組成物である。電極ペーストを付与する手法として、例えばスクリーン印刷法等がある。   The ceramic green sheets 20 and 50 are, for example, a binder material (for example, an organic binder resin), a solvent, a plasticizer, and the like added to a dielectric material mainly composed of barium titanate, mixed and dispersed, and a ceramic slurry is applied onto the support. Thereafter, it is obtained by drying. The internal electrode patterns 30, 40, 60, 70 are formed, for example, by applying an electrode paste to the upper surface of the ceramic green sheets 20, 50 and then drying. The electrode paste is a paste-like composition obtained by mixing a binder resin, a solvent, or the like with a metal powder such as Ni, Ag, or Pd. As a method for applying the electrode paste, for example, there is a screen printing method.

続く積層工程S2では、図9に示されるように、内部電極パターンが形成されていないセラミックグリーンシート(不図示)と共と複数枚のセラミックグリーンシート20,50とを、第1及び第2の方向に直交する第3の方向(図9におけるZ方向)に積層する。これにより、図10に示されたセラミックグリーンシート積層体GMが得られる。このとき、セラミックグリーンシート20,50を、セラミックグリーンシート20同士及びセラミックグリーンシート50同士がそれぞれ一つの内部電極パターン分第1の方向にずれるように、積層する。また、セラミックグリーンシート20,50を、内部電極パターン30の位置と内部電極パターン40の位置とが一致すると共に、内部電極パターン60の位置と内部電極パターン70の位置とが一致するように、積層する。すなわち、セラミックグリーンシート20,50は、第3の方向から見て、内部電極パターン30,40,60,70における主電極部13A,13B,13C,13Dに対応する部分31,41,61,71が全体的に重なるように、積層されている。内部電極パターンが形成されていないセラミックグリーンシートは、セラミックグリーンシート積層体GMの最外層を構成する。セラミックグリーンシート20,50を、セラミックグリーンシート20同士及びセラミックグリーンシート50同士がそれぞれ一つの内部電極パターン分第2の方向にずれるように、積層してもよい。   In the subsequent stacking step S2, as shown in FIG. 9, the first and second ceramic green sheets 20 and 50 together with the ceramic green sheets (not shown) in which the internal electrode pattern is not formed are combined. They are stacked in a third direction (Z direction in FIG. 9) perpendicular to the direction. Thereby, the ceramic green sheet laminate GM shown in FIG. 10 is obtained. At this time, the ceramic green sheets 20 and 50 are stacked such that the ceramic green sheets 20 and the ceramic green sheets 50 are displaced in the first direction by one internal electrode pattern. Further, the ceramic green sheets 20 and 50 are laminated so that the position of the internal electrode pattern 30 and the position of the internal electrode pattern 40 coincide with each other, and the position of the internal electrode pattern 60 and the position of the internal electrode pattern 70 coincide with each other. To do. That is, the ceramic green sheets 20 and 50 are portions 31, 41, 61, and 71 corresponding to the main electrode portions 13A, 13B, 13C, and 13D in the internal electrode patterns 30, 40, 60, and 70 when viewed from the third direction. Are stacked so that they overlap as a whole. The ceramic green sheet on which the internal electrode pattern is not formed constitutes the outermost layer of the ceramic green sheet laminate GM. The ceramic green sheets 20 and 50 may be laminated so that the ceramic green sheets 20 and the ceramic green sheets 50 are shifted in the second direction by one internal electrode pattern.

続く切断工程S3では、図11に示されるように、セラミックグリーンシート積層体GMを切断予定線C1,C2に沿って切断する。これにより、図12に示される、個々の積層コンデンサ1単位の積層体チップMCが得られる。図11は、切断工程S3を説明するために、セラミックグリーンシート積層体GMを分解して表した平面図である。切断予定線C1と切断予定線C2とは、直交している。   In the subsequent cutting step S3, as shown in FIG. 11, the ceramic green sheet laminate GM is cut along the planned cutting lines C1 and C2. As a result, the multilayer chip MC of each multilayer capacitor 1 unit shown in FIG. 12 is obtained. FIG. 11 is an exploded plan view of the ceramic green sheet laminate GM for explaining the cutting step S3. The planned cutting line C1 and the planned cutting line C2 are orthogonal to each other.

切断予定線C1にてセラミックグリーンシート積層体GMを切断すると、連続している引き出し部14A,14Bに対応する部分33,43が途中部分で切断され、切断面に引き出し部14A,14Bに対応する部分33,43がそれぞれ露出する。同様に、連続している引き出し部14C,14Eに対応する部分63,73が途中部分で切断され、切断面に引き出し部14C,14Eに対応する部分63,73がそれぞれ露出する。切断予定線C2にてセラミックグリーンシート積層体GMを切断すると、連続している引き出し部14D,14Fに対応する部分65,75が途中部分で切断され、切断面に引き出し部14D,14Fに対応する部分65,75がそれぞれ露出する。したがって、積層体チップMCには、その側面に各引き出し部14A,14B,14C,14E,14D,14Fに対応する部分33,43,63,73,65,75が露出する。   When the ceramic green sheet laminate GM is cut along the planned cutting line C1, the portions 33 and 43 corresponding to the continuous lead portions 14A and 14B are cut in the middle, and the cut surfaces correspond to the lead portions 14A and 14B. The portions 33 and 43 are exposed. Similarly, the portions 63 and 73 corresponding to the continuous lead portions 14C and 14E are cut in the middle, and the portions 63 and 73 corresponding to the lead portions 14C and 14E are exposed on the cut surface. When the ceramic green sheet laminate GM is cut along the planned cutting line C2, the portions 65 and 75 corresponding to the continuous lead portions 14D and 14F are cut in the middle, and the cut surfaces correspond to the lead portions 14D and 14F. Portions 65 and 75 are exposed. Therefore, portions 33, 43, 63, 73, 65, and 75 corresponding to the lead portions 14A, 14B, 14C, 14E, 14D, and 14F are exposed on the side surfaces of the multilayer chip MC.

続く焼成工程S4では、積層体チップMCを加熱して、乾燥、脱バインダ、及び焼成を行う。これにより、積層コンデンサ1の素体2が得られる。   In the subsequent firing step S4, the multilayer chip MC is heated to perform drying, binder removal, and firing. Thereby, the element body 2 of the multilayer capacitor 1 is obtained.

続く外部導体形成工程S5では、素体2の外表面に外部電極3A,3B及び端子導体4A,4Bを形成する。これにより、上述した積層コンデンサ1が最終的に得られる。外部電極3A,3B及び端子導体4A,4Bは、素体2の外表面におけるそれぞれ対応する部分に電極ペーストを付与した後に焼き付け、更に電気めっきを施すことにより、形成される。電気めっきには、例えばCu、Ni及びSnを用いることができる。電極ペーストには、例えば、Ag、Cu又はNiを主成分としたものが用いられる。   In the subsequent external conductor forming step S5, external electrodes 3A and 3B and terminal conductors 4A and 4B are formed on the outer surface of the element body 2. Thereby, the multilayer capacitor 1 described above is finally obtained. The external electrodes 3A and 3B and the terminal conductors 4A and 4B are formed by applying an electrode paste to the corresponding portions on the outer surface of the element body 2 and then baking and applying electroplating. For electroplating, for example, Cu, Ni and Sn can be used. As the electrode paste, for example, a paste mainly composed of Ag, Cu or Ni is used.

以上のように、第1実施形態に係る製造方法では、内部電極パターンが形成されたセラミックグリーンシートとして、内部電極パターン30,40が形成された静電容量部11用のセラミックグリーンシートと20、内部電極パターン60,70が形成されたESR制御部12用のセラミックグリーンシート50と、の2種類のセラミックグリーンシートを準備すればよいので、積層コンデンサ1の製造工程が簡便となり、製造コストの低減を図ることができる。   As described above, in the manufacturing method according to the first embodiment, as the ceramic green sheet on which the internal electrode pattern is formed, the ceramic green sheet for the electrostatic capacitance part 11 on which the internal electrode patterns 30 and 40 are formed, and 20, Since it is only necessary to prepare two types of ceramic green sheets, the ceramic green sheet 50 for the ESR controller 12 in which the internal electrode patterns 60 and 70 are formed, the manufacturing process of the multilayer capacitor 1 is simplified and the manufacturing cost is reduced. Can be achieved.

第1実施形態に係る製造方法では、セラミックグリーンシート20に形成される内部電極パターン30,40では、引き出し部14A,14Bに対応する部分33,43が切断予定線C1をまたがって連続している。また、セラミックグリーンシート50に形成される内部電極パターン60,70でも、引き出し部14C,14Eに対応する部分63,73が切断予定線C1をまたがって連続していると共に、引き出し部14D,14Fに対応する部分65,75が切断予定線C2をまたがって連続している。このため、セラミックグリーンシート20,50を積層する際やセラミックグリーンシート積層体GMを切断する際にずれが生じた場合でも、得られた積層体チップMCでは、内部電極パターン30,40,60,70における引き出し部14A,14B,14C,14E,14D,14Fに対応する部分33,43,63,73,65,75が、切断面である側面に必ず露出することとなる。したがって、内部電極7A,7B,7C,7Dが素体2の側面2a,2b,2c,2dに引き出されていない不良品の発生を抑制し、静電容量部11とESR制御部12とを含んでいる素体2を備えた積層コンデンサ1を歩留まりよく製造することができる。   In the manufacturing method according to the first embodiment, in the internal electrode patterns 30 and 40 formed on the ceramic green sheet 20, the portions 33 and 43 corresponding to the lead portions 14A and 14B are continuous across the planned cutting line C1. . In the internal electrode patterns 60 and 70 formed on the ceramic green sheet 50, the portions 63 and 73 corresponding to the lead portions 14C and 14E are continuous across the planned cutting line C1, and the lead portions 14D and 14F are connected to the lead portions 14D and 14F. Corresponding portions 65 and 75 are continuous across the planned cutting line C2. Therefore, even when the ceramic green sheets 20 and 50 are laminated or when the ceramic green sheet laminate GM is cut, the obtained multilayer chip MC has the internal electrode patterns 30, 40, 60, The portions 33, 43, 63, 73, 65, 75 corresponding to the lead portions 14A, 14B, 14C, 14E, 14D, 14F in 70 are necessarily exposed on the side surfaces that are cut surfaces. Therefore, the generation of defective products in which the internal electrodes 7A, 7B, 7C, and 7D are not drawn out to the side surfaces 2a, 2b, 2c, and 2d of the element body 2 is suppressed, and the capacitance unit 11 and the ESR control unit 12 are included. Thus, the multilayer capacitor 1 including the protruding body 2 can be manufactured with a high yield.

(第2実施形態)
次に、図13及び図14を参照して、第2実施形態に係る積層コンデンサの製造方法によって製造される積層コンデンサの構成について説明する。第2実施形態における積層コンデンサは、ESR制御部12の内部電極7C,7Dの形状に関して、上述した第1実施形態における積層コンデンサ1と相違する。
(Second Embodiment)
Next, the configuration of the multilayer capacitor manufactured by the multilayer capacitor manufacturing method according to the second embodiment will be described with reference to FIGS. The multilayer capacitor in the second embodiment is different from the multilayer capacitor 1 in the first embodiment described above with respect to the shape of the internal electrodes 7C and 7D of the ESR control unit 12.

図示は省略するが、第2実施形態における積層コンデンサは、上述した積層コンデンサ1と同じく、素体2と、外部電極3A,3Bと、端子導体4A,4Bと、を備えている。 素体2は、図12に示されるように、誘電体層6の上に異なるパターンの内部電極7が形成されてなる複数の複合層5と、複合層5の最表層に積層され、保護層として機能する誘電体層6とによって形成されている。素体2は、図12に示されるように、静電容量部11とESR制御部12とを有している。静電容量部11は、上述した積層コンデンサ1における静電容量部11と同じ構成である。   Although illustration is omitted, the multilayer capacitor in the second embodiment includes the element body 2, the external electrodes 3A and 3B, and the terminal conductors 4A and 4B, as in the multilayer capacitor 1 described above. As shown in FIG. 12, the element body 2 is laminated on a plurality of composite layers 5 in which internal electrodes 7 having different patterns are formed on a dielectric layer 6 and an outermost layer of the composite layer 5. And the dielectric layer 6 functioning as As shown in FIG. 12, the element body 2 includes a capacitance unit 11 and an ESR control unit 12. The capacitance unit 11 has the same configuration as the capacitance unit 11 in the multilayer capacitor 1 described above.

ESR制御部12は、内部電極の形状が異なる2つの複合層5C,5Dによって形成されている。複合層5Cの内部電極7Cは、図14(a)に示されるように、中央部分に形成された主電極部13Gと、それぞれ主電極部13Gの異なる二辺から引き出された引き出し部14C,14Dとを有している。主電極部13Gは、略長方形状を呈しており、内部電極7Aにおける主電極部13Aの外部電極3B側の略半分部分と対向する。   The ESR control unit 12 is formed by two composite layers 5C and 5D having different internal electrode shapes. As shown in FIG. 14A, the internal electrode 7C of the composite layer 5C includes a main electrode portion 13G formed in the central portion, and lead portions 14C and 14D drawn from two different sides of the main electrode portion 13G. And have. The main electrode portion 13G has a substantially rectangular shape, and is opposed to a substantially half portion on the external electrode 3B side of the main electrode portion 13A in the internal electrode 7A.

引き出し部14Dの幅は、引き出し部14Cの幅及び引き出し部14Aの幅よりも狭く設定されている。これにより、内部電極7Aから外部電極3Aまで繋がる電流経路上における引き出し部14Dに対応する位置にて、断面積が絞られた絞り部分が形成されることとなる。   The width of the lead portion 14D is set to be narrower than the width of the lead portion 14C and the width of the lead portion 14A. As a result, a constricted portion having a constricted cross-sectional area is formed at a position corresponding to the lead portion 14D on the current path connected from the internal electrode 7A to the external electrode 3A.

複合層5Dの内部電極7Cは、図14(b)に示されるように、中央部分に形成された主電極部13Hと、それぞれ主電極部13Hの異なる二辺から引き出された引き出し部14C,14Dとを有している。主電極部13Hは、略長方形状を呈しており、内部電極7Bにおける主電極部13Bの外部電極3A側の略半分部分と対向する。   As shown in FIG. 14B, the internal electrode 7C of the composite layer 5D includes a main electrode portion 13H formed at the center portion, and lead portions 14C and 14D drawn from two different sides of the main electrode portion 13H. And have. The main electrode portion 13H has a substantially rectangular shape, and is opposed to a substantially half portion on the external electrode 3A side of the main electrode portion 13B in the internal electrode 7B.

引き出し部14Fの幅は、引き出し部14Eの幅及び引き出し部14Bの幅よりも狭く設定されている。これにより、内部電極7Bから外部電極3Bまで繋がる電流経路上における引き出し部14Fに対応する位置にて、断面積が絞られた絞り部分が形成されることとなる。   The width of the lead portion 14F is set narrower than the width of the lead portion 14E and the width of the lead portion 14B. As a result, an aperture portion with a reduced cross-sectional area is formed at a position corresponding to the lead portion 14F on the current path that connects from the internal electrode 7B to the external electrode 3B.

以上のような構成を有する積層コンデンサでも、上述した積層コンデンサ1と同じく、従来のように外部電極3に内部電極7を並列接続する場合と比較して高ESRを実現できる。   Even in the multilayer capacitor having the above-described configuration, high ESR can be realized as compared with the case of the multilayer capacitor 1 described above as compared with the conventional case where the internal electrode 7 is connected in parallel to the external electrode 3.

第2実施形態における積層コンデンサでは、ESR制御部12における内部電極7Cの引き出し部14Dの幅、及び内部電極7Dの引き出し部14Fの幅が、引き出し部14C,14A,14E,14Bのいずれの幅よりも狭くなっている。これにより、内部電極7と外部電極3とを接続する導体部分の断面積が絞られ、ESRの一層の向上が図られる。   In the multilayer capacitor according to the second embodiment, the width of the lead portion 14D of the internal electrode 7C and the width of the lead portion 14F of the internal electrode 7D in the ESR control unit 12 are larger than any width of the lead portions 14C, 14A, 14E, and 14B. Is also narrower. As a result, the cross-sectional area of the conductor portion connecting the internal electrode 7 and the external electrode 3 is reduced, and the ESR can be further improved.

続いて、図15〜図19を参照して、上述の構成を有する積層コンデンサの製造方法について説明する。   Then, with reference to FIGS. 15-19, the manufacturing method of the multilayer capacitor which has the above-mentioned structure is demonstrated.

第2実施形態に係る積層コンデンサの製造方法は、第1実施形態と同じく、セラミックグリーンシート準備工程、積層工程、切断工程、焼成工程、外部導体形成工程の各工程を備えている。   The manufacturing method of the multilayer capacitor according to the second embodiment includes each process of a ceramic green sheet preparation process, a lamination process, a cutting process, a firing process, and an external conductor forming process, as in the first embodiment.

セラミックグリーンシート準備工程では、図7に示されたセラミックグリーンシート20を複数枚準備する。また、セラミックグリーンシート準備工程では、図15に示されたセラミックグリーンシート50を複数枚準備する。図15は、セラミックグリーンシートを示す平面図である。   In the ceramic green sheet preparation step, a plurality of ceramic green sheets 20 shown in FIG. 7 are prepared. In the ceramic green sheet preparation step, a plurality of ceramic green sheets 50 shown in FIG. 15 are prepared. FIG. 15 is a plan view showing a ceramic green sheet.

セラミックグリーンシート50には、内部電極7Cに対応する内部電極パターン60と、内部電極7Dに対応する内部電極パターン70が形成されている。内部電極パターン60は、主電極部13Gに対応する部分67と、引き出し部14Cに対応する部分63と、引き出し部14Dに対応する部分65と、を有している。内部電極パターン70は、主電極部13Hに対応する部分77と、引き出し部14Eに対応する部分73と、引き出し部14Fに対応する部分75と、を有している。   On the ceramic green sheet 50, an internal electrode pattern 60 corresponding to the internal electrode 7C and an internal electrode pattern 70 corresponding to the internal electrode 7D are formed. The internal electrode pattern 60 has a portion 67 corresponding to the main electrode portion 13G, a portion 63 corresponding to the lead portion 14C, and a portion 65 corresponding to the lead portion 14D. The internal electrode pattern 70 has a portion 77 corresponding to the main electrode portion 13H, a portion 73 corresponding to the lead portion 14E, and a portion 75 corresponding to the lead portion 14F.

内部電極パターン60及び内部電極パターン70は、第1の方向(図15におけるX方向)と第2の方向(図15におけるY方向)とにおいて、交互に配置されるように形成されている。内部電極パターン60及び内部電極パターン70は、引き出し部14Cに対応する部分63と引き出し部14Eに対応する部分73とが切断予定線C1をまたがって連続すると共に、引き出し部14Dに対応する部分65と引き出し部14Fに対応する部分75とが切断予定線C2をまたがって連続し、更に、第1及び第2の方向に交差する一方向に内部電極パターン60,70が交互につながるように、形成されている。第2の方向において隣り合う内部電極パターン30と内部電極パターン40とが、それぞれの引き出し部14C,14Eに対応する部分63,73を通して連続している。第1の方向において隣り合う内部電極パターン30と内部電極パターン40とが、それぞれの引き出し部14D,14Fに対応する部分65,75を通して連続している。内部電極パターン60及び内部電極パターン70は、ジグザグ状につながって第1及び第2の方向に交差する上記一方向に伸びている。   The internal electrode pattern 60 and the internal electrode pattern 70 are formed so as to be alternately arranged in the first direction (X direction in FIG. 15) and the second direction (Y direction in FIG. 15). In the internal electrode pattern 60 and the internal electrode pattern 70, a portion 63 corresponding to the lead portion 14C and a portion 73 corresponding to the lead portion 14E continue across the planned cutting line C1, and a portion 65 corresponding to the lead portion 14D. A portion 75 corresponding to the lead portion 14F is formed so as to continue across the planned cutting line C2, and further, the internal electrode patterns 60, 70 are alternately connected in one direction intersecting the first and second directions. ing. The internal electrode pattern 30 and the internal electrode pattern 40 which are adjacent in the second direction are continuous through the portions 63 and 73 corresponding to the respective lead portions 14C and 14E. The internal electrode pattern 30 and the internal electrode pattern 40 adjacent in the first direction are continuous through the portions 65 and 75 corresponding to the respective lead portions 14D and 14F. The internal electrode pattern 60 and the internal electrode pattern 70 are connected in a zigzag shape and extend in the one direction intersecting the first and second directions.

続く積層工程では、図16に示されるように、内部電極パターンが形成されていないセラミックグリーンシート(不図示)と共と複数枚のセラミックグリーンシート20,50とを、第3の方向(図16におけるZ方向)に積層する。これにより、図17に示されたセラミックグリーンシート積層体GMが得られる。このとき、セラミックグリーンシート20,50を、セラミックグリーンシート20同士及びセラミックグリーンシート50同士がそれぞれ一つの内部電極パターン分第1の方向にずれるように、積層する。また、セラミックグリーンシート20,50を、内部電極パターン30の位置と内部電極パターン40の位置とが一致すると共に、内部電極パターン60の位置と内部電極パターン70の位置とが一致するように、積層する。すなわち、セラミックグリーンシート20,50は、第3の方向から見て、内部電極パターン30,40,60,70における主電極部13A,13B,13G,13Hに対応する部分31,41,67,77が重なるように、積層されている。ここでも、セラミックグリーンシート20,50を、セラミックグリーンシート20同士及びセラミックグリーンシート50同士がそれぞれ一つの内部電極パターン分第2の方向にずれるように、積層してもよい。   In the subsequent stacking step, as shown in FIG. 16, the ceramic green sheets (not shown) in which the internal electrode pattern is not formed and the plurality of ceramic green sheets 20 and 50 are moved in the third direction (FIG. 16). In the Z direction). As a result, the ceramic green sheet laminate GM shown in FIG. 17 is obtained. At this time, the ceramic green sheets 20 and 50 are stacked such that the ceramic green sheets 20 and the ceramic green sheets 50 are displaced in the first direction by one internal electrode pattern. Further, the ceramic green sheets 20 and 50 are laminated so that the position of the internal electrode pattern 30 and the position of the internal electrode pattern 40 coincide with each other, and the position of the internal electrode pattern 60 and the position of the internal electrode pattern 70 coincide with each other. To do. That is, the ceramic green sheets 20 and 50 are portions 31, 41, 67, and 77 corresponding to the main electrode portions 13A, 13B, 13G, and 13H in the internal electrode patterns 30, 40, 60, and 70 when viewed from the third direction. Are stacked so that they overlap. In this case, the ceramic green sheets 20 and 50 may be laminated so that the ceramic green sheets 20 and the ceramic green sheets 50 are shifted in the second direction by one internal electrode pattern.

続く切断工程では、図18に示されるように、セラミックグリーンシート積層体GMを切断予定線C1,C2に沿って切断する。これにより、図19に示される、個々の積層コンデンサ1単位の積層体チップMCが得られる。図18は、切断工程を説明するために、セラミックグリーンシート積層体GMを分解して表した平面図である。   In the subsequent cutting step, as shown in FIG. 18, the ceramic green sheet laminate GM is cut along the planned cutting lines C1 and C2. As a result, the multilayer chip MC of each multilayer capacitor 1 unit shown in FIG. 19 is obtained. FIG. 18 is an exploded plan view of the ceramic green sheet laminate GM for explaining the cutting process.

切断予定線C1にてセラミックグリーンシート積層体GMを切断すると、切断面に引き出し部14A,14Bに対応する部分33,43がそれぞれ露出すると共に引き出し部14C,14Eに対応する部分63,73がそれぞれ露出する。切断予定線C2にてセラミックグリーンシート積層体GMを切断すると、切断面に引き出し部14D,14Fに対応する部分65,75がそれぞれ露出する。したがって、積層体チップMCには、その側面に各引き出し部14A,14B,14C,14E,14D,14Fに対応する部分33,43,63,73,65,75が露出する。   When the ceramic green sheet laminate GM is cut along the planned cutting line C1, the portions 33 and 43 corresponding to the lead portions 14A and 14B are exposed on the cut surface, and the portions 63 and 73 corresponding to the lead portions 14C and 14E are respectively exposed. Exposed. When the ceramic green sheet laminate GM is cut along the planned cutting line C2, the portions 65 and 75 corresponding to the lead portions 14D and 14F are exposed on the cut surfaces, respectively. Therefore, portions 33, 43, 63, 73, 65, and 75 corresponding to the lead portions 14A, 14B, 14C, 14E, 14D, and 14F are exposed on the side surfaces of the multilayer chip MC.

続く焼成工程及び外部導体形成工程を経て、最終的に上述した積層コンデンサが得られる。焼成工程及び外部導体形成工程については、上述した第1実施形態における焼成工程S4及び外部導体形成工程S5と同じであり、説明を省略する。   Through the subsequent firing step and external conductor forming step, the multilayer capacitor described above is finally obtained. The firing step and the outer conductor forming step are the same as the firing step S4 and the outer conductor forming step S5 in the first embodiment described above, and a description thereof is omitted.

以上のように、第2実施形態に係る製造方法では、第1実施形態に係る製造方法と同じく、積層コンデンサ1の製造工程が簡便となり、製造コストの低減を図ることができると共に、静電容量部11とESR制御部12とを含んでいる素体2を備えた積層コンデンサ1を歩留まりよく製造することができる。   As described above, in the manufacturing method according to the second embodiment, similarly to the manufacturing method according to the first embodiment, the manufacturing process of the multilayer capacitor 1 is simplified, and the manufacturing cost can be reduced. The multilayer capacitor 1 including the element body 2 including the part 11 and the ESR control part 12 can be manufactured with high yield.

(第3実施形態)
次に、図20〜図22を参照して、第3実施形態に係る積層コンデンサの製造方法によって製造される積層コンデンサの構成について説明する。第3実施形態における積層コンデンサは、ダミー電極を備える点に関して、上述した第1実施形態における積層コンデンサ1と相違する。
(Third embodiment)
Next, the configuration of the multilayer capacitor manufactured by the multilayer capacitor manufacturing method according to the third embodiment will be described with reference to FIGS. The multilayer capacitor in the third embodiment is different from the multilayer capacitor 1 in the first embodiment described above in that a dummy electrode is provided.

図示は省略するが、第3実施形態における積層コンデンサは、上述した積層コンデンサ1と同じく、素体2と、外部電極3A,3Bと、端子導体4A,4Bと、を備えている。 素体2は、図20に示されるように、誘電体層6の上に異なるパターンの内部電極7が形成されてなる複数の複合層5と、複合層5の最表層に積層され、保護層として機能する誘電体層6とによって形成されている。素体2は、図20に示されるように、静電容量部11とESR制御部12とを有している。   Although not shown, the multilayer capacitor in the third embodiment includes an element body 2, external electrodes 3A and 3B, and terminal conductors 4A and 4B, as in the multilayer capacitor 1 described above. As shown in FIG. 20, the element body 2 is laminated on a plurality of composite layers 5 in which internal electrodes 7 having different patterns are formed on a dielectric layer 6, and an outermost layer of the composite layer 5. And the dielectric layer 6 functioning as As shown in FIG. 20, the element body 2 includes a capacitance unit 11 and an ESR control unit 12.

静電容量部11は、図20に示されるように、内部電極の形状が異なる2つの複合層5A,5Bが交互に複数積層されて形成されている。複合層5Aは、図21(a)に示されるように、内部電極7A以外に、ダミー電極8A,9A,10Aを含んでいる。ダミー電極8A,9A,10Aは、内部電極7Aから間隔を隔てて設けられ、分離している。ダミー電極8Aは、その一端部が素体2の側面2aに露出し、外部電極3Aに接続されている。ダミー電極9Aは、その一端部が素体2の側面2bに露出し、外部電極3Bに接続されている。ダミー電極10Aは、その一端部が素体2の側面2dに露出し、端子導体4Bに接続されている。ダミー電極8A,9Aの幅(素体2の短手方向における幅)は、引き出し部14D,14Fの幅と略同じに設定されている。ダミー電極10Aの幅は、引き出し部14Bの幅と略同じに設定されている。   As shown in FIG. 20, the capacitance part 11 is formed by alternately stacking a plurality of composite layers 5A and 5B having different internal electrode shapes. As shown in FIG. 21A, the composite layer 5A includes dummy electrodes 8A, 9A, and 10A in addition to the internal electrode 7A. The dummy electrodes 8A, 9A, and 10A are provided and spaced apart from the internal electrode 7A. One end of the dummy electrode 8A is exposed on the side surface 2a of the element body 2, and is connected to the external electrode 3A. One end of the dummy electrode 9A is exposed on the side surface 2b of the element body 2, and is connected to the external electrode 3B. One end of the dummy electrode 10A is exposed on the side surface 2d of the element body 2 and is connected to the terminal conductor 4B. The widths of the dummy electrodes 8A and 9A (the width in the short direction of the element body 2) are set to be substantially the same as the widths of the lead portions 14D and 14F. The width of the dummy electrode 10A is set to be substantially the same as the width of the lead portion 14B.

複合層5Bは、図21(b)に示されるように、内部電極7B以外に、ダミー電極8B,9B,10Bを含んでいる。ダミー電極8B,9B,10Bは、内部電極7Bから間隔を隔てて設けられ、分離している。ダミー電極8Bは、その一端部が素体2の側面2aに露出し、外部電極3Aに接続されている。ダミー電極9Bは、その一端部が素体2の側面2bに露出し、外部電極3Bに接続されている。ダミー電極10Bは、その一端部が素体2の側面2cに露出し、端子導体4Aに接続されている。ダミー電極8B,9Bの幅(素体2の短手方向における幅)も、引き出し部14D,14Fの幅と略同じに設定されている。ダミー電極10Bの幅は、引き出し部14Aの幅と略同じに設定されている。   As shown in FIG. 21B, the composite layer 5B includes dummy electrodes 8B, 9B, and 10B in addition to the internal electrode 7B. The dummy electrodes 8B, 9B, and 10B are provided and spaced apart from the internal electrode 7B. One end of the dummy electrode 8B is exposed to the side surface 2a of the element body 2, and is connected to the external electrode 3A. One end of the dummy electrode 9B is exposed on the side surface 2b of the element body 2, and is connected to the external electrode 3B. One end of the dummy electrode 10B is exposed on the side surface 2c of the element body 2, and is connected to the terminal conductor 4A. The widths of the dummy electrodes 8B and 9B (the width in the short direction of the element body 2) are also set to be substantially the same as the widths of the lead portions 14D and 14F. The width of the dummy electrode 10B is set to be substantially the same as the width of the lead portion 14A.

ESR制御部12は、図20に示されるように、内部電極の形状が異なる2つの複合層5C,5Dによって形成されている。複合層5Cは、図22(a)に示されるように、内部電極7C以外に、ダミー電極9C,10Cを含んでいる。ダミー電極9C,10Cは、内部電極7Cから間隔を隔てて設けられ、分離している。ダミー電極9Cは、その一端部が素体2の側面2bに露出し、外部電極3Bに接続されている。ダミー電極10Cは、その一端部が素体2の側面2dに露出し、端子導体4Bに接続されている。ダミー電極9Cの幅(素体2の短手方向における幅)は、引き出し部14Fの幅と略同じに設定されている。ダミー電極10Cの幅は、引き出し部14Bの幅と略同じに設定されている。   As shown in FIG. 20, the ESR control unit 12 is formed of two composite layers 5C and 5D having different internal electrode shapes. As illustrated in FIG. 22A, the composite layer 5C includes dummy electrodes 9C and 10C in addition to the internal electrode 7C. The dummy electrodes 9C and 10C are provided and spaced apart from the internal electrode 7C. One end of the dummy electrode 9C is exposed on the side surface 2b of the element body 2, and is connected to the external electrode 3B. One end of the dummy electrode 10C is exposed on the side surface 2d of the element body 2, and is connected to the terminal conductor 4B. The width of the dummy electrode 9C (the width in the short direction of the element body 2) is set to be substantially the same as the width of the lead portion 14F. The width of the dummy electrode 10C is set to be substantially the same as the width of the lead portion 14B.

複合層5Dは、図22(b)に示されるように、内部電極7D以外に、ダミー電極8D,10Dを含んでいる。ダミー電極8D,10Dは、内部電極7Dから間隔を隔てて設けられ、分離している。ダミー電極8Dは、その一端部が素体2の側面2aに露出し、外部電極3Aに接続されている。ダミー電極10Dは、その一端部が素体2の側面2cに露出し、端子導体4Aに接続されている。ダミー電極8Dの幅(素体2の短手方向における幅)は、引き出し部14Dの幅と略同じに設定されている。ダミー電極10Dの幅は、引き出し部14Aの幅と略同じに設定されている。   As illustrated in FIG. 22B, the composite layer 5D includes dummy electrodes 8D and 10D in addition to the internal electrode 7D. The dummy electrodes 8D and 10D are provided and spaced apart from the internal electrode 7D. One end of the dummy electrode 8D is exposed on the side surface 2a of the element body 2, and is connected to the external electrode 3A. One end of the dummy electrode 10D is exposed on the side surface 2c of the element body 2, and is connected to the terminal conductor 4A. The width of the dummy electrode 8D (the width in the short direction of the element body 2) is set to be substantially the same as the width of the lead portion 14D. The width of the dummy electrode 10D is set to be substantially the same as the width of the lead portion 14A.

素体2において、積層方向から見て、ダミー電極8A,8B,8Dは引き出し部14Dと重なり、ダミー電極9A,9B,9Cは引き出し部14Fと重なり、ダミー電極10A,10Cは引き出し部14Aと重なり、ダミー電極10B,10Dは引き出し部14Aと重なっている。   In the element body 2, when viewed from the stacking direction, the dummy electrodes 8A, 8B, and 8D overlap with the lead portion 14D, the dummy electrodes 9A, 9B, and 9C overlap with the lead portion 14F, and the dummy electrodes 10A and 10C overlap with the lead portion 14A. The dummy electrodes 10B and 10D overlap the lead portion 14A.

以上のような構成を有する積層コンデンサにおいても、上述した積層コンデンサ1と同じく、従来のように外部電極3に内部電極7を並列接続する場合と比較して高ESRを実現できる。   Even in the multilayer capacitor having the above-described configuration, high ESR can be realized as compared with the case of the multilayer capacitor 1 described above as compared with the conventional case where the internal electrode 7 is connected in parallel to the external electrode 3.

続いて、図23〜図28を参照して、上述の構成を有する積層コンデンサの製造方法について説明する。   Next, a method for manufacturing the multilayer capacitor having the above-described configuration will be described with reference to FIGS.

第3実施形態に係る積層コンデンサの製造方法は、第1及び第2実施形態と同じく、セラミックグリーンシート準備工程、積層工程、切断工程、焼成工程、外部導体形成工程の各工程を備えている。   The manufacturing method of the multilayer capacitor in accordance with the third embodiment includes each process of a ceramic green sheet preparation process, a lamination process, a cutting process, a firing process, and an external conductor forming process, as in the first and second embodiments.

セラミックグリーンシート準備工程では、図23に示されたセラミックグリーンシート20を複数枚準備する。図23は、セラミックグリーンシートを示す平面図である。   In the ceramic green sheet preparation step, a plurality of ceramic green sheets 20 shown in FIG. 23 are prepared. FIG. 23 is a plan view showing a ceramic green sheet.

セラミックグリーンシート20には、内部電極パターン30及び内部電極パターン40以外に、ダミー電極8A,9Bに対応するダミー電極パターン90と、ダミー電極8B,9Aに対応するダミー電極パターン92と、ダミー電極10A,10Bに対応するダミー電極パターン94と、が形成されている。ダミー電極パターン90は、ダミー電極8Aに対応する部分90aとダミー電極9Bに対応する部分90bとを含んでいる。ダミー電極パターン92は、ダミー電極8Bに対応する部分92aとダミー電極9Aに対応する部分92bとを含んでいる。ダミー電極パターン94は、ダミー電極10Aに対応する部分94aとダミー電極10Bに対応する部分94bとを含んでいる。   In addition to the internal electrode pattern 30 and the internal electrode pattern 40, the ceramic green sheet 20 includes a dummy electrode pattern 90 corresponding to the dummy electrodes 8A and 9B, a dummy electrode pattern 92 corresponding to the dummy electrodes 8B and 9A, and a dummy electrode 10A. , 10B, dummy electrode patterns 94 are formed. The dummy electrode pattern 90 includes a portion 90a corresponding to the dummy electrode 8A and a portion 90b corresponding to the dummy electrode 9B. The dummy electrode pattern 92 includes a portion 92a corresponding to the dummy electrode 8B and a portion 92b corresponding to the dummy electrode 9A. The dummy electrode pattern 94 includes a portion 94a corresponding to the dummy electrode 10A and a portion 94b corresponding to the dummy electrode 10B.

ダミー電極パターン90とダミー電極パターン92とは、第1の方向(図23におけるX方向)において、内部電極パターン30及び内部電極パターン40の間に交互に位置するように形成されている。ダミー電極パターン90は、ダミー電極8Aに対応する部分90aとダミー電極9Bに対応する部分90bとが切断予定線C2をまたがって連続するようにも、形成されている。ダミー電極パターン92も、ダミー電極8Bに対応する部分92aとダミー電極9Aに対応する部分92bとが切断予定線C2をまたがって連続するようにも、形成されている。ダミー電極パターン90は、切断予定線C2が延びる方向に沿って併置されている。ダミー電極パターン92は、切断予定線C2が延びる方向に沿って併置されている。   The dummy electrode pattern 90 and the dummy electrode pattern 92 are formed so as to be alternately positioned between the internal electrode pattern 30 and the internal electrode pattern 40 in the first direction (X direction in FIG. 23). The dummy electrode pattern 90 is also formed such that a portion 90a corresponding to the dummy electrode 8A and a portion 90b corresponding to the dummy electrode 9B are continuous across the planned cutting line C2. The dummy electrode pattern 92 is also formed so that the portion 92a corresponding to the dummy electrode 8B and the portion 92b corresponding to the dummy electrode 9A are continuous across the planned cutting line C2. The dummy electrode patterns 90 are juxtaposed along the direction in which the planned cutting line C2 extends. The dummy electrode patterns 92 are juxtaposed along the direction in which the planned cutting line C2 extends.

ダミー電極パターン94は、第2の方向(図23におけるY方向)において、内部電極パターン30及び内部電極パターン40の間に位置するように形成されている。ダミー電極パターン94は、ダミー電極10Aに対応する部分94aとダミー電極10Bに対応する部分94bとが切断予定線C1をまたがって連続するようにも、形成されている。   The dummy electrode pattern 94 is formed so as to be positioned between the internal electrode pattern 30 and the internal electrode pattern 40 in the second direction (Y direction in FIG. 23). The dummy electrode pattern 94 is also formed such that the portion 94a corresponding to the dummy electrode 10A and the portion 94b corresponding to the dummy electrode 10B are continuous across the planned cutting line C1.

また、セラミックグリーンシート準備工程では、図24に示されたセラミックグリーンシート50を複数枚準備する。図24は、セラミックグリーンシートを示す平面図である。   In the ceramic green sheet preparation step, a plurality of ceramic green sheets 50 shown in FIG. 24 are prepared. FIG. 24 is a plan view showing a ceramic green sheet.

セラミックグリーンシート50には、内部電極パターン60及び内部電極パターン70以外に、ダミー電極8D,9Cに対応するダミー電極パターン96と、ダミー電極10C,10Dに対応するダミー電極パターン98と、が形成されている。ダミー電極パターン96は、ダミー電極8Dに対応する部分96aとダミー電極9Cに対応する部分96bとを含んでいる。ダミー電極パターン98は、ダミー電極10Cに対応する部分98aとダミー電極10Dに対応する部分98bとを含んでいる。   On the ceramic green sheet 50, in addition to the internal electrode pattern 60 and the internal electrode pattern 70, a dummy electrode pattern 96 corresponding to the dummy electrodes 8D and 9C and a dummy electrode pattern 98 corresponding to the dummy electrodes 10C and 10D are formed. ing. The dummy electrode pattern 96 includes a portion 96a corresponding to the dummy electrode 8D and a portion 96b corresponding to the dummy electrode 9C. The dummy electrode pattern 98 includes a portion 98a corresponding to the dummy electrode 10C and a portion 98b corresponding to the dummy electrode 10D.

ダミー電極パターン96は、第1の方向(図24におけるX方向)において、内部電極パターン60及び内部電極パターン70の間に交互に位置するように形成されている。ダミー電極パターン96は、ダミー電極8Dに対応する部分96aとダミー電極9Cに対応する部分96bとが切断予定線C2をまたがって連続するようにも、形成されている。ダミー電極パターン96は、切断予定線C2が延びる方向に沿って併置されている。   The dummy electrode patterns 96 are formed so as to be alternately positioned between the internal electrode patterns 60 and the internal electrode patterns 70 in the first direction (the X direction in FIG. 24). The dummy electrode pattern 96 is also formed such that a portion 96a corresponding to the dummy electrode 8D and a portion 96b corresponding to the dummy electrode 9C are continuous across the planned cutting line C2. The dummy electrode patterns 96 are juxtaposed along the direction in which the planned cutting line C2 extends.

ダミー電極パターン98は、第2の方向(図24におけるY方向)において、内部電極パターン60及び内部電極パターン70の間に位置するように形成されている。ダミー電極パターン98は、ダミー電極10Cに対応する部分98aとダミー電極10Dに対応する部分98bとが切断予定線C1をまたがって連続するようにも、形成されている。   The dummy electrode pattern 98 is formed so as to be positioned between the internal electrode pattern 60 and the internal electrode pattern 70 in the second direction (Y direction in FIG. 24). The dummy electrode pattern 98 is also formed such that a portion 98a corresponding to the dummy electrode 10C and a portion 98b corresponding to the dummy electrode 10D are continuous across the planned cutting line C1.

続く積層工程では、図25に示されるように、内部電極パターンが形成されていないセラミックグリーンシート(不図示)と共と複数枚のセラミックグリーンシート20,50とを、第3の方向(図25におけるZ方向)に積層する。これにより、図26に示されたセラミックグリーンシート積層体GMが得られる。   In the subsequent stacking step, as shown in FIG. 25, the ceramic green sheets (not shown) in which the internal electrode pattern is not formed and the plurality of ceramic green sheets 20 and 50 are moved in the third direction (FIG. 25). In the Z direction). Thereby, the ceramic green sheet laminated body GM shown in FIG. 26 is obtained.

続く切断工程では、図27に示されるように、セラミックグリーンシート積層体GMを切断予定線C1,C2に沿って切断する。これにより、図28に示される、個々の積層コンデンサ1単位の積層体チップMCが得られる。図27は、切断工程を説明するために、セラミックグリーンシート積層体GMを分解して表した平面図である。   In the subsequent cutting step, as shown in FIG. 27, the ceramic green sheet laminate GM is cut along the planned cutting lines C1 and C2. As a result, the multilayer chip MC of each multilayer capacitor 1 unit shown in FIG. 28 is obtained. FIG. 27 is an exploded plan view of the ceramic green sheet laminate GM for explaining the cutting process.

切断予定線C1にてセラミックグリーンシート積層体GMを切断すると、切断面に引き出し部14A,14Bに対応する部分33,43、引き出し部14C,14Eに対応する部分63,73、及びダミー電極10A,10B,10C,10Dに対応する部分94a,94b,98a,98bがそれぞれ露出する。切断予定線C2にてセラミックグリーンシート積層体GMを切断すると、切断面に引き出し部14D,14Fに対応する部分65,75、ダミー電極8A,8B,8Dに対応する部分90a,92a,96a、及びダミー電極9A,9B,9Cに対応する部分92b,90b,96bがそれぞれ露出する。したがって、積層体チップMCには、その側面に各引き出し部14A,14B,14C,14E,14D,14F及びダミー電極8A,8B,8D,9A,9B,9C,10A,10B,10C,10Dに対応する部分33,43,63,73,65,75,90a,92a,96a,92b,90b,96b,94a,94b,98a,98bが露出する。   When the ceramic green sheet laminate GM is cut along the planned cutting line C1, portions 33 and 43 corresponding to the lead portions 14A and 14B, portions 63 and 73 corresponding to the lead portions 14C and 14E, and the dummy electrodes 10A, Portions 94a, 94b, 98a, and 98b corresponding to 10B, 10C, and 10D are exposed, respectively. When the ceramic green sheet laminate GM is cut along the planned cutting line C2, the portions 65 and 75 corresponding to the lead portions 14D and 14F, the portions 90a, 92a and 96a corresponding to the dummy electrodes 8A, 8B and 8D on the cut surface, and The portions 92b, 90b, 96b corresponding to the dummy electrodes 9A, 9B, 9C are exposed. Therefore, the multilayer chip MC corresponds to the lead portions 14A, 14B, 14C, 14E, 14D, 14F and the dummy electrodes 8A, 8B, 8D, 9A, 9B, 9C, 10A, 10B, 10C, 10D on the side surface. The portions 33, 43, 63, 73, 65, 75, 90a, 92a, 96a, 92b, 90b, 96b, 94a, 94b, 98a, and 98b are exposed.

続く焼成工程及び外部導体形成工程を経て、最終的に上述した積層コンデンサが得られる。焼成工程及び外部導体形成工程については、上述した第1実施形態における焼成工程S4及び外部導体形成工程S5と同じであり、説明を省略する。   Through the subsequent firing step and external conductor forming step, the multilayer capacitor described above is finally obtained. The firing step and the outer conductor forming step are the same as the firing step S4 and the outer conductor forming step S5 in the first embodiment described above, and a description thereof is omitted.

以上のように、第3実施形態に係る製造方法では、第1及び第2実施形態に係る製造方法と同じく、積層コンデンサ1の製造工程が簡便となり、製造コストの低減を図ることができると共に、静電容量部11とESR制御部12とを含んでいる素体2を備えた積層コンデンサ1を歩留まりよく製造することができる。   As described above, in the manufacturing method according to the third embodiment, as in the manufacturing methods according to the first and second embodiments, the manufacturing process of the multilayer capacitor 1 can be simplified, and the manufacturing cost can be reduced. The multilayer capacitor 1 including the element body 2 including the electrostatic capacitance unit 11 and the ESR control unit 12 can be manufactured with high yield.

第3実施形態に係る製造方法では、セラミックグリーンシート20に形成されるダミー電極パターン90では、ダミー電極8Aに対応する部分90aとダミー電極9Bに対応する部分90bとが切断予定線C2をまたがって連続している。ダミー電極パターン92では、ダミー電極8Bに対応する部分92aとダミー電極9Aに対応する部分92bとが切断予定線C2をまたがって連続している。ダミー電極パターン94では、ダミー電極10Aに対応する部分94aとダミー電極10Bに対応する部分94bとが切断予定線C1をまたがって連続している。セラミックグリーンシート50に形成されるダミー電極パターン96でも、ダミー電極8Dに対応する部分96aとダミー電極9Cに対応する部分96bとが切断予定線C2をまたがって連続している。ダミー電極パターン98でも、ダミー電極10Cに対応する部分98aとダミー電極10Dに対応する部分98bとが切断予定線C1をまたがって連続している。このため、積層体チップMCでは、ダミー電極パターン90〜98(90a,92a,96a,92b,90b,96b,94a,94b,98a,98b)が切断面である側面に必ず露出することとなり、ダミー電極8A,8B,8D,9A,9B,9C,10A,10B,10C,10Dも側面2a〜2dに引き出された素体2を得ることができる。ダミー電極8A,8B,8D,9A,9B,9C,10A,10B,10C,10Dは、素体2に外部電極3A,3B及び端子導体4A,4Bを形成する際に、外部電極3A,3B及び端子導体4A,4Bとの接触面積の拡大を図って、素体2と外部電極3A,3B及び端子導体4A,4Bとの接続強度を向上するためのものである。また、セラミックグリーンシート20,50にダミー電極パターン90〜98を形成することにより、ダミー電極パターン90〜98が段差吸収層として機能し、内部電極パターン30,40,60,70の厚みに起因して生じる段差の発生を抑制して、積層体チップMC(素体2)の変形を防止することができる。   In the manufacturing method according to the third embodiment, in the dummy electrode pattern 90 formed on the ceramic green sheet 20, the portion 90a corresponding to the dummy electrode 8A and the portion 90b corresponding to the dummy electrode 9B cross the planned cutting line C2. It is continuous. In the dummy electrode pattern 92, the portion 92a corresponding to the dummy electrode 8B and the portion 92b corresponding to the dummy electrode 9A are continuous across the planned cutting line C2. In the dummy electrode pattern 94, a portion 94a corresponding to the dummy electrode 10A and a portion 94b corresponding to the dummy electrode 10B are continuous across the planned cutting line C1. In the dummy electrode pattern 96 formed on the ceramic green sheet 50, the portion 96a corresponding to the dummy electrode 8D and the portion 96b corresponding to the dummy electrode 9C are continuous across the planned cutting line C2. Also in the dummy electrode pattern 98, the portion 98a corresponding to the dummy electrode 10C and the portion 98b corresponding to the dummy electrode 10D are continuous across the planned cutting line C1. For this reason, in the multilayer chip MC, the dummy electrode patterns 90 to 98 (90a, 92a, 96a, 92b, 90b, 96b, 94a, 94b, 98a, 98b) are necessarily exposed on the side surfaces that are cut surfaces. The electrodes 8A, 8B, 8D, 9A, 9B, 9C, 10A, 10B, 10C, and 10D can also obtain the element body 2 drawn to the side surfaces 2a to 2d. The dummy electrodes 8A, 8B, 8D, 9A, 9B, 9C, 10A, 10B, 10C, and 10D are formed when the external electrodes 3A and 3B and the terminal conductors 4A and 4B are formed on the element body 2, respectively. The purpose is to increase the contact area between the terminal conductors 4A and 4B and improve the connection strength between the element body 2, the external electrodes 3A and 3B, and the terminal conductors 4A and 4B. Further, by forming the dummy electrode patterns 90 to 98 on the ceramic green sheets 20 and 50, the dummy electrode patterns 90 to 98 function as a step absorption layer, which is caused by the thickness of the internal electrode patterns 30, 40, 60, and 70. It is possible to prevent the occurrence of the level difference and prevent the multilayer chip MC (element body 2) from being deformed.

(第4実施形態)
次に、図29〜図31を参照して、第4実施形態に係る積層コンデンサの製造方法によって製造される積層コンデンサの構成について説明する。第4実施形態における積層コンデンサは、ダミー電極を備える点に関して、上述した第2実施形態における積層コンデンサと相違する。
(Fourth embodiment)
Next, the configuration of the multilayer capacitor manufactured by the multilayer capacitor manufacturing method according to the fourth embodiment will be described with reference to FIGS. The multilayer capacitor in the fourth embodiment is different from the multilayer capacitor in the second embodiment described above in that a dummy electrode is provided.

図示は省略するが、第4実施形態における積層コンデンサは、上述した積層コンデンサ1と同じく、素体2と、外部電極3A,3Bと、端子導体4A,4Bと、を備えている。 素体2は、図29に示されるように、誘電体層6の上に異なるパターンの内部電極7が形成されてなる複数の複合層5と、複合層5の最表層に積層され、保護層として機能する誘電体層6とによって形成されている。素体2は、図29に示されるように、静電容量部11とESR制御部12とを有している。   Although illustration is omitted, the multilayer capacitor in the fourth embodiment includes an element body 2, external electrodes 3A and 3B, and terminal conductors 4A and 4B, as in the multilayer capacitor 1 described above. As shown in FIG. 29, the element body 2 is laminated on a plurality of composite layers 5 in which internal electrodes 7 having different patterns are formed on a dielectric layer 6, and the outermost layer of the composite layer 5. And the dielectric layer 6 functioning as As shown in FIG. 29, the element body 2 includes a capacitance unit 11 and an ESR control unit 12.

静電容量部11は、図29に示されるように、内部電極の形状が異なる2つの複合層5A,5Bが交互に複数積層されて形成されている。複合層5Aは、内部電極7A以外に、ダミー電極8A,9A,10Aを含んでいる。複合層5Bは、内部電極7B以外に、ダミー電極8B,9B,10Bを含んでいる。   As shown in FIG. 29, the capacitance portion 11 is formed by alternately stacking a plurality of composite layers 5A and 5B having different internal electrode shapes. The composite layer 5A includes dummy electrodes 8A, 9A, and 10A in addition to the internal electrode 7A. The composite layer 5B includes dummy electrodes 8B, 9B, and 10B in addition to the internal electrode 7B.

ESR制御部12は、図29に示されるように、内部電極の形状が異なる2つの複合層5C,5Dによって形成されている。複合層5Cは、図30(a)に示されるように、内部電極7C以外に、ダミー電極9C,10Cを含んでいる。複合層5Dは、図30(b)に示されるように、内部電極7D以外に、ダミー電極8D,10Dを含んでいる。   As shown in FIG. 29, the ESR controller 12 is formed of two composite layers 5C and 5D having different internal electrode shapes. As illustrated in FIG. 30A, the composite layer 5C includes dummy electrodes 9C and 10C in addition to the internal electrode 7C. As illustrated in FIG. 30B, the composite layer 5D includes dummy electrodes 8D and 10D in addition to the internal electrode 7D.

以上のような構成を有する積層コンデンサでも、上述した積層コンデンサ1と同じく、従来のように外部電極3に内部電極7を並列接続する場合と比較して高ESRを実現できる。   Even in the multilayer capacitor having the above-described configuration, high ESR can be realized as compared with the case of the multilayer capacitor 1 described above as compared with the conventional case where the internal electrode 7 is connected in parallel to the external electrode 3.

続いて、図31〜図35を参照して、上述の構成を有する積層コンデンサの製造方法について説明する。   Next, a method for manufacturing the multilayer capacitor having the above-described configuration will be described with reference to FIGS.

第4実施形態に係る積層コンデンサの製造方法は、第1〜第3実施形態と同じく、セラミックグリーンシート準備工程、積層工程、切断工程、焼成工程、外部導体形成工程の各工程を備えている。   The manufacturing method of the multilayer capacitor in accordance with the fourth embodiment includes each process of a ceramic green sheet preparation process, a lamination process, a cutting process, a firing process, and an external conductor forming process, as in the first to third embodiments.

セラミックグリーンシート準備工程では、図23に示されたセラミックグリーンシート20を複数枚準備する。セラミックグリーンシート20には、内部電極パターン30、内部電極パターン40、ダミー電極パターン90、ダミー電極パターン92、及びダミー電極パターン94が形成されている。また、セラミックグリーンシート準備工程では、図31に示されたセラミックグリーンシート50を複数枚準備する。セラミックグリーンシート50には、内部電極パターン60、内部電極パターン70、ダミー電極パターン96、及びダミー電極パターン98が形成されている。図31は、セラミックグリーンシートを示す平面図である。   In the ceramic green sheet preparation step, a plurality of ceramic green sheets 20 shown in FIG. 23 are prepared. On the ceramic green sheet 20, an internal electrode pattern 30, an internal electrode pattern 40, a dummy electrode pattern 90, a dummy electrode pattern 92, and a dummy electrode pattern 94 are formed. In the ceramic green sheet preparation step, a plurality of ceramic green sheets 50 shown in FIG. 31 are prepared. On the ceramic green sheet 50, an internal electrode pattern 60, an internal electrode pattern 70, a dummy electrode pattern 96, and a dummy electrode pattern 98 are formed. FIG. 31 is a plan view showing a ceramic green sheet.

続く積層工程では、図32に示されるように、内部電極パターンが形成されていないセラミックグリーンシート(不図示)と共と複数枚のセラミックグリーンシート20,50とを、第3の方向(図32におけるZ方向)に積層する。これにより、図33に示されたセラミックグリーンシート積層体GMが得られる。   In the subsequent stacking step, as shown in FIG. 32, the ceramic green sheets (not shown) in which the internal electrode pattern is not formed and the plurality of ceramic green sheets 20 and 50 are moved in the third direction (FIG. 32). In the Z direction). Thereby, the ceramic green sheet laminated body GM shown in FIG. 33 is obtained.

続く切断工程では、図34に示されるように、セラミックグリーンシート積層体GMを切断予定線C1,C2に沿って切断する。これにより、図35に示される、個々の積層コンデンサ1単位の積層体チップMCが得られる。図34は、切断工程を説明するために、セラミックグリーンシート積層体GMを分解して表した平面図である。   In the subsequent cutting step, as shown in FIG. 34, the ceramic green sheet laminate GM is cut along the planned cutting lines C1 and C2. As a result, the multilayer chip MC of each multilayer capacitor 1 unit shown in FIG. 35 is obtained. FIG. 34 is an exploded plan view of the ceramic green sheet laminate GM for explaining the cutting process.

続く焼成工程及び外部導体形成工程を経て、最終的に上述した積層コンデンサが得られる。焼成工程及び外部導体形成工程については、上述した第1実施形態における焼成工程S4及び外部導体形成工程S5と同じであり、説明を省略する。   Through the subsequent firing step and external conductor forming step, the multilayer capacitor described above is finally obtained. The firing step and the outer conductor forming step are the same as the firing step S4 and the outer conductor forming step S5 in the first embodiment described above, and a description thereof is omitted.

以上のように、第4実施形態に係る製造方法では、第1〜第3実施形態に係る製造方法と同じく、積層コンデンサ1の製造工程が簡便となり、製造コストの低減を図ることができると共に、静電容量部11とESR制御部12とを含んでいる素体2を備えた積層コンデンサ1を歩留まりよく製造することができる。   As described above, in the manufacturing method according to the fourth embodiment, as in the manufacturing methods according to the first to third embodiments, the manufacturing process of the multilayer capacitor 1 can be simplified, and the manufacturing cost can be reduced. The multilayer capacitor 1 including the element body 2 including the electrostatic capacitance unit 11 and the ESR control unit 12 can be manufactured with high yield.

以上、本発明の好適な実施形態について説明してきたが、本発明は必ずしも上述した実施形態に限定されるものではなく、その要旨を逸脱しない範囲で様々な変更が可能である。   The preferred embodiments of the present invention have been described above. However, the present invention is not necessarily limited to the above-described embodiments, and various modifications can be made without departing from the scope of the present invention.

セラミックグリーンシート20,50の積層数や積層順序は、上述した実施形態に限られない。例えば、セラミックグリーンシート50は、連続積層されていてもよいし、また、セラミックグリーンシート20の間に積層されていてもよい。セラミックグリーンシート20,50に形成されるセラミックグリーンシート20,50の数も、上述した実施形態に限られない。   The number and order of lamination of the ceramic green sheets 20 and 50 are not limited to the above-described embodiment. For example, the ceramic green sheets 50 may be continuously laminated, or may be laminated between the ceramic green sheets 20. The number of ceramic green sheets 20 and 50 formed on the ceramic green sheets 20 and 50 is not limited to the above-described embodiment.

ダミー電極パターン90,92は、図36に示されるように、切断予定線C2が延びる方向に連続して形成されていてもよい。   As shown in FIG. 36, the dummy electrode patterns 90 and 92 may be formed continuously in the direction in which the planned cutting line C2 extends.

第1実施形態に係る積層コンデンサを示す斜視図である。1 is a perspective view showing a multilayer capacitor according to a first embodiment. 図1に示した積層コンデンサの層構成を示す図である。It is a figure which shows the layer structure of the multilayer capacitor shown in FIG. 図1におけるIII−III線断面図である。It is the III-III sectional view taken on the line in FIG. 静電容量部の複合層を示す平面図である。It is a top view which shows the composite layer of an electrostatic capacitance part. ESR制御部の複合層を示す平面図である。It is a top view which shows the composite layer of an ESR control part. 第1実施形態に係る積層コンデンサの製造方法の手順を示すフローチャートである。It is a flowchart which shows the procedure of the manufacturing method of the multilayer capacitor which concerns on 1st Embodiment. セラミックグリーンシートを示す平面図である。It is a top view which shows a ceramic green sheet. セラミックグリーンシートを示す平面図である。It is a top view which shows a ceramic green sheet. 積層工程におけるセラミックグリーンシートの積層順序を示す斜視図である。It is a perspective view which shows the lamination | stacking order of the ceramic green sheet in a lamination process. セラミックグリーンシート積層体を示す斜視図である。It is a perspective view which shows a ceramic green sheet laminated body. 切断工程を説明するためにセラミックグリーンシート積層体分解して表した平面図である。It is the top view which decomposed | disassembled and represented the ceramic green sheet laminated body in order to demonstrate a cutting process. 積層体チップを示す斜視図である。It is a perspective view which shows a laminated body chip | tip. 第2実施形態に係る積層コンデンサの層構成を示す図である。It is a figure which shows the layer structure of the multilayer capacitor which concerns on 2nd Embodiment. ESR制御部の複合層を示す平面図である。It is a top view which shows the composite layer of an ESR control part. セラミックグリーンシートを示す平面図である。It is a top view which shows a ceramic green sheet. 積層工程におけるセラミックグリーンシートの積層順序を示す斜視図である。It is a perspective view which shows the lamination | stacking order of the ceramic green sheet in a lamination process. セラミックグリーンシート積層体を示す斜視図である。It is a perspective view which shows a ceramic green sheet laminated body. 切断工程を説明するためにセラミックグリーンシート積層体分解して表した平面図である。It is the top view which decomposed | disassembled and represented the ceramic green sheet laminated body in order to demonstrate a cutting process. 積層体チップを示す斜視図である。It is a perspective view which shows a laminated body chip | tip. 第3実施形態に係る積層コンデンサの層構成を示す図である。It is a figure which shows the layer structure of the multilayer capacitor which concerns on 3rd Embodiment. 静電容量部の複合層を示す平面図である。It is a top view which shows the composite layer of an electrostatic capacitance part. ESR制御部の複合層を示す平面図である。It is a top view which shows the composite layer of an ESR control part. セラミックグリーンシートを示す平面図である。It is a top view which shows a ceramic green sheet. セラミックグリーンシートを示す平面図である。It is a top view which shows a ceramic green sheet. 積層工程におけるセラミックグリーンシートの積層順序を示す斜視図である。It is a perspective view which shows the lamination | stacking order of the ceramic green sheet in a lamination process. セラミックグリーンシート積層体を示す斜視図である。It is a perspective view which shows a ceramic green sheet laminated body. 切断工程を説明するためにセラミックグリーンシート積層体分解して表した平面図である。It is the top view which decomposed | disassembled and represented the ceramic green sheet laminated body in order to demonstrate a cutting process. 積層体チップを示す斜視図である。It is a perspective view which shows a laminated body chip | tip. 第4実施形態に係る積層コンデンサの層構成を示す図である。It is a figure which shows the layer structure of the multilayer capacitor which concerns on 4th Embodiment. ESR制御部の複合層を示す平面図である。It is a top view which shows the composite layer of an ESR control part. セラミックグリーンシートを示す平面図である。It is a top view which shows a ceramic green sheet. 積層工程におけるセラミックグリーンシートの積層順序を示す斜視図である。It is a perspective view which shows the lamination | stacking order of the ceramic green sheet in a lamination process. セラミックグリーンシート積層体を示す斜視図である。It is a perspective view which shows a ceramic green sheet laminated body. 切断工程を説明するためにセラミックグリーンシート積層体分解して表した平面図である。It is the top view which decomposed | disassembled and represented the ceramic green sheet laminated body in order to demonstrate a cutting process. 積層体チップを示す斜視図である。It is a perspective view which shows a laminated body chip | tip. セラミックグリーンシートの変形例を示す平面図である。It is a top view which shows the modification of a ceramic green sheet.

符号の説明Explanation of symbols

1…積層コンデンサ、2…素体、2a,2b,2c,2d…側面、6…誘電体層、7(7A,7B,7C,7D)…内部電極、8A,8B,8D,9A,9B,9C,10A,10B,10C,10D…ダミー電極、11…静電容量部、12…ESR制御部、13A,13B,13C,13D,13G,13H…主電極部、14A,14B,14C,14E,14D,14F…引き出し部、20,50…セラミックグリーンシート、30,40,60,70…内部電極パターン、31,41,61,67,71,77…主電極部に対応する部分、33,43,63,65,73,75…引き出し部に対応する部分、90,92,94,96,98…ダミー電極パターン、S1…セラミックグリーンシート準備工程、S2…積層工程、S3…切断工程、S4…焼成工程、S5…外部導体形成工程、C1,C2…切断予定線、GM…セラミックグリーンシート積層体、MC…積層体チップ。
DESCRIPTION OF SYMBOLS 1 ... Multilayer capacitor, 2 ... Element body, 2a, 2b, 2c, 2d ... Side surface, 6 ... Dielectric layer, 7 (7A, 7B, 7C, 7D) ... Internal electrode, 8A, 8B, 8D, 9A, 9B, 9C, 10A, 10B, 10C, 10D ... dummy electrode, 11 ... electrostatic capacity unit, 12 ... ESR control unit, 13A, 13B, 13C, 13D, 13G, 13H ... main electrode unit, 14A, 14B, 14C, 14E, 14D, 14F ... drawer portion, 20, 50 ... ceramic green sheet, 30, 40, 60, 70 ... internal electrode pattern, 31, 41, 61, 67, 71, 77 ... portions corresponding to the main electrode portion, 33, 43 , 63, 65, 73, 75... Corresponding to the lead-out portion, 90, 92, 94, 96, 98. Step, S4 ... firing step, S5 ... outer conductor forming step, C1, C2 ... cutting line, GM ... ceramic green sheet laminate, MC ... laminate chip.

Claims (3)

誘電体層を介在させて複数の内部電極が積層された略直方体形状の素体を備え、前記素体が、一つの側面に引き出されると共に第1の極性に接続される第1の内部電極と前記一つの側面に対向する一つの側面に引き出されると共に第2の極性に接続される第2の内部電極とが少なくとも一層の前記誘電体層を挟んで交互に配置されてなる静電容量部と、前記第1の内部電極が引き出される前記一つの側面と該一つの側面に隣接する一つの側面とに引き出されると共に第1の極性に接続される第3の内部電極と、前記第3の内部電極が引き出される前記二つの側面を除く前記第2の内部電極が引き出される前記一つの側面と該一つの側面に隣接する一つの側面とに引き出されると共に第2の極性に接続される第4の内部電極とを有してなるESR制御部とを含んでいる積層コンデンサの製造方法であって、
前記第1の内部電極に対応する第1の内部電極パターンと前記第2の内部電極に対応する第2の内部電極パターンとが形成された前記静電容量部用の第1のセラミックグリーンシートを複数枚準備する工程と、
前記第3の内部電極に対応する第3の内部電極パターンと前記第4の内部電極に対応する第4の内部電極パターンとが形成された前記ESR制御部用の第2のセラミックグリーンシートを複数枚準備する工程と、
複数枚の前記第1及び第2のセラミックグリーンシートを、前記第1のセラミックグリーンシート同士及び前記第2のセラミックグリーンシート同士がそれぞれ一つの内部電極パターン分所定の方向にずれるように積層し、セラミックグリーンシート積層体を得る工程と、
前記セラミックグリーンシート積層体を所定の切断予定線に沿って切断し、個々の積層コンデンサ単位の積層体チップを得る工程と、
前記積層体チップを焼成し、前記素体を得る工程と、を備え、
前記第1のセラミックグリーンシートを準備する前記工程では、前記第1及び第2の内部電極パターンが前記所定の方向と該所定の方向に直交する方向とにおいて交互に配置されると共に、前記第1及び第2の内部電極パターンにおける前記第1及び第2の内部電極の引き出し部に対応する部分が前記所定の切断予定線をまたがって連続するように、前記第1及び第2の内部電極パターンを形成し、
前記第2のセラミックグリーンシートを準備する前記工程では、前記第3及び第4の内部電極パターンが前記所定の方向と該所定の方向に直交する方向とにおいて交互に配置されると共に、前記第3及び第4の内部電極パターンにおける前記第3及び第4の内部電極の引き出し部に対応する部分が前記所定の切断予定線をまたがって連続し且つ前記所定の方向と該所定の方向に直交する方向とに交差する一方向に第3及び第4の内部電極パターンが交互につながるように、前記第3及び第4の内部電極パターンを形成することを特徴とする積層コンデンサの製造方法。
A substantially rectangular parallelepiped element body in which a plurality of internal electrodes are stacked with a dielectric layer interposed therebetween, wherein the element body is drawn to one side surface and connected to a first polarity; A capacitance portion formed by alternately arranging at least one dielectric layer between the second internal electrodes that are drawn out to one side surface opposite to the one side surface and connected to the second polarity; A third internal electrode extending to the one side surface from which the first internal electrode is extracted and a side surface adjacent to the one side surface and connected to the first polarity; and the third internal electrode The second internal electrode excluding the two side surfaces from which the electrodes are drawn out is drawn to the one side surface from which the electrodes are drawn and one side surface adjacent to the one side surface, and is connected to the second polarity. ES having internal electrodes A method of manufacturing a multilayer capacitor and a control unit,
A first ceramic green sheet for the electrostatic capacitance portion on which a first internal electrode pattern corresponding to the first internal electrode and a second internal electrode pattern corresponding to the second internal electrode are formed; Preparing multiple sheets,
A plurality of second ceramic green sheets for the ESR control unit on which a third internal electrode pattern corresponding to the third internal electrode and a fourth internal electrode pattern corresponding to the fourth internal electrode are formed. A process of preparing sheets,
Laminating a plurality of the first and second ceramic green sheets such that the first ceramic green sheets and the second ceramic green sheets are displaced in a predetermined direction by one internal electrode pattern, Obtaining a ceramic green sheet laminate;
Cutting the ceramic green sheet laminate along a predetermined planned cutting line to obtain a laminate chip of each multilayer capacitor unit;
Firing the laminate chip and obtaining the element body,
In the step of preparing the first ceramic green sheet, the first and second internal electrode patterns are alternately arranged in the predetermined direction and a direction orthogonal to the predetermined direction, and the first The first and second internal electrode patterns are arranged so that portions corresponding to the lead portions of the first and second internal electrodes in the second internal electrode pattern continue across the predetermined cutting line. Forming,
In the step of preparing the second ceramic green sheet, the third and fourth internal electrode patterns are alternately arranged in the predetermined direction and a direction orthogonal to the predetermined direction, and the third And a portion of the fourth internal electrode pattern corresponding to the lead portion of the third and fourth internal electrodes is continuous across the predetermined cutting line and is perpendicular to the predetermined direction. A method of manufacturing a multilayer capacitor, wherein the third and fourth internal electrode patterns are formed so that the third and fourth internal electrode patterns are alternately connected in one direction intersecting with.
前記所定の切断予定線は、前記所定の方向と平行な方向に伸びる第1の切断予定線と、該第1の切断予定線に直交する第2の切断予定線と、を含み、
前記第3及び第4の内部電極の引き出し部に対応する前記部分は、第1の切断予定線をまたがる領域と、第2の切断予定線とをまたがる領域とで幅が異なっていることを特徴とする請求項1に記載の積層コンデンサの製造方法。
The predetermined planned cutting line includes a first planned cutting line extending in a direction parallel to the predetermined direction, and a second planned cutting line orthogonal to the first planned cutting line,
The portions corresponding to the lead portions of the third and fourth internal electrodes have different widths in a region straddling the first planned cutting line and a region straddling the second planned cutting line. The method for producing a multilayer capacitor according to claim 1.
前記第1のセラミックグリーンシートを準備する前記工程では、ダミー電極用の電極パターンを前記第1及び第2の内部電極パターンと間隔を有し且つ前記所定の切断予定線をまたがるように形成し、
前記第2のセラミックグリーンシートを準備する前記工程では、ダミー電極用の電極パターンを前記第3及び第4の内部電極パターンと間隔を有し且つ前記所定の切断予定線をまたがるように形成することを特徴とする請求項1に記載の積層コンデンサの製造方法。
In the step of preparing the first ceramic green sheet, an electrode pattern for a dummy electrode is formed so as to have a distance from the first and second internal electrode patterns and straddle the predetermined cutting line,
In the step of preparing the second ceramic green sheet, an electrode pattern for a dummy electrode is formed so as to have a distance from the third and fourth internal electrode patterns and straddle the predetermined cutting line. The method for manufacturing a multilayer capacitor according to claim 1.
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