KR20180004521A - Multilayer ceramic capacitor and manufacturing method of the same - Google Patents

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Abstract

The present invention relates to a multilayer ceramic capacitor. The multilayer ceramic capacitor includes first and second dielectric layers including first and second through holes penetrating in a thickness direction; a first internal electrode disposed on one surface of the first dielectric layer so as to cover the first through hole; and a second internal electrode disposed on one surface of the second dielectric layer so as to cover the second through hole. The first and second through holes are filled with the same material as the first and second internal electrodes. The reliability of the multilayer ceramic capacitor can be improved.

Description

적층 세라믹 커패시터 및 적층 세라믹 커패시터의 제조방법 {MULTILAYER CERAMIC CAPACITOR AND MANUFACTURING METHOD OF THE SAME}TECHNICAL FIELD [0001] The present invention relates to a multilayer ceramic capacitor and a multilayer ceramic capacitor, and more particularly, to a multilayer ceramic capacitor and a multilayer ceramic capacitor,

본 발명은 적층 세라믹 커패시터 및 이의 제조 방법에 관한 것이다
The present invention relates to a multilayer ceramic capacitor and a manufacturing method thereof

적층 세라믹 커패시터는 다양한 전자 제품에 이용되고 있으며, 최근에는 높은 신뢰성을 요구하는 기술 분야들의 많은 기능들이 전자화되고 수요가 증가함에 따라 이에 부합되게 적층 세라믹 커패시터 역시 높은 신뢰성이 요구된다. 특히, 자동차용 적층 세라믹 커패시터는 더 높은 신뢰성이 요구된다.Multilayer ceramic capacitors are used in various electronic products. In recent years, many functions of technical fields requiring high reliability have become electronic, and as demand has increased, multilayer ceramic capacitors are also required to have high reliability. In particular, multilayer ceramic capacitors for automobiles require higher reliability.

고전압 및 고신뢰성을 만족할 수 있는 적층 세라믹 커패시터의 경우, 유전층의 두께를 증가시키거나, 마진을 증가시키는 등의 방법으로 제작되므로 고용량의 적층 세라믹 커패시터의 제조가 어려우며, 적층수가 적은 저용량의 적층 세라믹 커패시터가 널리 사용된다.In the case of a multilayer ceramic capacitor capable of satisfying high voltage and high reliability, it is difficult to manufacture a high-capacity multilayer ceramic capacitor because it is manufactured by increasing the thickness of the dielectric layer or increasing the margin, etc., and it is difficult to manufacture a multilayer ceramic capacitor Is widely used.

이와 같이 적층수가 적은 적층 세라믹 커패시터의 경우, 커패시턴스를 구현하는 용량부의 내부 전극 중 어느 하나라도 외부 전극과 연결되지 않으면 용량이 감소하는 비율이 매우 높아 전기적 특성이 구현되지 않는다는 문제가 있다. In the case of a multilayer ceramic capacitor having such a small number of stacked layers, if any one of the internal electrodes of the capacitor, which implements the capacitance, is not connected to the external electrode, the capacitance is reduced to a very high ratio.

고용량의 적층 세라믹 커패시터의 경우에는 3~400 층 이상에서 하나 또는 두개의 내부 전극이 연결되지 않는 것은 목표하는 용량이 0.05 % 감소되는 정도에 지나지 않지만, 5~10층의 저용량의 적층 세라믹 커패시터에서 하나 또는 두개의 내부 전극이 연결되지 않는 것은 제품의 특성에 매우 큰 영향을 미친다.In the case of a high-capacity multilayer ceramic capacitor, the connection of one or two internal electrodes at a level of 3 to 400 layers or more is only about 0.05% reduction in the target capacity. However, in a 5-10 layer multilayer ceramic capacitor Or the fact that the two internal electrodes are not connected has a great influence on the characteristics of the product.

따라서, 저용량의 적층 세라믹 커패시터에서 내부 전극이 외부 전극과 항상 전기적으로 연결될 수 있는 구조가 필요한 실정이다.
Therefore, a structure in which the internal electrode is always electrically connected to the external electrode in a low-capacitance multilayer ceramic capacitor is required.

한국 공개특허공보 제2006-0098771호Korean Patent Publication No. 2006-0098771

본 발명의 일 목적 중 하나는 내부전극이 관통홀을 통해 적층방향으로 인접하는 같은 극성의 내부전극이 서로 연결되어, 내부전극 중 일부가 적층체의 외측에 배치되는 외부전극과 직접 연결되지 않더라도 용량 감소를 방지할 수 있고 신뢰성이 향상된 적층 세라믹 커패시터를 제공하고자 한다.One of the objects of the present invention is to provide a method of manufacturing a capacitor, in which inner electrodes of the same polarity in which the inner electrodes are adjacent to each other in the stacking direction through the through holes are connected to each other, And to provide a multilayer ceramic capacitor having improved reliability.

또한, 본 발명의 다른 목적 중 하나는 이러한 신뢰성 높은 적층 세라믹 커패시터를 효율적으로 얻을 수 있는 제조 방법을 제공하는 것에 있다.
Another object of the present invention is to provide a manufacturing method which can efficiently obtain such a reliable multilayer ceramic capacitor.

상술한 과제를 해결하기 위한 방법으로, 본 발명은 일 예를 통하여 적층 세라믹 커패시터의 신규한 구조를 제안하고자 하며, 구체적으로, 두께 방향으로 관통하는 제1 및 제2 관통홀을 포함하는 제1 및 제2 유전층; 상기 제1 유전층의 일면에 상기 제1 관통홀을 덮도록 배치되는 제1 내부 전극; 및 상기 제2 유전층의 일면에 상기 제2 관통홀을 덮도록 배치되는 제2 내부 전극;을 포함하고, 상기 제1 및 제2 관통홀에는 상기 제1 및 제2 내부 전극과 같은 재료가 충전되는 구조이다.
As a method for solving the above-mentioned problems, the present invention proposes a novel structure of a multilayer ceramic capacitor through one example, and more specifically, to a first and a second multilayer ceramic capacitor including first and second through- A second dielectric layer; A first inner electrode disposed on one surface of the first dielectric layer so as to cover the first through hole; And a second internal electrode disposed on one surface of the second dielectric layer so as to cover the second through hole, wherein the first and second through holes are filled with the same material as the first and second internal electrodes Structure.

또한, 본 발명은 다른 실시 형태를 통하여 상술한 구조를 갖는 적층 세라믹 커패시터를 효율적으로 제조할 수 있는 방법을 제공하며, 구체적으로, 복수의 세라믹 그린시트를 마련하는 단계; 상기 세라믹 그린시트에 제1 및 제2 관통홀을 형성하는 단계; 상기 세라믹 그린시트의 일면에 도전성 페이스트를 이용하여 상기 제1 관통홀에 도전성 페이스트가 충전되도록 제1 내부 전극을 형성하는 단계; 상기 세라믹 그린시트의 일면에 도전성 페이스트를 이용하여 상기 제2 관통홀에 도전성 페이스트가 충전되도록 제2 내부 전극을 형성하는 단계; 및 상기 세라믹 그린시트를 적층하는 단계;를 포함한다.
In addition, the present invention provides a method for efficiently manufacturing a multilayer ceramic capacitor having the above-described structure through another embodiment, and more particularly, to a method for manufacturing a multilayer ceramic capacitor, comprising: providing a plurality of ceramic green sheets; Forming first and second through holes in the ceramic green sheet; Forming a first internal electrode on the first surface of the ceramic green sheet so that the conductive paste is filled in the first through hole using a conductive paste; Forming a second internal electrode on the first surface of the ceramic green sheet so that the conductive paste is filled in the second through hole using a conductive paste; And laminating the ceramic green sheet.

본 발명의 일 예에 따른 적층 세라믹 커패시터의 경우, 내부전극이 관통홀을 통해 적층방향으로 인접하는 같은 극성의 내부전극이 서로 연결되어, 내부전극 중 일부가 적층체의 외측에 배치되는 외부전극과 직접 연결되지 않더라도 용량 감소를 방지할 수 있고 신뢰성이 현저히 향상될 수 있다.
In the case of the multilayer ceramic capacitor according to an exemplary embodiment of the present invention, the inner electrodes of the same polarity, which are adjacent to each other in the stacking direction through the through holes, are connected to each other and some of the inner electrodes are disposed outside the laminate The capacity can be prevented from being reduced and the reliability can be remarkably improved even if it is not directly connected.

도 1은 본 발명의 일 실시예에 따른 적층 세라믹 커패시터의 사시도를 개략적으로 도시한 것이다.
도 2 내지 4는 도 1의 I-I`의 단면도를 개략적으로 도시한 것이다.
도 5는 본 발명의 또 다른 실시예인 적층 세라믹 커패시터의 제조 방법의 플로우 차트이다.
도6 내지 12는 본 발명의 또 다른 실시예의 적층 세라믹 커패시터의 제조 방법을 각 단계별로 도시한 것이다. FIG. 1 schematically shows a perspective view of a multilayer ceramic capacitor according to an embodiment of the present invention.
Figs. 2 to 4 schematically show a cross-sectional view of II 'in Fig.
5 is a flowchart of a method of manufacturing a multilayer ceramic capacitor according to another embodiment of the present invention.
FIGS. 6 to 12 illustrate a method of manufacturing a multilayer ceramic capacitor according to still another embodiment of the present invention.

이하, 구체적인 실시형태 및 첨부된 도면을 참조하여 본 발명의 실시형태를 설명한다. 그러나, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 통상의 기술자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
Hereinafter, embodiments of the present invention will be described with reference to specific embodiments and the accompanying drawings. However, the embodiments of the present invention can be modified into various other forms, and the scope of the present invention is not limited to the embodiments described below. Further, the embodiments of the present invention are provided for a more complete description of the present invention to the ordinary artisan. Accordingly, the shapes and sizes of the elements in the drawings may be exaggerated for clarity of description, and the elements denoted by the same reference numerals in the drawings are the same elements.

그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었으며, 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명한다. 나아가, 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
It is to be understood that, although the present invention has been described with reference to exemplary embodiments, it is to be understood that the invention is not limited to the disclosed embodiments, but, on the contrary, Will be described using the symbols. Further, throughout the specification, when an element is referred to as "including" an element, it means that the element may include other elements as well, without departing from the other elements unless specifically stated otherwise.

적층 세라믹 커패시터Multilayer Ceramic Capacitors

도 1은 본 발명의 일 실시예에 따른 적층 세라믹 커패시터의 사시도를 개략적으로 도시한 것이며, 도 2 내지 4는 도 1의 I-I`의 단면도를 개략적으로 도시한 것이다.Fig. 1 schematically shows a perspective view of a multilayer ceramic capacitor according to an embodiment of the present invention, and Figs. 2 to 4 schematically show a cross-sectional view taken along line I-I 'of Fig.

도 1 및 4를 참조하여, 본 발명의 일 실시예에 따른 적층 세라믹 커패시터의 구조 및 효과에 대해 설명하도록 한다.The structure and effect of the multilayer ceramic capacitor according to one embodiment of the present invention will be described with reference to FIGS. 1 and 4. FIG.

본 발명의 일 실시 예에 따른 적층 세라믹 커패시터(100)는, 내부에 복수의 내부 전극(121, 122)이 적층되며 유전 물질을 포함하는 적층체(110) 및 외부 전극(131, 132)을 포함하는 구조이다. A multilayer ceramic capacitor 100 according to an embodiment of the present invention includes a laminate 110 and external electrodes 131 and 132 including a plurality of internal electrodes 121 and 122 stacked therein and including a dielectric material .

적층체(110)는 내부 전극(121, 122)이 배치되는 액티브 영역과 액티브 영역의 상하부에 배치되는 커버 영역으로 구분될 수 있다.The stack 110 may be divided into an active region in which the internal electrodes 121 and 122 are disposed and a cover region disposed in the upper and lower portions of the active region.

본 발명의 실시 형태들을 명확하게 설명하기 위해 적측체(110)의 방향을 정의하면, 도면 상에 표시된 L, W 및 T는 각각 길이 방향, 폭 방향 및 두께 방향을 나타낸다. When we define the orientation of the body 110 to clearly illustrate embodiments of the present invention, L, W, and T, shown in the figure, denote the longitudinal direction, the width direction, and the thickness direction, respectively.

이 경우, 두께 방향(T)은 복수의 내부 전극(121, 122)이 적층된 방향으로 정의할 수 있다In this case, the thickness direction T can be defined as a direction in which the plurality of internal electrodes 121 and 122 are stacked

적층체(110)는 복수의 유전층(111, 112)이 적층된 형태이며, 후술할 바와 같이 복수의 그린 시트를 적층한 후 소결하여 얻어질 수 있다. 이러한 소결 공정에 의하여 복수의 유전층(111, 112)은 일체화된 형태를 가질 수 있다. 본 발명의 일 실시예에 따른 적층 세라믹 커패시터(100)의 적층체(110)는 유전층(111, 112)이 총 5층 내지 10층 적층되어 형성될 수 있다.The laminate 110 is a laminate of a plurality of dielectric layers 111 and 112 and can be obtained by laminating a plurality of green sheets and sintering as described later. By the sintering process, the plurality of dielectric layers 111 and 112 can have an integrated form. The laminated body 110 of the multilayer ceramic capacitor 100 according to an embodiment of the present invention may be formed by stacking five to ten layers of dielectric layers 111 and 112 in total.

적층체(110)의 형상과 치수 및 유전층(111, 112)의 적층 수가 본 실시 형태에 도시된 것으로 한정되는 것은 아니며, 예를 들어, 도 1에 도시된 형태와 같이, 적층체(110)는 직육면체 형상을 가질 수 있다.The shape and dimensions of the laminate 110 and the number of laminated layers of the dielectric layers 111 and 112 are not limited to those shown in the present embodiment. For example, as shown in Fig. 1, It may have a rectangular parallelepiped shape.

유전층(111, 112)은 고유전률을 갖는 세라믹 재료를 포함할 수 있으며, 예를 들어 티탄산바륨(BaTiO3)계 또는 티탄산스트론튬(SrTiO3)계 물질을 포함할 수 있지만, 충분한 정전 용량을 얻을 수 있는 한 당 기술 분야에서 알려진 다른 물질도 사용 가능할 것이다. The dielectric layers 111 and 112 may include a ceramic material having a high dielectric constant, for example, a barium titanate (BaTiO3) -based or a strontium titanate (SrTiO3) -based material, but as long as a sufficient capacitance can be obtained Other materials known in the art may also be used.

유전층(111, 112)은 적층 방향으로 유전층(111, 112)을 관통하는 관통홀(141, 142)을 포함한다. 관통홀(141, 142)에는 내부 전극(121, 122)을 도전성 페이스트를 인쇄하여 형성할 때, 도전성 페이스트가 충전된다. 따라서, 관통홀(121, 122)에는 내부 전극(121, 122)과 같은 재료가 충전된다. The dielectric layers 111 and 112 include through holes 141 and 142 penetrating the dielectric layers 111 and 112 in the stacking direction. The conductive paste is filled in the through holes 141 and 142 when the internal electrodes 121 and 122 are formed by printing a conductive paste. Therefore, the through holes 121 and 122 are filled with the same material as the internal electrodes 121 and 122.

내부 전극(121, 122)은 서로 다른 외부전극(131, 132)과 연결되어 구동 시 서로 다른 극성을 가질 수 있다. 후술할 바와 같이, 내부 전극(121, 122)은 세라믹 그린 시트의 일면에 소정의 두께로 도전성 금속을 포함하는 페이스트를 인쇄한 후 이를 소결하여 얻어질 수 있다. The internal electrodes 121 and 122 are connected to different external electrodes 131 and 132 and may have different polarities when driven. As will be described later, the internal electrodes 121 and 122 can be obtained by printing a paste containing a conductive metal to a predetermined thickness on one side of a ceramic green sheet, and then sintering the paste.

이 경우, 내부 전극(121, 122)은 도 2에 도시된 형태와 같이, 적층 방향을 따라 양 단면을 통해 번갈아 노출되도록 형성될 수 있으며, 이들 사이에 배치된 유전층(111, 112)에 의해 서로 전기적으로 분리될 수 있다. In this case, the internal electrodes 121 and 122 may be alternately exposed through both end faces in the stacking direction as shown in FIG. 2, and the internal electrodes 121 and 122 may be alternately exposed through the dielectric layers 111 and 112 And can be electrically separated.

내부 전극(121, 122)을 이루는 주요 구성 물질은 니켈(Ni), 구리(Cu), 팔라듐(Pd), 은(Ag) 등을 예로 들 수 있으며, 이들의 합금도 사용할 수 있을 것이다. The main constituent material of the internal electrodes 121 and 122 may be Ni, Cu, Pd, Ag, or the like.

내부 전극(121, 122)은 구동 시에 가지게 되는 극성에 따라 제1 내부 전극(121)과 제2 내부 전극(122)으로 구분될 수 있다. The internal electrodes 121 and 122 may be divided into a first internal electrode 121 and a second internal electrode 122 according to the polarity that the internal electrodes 121 and 122 have during driving.

제1 내부 전극(121)이 배치되는 유전층을 제1 유전층(111), 제2 내부 전극(122)이 배치되는 유전층을 제2 유전층(112)으로 구분할 수 있다. The dielectric layer on which the first internal electrode 121 is disposed may be divided into a first dielectric layer 111 and the dielectric layer on which the second internal electrode 122 is disposed may be divided into a second dielectric layer 112.

외부 전극(131, 132)은 적층체(110)의 외부에 형성되어 내부 전극(121, 122)과 전기적으로 연결된다. The external electrodes 131 and 132 are formed outside the layered body 110 and are electrically connected to the internal electrodes 121 and 122.

외부 전극(131, 132)은 도전성 금속을 포함하는 물질을 페이스트로 제조한 후 이를 적층체(110)에 도포하는 방법 등으로 형성될 수 있으며, 도전성 금속의 예로서, 니켈(Ni), 구리(Cu), 팔라듐(Pd), 금(Au) 또는 이들의 합금을 들 수 있다.
The outer electrodes 131 and 132 may be formed by forming a material containing a conductive metal into a paste and then applying the paste to the layered body 110. Examples of the conductive metal include nickel (Ni), copper Cu), palladium (Pd), gold (Au), or an alloy thereof.

일반적으로 종래의 적층 세라믹 커패시터의 내부 전극은 적층체의 길이 방향의 단부로 노출되어 외부 전극과 각각 접촉된다. 하지만, 도 3의 A 부분과 같이 적층 불량, 연마 부족 또는 소결시 내부 전극 수축에 의한 함몰로 인해 일부의 내부 전극이 외부 전극과 접속하지 않거나, 도 4의 B 부분과 휨 크랙으로 인해 내부 전극의 일부가 외부 전극과 접속되지 않는 경우에 적층 세라믹 커패시터의 전기적 특성이 감소한다는 문제가 있었다. In general, the internal electrodes of conventional multilayer ceramic capacitors are exposed to the longitudinal end of the laminate and contact with the external electrodes, respectively. However, as shown in part A of FIG. 3, some of the internal electrodes may not be connected to the external electrode due to lamination failure, poor polishing, or sintering due to internal electrode shrinkage, There is a problem that the electrical characteristics of the multilayer ceramic capacitor are reduced when a part of the multilayer ceramic capacitor is not connected to the external electrode.

특히, 고용량의 적층 세라믹 커패시터의 경우에는 3~400 층 이상에서 하나 또는 두개의 내부 전극이 연결되지 않는 것은 목표하는 용량이 0.05 % 감소되는 정도에 지나지 않지만, 5~10층의 저용량의 적층 세라믹 커패시터에서 하나 또는 두개의 내부 전극이 연결되지 않는 것은 적층 세라믹 커패시터의 특성에 매우 큰 영향을 미친다.Particularly, in the case of a high-capacity multilayer ceramic capacitor, the fact that one or two internal electrodes are not connected in a range of 3 to 400 layers or more is only a 0.05% reduction in the target capacity. However, in the case of a 5-10 layer low-capacitance multilayer ceramic capacitor The fact that one or two internal electrodes are not connected to each other greatly affects the characteristics of the multilayer ceramic capacitor.

하지만 본 발명의 일 실시예에 따른 적층 세라믹 커패시터(100)는 내부 전극(121, 122)이 적층체(100)의 일면으로 노출되어 외부 전극(131, 132)과 접촉하는 것과 동시에 내부 전극(121, 122)은 적층 방향으로 인접하는 내부 전극(121, 122)과 관통홀(141, 142)을 통해 연결되기 때문에, 적층 불량 또는 크랙 등의 이유로 일부의 내부 전극(121, 122)이 외부 전극(131, 132)과 직접적으로 연결되지 않는 경우에도 내부 전극(121, 122)의 전부가 외부 전극(131, 132)과 전기적으로 연결되는 상태를 유지할 수 있어 적층 세라믹 커패시터의 특성 감소 및 신뢰성을 유지할 수 있다. However, in the multilayer ceramic capacitor 100 according to an embodiment of the present invention, the internal electrodes 121 and 122 are exposed on one surface of the layered body 100 to be in contact with the external electrodes 131 and 132, 122 are connected to the adjacent internal electrodes 121, 122 through the through holes 141, 142 in the stacking direction, some of the internal electrodes 121, 122 are electrically connected to the external electrodes 131 and 132 can be maintained in a state in which all of the internal electrodes 121 and 122 are electrically connected to the external electrodes 131 and 132 so that the characteristics and reliability of the multilayer ceramic capacitor can be maintained have.

도 2를 참조하면, 제1 내부 전극(121) 중 적어도 일부는 적층체(110)의 외부로 노출되어 제1 외부 전극(131)과 접촉되고, 제2 내부 전극(122) 중 적어도 일부는 적층체(110)의 외부로 노출되어 제2 외부 전극(132)과 접촉된다. 이 때, 제1 내부 전극(121)은 적층 방향으로 인접하는 제1 내부 전극(121)과 제1 관통홀(141)을 통해 연결되고, 제2 내부 전극(122)은 적층 방향으로 인접하는 제2 내부 전극(122)과 제2 관통홀(142)을 통해 연결된다. 따라서, 일부의 내부 전극(121, 122)이 적층체(110)의 일면으로 노출되어 외부 전극(131, 132)과 직접적으로 연결되지 않는 경우에도 내부 전극(121, 122)의 전부가 외부 전극(131, 132)과 전기적으로 연결되는 상태를 유지할 수 있어 적층 세라믹 커패시터의 특성 감소 및 신뢰성을 유지할 수 있다. 2, at least a portion of the first inner electrodes 121 is exposed to the outside of the stack 110 to be in contact with the first outer electrodes 131, and at least a part of the second inner electrodes 122 is laminated The second external electrode 132 is exposed to the outside of the body 110 and contacts the second external electrode 132. The first internal electrode 121 is connected to the first internal electrode 121 adjacent to the first internal electrode 121 through the first through hole 141 and the second internal electrode 122 is connected to the first internal electrode 121 adjacent to the first internal electrode 121 in the stacking direction. 2 internal electrode 122 and the second through-hole 142. As shown in FIG. Therefore, even when a part of the internal electrodes 121 and 122 is exposed to one surface of the layered body 110 and is not directly connected to the external electrodes 131 and 132, all of the internal electrodes 121 and 122 are electrically connected to the external electrodes 131 and 132. Thus, the characteristics and reliability of the multilayer ceramic capacitor can be maintained.

이때, 제1 내부 전극(121)은 제1 유전층(111)의 일면에서 제2 관통홀(142)과 이격되도록 배치되고, 제2 내부 전극(122)은 제2 유전층(112)의 일면에서 제1 관통홀(141)과 이격되도록 배치된다.The first internal electrode 121 is spaced apart from the second through hole 142 on one side of the first dielectric layer 111 and the second internal electrode 122 is disposed on the other side of the second dielectric layer 112, 1 through-hole 141 in the first embodiment.

종래 관통홀은 적층체를 형성한 후, 적층체를 펀칭하는 등의 방법으로 형성되었으며, 관통홀을 형성하는 공정에서 이물질 등으로 인해 관통홀 내에 충전되는 도전성 물질과 내부 전극의 연결성이 감소하는 문제가 있었다. 또한, 관통홀에 충전되는 도전성 물질과 내부 전극의 형성 물질이 서로 달라 열팽창 계수 등의 차이로 인해 관통홀 내에 충전되는 도전성 물질과 내부 전극의 연결성이 감소하는 문제가 있었다.Conventionally, the through holes are formed by a method such as forming a laminate and then punching the laminate. In the process of forming the through holes, the connectivity between the conductive material filled in the through holes and the internal electrodes . In addition, there is a problem that the connectivity between the conductive material filled in the through hole and the internal electrode is reduced due to the difference in thermal expansion coefficient and the like between the conductive material filled in the through hole and the material forming the internal electrode.

하지만, 본 발명의 일 실시예에 따른 적층 세라믹 커패시터(100)는 후술하는 바와 같이 내부 전극(121, 122)을 도전성 페이스트를 이용하여 형성하는 과정과 동시에 관통홀(141, 142)이 도전성 페이스트로 충전되기 때문에 관통홀을 형성하는 공정에서 이물질 등으로 인해 관통홀(141, 142) 내에 충전되는 도전성 물질과 내부 전극(121, 122)의 연결성이 감소하는 문제를 방지하여 적층 세라믹 커패시터(100)의 신뢰성을 향상시킬 수 있다. 또한, 관통홀(141, 142) 내에 충전되는 도전성 물질과 내부 전극의 형성 물질이 서로 같기 때문에 적층 세라믹 커패시터(100)를 제작하는 공정에 있어서, 열팽창 계수 차이 등으로 인해 관통홀(141, 142) 내에 충전되는 도전성 물질과 내부 전극(121, 122)의 연결성이 감소하는 문제를 방지하여 적층 세라믹 커패시터(100)의 신뢰성을 향상시킬 수 있다.
However, in the multilayer ceramic capacitor 100 according to the embodiment of the present invention, the internal electrodes 121 and 122 are formed using conductive paste as described later, and the through holes 141 and 142 are formed as conductive paste The connection between the internal electrodes 121 and 122 and the conductive material filled in the through holes 141 and 142 due to foreign substances or the like is prevented from being reduced in the step of forming the through holes, Reliability can be improved. Since the conductive material filled in the through holes 141 and 142 and the forming material of the internal electrode are the same, in the process of manufacturing the multilayer ceramic capacitor 100, the through holes 141 and 142 are formed due to a difference in thermal expansion coefficient, The reliability of the multilayer ceramic capacitor 100 can be improved by preventing the decrease in the connectivity between the conductive material filled in the internal electrodes 121 and 122 and the internal electrodes 121 and 122.

적층 세라믹 커패시터의 제조 방법Manufacturing Method of Multilayer Ceramic Capacitor

도 5는 본 발명의 다른 실시예인 적층 세라믹 커패시터의 제조 방법의 플로우 차트이며, 도6 내지 12는 본 발명의 다른 실시예의 적층 세라믹 커패시터의 제조 방법을 각 단계별로 도시한 것이다.
FIG. 5 is a flow chart of a method of manufacturing a multilayer ceramic capacitor according to another embodiment of the present invention, and FIGS. 6 to 12 show steps of a multilayer ceramic capacitor manufacturing method according to another embodiment of the present invention.

본 발명의 다른 실시예인 적층 세라믹 커패시터의 제조 방법은 복수의 세라믹 그린 시트(1115)를 마련하는 단계(S10), 세라믹 그린시트(1115)에 제1 및 제2 관통홀(1141, 1142)을 형성하는 단계(S20), 세라믹 그리시트(1115)의 일면에 도전성 페이스트를 이용하여 제1 및 제2 관통홀(1141, 1142)에 도전성 페이스트가 충전되도록 내부 전극(1120)을 형성하는 단계(S30) 및 내부 전극(1120)이 형성된 세라믹 그린 시트(1115)를 적층하는 단계(S40)를 포함한다. A method of manufacturing a multilayer ceramic capacitor according to another embodiment of the present invention includes the steps of (S10) forming a plurality of ceramic green sheets 1115, forming first and second through holes 1141 and 1142 in the ceramic green sheet 1115 A step S30 of forming the internal electrode 1120 so that the conductive paste is filled in the first and second through holes 1141 and 1142 using a conductive paste on one side of the ceramic paste sheet 1115, And a step S40 of laminating a ceramic green sheet 1115 on which the internal electrode 1120 is formed.

이 후, 세라믹 그린시트(1115)를 절단선(C)에 따라 절단하여 적층체를 형성하고, 디핑(Dipping) 등의 방법으로 적층체의 외측에 제1 및 제2 외부 전극(1131, 1132)을 형성하는 단계가 수행될 수 있다.
Thereafter, the ceramic green sheet 1115 is cut along the cutting line C to form a laminate, and the first and second external electrodes 1131 and 1132 are formed on the outside of the laminate by dipping or the like, May be performed.

이하, 도 6 내지 12를 참조하여, 본 발명의 다른 실시 예에 따른 적층 세라믹 커패시터의 제조 방법의 각 단계를 설명하도록 한다.
Hereinafter, each step of the method for manufacturing a multilayer ceramic capacitor according to another embodiment of the present invention will be described with reference to FIGS. 6 to 12.

먼저, 도 6과 같이 평판형의 세라믹 그린시트(1115)를 마련한다. 필요에 따라 세라믹 그린시트(1115)를 복수개 마련하는 것도 가능하다. 도 6에서 점선 C는 세라믹 그린시트(1115)를 적층한 뒤 절단하여 적층체를 형성할 때, 절단하게 될 절단선을 의미한다. First, a ceramic green sheet 1115 of a flat plate shape is provided as shown in Fig. It is also possible to provide a plurality of ceramic green sheets 1115 as required. In Fig. 6, a dotted line C indicates a cutting line to be cut when the ceramic green sheets 1115 are laminated and cut to form a laminate.

세라믹 그린시트(1115)는 티탄산바륨(BaTiO3)계 재료, 납 복합 페로브스카이트계 재료 또는 티탄산스트론튬(SrTiO3)계 물질 등으로 세라믹 파우더를 포함하며, 여기에 유기 용제, 유기 바인더 등이 첨가된다.The ceramic green sheet 1115 includes a ceramic powder such as a barium titanate (BaTiO3) -based material, a lead composite perovskite-based material, a strontium titanate (SrTiO3) -based material or the like, and an organic solvent, an organic binder or the like is added thereto.

다음, 도 7 및 8과 같이 세라믹 그린시트(1115)의 두께 방향(T)으로 제1 및 제2 관통홀(1141, 1142)를 형성한다. 제1 및 제2 관통홀(1141, 1142)을 형성하는 단계는 레이저 펀칭 공법을 이용하여 수행된다. Next, as shown in FIGS. 7 and 8, the first and second through holes 1141 and 1142 are formed in the thickness direction T of the ceramic green sheet 1115. The step of forming the first and second through holes 1141 and 1142 is performed using a laser punching method.

본 발명의 다른 실시예에 따른 적층 세라믹 커패시터의 제조 방법은 적층체를 완성한 뒤에 관통홀을 형성하지 않고, 세라믹 그리시트(1115)에 관통홀(1141, 1142)을 형성한 뒤에 후술하는 바와 같이 내부 전극을 인쇄할 때 관통홀(1141, 1142)을 충전하여, 내부 전극과 관통홀(1141, 1142) 내에 충전되는 도전성 물질의 연결성을 향상시킬 수 있다. A method of manufacturing a multilayer ceramic capacitor according to another embodiment of the present invention is a method of manufacturing a multilayer ceramic capacitor in which a through hole 1141 and 1142 are formed in a ceramic green sheet 1115 without forming a through hole after completing the multilayer body, The through holes 1141 and 1142 can be filled when the electrode is printed so that the connectivity of the conductive material filled in the internal electrodes and the through holes 1141 and 1142 can be improved.

세라믹 그린시트(1115)에 관통홀(1141, 1142)를 형성한 후, 도 9 및 10과 같이 도전성 페이스트를 이용하여 내부 전극(1120)을 형성한다. 도전성 페이스트는 도전성 금속을 포함하는 페이스트를 의미하며, 이러한 도전성 페이스트를 스크린 인쇄법 또는 그라비아 인쇄법과 같은 방법으로 내부 전극(1120)을 형성할 수 있다. After the through holes 1141 and 1142 are formed in the ceramic green sheet 1115, the internal electrodes 1120 are formed using conductive paste as shown in FIGS. The conductive paste means a paste containing a conductive metal, and the internal electrode 1120 can be formed by such a conductive paste by a screen printing method or a gravure printing method.

제1 내부 전극(1121)은 제1 관통홀(1141)을 덮도록 배치되며, 제2 내부 전극(1122)는 제2 관통홀(1122)을 덮도록 배치된다. 즉, 제1 내부 전극(1121)은 제2 관통홀(1142)와 이격되어 배치되고, 제2 내부 전극(1122)은 제1 관통홀(1141)과 이격되어 배치된다.
The first internal electrode 1121 is disposed to cover the first through hole 1141 and the second internal electrode 1122 is disposed to cover the second through hole 1122. [ That is, the first internal electrode 1121 is disposed apart from the second through hole 1142, and the second internal electrode 1122 is disposed apart from the first through hole 1141.

내부 전극(1120)을 형성하는 단계에서 도전성 페이스트가 제1 및 제2 관통홀(1141, 1142)에 충전된다. In the step of forming the internal electrode 1120, the conductive paste is filled in the first and second through holes 1141 and 1142.

그 다음, 내부전극(120)이 형성된 세라믹 그린시트(1115)를 적층 및 압착 하고, 절단선(C)에 따라 절단하여 도 11과 같이 적층체(1110)를 형성한다. Next, the ceramic green sheet 1115 on which the internal electrode 120 is formed is laminated and pressed, and cut along the cutting line C to form a laminated body 1110 as shown in FIG.

적층체(1110)를 마련한 후에는 이를 개별 칩 사이즈로 절단한 이후에 소성을 수행하여 바디를 형성한다. 소성 공정은 일 예로서, 1100℃ 내지 1300℃의 N2-H2 분위기에서 수행될 수 있다. 이 경우, 소성 단계 전에 적층체를 가소하는 단계를 더 포함할 수 있다. After the stacked body 1110 is formed, it is cut into individual chip sizes, and then firing is performed to form a body. The firing process may be performed, for example, in an N2-H2 atmosphere at 1100 DEG C to 1300 DEG C. [ In this case, the step of calcining the laminate may be further included before the firing step.

마지막으로 도 12와 같이 적층체(1110)의 길이 방향의 양 단면에 외부 전극(1131, 1132)을 형성한다. 외부 전극(1131, 1132)은 도전성 금속을 포함하는 물질을 페이스트로 제조한 후 이를 적층체(1110)에 도포하는 방법 등으로 형성될 수 있으며, 도전성 금속의 예로서, 니켈(Ni), 구리(Cu), 팔라듐(Pd), 금(Au) 또는 이들의 합금을 들 수 있다.
Finally, external electrodes 1131 and 1132 are formed on both end faces in the longitudinal direction of the layered body 1110 as shown in FIG. The external electrodes 1131 and 1132 may be formed by forming a material containing a conductive metal into a paste and then applying the paste to the layered body 1110. Examples of the conductive metal include nickel (Ni), copper Cu), palladium (Pd), gold (Au), or an alloy thereof.

본 발명은 상술한 실시 형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
The present invention is not limited to the above-described embodiments and the accompanying drawings, but is intended to be limited only by the appended claims. It will be apparent to those skilled in the art that various changes in form and details may be made therein without departing from the spirit and scope of the invention as defined by the appended claims. something to do.

100: 적층 세라믹 커패시터
110: 적층체
111, 112: 유전층
121, 122: 내부 전극
131, 132: 외부전극
141, 142: 관통홀100: Multilayer Ceramic Capacitor
110:
111, 112: Dielectric layer
121, 122: internal electrodes
131, 132: external electrode
141, 142: Through holes

Claims (11)

두께 방향으로 관통하는 제1 및 제2 관통홀을 포함하는 제1 및 제2 유전층;
상기 제1 유전층의 일면에 상기 제1 관통홀을 덮도록 배치되는 제1 내부 전극; 및
상기 제2 유전층의 일면에 상기 제2 관통홀을 덮도록 배치되는 제2 내부 전극;을 포함하고,
상기 제1 및 제2 관통홀에는 상기 제1 및 제2 내부 전극과 같은 재료가 충전되는 적층 세라믹 커패시터.
First and second dielectric layers including first and second through holes penetrating in the thickness direction;
A first inner electrode disposed on one surface of the first dielectric layer so as to cover the first through hole; And
And a second internal electrode disposed on one surface of the second dielectric layer so as to cover the second through hole,
And the first and second through-holes are filled with the same material as the first and second internal electrodes.
제1항에 있어서,
복수의 상기 제1 및 제2 유전층이 교번하여 적층된 적층체 및 상기 적층체의 길이 방향의 양 단면에 배치되는 제1 및 제2 외부 전극을 포함하고,
상기 제1 내부 전극 중 적어도 일부는 상기 적층체의 외부로 노출되어 상기 제1 외부 전극과 접촉되고,
상기 제2 내부 전극 중 적어도 일부는 상기 적층체의 외부로 노출되어 상기 제2 외부 전극과 접촉되는 적층 세라믹 커패시터.
The method according to claim 1,
A plurality of first and second dielectric layers alternately stacked, and first and second external electrodes disposed on both longitudinal ends of the laminate,
At least a portion of the first internal electrode is exposed to the outside of the laminate and is in contact with the first external electrode,
And at least a portion of the second internal electrodes is exposed to the outside of the laminate to contact the second external electrode.
제2항에 있어서,
상기 적층체는 상기 제1 및 제2 유전층이 총 5층 내지 10층 적층된 적층 세라믹 커패시터.
3. The method of claim 2,
Wherein the laminated body has a total of five to ten layers of the first and second dielectric layers.
제1항에 있어서,
상기 제1 내부 전극은 적층 방향으로 인접하는 상기 제1 내부 전극과 상기 제1 관통홀을 통해 연결되며,
상기 제2 내부 전극은 적층 방향으로 인접하는 상기 제2 내부 전극과 상기 제2 관통홀을 통해 연결되는 적층 세라믹 커패시터.
The method according to claim 1,
Wherein the first internal electrode is connected to the first internal electrode adjacent to the first internal electrode in the stacking direction through the first through hole,
And the second internal electrode is connected to the second internal electrode adjacent in the stacking direction through the second through hole.
제1항에 있어서,
상기 제1 내부 전극은 상기 제1 유전층의 일면에서 상기 제2 관통홀과 이격되도록 배치되고,
상기 제2 내부 전극은 상기 제2 유전층의 일면에서 상기 제1 관통홀과 이격되도록 배치되는 적층 세라믹 커패시터.
The method according to claim 1,
Wherein the first internal electrode is disposed on one surface of the first dielectric layer so as to be spaced apart from the second through hole,
And the second internal electrode is disposed to be spaced apart from the first through hole on one side of the second dielectric layer.
복수의 세라믹 그린시트를 마련하는 단계;
상기 세라믹 그린시트에 제1 및 제2 관통홀을 형성하는 단계;
상기 세라믹 그린시트의 일면에 도전성 페이스트를 이용하여 상기 제1 관통홀에 도전성 페이스트가 충전되도록 제1 내부 전극을 형성하는 단계;
상기 세라믹 그린시트의 일면에 도전성 페이스트를 이용하여 상기 제2 관통홀에 도전성 페이스트가 충전되도록 제2 내부 전극을 형성하는 단계; 및
상기 세라믹 그린시트를 적층하는 단계;를 포함하는 적층 세라믹 커패시터의 제조 방법.
Providing a plurality of ceramic green sheets;
Forming first and second through holes in the ceramic green sheet;
Forming a first internal electrode on the first surface of the ceramic green sheet so that the conductive paste is filled in the first through hole using a conductive paste;
Forming a second internal electrode on the first surface of the ceramic green sheet so that the conductive paste is filled in the second through hole using a conductive paste; And
And laminating the ceramic green sheet.
제6항에 있어서,
상기 제1 및 제2 관통홀을 형성하는 단계는 레이저 펀칭 공법을 이용하여 수행되는 적층 세라믹 커패시터의 제조 방법.
The method according to claim 6,
Wherein the forming of the first and second through holes is performed using a laser punching method.
제6항에 있어서,
적층된 상기 세라믹 그린시트를 절단하여 적층체를 형성하는 단계; 및
상기 적층체의 외측에 제1 및 제2 외부 전극을 형성하는 단계;를 더 포함하고,
상기 제1 내부 전극 중 적어도 일부는 상기 제1 외부 전극과 접촉되고,
상기 제2 내부 전극 중 적어도 일부는 상기 제2 외부 전극과 접촉되는 적층 세라믹 커패시터의 제조 방법.
The method according to claim 6,
Cutting the laminated ceramic green sheet to form a laminate; And
And forming first and second external electrodes on the outside of the stacked body,
At least a part of the first internal electrodes being in contact with the first external electrode,
And at least a part of the second internal electrodes is in contact with the second external electrode.
제6항에 있어서,
상기 제1 내부 전극은 적층 방향으로 인접하는 상기 제1 내부 전극과 상기 제1 관통홀을 통해 연결되며,
상기 제2 내부 전극은 적층방향으로 인접하는 상기 제2 내부 전극과 상기 제2 관통홀을 통해 연결되는 적층 세라믹 커패시터의 제조 방법.
The method according to claim 6,
Wherein the first internal electrode is connected to the first internal electrode adjacent to the first internal electrode in the stacking direction through the first through hole,
And the second internal electrode is connected to the second internal electrode adjacent in the stacking direction through the second through hole.
제6항에 있어서,
상기 제1 내부 전극은 상기 제1 유전층의 일면에서 상기 제2 관통홀과 이격되도록 배치되고,
상기 제2 내부 전극은 상기 제2 유전층의 일면에서 상기 제1 관통홀과 이격되도록 배치되는 적층 세라믹 커패시터의 제조 방법.
The method according to claim 6,
Wherein the first internal electrode is disposed on one surface of the first dielectric layer so as to be spaced apart from the second through hole,
Wherein the second internal electrode is spaced apart from the first through-hole at one surface of the second dielectric layer.
제6항에 있어서,
상기 세라믹 그린시트를 적층하는 단계는,
5층 내지 10층의 상기 세라믹 그린시트를 적층하여 수행되는 적층 세라믹 커패시터의 제조 방법.
The method according to claim 6,
The step of laminating the ceramic green sheet comprises:
Wherein the ceramic green sheets are laminated by 5 to 10 layers of the ceramic green sheets.
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