JP5954816B2

JP5954816B2 - 電源制御装置及び情報処理装置並びに電源制御方法

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Publication number: JP5954816B2
Application number: JP2012077630A
Authority: JP
Inventors: 和之田中
Original assignee: NEC Embedded Products Ltd
Current assignee: NEC Embedded Products Ltd
Priority date: 2012-03-29
Filing date: 2012-03-29
Publication date: 2016-07-20
Anticipated expiration: 2032-03-29
Also published as: JP2013206369A

Description

本発明は、ＣＰＵ（中央処理装置）等に供給される電源をＰＭＵ（ＰｏｗｅｒＭａｎａｇｅｍｅｎｔＵｎｉｔ）等を用いて制御する際に用いて好適な電源制御装置及び情報処理装置並びに電源制御方法に関する。

バッテリを電源とし、所定のプログラムに従ってＣＰＵ等を動作させる情報処理装置では、ＣＰＵが暴走した場合、次のようにしてＣＰＵの暴走を停止させている。すなわち、所定のリセット信号を供給することでＣＰＵをリセットしたり、バッテリを取り外すことでＣＰＵの電源を遮断し、ＣＰＵの動作を停止させたりしている。例えば特許文献１に記載されている車載コンピュータでは、ＣＰＵが暴走してコンピュータを停止できない場合に、次のようにして自動車バッテリが上がってしまうことを防止している。すなわち、特許文献１に記載されている車載コンピュータは、アクセサリスイッチがオフした時に起動するハードウェアタイマと、このハードウェアタイマがタイムアウトした場合にＣＰＵへ供給される電源をオフする電源制御部とを有している。ＣＰＵが暴走していない場合、アクセサリスイッチがオフしたとき、ハードウェアタイマがタイムアウトする前にＣＰＵがサスペンド状態に移行され、消費電流が低減される。一方、ＣＰＵが暴走している場合には、アクセサリスイッチがオフしたときに起動されたハードウェアタイマがタイムアウトすることになる。この場合、ハードウェアタイマがタイムアウトしたときにＣＰＵへ供給される電源がオフされる。

特開２０００−２２８８２９号公報

ところで、特許文献１に記載されているような電源制御部は、ＰＭＵ等と呼ばれる電源管理用の半導体装置を用いて構成されることがある。ＰＭＵは、ＣＰＵ等へ供給される電源等を管理するための半導体装置であり、ＰＭＩＣ（ＰｏｗｅｒＭａｎａｇｅｍｅｎｔＩＣ（ＩｎｔｅｇｒａｔｅｄＣｉｒｃｕｉｔ）等と呼ばれることもある。ＰＭＵは、例えばＰＭＵの内部に入力されたバッテリ電圧を所定の電圧に変換する電源回路、その電源回路のオフ／オフを制御する電源制御回路等を有して構成されている。また、その電源制御回路は、電源回路から複数系統の異なる電圧の電源をオン／オフして供給したり、外部のＣＰＵ等に対して種々の動作モードに対応させて電源を供給したりする制御を行うことがある。そのため、電源制御回路は、ＣＰＵ、ＭＰＵ（ＭｉｃｒｏＰｒｏｃｅｓｓｉｎｇＵｎｉｔ）等を用いて構成されることがある。ここで、ＣＰＵとＭＰＵは今日においては同義で用いられているが、本願においては、ＰＭＵ内の中央処理装置をＭＰＵとし、ＰＭＵから電源が供給される側の中央処理装置をＣＰＵとして説明することにする。この場合、ＰＭＵは、内部のＭＰＵで内部のＲＯＭ（ＲｅａｄＯｎｌｙＭｅｍｏｒｙ）等に格納されているファームウェア等と呼ばれる所定のプログラムを実行することで動作する。なお、ＰＭＵを用いる構成では、強制シャットダウン、すなわち、パーソナルコンピュータ（以下、ＰＣと称する）等の情報処理装置におけるパワースイッチ（すなわち電源スイッチ）の一定時間以上の長押しによる強制シャットダウンは、ＰＭＵの制御下で行われることがある。

以上のように、ＭＰＵを有するＰＭＵを用いてＣＰＵ等への供給電源を制御する場合、ＣＰＵ及びＭＰＵはどちらもプログラムを実行するものであるから、ＣＰＵが暴走する可能性があるのと同様、ＭＰＵが暴走することでＰＭＵの動作が異常となる可能性がある。ＣＰＵの暴走に対しては、上述したパワースイッチの長押しによりＰＭＵによって強制シャットダウンを行うこと等で対処することができる。しかしながら、ＰＭＵ自体が暴走した場合、パワースイッチの長押しによる強制シャットダウンは効かなくなる。ＰＭＵ自体が暴走した場合、例えば、ノートＰＣではバッテリの脱着、デスクトップＰＣではＡＣ（交流）コードの取り外しによって、ＰＭＵへの電源を遮断することで、強制シャットダウンを行わなければならなかった。したがって、例えば、バッテリ脱着不可の装置においては、ＰＭＵが暴走した場合の強制シャットダウン等が容易には行うことができないという課題があった。

本発明は、上記の事情を考慮してなされたものであり、上記の課題を解決することができる電源制御装置及び情報処理装置並びに電源制御方法を提供することを目的とする。

上記課題を解決するため、本発明は、電源制御装置が、情報処理装置のＣＰＵへ電源を供給する電源回路と、この電源回路を制御するＰＭＵ（Power Management Unit）と、前記電源のオン又はオフ命令を前記ＰＭＵに対して供給するスイッチとを有し、前記ＰＭＵは、前記スイッチから供給されたオン又はオフ命令の入力を条件として所定のプログラムに基づいて前記電源回路が行う前記電源の供給がオン又はオフとなるよう前記電源回路を制御し、あるいは、所定のリセット信号の入力によって前記電源回路が行う前記電源の供給がオフとなるよう前記電源回路を制御するものであり、さらに、前記スイッチからの前記オン又はオフ命令の供給が所定の基準時間継続した時に、所定の入力信号が所定の状態であることを条件として前記リセット信号を生成するリセット信号生成回路とを有し、前記リセット信号生成回路は、前記ＰＭＵへ前記リセット信号を出力し、当該ＰＭＵに含まれるＭＰＵ（Micro Processing Unit）をリセットして前記ＰＭＵの機能により前記電源回路が行う前記電源の供給をオフとすることを特徴とする。

本発明によれば、バッテリ脱着不可の装置においても、容易に電源制御回路（例えばＰＭＵ）をリセットすることができる。

本発明の一実施形態の構成例を示したブロック図である。図１に示した情報処理装置１０の動作例を示したフローチャートである。本発明の他の実施形態の構成例を示したブロック図である。本発明の実施形態の基本的な構成例を示したブロック図である。

以下、図面を参照して本発明の実施形態について説明する。
図１は、本発明の一実施形態としての情報処理装置１０の構成例を示したブロック図である。図１に示した情報処理装置１０は、バッテリ１、パワースイッチ２、ＰＭＵ３、押下時間Ｔ２検出回路４、メモリ５、ＣＰＵ６、チップセット７、外部Ｉ／Ｆ（インターフェース）８及び周辺モジュール９を有している。情報処理装置１０は、例えば、ノートＰＣ、携帯型情報端末装置、携帯電話機等の装置である。

バッテリ１は、充電池であって、例えば情報処理装置１０内に容易には脱着できないような形態で設けられている。ただし、脱着可能な形態で設けられていてもよい。

パワースイッチ２は、例えば押しボタンスイッチであって、ユーザによって押下されている間だけ接点間が閉じる（又は開く）スイッチである。パワースイッチ２は、情報処理装置２のパワー（すなわち電源）をオン又はオフするためのスイッチとして用いられる。本実施形態では、パワースイッチ２が押下されている間、アクティブ状態となるオン又はオフ命令信号ＰＷＳＷが生成される。ここで、信号ＰＷＳＷのアクティブ状態は、ハイレベルであってもよいし、ローレベルであってもよい。

ＰＭＵ３は、ＣＰＵ６等へ供給される電源等を管理するための半導体装置でありＭＰＵ３２を有している。電源回路１１は、バッテリ１の端子電圧を入力して、複数系統の直流電源を生成し、ＭＰＵ３２の制御の下、オン又はオフして出力する。電源回路１１から出力された複数系統の電源は、ＣＰＵ６、メモリ５、チップセット７等の情報処理装置１０内の各部に供給される。ＭＰＵ３２は、ＲＯＭ３３等の記憶装置を含み、ＲＯＭ３３に格納されている所定のプログラム（すなわちファームウェア）を実行することで、種々の条件に応じて電源回路１１から出力される各電源をオン又はオフに制御する。例えばＭＰＵ３２は、パワースイッチ２から供給されるオン又はオフ命令信号ＰＷＳＷの入力を条件として所定のプログラムに基づいて電源回路１１から出力される各電源をオン又はオフに制御する。なお、ＲＯＭ３３は、書き換え可能な不揮発メモリを用いて構成してもよい。

ＭＰＵ３２は、また、パワースイッチ２が所定時間Ｔ１の間（例えば４秒間）押下され続けた場合、所定のタイミングで電源回路１１に対してオン又はオフ命令を出力して、ＣＰＵ６、チップセット７等に供給する電源をオン又はオフする。その際、ＭＰＵ３２は、パワースイッチ２が所定時間Ｔ１の間押下され続けた場合、電源回路１１に対してオン又はオフ命令を出力した後又は出力する前に、ＣＰＵ６やチップセット７に対してリセット信号ＲＥＳＥＴ又はシャットダウン信号ＳＨＤＮを出力するようにしてもよい。さらに、ＭＰＵ３２は、ＣＰＵ６から入力される制御信号ＣＮＴＲに基づいて、電源回路１１から出力される複数系統のうちの少なくとも一部の系統の電源をオン又はオフしたり、電圧を変化させたりする制御を行うようにしてもよい。

ＭＰＵ３２は、さらに、押下時間Ｔ２検出回路４からリセット信号ＲＳＴが入力された場合、リセットされ、再起動する。この押下時間Ｔ２検出回路４は、後述するように、パワースイッチ２が所定時間Ｔ２の間押下され続けた場合、リセット信号ＲＳＴを出力する。時間Ｔ２は時間Ｔ１より長い、例えば１５秒間に設定される。

押下時間Ｔ２検出回路４からリセット信号ＲＳＴが入力されてＭＰＵ３２が再起動された場合、ＭＰＵ３２は、ＲＯＭ３３に格納されている所定のプログラムを実行することで、電源回路１１から出力される全系統の電源又は複数系統のうちの少なくとも一部の系統の電源をオフし、待機状態に移行する。ＭＰＵ３２は、次に、パワースイッチ２が所定時間（例えば時間Ｔ１）の間押下され続けるまでこの待機状態を維持し、所定時間（例えば時間Ｔ１）の長押しがなされた場合にＣＰＵ６やチップセット７に電源を供給し（さらにリセット信号ＲＥＳＥＴを供給し）、ＣＰＵ６やチップセット７を起動する。すなわち、電源オンの状態でパワースイッチ２が長押しされた場合（Ｔ１以上Ｔ２未満の長押しの場合）、ＰＭＵ３はＣＰＵ６等に供給する電源をオフし、情報処理装置１０をシャットダウンする。一方、電源オフの状態でパワースイッチ２が長押しされた場合（Ｔ１以上Ｔ２未満の長押しの場合）、ＰＭＵ３はＣＰＵ６等に供給する電源をオンし、ＣＰＵ６等を起動する。他方、ＰＭＵ３が暴走している場合等において、電源オンの状態でパワースイッチ２が長押しされたとき（Ｔ２以上の長押しの場合）、ＰＭＵ３は押下時間Ｔ２検出回路４からのリセット信号ＲＳＴによってリセットされる。リセット信号ＲＳＴによってリセットされた場合、ＰＭＵ３は再起動し、ＣＰＵ６等に供給する電源をオフし、待機状態（すなわちパワースイッチ２の長押しによる電源オンの指示を待つ状態）に移行する。

押下時間Ｔ２検出回路４は、パワースイッチ２からのオン又はオフ命令信号ＰＷＳＷの供給が所定の基準時間Ｔ２の間（例えば１５秒間）継続した場合に、次の条件で、リセット信号ＲＳＴを生成する。すなわち、押下時間Ｔ２検出回路４は、オン又はオフ命令信号ＰＷＳＷが基準時間Ｔ２継続した時に、所定の入力信号（この場合、同一のオン又はオフ命令信号ＰＷＳＷ）が所定の状態（この場合、オン又はオフ命令信号ＰＷＳＷがアクティブ）であることを条件として、リセット信号ＲＳＴを生成する。なお、図１に示した例では、押下時間Ｔ２検出回路４が、Ｔ２タイマ４１と、基準値発生回路４２と、比較器４３とを有している。Ｔ２タイマ４１は、パワースイッチ２からオン又はオフ命令信号ＰＷＳＷが供給されている時間を計時し、計時値を表す信号を出力する。基準値発生回路４２は、所定の入力信号（この場合、オン又はオフ命令信号ＰＷＳＷ）が所定の状態（すなわちアクティブ）である場合に基準時間Ｔ２に対応する値（基準値）の信号を発生する。比較器４３は、Ｔ２タイマ４１の出力と基準値発生回路４２の出力とを比較し、両出力が一致した場合にリセット信号ＲＳＴを生成し、出力する。

メモリ５は、不揮発メモリと揮発メモリとを含み、不揮発メモリにＣＰＵ６が実行するプログラムを格納している。

ＣＰＵ６は、ＰＭＵ３から供給される所定の電源を用いて動作し、メモリ５に格納されている所定のプログラムを実行する。ＣＰＵ６は、外部Ｉ／Ｆ８を介して所定の外部機器とデータを送受信したり、チップセット７を介して周辺モジュール９を制御したり、周辺モジュール９との間でデータを送受信したりする。ＣＰＵ６は、また、ＰＭＵ３からリセット信号ＲＥＳＥＴが入力されたときに再起動する。また、ＣＰＵ６は、各部をサスペンド状態やオフ状態とするときにＰＭＵ３に対して所定の制御信号ＣＮＴＲを出力して、ＰＭＵ３から供給される電源をオン又はオフ状態に制御する。

チップセット７は、ＣＰＵ６と外部Ｉ／Ｆ８間又は周辺モジュール９間で入出力されるデータの流れを仲介する。

外部Ｉ／Ｆ８は、例えばシリアルインターフェースと所定のケーブルの接続端子とを有して構成され、ＣＰＵ６と所定の外部機器との間又はチップセット７を介してＣＰＵ６と所定の外部機器との間の信号の入出力を仲介する。

周辺モジュール９は、複数種類の周辺装置を表す。情報処理装置１０が例えばノートＰＣの場合、周辺モジュール９は、例えば、液晶表装置等からなる表示モジュール、音声入出力装置、スピーカ、マイク等からなる音声入出力モジュール、キーボードやタッチパネルからなる操作入力モジュール等を含んでいる。また、情報処理装置１０が例えば携帯電話機や携帯情報端末装置の場合、無線通信装置等からなる通信モジュール、液晶表装置等からなる表示モジュール、音声入出力装置、スピーカ、マイク等からなる音声入出力モジュール、キーボードやタッチパネルからなる操作入力モジュール等を含んでいる。

次に図２を参照して、図１に示した情報処理装置１０の動作例について説明する。いま、ユーザが、パワースイッチ２を長押し、情報処理装置１０をシャットダウンしようとしているとする。パワースイッチ２が押下され続けると、オン又はオフ命令信号ＰＷＳＷが継続してアクティブ状態となる。この場合、ＭＰＵ３２は、オン又はオフ命令信号ＰＷＳＷがアクティブ状態となった後、アクティブ状態の継続時間の計時を開始（又は継続する）（ステップＳ１）。並行して、Ｔ２タイマ４１も、オン又はオフ命令信号ＰＷＳＷがアクティブ状態となった後、アクティブ状態の継続時間の計時を開始（又は継続する）（同ステップＳ１）。他方、基準値発生回路４２は、オン又はオフ命令信号ＰＷＳＷがアクティブ状態となった後、時間Ｔ２の時間の値を示す基準値を出力する。

パワースイッチ２の押下が継続した場合（ステップＳ２で「Ｙｅｓ」の場合）、ＭＰＵ３２は押下継続時間が時間Ｔ１に一致するか否かを判定し（ステップＳ３）、一致しない場合、ステップＳ１に戻り、ＭＰＵ３２はアクティブ状態の計時を継続する（ステップＳ３で「（＝Ｔ１又は＝Ｔ２）でない」からステップＳ１）。また、パワースイッチ２の押下が継続した場合（ステップＳ２で「Ｙｅｓ」の場合）、並行して、比較器４３がＴ２タイマの出力と基準値発生回路４２の出力とを比較し、一致しているか否かを判定する（すなわち押下継続時間がＴ２に一致しているか否かを判定する）（同ステップＳ３）。一致しない場合、ステップＳ１に戻り、Ｔ２タイマ４１はアクティブ状態の計時を継続する（ステップＳ３で「（＝Ｔ１又は＝Ｔ２）でない」からステップＳ１）。

一方、ステップＳ２において、パワースイッチ２の押下が継続していない場合（ステップＳ２で「Ｎｏ」の場合）、ＭＰＵ３２及びＴ２タイマ４１は、アクティブ状態の計時値をリセットする（ステップＳ４）。並行して、基準値発生回路４２は、オン又はオフ命令信号ＰＷＳＷがアクティブ状態でなくなった後、時間Ｔ２に対応する値の基準値の出力を停止する（同ステップＳ４）。その後、ステップＳ１へ戻る。

いま、パワースイッチ２の押下継続時間が時間Ｔ１に一致したとすると、ＭＰＵ３２が暴走していない場合、ＭＰＵ３２は、押下継続時間がＴ１に一致したと判定する（ステップＳ３で「＝Ｔ１」）。この場合、ＭＰＵ３２は、ＣＰＵ６等にシャットダウン信号ＳＨＤＮを出力し、その後、電源回路１１の所定の電源をオフすることで、ＣＰＵ６等をシャットダウンする（ステップＳ５）。これによりＰＭＵ３主体でのシャットダウンが完了する。

一方、ＭＰＵ３２が暴走している場合、ＭＰＵ３２が押下継続時間がＴ１に一致したと判定することで（ステップＳ３で「＝Ｔ１」）、ステップＳ５においてＰＭＵ３主体でシャットダウン処理を行うことはできない。この場合、押下継続時間がＴ１に一致した時点ではＭＰＵ３２は暴走したままで、その後、押下継続時間が時間Ｔ２に一致した時点で、比較器４３が、押下継続時間がＴ２に一致したと判定する（ステップＳ３で「＝Ｔ２」）。この場合、比較器４３はリセット信号ＲＳＴを生成してＭＰＵ３２を強制的にリセットする（ステップＳ６）。これにより、ＭＰＵ３２は、リセット後の動作として、強制的に電源回路１１の所定の電源をオフすることで、ＣＰＵ６等をシャットダウンする（ステップＳ７）。

以上のように、本実施形態の情報処理装置１０では、パワースイッチ２の押下時間をＰＭＵ３及び押下時間Ｔ２検出回路４の双方で監視する。そして、押下時間Ｔ１についてはＰＭＵ３で監視し、押下時間Ｔ２については押下時間Ｔ２検出回路４にて監視する。ここで、Ｔ１＜Ｔ２であり、例えば、Ｔ１＝４秒、Ｔ２＝１５秒である。ＣＰＵ６等の暴走時には、ユーザがパワースイッチ２を長押しすることでステップＳ５又はステップＳ６において情報処理装置１０のシャットダウンが実行される。すなわち、ＰＭＵ３が暴走していない場合には、ＰＭＵ３が押下時間Ｔ１の経過を検出したときに、ステップＳ５でＰＭＵ３主体によるシャットダウン処理が行われる。一方、ＰＭＵ３が暴走している場合には、押下時間Ｔ１が経過してもＰＭＵ３によるシャットダウン処理を行うことはできない。この場合、押下時間Ｔ２検出回路４が押下時間Ｔ２を検出したときに、ステップＳ６でＰＭＵ３自体が強制リセットされ、ステップＳ７でＰＭＵ３がシャットダウン処理を行う。

したがって、本実施形態によれば、パワースイッチ２からのオン又はオフ命令信号ＰＷＳＷの供給が所定の基準時間Ｔ２継続した時に、パワースイッチ２からのオン又はオフ命令信号ＰＷＳＷがアクティブ状態であることを条件としてＰＭＵ３のＭＰＵ３２に対するリセット信号ＲＳＴが生成され、電源回路１１から出力される電源がオフする。よって、情報処理装置１０がバッテリ脱着不可の装置であったとしても、容易にＰＭＵ３をリセットすることができる。

次に、図３を参照して、図１に示した情報処理装置１０の変形例について説明する。図３において図１と同一の構成には同一の符号を用いている。図３に示した情報処理装置１０ａは、図１に示した情報処理装置１０に対して、新たに停止スイッチ２１を設けている点と、基準値発生回路４２の入力を停止スイッチ２１から供給される停止命令信号ＳＴＳＷとしている点が異なっている。停止スイッチ２１は、例えば、パワースイッチ２とは異なる位置に配置されている押しボタンスイッチである。この情報処理装置１０ａでは、停止スイッチ２１が押下されている場合、基準値発生回路４２が時間Ｔ２に対応する値の基準値を出力する。したがって、パワースイッチ２の押下が継続することでＴ２タイマ４１が時間Ｔ２に対応する値を出力した時に、停止スイッチ２１が押下されていた場合、比較器４３がリセット信号ＲＳＴを出力する。この情報処理装置１０ａによれば、ユーザがパワースイッチ２をＴ２時間押下し続けるとともに、そのＴ２時間が経過する時点で停止スイッチ２１を押下することで、ＰＭＵ３をリセットすることができる。この情報処理装置１０ａの動作は図２に示したものと次の点を除いて同一である。すなわち、情報処理装置１０ａの動作では、図２のステップＳ６が実行される条件（つまりステップＳ３の判定条件）が、Ｔ２時間に一致したという条件から、Ｔ２時間に一致しかつ停止スイッチ２１が押下されているという条件に変更される。

本実施形態によれば、パワースイッチ２を長押しすることに加え、停止スイッチ２１を長押し（又は少なくともＴ２時間経過時における押下）を行うことでＰＭＵ３がリセットされることになる。これによれば、例えば電源をオフしようとしてユーザがパワースイッチ２を長押しした場合に、誤って時間Ｔ２を超えるような長押しをしてしまい、ＰＭＵ３が誤ってリセットされてしまうという誤操作を防止することができる。

なお、本発明の実施形態の基本構成は、図４に示すように表すことができる。図４に示した電源制御装置１００は、電源回路１０１、スイッチ１０２、電源制御回路１０３及びリセット信号生成回路１０４を備えている。ここで、電源回路１０１は、図１の電源回路１１に対応している。スイッチ１０２は、図１のパワースイッチ２に対応している。電源制御回路１０３は、図１のＭＰＵ３２に対応している。そして、リセット信号生成回路１０４は、図１の押下時間Ｔ２検出回路４に対応している。

図４に示した電源回路１０１は、図示していないＣＰＵへ電源を供給する。スイッチ１０２は、電源回路１０１が供給する電源のオン又はオフ命令を電源制御回路１０３に対して供給する。電源制御回路１０３は、電源回路１０１を制御する。この電源制御回路１０３は、スイッチ１０２から供給されたオン又はオフ命令の入力を条件として所定のプログラムに基づいて、電源回路１０１が供給する電源をオン又はオフに制御し、あるいは、所定のリセット信号の入力によってその電源をオフする。リセット信号生成回路１０４は、スイッチ１０２からのオン又はオフ命令の供給が所定の基準時間継続した時に、所定の入力信号が所定の状態であることを条件として、電源制御回路１０３へ入力されるリセット信号を生成する。ここで、リセット信号生成回路１０４に入力される所定の入力信号は、スイッチ１０２から供給されたものとしてもよいし、スイッチ２とは異なる図示していない第２スイッチをさらに有し、この第２スイッチから供給されたものとしてもよい。

図４に示した構成によれば、スイッチ１０２（例えば図１又は図３のパワースイッチ２）からのオン又はオフ命令の供給が所定の基準時間（例えば時間Ｔ１）継続した時に、所定の入力信号（例えば図１のパワースイッチ２の押下信号や図３の停止スイッチ２１の押下信号）が所定の状態であることを条件として電源制御回路１０３（例えば図１のＰＭＵ３のＭＰＵ３２）に対するリセット信号（ＲＳＴ）が生成され、電源がオフする。よって、バッテリ脱着不可の装置においても、容易に電源制御回路１０３（例えばＰＭＵ３）をリセットすることができる。

なお、本発明の実施の形態は上記のものに限定されず、例えば次のような変更を適宜行うことができる。すなわち、図１のＰＭＵ３は、さらにクロック信号を発生する回路などを含むものであったり、電源回路１１が複数のブロックに分割されていたりしてもよい。また、ＭＰＵ３２については、図１に示したＣＰＵ６やチップセット７との間で送受信される制御信号の一部又は全部を省略したり、増加させたり、あるいは、メモリ５等の他の回路との間で制御信号やクロック信号を送受信するものとしたりすることができる。

１バッテリ
２パワースイッチ
３ＰＭＵ
４押下時間Ｔ２検出回路
５メモリ
６ＣＰＵ
７チップセット
８外部Ｉ／Ｆ
９周辺モジュール
１０、１０ａ情報処理装置
１１電源回路
２１停止スイッチ
３２ＭＰＵ
３３ＲＯＭ
４１Ｔ２タイマ
４２基準値発生回路
４３比較器
１００電源制御装置

Claims

情報処理装置のＣＰＵへ電源を供給する電源回路と、
この電源回路を制御するＰＭＵ（Power Management Unit）と、
前記電源のオン又はオフ命令を前記ＰＭＵに対して供給するスイッチと
を有し、
前記ＰＭＵは、前記スイッチから供給されたオン又はオフ命令の入力を条件として所定のプログラムに基づいて前記電源回路が行う前記電源の供給がオン又はオフとなるよう前記電源回路を制御し、あるいは、所定のリセット信号の入力によって前記電源回路が行う前記電源の供給がオフとなるよう前記電源回路を制御するものであり、
さらに、前記スイッチからの前記オン又はオフ命令の供給が所定の基準時間継続した時に、所定の入力信号が所定の状態であることを条件として前記リセット信号を生成するリセット信号生成回路とを有し、
前記リセット信号生成回路は、前記ＰＭＵへ前記リセット信号を出力し、当該ＰＭＵに含まれるＭＰＵ（Micro Processing Unit）をリセットして前記ＰＭＵの機能により前記電源回路が行う前記電源の供給をオフとする
ことを特徴とする電源制御装置。
前記所定の入力信号が前記スイッチから供給されたものである
ことを特徴とする請求項１に記載の電源制御装置。
前記スイッチとは異なる第２スイッチをさらに有し、
前記所定の入力信号が前記第２スイッチから供給されたものである
ことを特徴とする請求項１に記載の電源制御装置。
前記リセット信号生成回路が、
前記スイッチから前記オン又はオフ命令が供給されている時間を計時するタイマ回路と、
前記所定の入力信号が前記所定の状態である場合に前記所定の基準時間に対応する所定の基準値を発生する基準値発生回路と、
前記タイマ回路の出力と前記基準値発生回路の出力とを比較する比較回路と
を有して構成されている
ことを特徴とする請求項１から３のいずれかに記載の電源制御装置。
前記ＣＰＵと、
請求項１から４のいずれか１項に記載の電源制御装置と
を備えることを特徴とする情報処理装置。
電源回路が、情報処理装置のＣＰＵへ電源を供給し、
スイッチが、前記電源のオン又はオフ命令をＰＭＵ（Power Management Unit）に対して供給し、
前記ＰＭＵが、前記スイッチから供給されたオン又はオフ命令の入力を条件として所定のプログラムに基づいて前記電源回路が行う前記電源の供給がオン又はオフとなるよう前記電源回路を制御し、あるいは、所定のリセット信号の入力によって前記電源回路が行う前記電源の供給がオフとなるよう前記電源回路を制御し、
リセット信号生成回路が、前記スイッチからの前記オン又はオフ命令の供給が所定の基準時間継続した時に、所定の入力信号が所定の状態であることを条件として前記リセット信号を生成し、
前記リセット信号生成回路は、前記ＰＭＵへ前記リセット信号を出力し、当該ＰＭＵに含まれるＭＰＵ（Micro Processing Unit）をリセットして前記ＰＭＵの機能により前記電源回路が行う前記電源の供給をオフとする
ことを特徴とする電源制御方法。