JP5946674B2 - 信号処理装置 - Google Patents

Description

この発明は信号処理装置に関する。例えば当該信号処理装置は画像信号の処理に供することができる。

電子機器における省電力化は、特に電池が駆動電源として採用される電子機器において高く要求される。電子機器の例として信号処理装置を挙げれば、電池が駆動電源として採用される信号処理装置として、携帯電話、デジタルカメラ（デジタルビデオカメラを含む）等が挙げられる。

例えばデジタルカメラでは、複数種類の撮像モードが設定されており、撮像モードを選択して動作させることが多い。そして選択された撮像モードにおいて不要な機能を担う部分は、省電力の対象となる。

例えば後掲の特許文献１では、デジタルカメラを制御するＣＰＵ（中央演算装置）等の動作周波数を、画像バッファの使用時よりも非使用時において低下させることにより消費電力の低減が図られている。

また後掲の特許文献２では、複数のプロセッサのいずれが使用されるかについて、カメラ本体の動きに基づいて決定し、使用しないと決定されたプロセッサへはクロックの供給を停止することで、消費電力の低減が図られている。

特開２００７−９７１２５号公報 特開２０１０−１５３９９２号公報

ところで信号処理については、その信号源から得られる信号のデータ量の増大や高速化が進むにつれ、当該信号に対して直接に信号処理を行うことが困難となる場合がある。

デジタルカメラを例に採って説明すれば、撮像素子の画素数の増加、連写枚数の増大により、当該信号の画像処理を従来の信号処理回路で行うことが困難な場合がある。

かかる要求に対し、第１回路及び第２回路という二つの回路を用いて信号処理を行う技術が提案できる。具体的には、例えば第１回路は、信号源から得られる信号（以下「第１信号」とも称す）に対して周波数及び／又は並列度を低下させる第１信号処理を行う。例えば第２回路は、第２信号に対して第２信号処理（デジタルカメラに即して言えば画像処理）を行う。このようにすることにより、信号源（デジタルカメラに即して言えば撮像素子）及び第１回路の技術世代の複数に亘り、同じ第１回路を採用することができる。

上記の特徴を活かすため、第１回路と第２回路とは分離して構成されており、両者は伝送路で接続される。

このような第１回路と第２回路とを有する信号処理装置において、第２回路の動作は第１回路の動作が高速であっても、低速であっても大きく変動させる必要はない。第１信号処理により、第２信号処理に適切なビットレートや並列度で第２信号が得られるからである。よって例えば当該伝送路の本数は、信号源と第１回路との間を接続する接続線の本数よりも小さく設定されたり、シリアル形式が採用されたりする。

他方、第１回路の動作は、その動作状況、例えばデジタルカメラを例に採れば、撮像モードによって相違する。よって第２回路とは異なり、また第２回路とは独立して、第１回路ではその動作状況に対応して電力の使用が制御されることが期待される。

しかるに、上記特許文献１，２に示されるように、従来は一つのチップにおける省電力化を企図しており、第２回路と独立した第１回路の電力の使用に適用することはできない。

よって本発明は、第１回路の動作状況に応じて適切な電力を、第２回路の動作状況とは独立して制御することを目的とする。

例えば当該目的は、第１回路におけるバスクロックや、伝送路へ第２信号を伝達するために第１回路で行われる変換動作の周波数を制御したり、電源制御を行ったりすることで、実現される。

この発明にかかる信号処理装置の第１の態様は、第１回路（１００）と、第２回路(２００)と、前記第１回路と前記第２回路との間で信号を伝送させるシリアル形式の伝送路（３０）とを備える。

前記第１回路は、第１ＣＰＵ（１０２）と、前記第１ＣＰＵに接続された第１ＣＰＵバス（１０１）と、前記第１ＣＰＵバスに接続され、第１信号（Ｊ１）に第１信号処理を施して第２信号（Ｊ２）に変換する第１信号処理回路（１０５）と、前記第１ＣＰＵバスのバスクロックの周波数（Ｆbus1）を設定する第１周波数設定回路（１０６）と、前記第１ＣＰＵバスを伝搬するパラレル形式の信号と前記伝送路を伝搬するシリアル形式の信号とを、所定の動作周波数（Ｆconv1）で相互にパラレル／シリアル変換する第１変換回路(１０４）とを有する。

前記第２回路（２００）は、第２ＣＰＵ（２０２）と、前記第２ＣＰＵに接続された第２ＣＰＵバス（２０１）と、前記第２ＣＰＵバスに接続され、前記第２信号に対して第２信号処理を施す第２信号処理回路（２０５）と、前記第２ＣＰＵバスを伝搬するパラレル形式の信号と前記伝送路を伝搬するシリアル形式の信号とを、相互にパラレル／シリアル変換する第２変換回路(２０４）と、前記バスクロックの周波数及び／又は前記動作周波数と、前記第１回路の動作状況との関係を示すテーブル（９０１，９０２）を格納するメモリ(２０３)とを有する。

そして前記テーブル及び前記第１回路の前記動作状況に基づいて、前記バスクロック及び／又は前記動作周波数が前記第２回路の動作とは個別に制御される。

当該第１の態様において望ましくは、前記第１周波数設定回路はＰＬＬ回路群（１０６ａ）を有し、前記バスクロック及び／又は前記動作周波数の制御は前記ＰＬＬ回路群の動作を制御して行われる。そして前記ＰＬＬ回路群の前記制御には前記第２回路からのダウンロードブートが採用される。

当該第１の態様において望ましくは、前記第１周波数設定回路は分周器（１０６ｂ）を有し、前記バスクロック及び／又は前記動作周波数の制御は前記分周器の分周比を制御して行われる。

この発明にかかる信号処理装置の第２の態様は、第１回路（１００）と、第２回路(２００)と、前記第１回路と前記第２回路との間で信号を伝送させるシリアル形式の伝送路（３０）とを備える。

前記第１回路は、第１ＣＰＵ（１０２）と、前記第１ＣＰＵに接続された第１ＣＰＵバス（１０１）と、前記第１ＣＰＵバスに接続され、第１信号（Ｊ１）に第１信号処理を施して第２信号（Ｊ２）に変換する第１信号処理回路（１０５）と、前記第１ＣＰＵバスのバスクロックの周波数（Ｆbus1）を設定する第１周波数設定回路（１０６）と、前記第１ＣＰＵバスを伝搬するパラレル形式の信号と前記伝送路を伝搬するシリアル形式の信号とを、所定の動作周波数（Ｆconv1）で相互にパラレル／シリアル変換する第１変換回路(１０４）とを有する。

前記第２回路（２００）は、第２ＣＰＵ（２０２）と、前記第２ＣＰＵに接続された第２ＣＰＵバス（２０１）と、前記第２ＣＰＵバスに接続され、前記第２信号に対して第２信号処理を施す第２信号処理回路（２０５）と、前記第２ＣＰＵバスを伝搬するパラレル形式の信号と前記伝送路を伝搬するシリアル形式の信号とを、相互にパラレル／シリアル変換する第２変換回路(２０４）と、前記第１信号処理回路の電源のオン・オフと前記第１回路の動作状況との関係を示すテーブル（９０１，９０２）を格納するメモリ(２０３)とを有する。

そして前記テーブル及び前記第１回路の前記動作状況に基づいて、前記第１信号処理回路の電源のオン・オフが前記第２回路の動作とは個別に制御される。また前記第１回路は内部メモリ（１０３）が更に備えられ、前記テーブルが前記第２回路から前記内部メモリへ転送又はコピーされてから、前記第２回路の動作とは個別に前記テーブル及び前記第１回路の前記動作状況に基づいた制御が行われる。

この発明にかかる信号処理装置の第３の態様は、第１回路（１００）と、第２回路(２００)と、前記第１回路と前記第２回路との間で信号を伝送させるシリアル形式の伝送路（３０）と、前記第１回路に接続された外部メモリ（１０８）とを備える。

前記第１回路は、第１ＣＰＵ（１０２）と、前記第１ＣＰＵに接続された第１ＣＰＵバス（１０１）と、前記第１ＣＰＵバスに接続され、第１信号（Ｊ１）に第１信号処理を施して第２信号（Ｊ２）に変換する第１信号処理回路（１０５）と、前記第１ＣＰＵバスのバスクロックの周波数（Ｆbus1）を設定する第１周波数設定回路（１０６）と、前記第１ＣＰＵバスを伝搬するパラレル形式の信号と前記伝送路を伝搬するシリアル形式の信号とを、所定の動作周波数（Ｆconv1）で相互にパラレル／シリアル変換する第１変換回路(１０４）と、前記外部メモリを制御する制御部（１０７）とを有する。

前記第２回路（２００）は、第２ＣＰＵ（２０２）と、前記第２ＣＰＵに接続された第２ＣＰＵバス（２０１）と、前記第２ＣＰＵバスに接続され、前記第２信号に対して第２信号処理を施す第２信号処理回路（２０５）と、前記第２ＣＰＵバスを伝搬するパラレル形式の信号と前記伝送路を伝搬するシリアル形式の信号とを、相互にパラレル／シリアル変換する第２変換回路(２０４）と、前記制御部及び／又は前記外部メモリの電源のオン・オフと前記第１回路の動作状況との関係を示すテーブル（９０１，９０２）を格納するメモリ(２０３)とを有する。

そして前記テーブル及び前記第１回路の前記動作状況に基づいて、前記制御部及び／又は前記外部メモリの電源のオン・オフが、前記第２回路の動作とは個別に制御される。また前記第１回路は内部メモリ（１０３）が更に備えられ、前記テーブルが前記第２回路から前記内部メモリへ転送又はコピーされてから、前記第２回路の動作とは個別に前記テーブル及び前記第１回路の前記動作状況に基づいた制御が行われる。

当該第３の態様において望ましくは、前記外部メモリの電源制御は、前記制御部、前記第１ＣＰＵ、前記第２ＣＰＵの少なくともいずれか一つによって行われる。

この発明にかかる信号処理装置の第４の態様は、第１回路（１００）と、第２回路(２００)と、前記第１回路と前記第２回路との間で信号を伝送させるシリアル形式の伝送路（３０）と、前記第１回路に接続されて複数チャネルを有する外部メモリ（１０８）とを備える。

前記第１回路は、第１ＣＰＵ（１０２）と、前記第１ＣＰＵに接続された第１ＣＰＵバス（１０１）と、前記第１ＣＰＵバスに接続され、第１信号（Ｊ１）に第１信号処理を施して第２信号（Ｊ２）に変換する第１信号処理回路（１０５）と、前記第１ＣＰＵバスのバスクロックの周波数（Ｆbus1）を設定する第１周波数設定回路（１０６）と、前記第１ＣＰＵバスを伝搬するパラレル形式の信号と前記伝送路を伝搬するシリアル形式の信号とを、所定の動作周波数（Ｆconv1）で相互にパラレル／シリアル変換する第１変換回路(１０４）とを有する。

前記第２回路（２００）は、第２ＣＰＵ（２０２）と、前記第２ＣＰＵに接続された第２ＣＰＵバス（２０１）と、前記第２ＣＰＵバスに接続され、前記第２信号に対して第２信号処理を施す第２信号処理回路（２０５）と、前記第２ＣＰＵバスを伝搬するパラレル形式の信号と前記伝送路を伝搬するシリアル形式の信号とを、相互にパラレル／シリアル変換する第２変換回路(２０４）と、前記外部メモリが使用するチャネル数及び／又は前記外部メモリの動作モードと前記第１回路の動作状況との関係を示すテーブル（９０１，９０２）を格納するメモリ(２０３)とを有する。

そして前記テーブル及び前記第１回路の前記動作状況に基づいて、前記外部メモリが使用するチャネル数及び／又は前記外部メモリの動作モードが、前記第２回路の動作とは個別に制御される。

この発明にかかる信号処理装置の第５の態様は、その第１の態様及び第４の態様のいずれかであって、前記第１回路は内部メモリ（１０３）を更に備える。

そして前記テーブルが前記第２回路から前記内部メモリへ転送又はコピーされてから、前記第２回路の動作とは個別に前記テーブル及び前記第１回路の前記動作状況に基づいた制御が行われる。

第１乃至第５の態様のいずれにおいても、例えば前記第１信号は撮像素子からの撮像信号であって、前記動作状況は撮像モードである。あるいは例えば前記動作状況は前記第１回路の周囲温度である。あるいは例えば前記動作状況は前記第１回路の電源電圧である。

この発明にかかる信号処理装置の第１の態様によれば、第１回路の動作状況に応じて適切なバスクロック及び／又は前記動作周波数を、第２回路の動作状況とは独立して制御することができる。

この発明にかかる信号処理装置の第２の態様によれば、第１回路の動作状況に応じた電源制御を、第２回路の動作状況とは独立して適切に行うことができる。

この発明にかかる信号処理装置の第３の態様によれば、第１回路の動作状況に応じた電源制御を、第２回路の動作状況とは独立して適切に行うことができる。

この発明にかかる信号処理装置の第４の態様によれば、第１回路の動作状況に応じて、外部メモリが使用するチャネル数及び／又は動作モードを、第２回路の動作状況とは独立して制御することができる。

この発明にかかる信号処理装置の第２の態様、第３の態様、第５の態様によれば、第２回路が関与することなく、第１乃至第４の態様の制御が実現できる。

この発明の実施の形態を例示するブロック図である。

以下、本願発明にかかる信号処理装置の実施の形態として、デジタルカメラを例にとって説明する。もちろん、当該信号処理装置はデジタルカメラに限定されるものではなく、他の信号処理、例えば携帯電話における信号処理への適用も、技術的矛盾が発生しない限り可能である。

図１は第１回路１００と第２回路２００の構成及びその周辺の一部を示すブロック図である。第１回路１００と第２回路２００の間には、シリアル形式の伝送路３０によって接続されている。例えば伝送路３０の本数は８本に設定される。

電源電池４００は、図示しない電源線を介して、第１回路１００及び第２回路２００へ動作電源を供給する。

第１回路１００は、撮像素子５０から撮像信号たる第１信号Ｊ１を入力し、第１信号処理を行って第２信号Ｊ２を得て、これを第２回路２００へ送信する。第２回路２００は第２信号Ｊ２に対して第２信号処理を行って第３信号Ｊ３を得て、これを後段に出力する。第３信号Ｊ３は例えば画像保存用のメモリ（不図示）に格納される。

第１回路１００はＣＰＵバス１０１を備えており、いずれもＣＰＵバス１０１に接続されるＣＰＵ１０２、内部メモリ１０３、パラレル／シリアル変換回路１０４、及び第１信号処理回路１０５を更に備える。

第１回路１００はレジスタ１０９（図中「ＲＥＧ」として表記）を有する。第１信号処理回路１０５は処理回路ＣＫＴ＃１，ＣＫＴ＃２を有しており、これらによって第１信号Ｊ１に対して第１信号処理が行われる。

処理回路ＣＫＴ＃１は（デジタルカメラの）撮像モードが「ライブビュー」「静止画」「動画」のいずれであっても動作させる必要がある。処理回路ＣＫＴ＃２は後述する撮像モードの「動画」において動作させる必要があるが、「ライブビュー」「静止画」の撮像モードでは、動作させる必要はない。処理回路ＣＫＴ＃２は、例えば圧縮率が高い圧縮処理を行ったり、精度が高い画素処理を行ったりする。

パラレル／シリアル変換回路１０４は、ＣＰＵバス１０１を伝搬するパラレル形式の信号と伝送路３０を伝搬するシリアル形式の信号とを、所定の動作周波数Ｆconv1で相互にパラレル／シリアル変換する。

第１回路１００は周波数設定回路１０６を更に備えており、周波数設定回路１０６はＰＬＬ回路群１０６ａ及び分周器１０６ｂを有している。周波数設定回路１０６は第１回路１００内の各部に必要なクロックの集合として動作クロック群ＣＬＫ１を供給する。

分周器１０６ｂは例えばＣＰＵ１０２の動作クロックとＣＰＵバス１０１のバスクロックとを整合させる機能を果たす他、後述する省電力化のために各部の動作クロックの周波数を低下させる機能をも果たす。

特に、以下の説明において、ＣＰＵ１０２の動作周波数Ｆcpu1や、ＣＰＵバス１０１のバスクロックの周波数Ｆbus1や、パラレル／シリアル変換回路１０４の動作周波数Ｆconv1が周波数設定回路１０６によって制御される点は重要である。

第１回路１００は外部メモリを制御する制御部たるＤＲＡＭコントローラ１０７を更に備えており、第１回路１００はその外部に外部メモリたるＤＲＡＭ１０８が接続される。ＤＲＡＭ１０８はＤＲＡＭコントローラ１０７によってその動作が制御され、複数のチャンネル、例えば２ＣＨ（二チャンネル）を備えている。但しＤＲＡＭ１０８は、ＤＲＡＭコントローラ１０７の制御による制御の他、ＤＲＡＭコントローラ１０７の制御によらずに直接にＣＰＵ１０２、あるいは後述する第２回路２００のＣＰＵ２０２の制御によって、その電源のオン・オフが制御され得る。

ＣＰＵ１０２は、内部メモリ１０３に格納されたプログラムに基づいて、更に後述する制御信号ＣＮＴＬに基づいて、パラレル／シリアル変換回路１０４、第１信号処理回路１０５、周波数設定回路１０６、ＤＲＡＭコントローラ１０７の動作を制御する。

第２回路２００はＣＰＵバス２０１を備えており、いずれもＣＰＵバス２０１に接続されるＣＰＵ２０２、メモリ２０３、パラレル／シリアル変換回路２０４及び第２信号処理回路２０５を更に備える。

第２信号処理回路２０５は処理回路ＣＫＴ＃３，ＣＫＴ＃４を有しており、これらによって第２信号Ｊ２に対して第２信号処理が行われる。

パラレル／シリアル変換回路２０４は、ＣＰＵバス２０１を伝搬するパラレル形式の信号と伝送路３０を伝搬するシリアル形式の信号とを、所定の動作周波数Ｆconv2で相互にパラレル／シリアル変換する。

第２回路２００は周波数設定回路２０６を更に備えており、第２回路２００内の各部に必要なクロックの集合としての動作クロック群ＣＬＫ２を供給する。周波数設定回路２０６も周波数設定回路１０６と同様に、ＰＬＬ回路群と分周器とで構成することができる。例えば動作クロック群ＣＬＫ２によってＣＰＵ２０２の動作クロックの周波数や、ＣＰＵバス２０１のバスクロックの周波数Ｆbus2が設定される。

ＣＰＵ２０２は、メモリ２０３に格納されたプログラムに基づいて、パラレル／シリアル変換回路２０４、第２信号処理回路２０５、周波数設定回路２０６の動作を制御する。

メモリ２０３には、第２回路２００の動作を行うためのプログラム等が格納されている他、所定のテーブルをも格納する。当該テーブルは、第１回路１００のＣＰＵ１０２の動作周波数Ｆcpu1、バスクロックの周波数Ｆbus1、及び／又はパラレル／シリアル変換回路１０４の動作周波数Ｆconv1等と、第１回路１００の動作状況との関係を示す。第１回路１００の動作状況としては、第１回路１００の周囲温度Ｔａ、電源電池４０が供給する電源電圧Ｖｓ、撮像モードの内の少なくともいずれか一つを含む。

周囲温度Ｔａは、例えば温度センサ６０を第１回路１００の周辺に設け、その出力データとしてＣＰＵ２０２に了知させることができる。温度センサ６０は第１回路１００内に設けてもよいし、第１回路１００及び第２回路２００を搭載する基板あるいはこれらを格納する筐体（不図示）に設けてもよい。

電源電圧Ｖｓは、電源電池４０からの出力データとしてＣＰＵ２０２に了知させることができる。

表１及び表２は、いずれも上述のテーブルとして採用され得るテーブル９０１，９０２の一例を示す概念図である。テーブル９０１，９０２は、周囲温度Ｔａが互いに異なる場合について示している。テーブル９０１に示された対応関係は、テーブル９０２に示された対応関係よりも、周囲温度Ｔａが高い場合を示している。

テーブル９０１，９０２においてクロック周波数の欄は「ＣＰＵ」「バス」「Ｃｏｎｖ上り」に区分されており、これらの欄はそれぞれ上述の、周波数Ｆcpu1，Ｆbus1，Ｆconv1に相当する。但し、テーブル９０１，９０２において「Ｃｏｎｖ上り」に示された周波数は、ここでは第１回路１００のＣＰＵバス１０１から第２回路２００のＣＰＵバス２０１へとバストランザクションが伝達される場合の、パラレル／シリアル変換回路１０４の動作周波数Ｆconv1である。換言すれば、ここでの例示では、第２回路２００から第１回路１００へと他の信号が伝達される場合の、パラレル／シリアル変換回路１０４の動作周波数Ｆconv1はテーブル９０１，９０２では設定されていない。

これらの周波数は周囲温度Ｔａ、電源電圧Ｖｓ、撮像モードの相違によって異なる値が設定される。ここでは動作周波数Ｆcpu1としては値ａ０，ａ１，ａ２の三種類が、周波数Ｆbus1としては値ｂ０，ｂ１，ｂ２の三種類が、動作周波数Ｆconv1としては値ｃ０，ｃ１，ｃ２の三種類が設定される。ここで、ａ０＜ａ１＜ａ２、ｂ０＜ｂ１＜ｂ２、ｃ０＜ｃ１＜ｃ２である。当然ながら、採用される周波数が低いほど、第１回路１００の消費電力は低減する。

なお、テーブル９０１，９０２で設定されていない場合の周波数は、処理の迅速性を得るために、いわゆるデフォルトの設定値として周波数Ｆcpu1，Ｆbus1，Ｆconv1が、それぞれ値ａ０，ｂ０，ｃ０を採用することもできる。

テーブル９０１，９０２において電源制御の欄は、「全体」「外部メモリ」「回路１」「回路２」に区分され、それぞれについてオン・オフの別が記載されている。これらの欄はそれぞれ上述の第１回路１００、ＤＲＡＭ１０８、処理回路ＣＫＴ＃１、処理回路ＣＫＴ＃２に相当する。当然ながら、これらの要素がオフされる方が、オンされるよりも消費電力は低減する。

テーブル９０１，９０２においてＤＲＡＭ制御の欄は、そのオン・オフ以外の（オン・オフの制御は「電源制御／外部メモリ」の欄で記載されている）制御が示されており、具体的には使用されるチャネル数が「ＣＨ数」へ、動作モードが通常／スタンバイのいずれで動作するかが「モード」へ、それぞれ記載されている。通常の動作よりもスタンバイの動作の方が、ＤＲＡＭ１０８で消費される電力は低減される。

周囲温度Ｔａが異ならなければ、上記のクロック周波数の欄は「ＣＰＵ」「バス」「Ｃｏｎｖ上り」のいずれもが、電源電圧Ｖｓが低下することにより、同じかあるいは小さい値がテーブル９０１，９０２に格納されている。これは電源電圧Ｖｓが低いほど、省電力が望ましいからである。例えば、テーブル９０１においては電源電圧Ｖｓが１．２０，１１５，１．１０，１．０５，１．００（Ｖ）と低下するに連れ、動作周波数Ｆcpu1には値ａ２，ａ１，ａ０，ａ０，ａ０が採用され、周波数Ｆbus1には値ｂ２，ｂ１，ｂ０，ｂ０，ｂ０が採用され、動作周波数Ｆconv1には値ｃ２，ｃ１，ｃ０，ｃ０，ｃ０が採用される。

そして電源電圧Ｖｓが異ならなければ、周囲温度Ｔａが高い場合の方が、周囲温度Ｔａが低い場合よりも、クロック周波数は同じかあるいは小さい値が採用される。これは周囲温度Ｔａが高いほど、その他の条件が異ならなければ、消費電力は増大する傾向にあるからである。例えば電源電圧Ｖｓが１．００，１．１５，１．２０（Ｖ）の場合にはクロック周波数はテーブル９０１、９０２では同じ値が格納されているが、電源電圧Ｖｓが１．０５，１．１０（Ｖ）の場合にはクロック周波数はテーブル９０１の方が、テーブル９０２よりも小さな値が格納されている。

なお、テーブル９０１、９０２では、クロック周波数は撮像モードに依存していない場合が例示されている。しかし、静止画よりも動画の方が、動画よりもライブビューの方が、複雑な第１信号処理が必要となる。よって動作周波数Ｆcpu1は、撮像モードがライブビューである場合よりも動画である場合において、動画である場合よりも静止画である場合において、それぞれ同じか低い値がテーブルに格納されていることが望ましい。周波数Ｆbus1、Ｆconv1についても同様である。

このようにテーブル９０１，９０２及び第１回路１００の動作状況に基づいてバスクロックの周波数Ｆbus1及び／又はパラレル／シリアル変換回路１０４の動作周波数Ｆconv1（とりわけ第１回路１００のＣＰＵバス１０１から第２回路２００のＣＰＵバス２０１へとトランザクションが伝達される場合のもの）が、第２回路２００の動作とは個別に制御される。これにより、第１回路１００の動作状況に応じて適切な上述のクロック周波数を、第２回路２００の動作状況とは独立して制御することができる。

このような各周波数の変更は、ＰＬＬ回路群１０６ａが出力するクロック周波数を制御することで実現できる。例えばＮ個（Ｎ≧２）のＰＬＬ回路ＰＬＬ＃１，ＰＬＬ＃２，…ＰＬＬ＃Ｎを有している。このように複数のＰＬＬ回路の制御を行う場合には、一つのＰＬＬ回路の位相がロックされてから他のＰＬＬのスタンバイを解除する等の順序立てた（シーケンシャルな）制御が要求される。かかる順序立てた制御を行うために、ＰＬＬ回路群１０６ａの制御には第２回路２００からのダウンロードブートを用いることが望ましい。

あるいは分周器１０６ｂの分周比を変更することで、上記の各周波数を変更することもできる。例えばレジスタ１０９が当該分周比を格納し、上記テーブルにもとづいてレジスタ１０９が書き換えられても良い。

このようなダウンロードブートや、レジスタ１０９を書き換える指令は制御信号ＣＮＴＬとして、例えば伝送路３０を用いて第２回路２０から第１回路１０へと送られる。

撮像モードが「ライブビュー」である場合、ＤＲＡＭ１０８の動作を省略できる。よってテーブル９０１，９０２のいずれにおいても、「電源制御／外部メモリ」の格納内容は、撮像モードが「ライブビュー」である場合には“オフ”であり、それ以外の撮像モード、即ち「静止画」「動画」では“オン”である。これらは電源電圧Ｖｓや周囲温度Ｔａには依存しないが、電源電圧Ｖｓが大きな場合には、あるいは周囲温度Ｔａが低い場合には、ＤＲＡＭ１０８を動作させるべく「電源制御／外部メモリ」の格納内容をオンにしてもよい。

処理回路ＣＫＴ＃２の動作は動画以外において省略可能である。よって撮像モードが「静止画」及び「ライブビュー」の場合には、テーブル９０１では電源電圧Ｖｓが１．１５（Ｖ）以上で「電源制御／回路２」の格納内容は“オン”であり、１．１０（Ｖ）以下では「電源制御／回路２」の格納内容は“オフ”であり、電源電圧Ｖｓが低い場合に省電力を図っている。

但し、周囲温度Ｔａが低い方が、他の条件が異ならなければ消費電力は小さい。よってテーブル９０１よりも、周囲温度Ｔａが低い場合を示すテーブル９０２では、撮像モードが「静止画」及び「ライブビュー」の場合において、電源電圧Ｖｓが１．１５（Ｖ）以上の場合のみならず、１．１０，１，０５（Ｖ）の場合でも「電源制御／回路２」の格納内容は“オン”であり、１．００（Ｖ）で「電源制御／回路２」の格納内容は“オフ”となっている。

つまり撮像モードが「静止画」及び「ライブビュー」であれば、電源電圧Ｖｓが１．０５，１．１０（Ｖ）の場合には、周囲温度Ｔａが高ければ処理回路ＣＫＴ＃２をオフし、周囲温度Ｔａが低ければ処理回路ＣＫＴ＃２をオンする制御が行われる。

上述のように処理回路ＣＫＴ＃１はいずれの撮像モードでも動作が必要であるので、周囲温度Ｔａや、電源電圧Ｖｓに依存せず、「電源制御／回路１」には「オン」が格納される。従って「電源制御／全体」にも、撮像モード、周囲温度Ｔａや、電源電圧Ｖｓに依存せず、「オン」が格納されている。また、処理回路ＣＫＴ＃２は撮像モード「動画」では動作が必要であるので、周囲温度Ｔａや、電源電圧Ｖｓに依存せず、「電源制御／回路２」には「オン」が格納される。

しかし、電源電圧Ｖｓや周囲温度Ｔａの状況によっては、画像処理そのものを行わない制御も考えられる。そのような場合、処理回路ＣＫＴ＃１，ＣＫＴ＃２や、あるいは更に第１回路１００自体をオフする制御もあり得る。

このようにテーブル９０１，９０２及び第１回路１００の動作状況に基づいて第１回路１００及びこれに付随するＤＲＡＭ１０８の電源制御が、第２回路２００の動作とは個別に制御される。これにより、第１回路１００の動作状況に応じて適切な電源制御を、第２回路２００の動作状況とは独立して制御することができる。

上述のようにＣＰＵ１０２は処理回路ＣＫＴ＃１，ＣＫＴ＃２、ＤＲＡＭコントローラ１０７を制御するので、このような電源制御は、上記テーブルにもとづいてレジスタ１０９が書き換えられることで実現できる。このようなレジスタ１０９を書き換える指令は制御信号ＣＮＴＬとして、例えば伝送路３０を用いて第２回路２０から第１回路１０へと送られる。

ＤＲＡＭ１０８が２ＣＨを備えている場合、そのうちの１ＣＨのみを活性化させ、他方を不活性とすることにより、消費電力を低減することができる。より一般的に言えば、複数のチャネル数を有する外部メモリのうち、使用されるチャネル数が制御されることで、消費電力が低減される。よってテーブル９０１では電源電圧Ｖｓが１．１５（Ｖ）以上では「ＤＲＡＭ制御／ＣＨ数」の格納内容は“２”であり、１．１０（Ｖ）以下では「ＤＲＡＭ制御／ＣＨ数」の格納内容は“１”であり、電源電圧Ｖｓが低い場合に省電力を図っている。

但し、周囲温度Ｔａが低い方が、他の条件が異ならなければ消費電力は小さい。よってテーブル９０１よりも、周囲温度Ｔａが低い場合を示すテーブル９０２では、電源電圧Ｖｓが１．１５（Ｖ）以上の場合のみならず、１．１０，１，０５（Ｖ）の場合でも「ＤＲＡＭ制御／ＣＨ数」の格納内容は“２”であり、１．００（Ｖ）で「ＤＲＡＭ制御／ＣＨ数」の格納内容は“１”となっている。

つまり電源電圧Ｖｓが１．０５，１．１０（Ｖ）の場合には、周囲温度Ｔａが高ければＤＲＡＭ１０８で１ＣＨだけを活性化させるが、周囲温度Ｔａが低ければＤＲＡＭ１０８で２ＣＨ共に活性化させる制御が行われる。

また、ＤＲＡＭ１０８の動作は通常動作よりもスタンバイ動作の方が消費電力は低い。よって「撮像モード」が「静止画」「動画」である場合、電源電圧Ｖｓや周囲温度Ｔａによって、ＤＲＡＭ１０８の動作は通常／スタンバイが切り換えられる。

但し、「電源制御／外部メモリ」の格納内容が「オフ」である場合には、ＤＲＡＭ１０８の動作が必要とされないのであるから、ＤＲＡＭ１０８の動作について通常／スタンバイのいずれに設定されていてもよい。同様に、「ＤＲＡＭ制御／ＣＨ数」の格納内容は“１”，“２”のいずれであっても構わない。このため、「電源制御／外部メモリ」の格納内容が「オフ」である場合に対応した「ＤＲＡＭ制御」の「ＣＨ数」「モード」の欄には“ＤＣ”とし、いわゆる“Don't Care”の状況にあることが格納されている。

このようにテーブル９０１，９０２及び第１回路１００の動作状況に基づいて第１回路１００に付随するＤＲＡＭ１０８の動作制御が、第２回路２００の動作とは個別に制御される。これにより第２回路２００の動作状況とは独立して、第１回路１００の動作状況に応じて、ＤＲＡＭ１０８の動作を制御することができる。

このようなＤＲＡＭ１０８の制御は、ＤＲＡＭコントローラ１０７を介してＣＰＵ１０２が行うので、上記テーブルにもとづいてレジスタ１０９が書き換えられることで実現できる。このようなレジスタ１０９を書き換える指令は制御信号ＣＮＴＬとして、例えば伝送路３０を用いて第２回路２０から第１回路１０へと送られる。

あるいは第１回路１００と第２回路２００とが、伝送路３０以外にも、他の伝送路及び当該伝送路のためのインターフェースで接続されている場合には、当該他の伝送路を介してＣＰＵ２０２が直接にＤＲＡＭ１０８の電源を切断することもできる。当該他の伝送路としては例えばＧＰ−ＩＯ（General Purpose I/O）を用いることができる。

上記のテーブルは、第１回路１００が交換されても対応できるように、初期的にはメモリ２０３が格納していることが望ましい。しかし、第１回路１００が第２回路２００に接続された後は、当該テーブルが第１回路１００に、例えば内部メモリ１０３に転送あるいはコピーされることも望ましい。その転送あるいはコピーの後は、上記の省電力制御は第２回路２００が関与することなく実現できるからである。

また、上記のテーブルはメモリ２０３が不揮発的に格納しているのではなく、第２回路２００の初期動作によってメモリ２０３へと外部からダウンロードしてもよい。

また、上記のテーブルは第２回路２００において書き換え可能であってもよい。第２回路２００を備えたデジタルカメラについて熟知したユーザが、自身の操作の便宜のために省電力化についてカスタマイズする要望に応えるためである。当該テーブルが第１回路１００へと転送あるいはコピーされた場合、当該カスタマイズのための操作は第２回路２００を介して第１回路１００に行うことになる。当該操作を反映した制御信号ＣＮＴＬが伝送路３０を伝搬する。

また、上記のテーブルは、デジタルカメラの機種に応じて複数種類を設けていてもよい。この場合、例えば第２回路２００が当該テーブルを切り換えて使用するためのディップスイッチを有している。当該ディップスイッチは、第２回路２００が搭載されるデジタルカメラの機種に応じて、当該デジタルカメラの工場出荷前に予め設定される。

このようなダウンロードやカスタマイズ、ディップスイッチによる切替自体は周知の技術であるので詳細な説明は省略する。

３０ 伝送路
１００ 第１回路
１０１，２０１ ＣＰＵバス
１０２，２０２ ＣＰＵ
１０３ 内部メモリ
１０４，２０４ パラレル／シリアル変換回路
１０５ 第１信号処理回路
１０６ 周波数設定回路
１０７ （制御部たる）ＤＲＡＭコントローラ
１０８ （外部メモリたる）ＤＲＡＭ
２００ 第２回路
２０３ メモリ
２０５ 第２信号処理回路

Claims (11)

1. 第１回路（１００）と、第２回路(２００)と、前記第１回路と前記第２回路との間で信号を伝送させるシリアル形式の伝送路（３０）とを備え、
   前記第１回路は、
   第１ＣＰＵ（１０２）と、
   前記第１ＣＰＵに接続された第１ＣＰＵバス（１０１）と、
   前記第１ＣＰＵバスに接続され、第１信号（Ｊ１）に第１信号処理を施して第２信号（Ｊ２）に変換する第１信号処理回路（１０５）と、
   前記第１ＣＰＵバスのバスクロックの周波数（Ｆbus1）を設定する第１周波数設定回路（１０６）と、
   前記第１ＣＰＵバスを伝搬するパラレル形式の信号と前記伝送路を伝搬するシリアル形式の信号とを、所定の動作周波数（Ｆconv1）で相互にパラレル／シリアル変換する第１変換回路(１０４）と
   を有し、
   前記第２回路（２００）は、
   第２ＣＰＵ（２０２）と、
   前記第２ＣＰＵに接続された第２ＣＰＵバス（２０１）と、
   前記第２ＣＰＵバスに接続され、前記第２信号に対して第２信号処理を施す第２信号処理回路（２０５）と、
   前記第２ＣＰＵバスを伝搬するパラレル形式の信号と前記伝送路を伝搬するシリアル形式の信号とを、相互にパラレル／シリアル変換する第２変換回路(２０４）と、
   前記バスクロックの周波数及び／又は前記動作周波数と、前記第１回路の動作状況との関係を示すテーブル（９０１，９０２）を格納するメモリ(２０３)と
   を有し、
   前記テーブル及び前記第１回路の前記動作状況に基づいて、前記バスクロック及び／又は前記動作周波数が前記第２回路の動作とは個別に制御される、信号処理装置。
2. 前記第１周波数設定回路はＰＬＬ回路群（１０６ａ）を有し、
   前記バスクロック及び／又は前記動作周波数の制御は前記ＰＬＬ回路群の動作を制御して行われ、
   前記ＰＬＬ回路群の前記制御には前記第２回路からのダウンロードブートが採用される、請求項１記載の信号処理装置。
3. 前記第１周波数設定回路は分周器（１０６ｂ）を有し、
   前記バスクロック及び／又は前記動作周波数の制御は前記分周器の分周比を制御して行われる、請求項１記載の信号処理装置。
4. 第１回路（１００）と、第２回路(２００)と、前記第１回路と前記第２回路との間で信号を伝送させるシリアル形式の伝送路（３０）とを備え、
   前記第１回路は、
   第１ＣＰＵ（１０２）と、
   前記第１ＣＰＵに接続された第１ＣＰＵバス（１０１）と、
   前記第１ＣＰＵバスに接続され、第１信号（Ｊ１）に第１信号処理を施して第２信号（Ｊ２）に変換する第１信号処理回路（１０５）と、
   前記第１ＣＰＵバスのバスクロックの周波数（Ｆbus1）を設定する第１周波数設定回路（１０６）と、
   前記第１ＣＰＵバスを伝搬するパラレル形式の信号と前記伝送路を伝搬するシリアル形式の信号とを、所定の動作周波数（Ｆconv1）で相互にパラレル／シリアル変換する第１変換回路(１０４）と
   を有し、
   前記第２回路（２００）は、
   第２ＣＰＵ（２０２）と、
   前記第２ＣＰＵに接続された第２ＣＰＵバス（２０１）と、
   前記第２ＣＰＵバスに接続され、前記第２信号に対して第２信号処理を施す第２信号処理回路（２０５）と、
   前記第２ＣＰＵバスを伝搬するパラレル形式の信号と前記伝送路を伝搬するシリアル形式の信号とを、相互にパラレル／シリアル変換する第２変換回路(２０４）と、
   前記第１信号処理回路の電源のオン・オフと、前記第１回路の動作状況との関係を示すテーブル（９０１，９０２）を格納するメモリ(２０３)と
   を有し、
   前記テーブル及び前記第１回路の前記動作状況に基づいて、前記第１信号処理回路の電源のオン・オフが前記第２回路の動作とは個別に制御され、
   前記第１回路は内部メモリ（１０３）を更に備え、
   前記テーブルが前記第２回路から前記内部メモリへ転送又はコピーされてから、前記第２回路の動作とは個別に前記テーブル及び前記第１回路の前記動作状況に基づいた制御が行われる、信号処理装置。
5. 第１回路（１００）と、第２回路(２００)と、前記第１回路と前記第２回路との間で信号を伝送させるシリアル形式の伝送路（３０）と、前記第１回路に接続された外部メモリ（１０８）とを備え、
   前記第１回路は、
   第１ＣＰＵ（１０２）と、
   前記第１ＣＰＵに接続された第１ＣＰＵバス（１０１）と、
   前記第１ＣＰＵバスに接続され、第１信号（Ｊ１）に第１信号処理を施して第２信号（Ｊ２）に変換する第１信号処理回路（１０５）と、
   前記第１ＣＰＵバスのバスクロックの周波数（Ｆbus1）を設定する第１周波数設定回路（１０６）と、
   前記第１ＣＰＵバスを伝搬するパラレル形式の信号と前記伝送路を伝搬するシリアル形式の信号とを、所定の動作周波数（Ｆconv1）で相互にパラレル／シリアル変換する第１変換回路(１０４）と、
   前記外部メモリを制御する制御部（１０７）と
   を有し、
   前記第２回路（２００）は、
   第２ＣＰＵ（２０２）と、
   前記第２ＣＰＵに接続された第２ＣＰＵバス（２０１）と、
   前記第２ＣＰＵバスに接続され、前記第２信号に対して第２信号処理を施す第２信号処理回路（２０５）と、
   前記第２ＣＰＵバスを伝搬するパラレル形式の信号と前記伝送路を伝搬するシリアル形式の信号とを、相互にパラレル／シリアル変換する第２変換回路(２０４）と、
   前記制御部及び／又は前記外部メモリの電源のオン・オフと、前記第１回路の動作状況との関係を示すテーブル（９０１，９０２）を格納するメモリ(２０３)と
   を有し、
   前記テーブル及び前記第１回路の前記動作状況に基づいて、前記制御部及び／又は前記外部メモリの電源のオン・オフが、前記第２回路の動作とは個別に制御され、
   前記第１回路は内部メモリ（１０３）を更に備え、
   前記テーブルが前記第２回路から前記内部メモリへ転送又はコピーされてから、前記第２回路の動作とは個別に前記テーブル及び前記第１回路の前記動作状況に基づいた制御が行われる、信号処理装置。
6. 前記外部メモリの電源制御は、前記制御部、前記第１ＣＰＵ、前記第２ＣＰＵの少なくともいずれか一つによって行われる、請求項５記載の信号処理装置。
7. 第１回路（１００）と、第２回路(２００)と、前記第１回路と前記第２回路との間で信号を伝送させるシリアル形式の伝送路（３０）と、前記第１回路に接続されて複数チャネルを有する外部メモリ（１０８）とを備え、
   前記第１回路は、
   第１ＣＰＵ（１０２）と、
   前記第１ＣＰＵに接続された第１ＣＰＵバス（１０１）と、
   前記第１ＣＰＵバスに接続され、第１信号（Ｊ１）に第１信号処理を施して第２信号（Ｊ２）に変換する第１信号処理回路（１０５）と、
   前記第１ＣＰＵバスのバスクロックの周波数（Ｆbus1）を設定する第１周波数設定回路（１０６）と、
   前記第１ＣＰＵバスを伝搬するパラレル形式の信号と前記伝送路を伝搬するシリアル形式の信号とを、所定の動作周波数（Ｆconv1）で相互にパラレル／シリアル変換する第１変換回路(１０４）と
   を有し、
   前記第２回路（２００）は、
   第２ＣＰＵ（２０２）と、
   前記第２ＣＰＵに接続された第２ＣＰＵバス（２０１）と、
   前記第２ＣＰＵバスに接続され、前記第２信号に対して第２信号処理を施す第２信号処理回路（２０５）と、
   前記第２ＣＰＵバスを伝搬するパラレル形式の信号と前記伝送路を伝搬するシリアル形式の信号とを、相互にパラレル／シリアル変換する第２変換回路(２０４）と、
   前記外部メモリが使用するチャネル数及び／又は前記外部メモリの動作モードと、前記第１回路の動作状況との関係を示すテーブル（９０１，９０２）を格納するメモリ(２０３)と
   を有し、
   前記テーブル及び前記第１回路の前記動作状況に基づいて、前記外部メモリが使用するチャネル数及び／又は前記外部メモリの動作モードが、前記第２回路の動作とは個別に制御される、信号処理装置。
8. 前記第１回路は内部メモリ（１０３）を更に備え、
   前記テーブルが前記第２回路から前記内部メモリへ転送又はコピーされてから、前記第２回路の動作とは個別に前記テーブル及び前記第１回路の前記動作状況に基づいた制御が行われる、請求項１〜３，７のいずれか一つに記載の信号処理装置。
9. 前記第１信号は撮像素子からの撮像信号であって、前記動作状況は撮像モードである、請求項１〜８のいずれか一つに記載の信号処理装置。
10. 前記動作状況は前記第１回路の周囲温度である、請求項１〜８のいずれか一つに記載の信号処理装置。
11. 前記動作状況は前記第１回路の電源電圧である、請求項１〜８のいずれか一つに記載の信号処理装置。

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