JP5926120B2

JP5926120B2 - 定電流出力ドライバ及びこれを含む半導体装置

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Publication number: JP5926120B2
Application number: JP2012122020A
Authority: JP
Inventors: 威雄高橋
Original assignee: Lapis Semiconductor Co Ltd
Current assignee: Lapis Semiconductor Co Ltd
Priority date: 2012-05-29
Filing date: 2012-05-29
Publication date: 2016-05-25
Anticipated expiration: 2032-05-29
Also published as: JP2013247622A

Description

本発明は、定電流出力ドライバ、特に複数の負荷を夫々一定電流で駆動する為の定電流出力ドライバ及びこの定電流出力ドライバが形成された半導体装置に関する。

プリンタヘッド又はディスプレイパネルに複数個配列されているＬＥＤ（Light Emitting Diode）素子又は有機エレクトロルミネッセンス（以下、有機ＥＬと略称する）素子等の負荷を夫々定電流で駆動する定電流ドライバとして、基準電流発生回路を備えたものが提案されている（例えば、特許文献１の図２、図３参照）。この定電流ドライバでは、先ず、外部接続された基準抵抗の一端の電圧値を所定の定電圧と一致させるべき制御信号を制御用トランジスタのゲート端子に印加することにより、制御用トランジスタ及び基準抵抗に基準電流を流す。そして、多出力型のカレントミラー回路によって上記基準電流と同一電流値を有する、各負荷毎の複数の定電流を生成するのである。ところで、かかる定電流ドライバが形成される半導体チップの構造、或いは使用環境によっては、上記した如き制御信号のラインにノイズが重畳する場合がある。従って、このようなノイズが動作に悪影響を与える場合には、ノイズ軽減用のコンデンサを信号ラインに接続する必要がある。

また、近年、製造後の半導体チップの信頼性、つまり平均寿命等を試験する信頼性試験として、仕様上の電圧よりも高い電圧を各内部素子に印加することにより信頼性試験の時間短縮化を図るようにした電圧加速試験が実施されている。

この際、上記した如きコンデンサに対する信頼性試験を短時間で終了させる為には、ＭＯＳ（Metal Oxide Semiconductor）トランジスタの耐圧よりも高い電圧を電源ラインを介してこのコンデンサに印加するのが好ましい。

ところが、このような高電圧を印加した際に、電源ラインに接続されているＭＯＳトランジスタがオン状態にあると、そのゲート・ソース間の電圧が耐圧オーバーとなり、ＭＯＳトランジスタに損傷を与えてしまう虞が生じる。よって、電圧加速試験を実施するにあたり、ノイズ軽減用のコンデンサを含む定電流出力ドライバに対しては、むやみに高い電圧を印加することは出来ない。

従って、ゲート・ソース間の耐圧が低いＭＯＳトランジスタ、つまり電流駆動能力が高いＭＯＳトランジスタが形成されている定電流ドライバ内に、ノイズ軽減を担うコンデンサが設けられている場合には、電圧加速試験に長大な時間が費やされてしまうという問題があった。

特開２０００−２９３２４５号公報

本発明は、電流出力用のトランジスタを損傷させることなく且つ電圧加速試験の期間増大を抑えることが可能な定電流出力ドライバ及びこれを含む半導体装置を提供することを目的とする。

本発明に係る定電流出力ドライバは、定電流を負荷に供給する定電流出力ドライバであって、基準電圧を発生してこれを基準電圧ラインに送出する基準電圧発生回路と、一端が前記基準電圧ラインに接続されており他端に電源電位が印加されているコンデンサと、第１テスト信号に応じて前記基準電圧ラインを接地電位に固定するプルダウン回路と、ドライバセルと、を有し、前記ドライバセルは、前記基準電圧ラインに接続されている出力駆動ラインと、前記出力駆動ラインを介してゲート端子に供給された前記基準電圧に応じた電流量の電流を前記定電流として出力する電流出力トランジスタと、前記第１テスト信号に応じて前記基準電圧ライン及び前記出力駆動ライン同士の接続を遮断するラインスイッチと、第２テスト信号に応じて前記出力駆動ラインを前記電源電位に固定するプルアップ回路と、を含む。

また、本発明に係る半導体装置は、定電流を負荷に供給する定電流出力ドライバが形成されている半導体装置であって、基準電圧を発生してこれを基準電圧ラインに送出する基準電圧発生回路と、一端が前記基準電圧ラインに接続されており他端に電源電位が印加されているコンデンサと、第１テスト信号に応じて前記基準電圧ラインを接地電位に固定するプルダウン回路と、ドライバセルと、を有し、前記ドライバセルは、前記基準電圧ラインに接続されている出力駆動ラインと、前記出力駆動ラインを介してゲート端子に供給された前記基準電圧に応じた電流量の電流を前記定電流として出力する電流出力トランジスタと、前記第１テスト信号に応じて前記基準電圧ライン及び前記出力駆動ライン同士の接続を遮断するラインスイッチと、第２テスト信号に応じて前記出力駆動ラインを前記電源電位に固定するプルアップ回路と、を含む。

本発明においては、電流出力トランジスタを駆動する為の基準電圧を伝送する基準電圧ラインに接続されているノイズ除去用のコンデンサに対して電圧加速試験を実施可能とすべく、電流出力ドライバ内に、以下の如きプルダウン回路、ラインスイッチ、及びプルアップ回路を設けるようにしている。プルダウン回路は、第１のテスト信号に応じて基準電圧ラインを接地電圧に設定することにより電圧加速試験用の電圧をコンデンサに印加する。また、ラインスイッチは、第１のテスト信号に応じて電流出力トランジスタのゲート端子に接続されている出力駆動ライン及び基準電圧ライン間の接続を遮断する。また、プルアップ回路は、第２のテスト信号に応じて、出力駆動ラインを電源電圧に設定する。

かかる構成によれば、電圧加速試験用の電圧が上記コンデンサに印加されている間に亘り、電流出力トランジスタのゲート端子に接続されている出力駆動ライン及び基準電圧ライン間の接続を遮断すると共に、出力駆動ラインを介して電流出力トランジスタのゲート端子に電源電圧を印加することが可能となる。

よって、電流出力用トランジスタのゲート・ソース間耐圧よりも高い電圧加速試験用の電圧が外部から印加されても、この間、電流出力トランジスタのゲート・ソース間に掛かる電圧を低下させることが可能となる。従って、本発明によれば、電流出力トランジスタとしてゲート・ソース間耐圧の低いものが採用されていた場合であっても、かかるトランジスタに損傷を与えることなく、電圧加速試験の期間増大を抑えることが可能となる。

本発明に係る定電流出力ドライバを含む表示装置１００の概略構成を示すブロック図である。定電流出力ドライバ４０の内部構成を示す図である。ドライバセル４２_１〜４２_ｍ各々の内部構成を示す回路図である。電圧加速試験を実施する際に構築するシステム構成を示すブロック図である。コンデンサ４３に対する電圧加速試験における動作を示すタイムチャートである。コンデンサ４３に対する電圧加速試験における他の動作を示すタイムチャートである。

図１は、本発明に係る定電流出力ドライバを含む表示装置１００の概略構成を示すブロック図である。

図１に示すように、表示装置１００は、表示パネル１、駆動制御部２、走査線駆動部３、及び本発明に係る駆動回路としてのデータ線駆動部４からなる。

表示パネル１には、夫々が２次元画面の水平方向に伸張するｎ個の走査線Ｓ_１〜Ｓ_ｎ（ｎは２以上の整数）と、夫々が２次元画面の垂直方向に伸張するｍ個のデータ線Ｄ_１〜Ｄ_ｍ（ｍは２以上の整数）とが設けられている。更に、走査線及びデータ線の各交叉部の領域（破線にて囲まれる領域）には、ＬＥＤ素子又は有機ＥＬ素子からなる表示セルが形成されている。

駆動制御部２は、入力映像信号に応じて表示パネル１の走査線Ｓ_１〜Ｓ_ｎ各々に走査パルスを順次印加させるべき走査制御信号を生成しこれ走査線駆動部３に供給する。

また、駆動制御部２は、入力映像信号に基づき各画素毎の輝度レベルに対応したパルス幅を有する画素駆動信号ＰＷＭ_１〜ＰＷＭ_ｍを生成し、これらを制御信号ＶＥＬと共にデータ線駆動部４に供給する。例えば、駆動制御部２は、動作を活性化させるべき論理レベル１の制御信号ＶＥＬと共に、輝度レベルが高いほど論理レベル０のパルス幅が広い画素駆動信号ＰＷＭをデータ線駆動部４に供給する。

走査線駆動部３は、駆動制御部２から供給された走査制御信号に応じて走査パルスを生成し、これを表示パネル１の走査線Ｓ_１〜Ｓ_ｎ各々に順次択一的に印加する。

データ線駆動部４は、本発明に係る定電流出力ドライバ４０を含み、駆動制御部２から供給された画素駆動信号ＰＷＭ_１〜ＰＷＭ_ｍ各々のパルス幅に応じた期間に亘り、夫々が所定の一定電流を有する発光駆動電流ＧＣ_１〜ＧＣ_ｍを生成して表示パネル１のデータ線Ｄ_１〜Ｄ_ｍに夫々送出する。

図２は、定電流出力ドライバ４０の内部構成を示す図である。

定電流出力ドライバ４０は、半導体装置としての半導体チップに形成されており、基準電圧発生回路４１、ドライバセル４２_１〜４２_ｍ、コンデンサ４３、アンドゲート４４及びプルダウン回路４５を有する。この半導体チップには、チップ外部から供給された、テスト信号ＴＶＳＴ及びＴＶＳＴＢ、電源電圧ＶＤＤ、接地電圧ＧＮＤ、制御信号ＶＥＬ、及び画素駆動信号ＰＷＭ_１〜ＰＷＭ_ｍを夫々受ける為の外部端子Ｔ_ＩＮ、並びに発光駆動電流ＧＣ_１〜ＧＣ_ｍを外部出力する為の外部端子Ｔ_ＯＵＴが形成されている。尚、かかる半導体チップ上には、上記したｍ個のドライバセル４２_１〜４２_ｍが例えば一列に並置されており、これらドライバセル４２_１〜４２_ｍに沿って、テスト信号ラインＬ_Ｔ１、テスト信号ラインＬ_Ｔ２、接地ラインＬ_Ｇ、及び電源ラインＬ_Ｐの各々が伸張して形成されている。この際、電源ラインＬ_Ｐの一端が電源電圧ＶＤＤを受ける為の外部端子Ｔ_ＩＮに接続されており、接地ラインＬ_Ｇの一端が接地電圧ＧＮＤを受ける為の外部端子Ｔ_ＩＮに接続されている。また、テスト信号ラインＬ_Ｔ１の一端がテスト信号ＴＶＳＴを受ける為の外部端子Ｔ_ＩＮに接続されており、テスト信号ラインＬ_Ｔ２の一端がテスト信号ＴＶＳＴＢを受ける為の外部端子Ｔ_ＩＮに接続されている。尚、テスト信号ラインＬ_Ｔ１は、図２に示す如き、ドライバセル４２_１〜４２_ｍに沿ったＵ字状の配線パターンを有する。

図２に示すように、基準電圧発生回路４１には、電源ラインＬ_Ｐを介して電源電圧ＶＤＤが供給されていると共に、接地ラインＬ_Ｇを介して接地電圧ＧＮＤが供給されている。基準電圧発生回路４１は、上記した制御信号ＶＥＬに応じて以下の如き基準電圧ＶＢＩＡＳの発生動作を開始する。すなわち、基準電圧発生回路４１は、電源電圧ＶＤＤ及び接地電圧ＧＮＤに基づき、発光駆動電流ＧＣ_１〜ＧＣ_ｍの電流値を決定する基準電圧ＶＢＩＡＳを発生し、これを基準電圧ラインＬ_Ｒを介して、ドライバセル４２_１〜４２_ｍ、コンデンサ４３の一端及びプルダウン回路４５の各々に印加する。

ドライバセル４２_１〜４２_ｍの各々には、電源ラインＬ_Ｐ、接地ラインＬ_Ｇ、基準電圧ラインＬ_Ｒ、テスト信号ラインＬ_Ｔ１及びテスト信号ラインＬ_Ｔ２が接続されている。この際、ドライバセル４２_１には、テスト信号ラインＬ_Ｔ１上において外部端子Ｔ_ＩＮから配線長ＷＡだけ離間した分岐位置Ａ１から分岐した分岐ラインを介してテスト信号ＴＶＳＴが供給される。更に、このドライバセル４２_１には、テスト信号ラインＬ_Ｔ２上において外部端子Ｔ_ＩＮから配線長ＷＡだけ離間した分岐位置Ｂ１から分岐した分岐ラインを介してテスト信号ＴＶＳＴＢが供給される。また、ドライバセル４２_２には、テスト信号ラインＬ_Ｔ１上において上記分岐位置Ａ１よりも外部端子Ｔ_ＩＮからの配線長が長い分岐位置Ａ２から分岐した分岐ラインを介してテスト信号ＴＶＳＴが供給される。更に、このドライバセル４２_２には、テスト信号ラインＬ_Ｔ２上において上記分岐位置Ｂ１よりも外部端子Ｔ_ＩＮからの配線長が長い分岐位置Ｂ２から分岐した分岐ラインを介してテスト信号ＴＶＳＴＢが供給される。要するに、ドライバセル４２_Ｋ（Ｋ：１〜ｍの整数）には、テスト信号ラインＬ_Ｔ１上において分岐位置Ａ（Ｋ−１）よりも外部端子Ｔ_ＩＮからの配線長が長い分岐位置Ａ（Ｋ）から分岐した分岐ラインを介して、テスト信号ＴＶＳＴが供給される。更に、ドライバセル４２_Ｋには、テスト信号ラインＬ_Ｔ２上において分岐位置Ｂ（Ｋ−１）よりも外部端子Ｔ_ＩＮからの配線長が長い分岐位置Ｂ（Ｋ）から分岐した分岐ラインを介して、テスト信号ＴＶＳＴＢが供給される。要するに、テスト信号ライン（Ｌ_Ｔ１、Ｌ_Ｔ２）上において外部端子Ｔ_ＩＮからの配線長が夫々異なる位置から分岐した分岐ラインを介して各ドライバセル４２に第１のテスト信号ＴＶＳＴが供給されるのである。

また、ドライバセル４２_１には画素駆動信号ＰＷＭ_１、４２_２にはＰＷＭ_２、４２_３にはＰＷＭ_３、・・・、４２_ｍ−１にはＰＷＭ_ｍ−１、４２_ｍにはＰＷＭ_ｍが夫々供給されている。

図３は、ドライバセル４２_１〜４２_ｍ各々の内部構成を示す回路図である。

ドライバセル４２_１〜４２_ｍの各々は同一の回路構成からなる。ｐチャネルＭＯＳ型トランジスタからなるラインスイッチ４２１のゲート端子はテスト信号ラインＬ_Ｔ１に接続されており、そのソース端子は基準電圧ラインＬ_Ｒに接続されている。また、ラインスイッチ４２１のドレイン端子は出力駆動ラインＬ_Ｑを介して、ｐチャネルＭＯＳ型トランジスタからなるプルアップ回路４２２のドレイン端子、及びｐチャネルＭＯＳ型トランジスタからなる電流出力トランジスタ４２３のゲート端子に夫々接続されている。プルアップ回路４２２のソース端子は電源ラインＬ_Ｐに接続されており、そのゲート端子はテスト信号ラインＬ_Ｔ３に接続されている。ｐチャネルＭＯＳ型のトランジスタ４２４のソース端子は電源ラインＬ_Ｐに接続されており、そのゲート端子には画素駆動信号ＰＷＭ_Ｋ（Ｋ：１〜ｍの整数）が供給されている。また、トランジスタ４２４のドレイン端子は電流出力トランジスタ４２３のソース端子に接続されている。電流出力トランジスタ４２３のドレイン端子は外部端子Ｔ_ＯＵＴに接続されており、かかる外部端子Ｔ_ＯＵＴを介して発光駆動電流ＧＣ_Ｋが出力される。尚、上記したラインスイッチ４２１、プルアップ回路４２２、電流出力トランジスタ４２３及びトランジスタ４２４各々のバックゲートは電源ラインＬ_Ｐに接続されている。

以下に、各ドライバセル４２_Ｋの内部動作について説明する。

トランジスタ４２４は、画素駆動信号ＰＷＭ_Ｋが論理レベル０となっている間だけオン状態となり、電源ラインＬ_Ｐを介して供給された電源電圧ＶＤＤを電流出力トランジスタ４２３に供給する。ラインスイッチ４２１は、電圧加速試験の非実行を示す論理レベル０のテスト信号ＴＶＳＴが供給された場合にはオン状態となり、出力駆動ラインＬ_Ｑと、基準電圧ラインＬ_Ｒとを電気的に接続する。これにより、ラインスイッチ４２１は、基準電圧ラインＬ_Ｒを介して供給された基準電圧ＶＢＩＡＳを出力駆動ラインＬ_Ｑを介して電流出力トランジスタ４２３のゲート端子に供給する。一方、電圧加速試験を実行することを示す論理レベル１のテスト信号ＴＶＳＴがテスト信号ラインＬ_Ｔ１を介して供給された場合には、ラインスイッチ４２１はオフ状態となり、出力駆動ラインＬ_Ｑと、基準電圧ラインＬ_Ｒとの接続を遮断する。

よって、テスト信号ＴＶＳＴが電圧加速試験の非実行を示す論理レベル０の状態にある場合、例えば通常動作時には、電流出力トランジスタ４２３及びトランジスタ４２４が上記した基準電圧ＶＢＩＡＳに応じた電流量の発光駆動電流ＧＣ_Ｋを生成し、これを画素駆動信号ＰＷＭ_Ｋが論理レベル０となっている期間に亘り外部端子Ｔ_ＯＵＴを介して出力する。

一方、テスト信号ＴＶＳＴが電圧加速試験の実行を示す論理レベル１であり、且つテスト信号ＴＶＳＴＢが論理レベル０である場合には、プルアップ回路４２２がオン状態となり、電源ラインＬ_Ｐを介して電源電圧ＶＤＤが電流出力トランジスタ４２３のゲート端子に印加される。すなわち、電圧加速試験時には、電流出力トランジスタ４２３を強制的にオフ状態とする高電圧（ＶＤＤ）が印加され、そのゲート端子がプルアップされるのである。

コンデンサ４３は、基準電圧ＶＢＩＡＳに対するノイズ除去を担う安定化容量であり、その一端が基準電圧ラインＬ_Ｒ、他端が電源ラインＬ_Ｐに接続されている。

アンドゲート４４は、半導体チップ上においてテスト信号ＴＶＳＴを受ける外部端子Ｔ_ＩＮの近傍に形成されている。ここで、アンドゲート４４の第１及び第２入力端子は共にテスト信号ラインＬ_Ｔ１に接続されているが、第１入力端子はテスト信号ラインＬ_Ｔ１上において、上記分岐位置Ａ１よりも外部端子Ｔ_ＩＮからの配線長が短い位置に接続されており、第２入力端子は上記分岐位置Ａｍよりも外部端子Ｔ_ＩＮからの配線長が長い位置に接続されている。アンドゲート４４は、上記した第１及び第２入力端子に供給されたテスト信号ＴＶＳＴの信号が共に論理レベル１である場合には論理レベル１、その他の場合には論理レベル０のテスト信号ＴＶＳＴＤをプルダウン回路４５に供給する。

要するに、アンドゲート４４は、テスト信号ラインＬ_Ｔ１の配線遅延を考慮し、外部端子Ｔ_ＩＮに論理レベル１のテスト信号ＴＶＳＴが供給された際に、外部端子Ｔ_ＩＮからの配線長が最も長い分岐位置Ａｍから論理レベル１のテスト信号ＴＶＳＴが表れてから、論理レベル１のテスト信号ＴＶＳＴＤをプルダウン回路４５に供給するのである。

プルダウン回路４５は、ｎチャネルＭＯＳ型のトランジスタからなり、そのソース端子は接地ラインＬ_Ｇに接続されており、ドレイン端子は基準電圧ラインＬ_Ｒに接続されている。更に、プルダウン回路４５のゲート端子には上記テスト信号ＴＶＳＴＤが供給されている。プルダウン回路４５は、アンドゲート４４から論理レベル１のテスト信号ＴＶＳＴＤが供給された場合にだけオン状態となり、基準電圧ラインＬ_Ｒ及び接地ラインＬ_Ｇ間を短絡する。すなわち、プルダウン回路４５は、全てのドライバセル４２_１〜４２_ｍに対してテスト信号ＴＶＳＴの供給が為され、各ドライバセル４２内の出力駆動ラインＬ_Ｑ及び基準電圧ラインＬ_Ｒ同士の接続が遮断された後に、コンデンサ４３の一端を接地電圧ＧＮＤに設定するのである。

以下に、上記した定電流出力ドライバ４０内のコンデンサ４３に対して実施される電圧加速試験について、図４及び図５を参照しつつ説明する。

図４は、かかる電圧加速試験を実施する際に構築するシステム構成を示すブロック図である。

図４において、テスタ６０は、試験対象となる定電流出力ドライバ４０が形成されている半導体チップに対して、図５に示す如き、テスト信号ＴＶＳＴ、テスト信号ＴＶＳＴＢ、電源電圧ＶＤＤ及び接地電圧ＧＮＤを供給する。

すなわち、テスタ６０は、先ず、コンデンサ４３に印加すべき電圧加速試験用の電圧値を有する電源電圧ＶＤＤを定電流出力ドライバ４０に供給する。

次にテスタ６０は、図５に示すように、電圧加速試験を実行することを示す論理レベル１のテスト信号ＴＶＳＴ、及び論理レベル０のテスト信号ＴＶＳＴＢを定電流出力ドライバ４０に供給する。これにより、配線長ＷＡに対応した遅延時間ｄ１だけ遅延して、論理レベル１のテスト信号ＴＶＳＴ及び論理レベル０のテスト信号ＴＶＳＴＢがドライバセル４２_１に供給される。その後、図５に示すように、外部端子Ｔ_ＩＮから各分岐位置（Ａ２〜Ａｍ、Ｂ２〜Ｂｍ）までの距離が大きくなるほど、大なる遅延時間をもってその位置に接続されているドライバセル４２に論理レベル１のテスト信号ＴＶＳＴ及び論理レベル０のテスト信号ＴＶＳＴＢが供給される。つまり、外部端子Ｔ_ＩＮから最も離間している分岐位置（Ａｍ、Ｂｍ）に接続されているドライバセル４２_ｍには、テスタ６０が論理レベル１のテスト信号ＴＶＳＴ及び論理レベル０のテスト信号ＴＶＳＴＢを送出してから、図５に示す如き最大の遅延時間ｄｍの経過後に、これらテスト信号ＴＶＳＴ及びテスト信号ＴＶＳＴＢが供給される。

かかる論理レベル１のテスト信号ＴＶＳＴ及び論理レベル０のテスト信号ＴＶＳＴＢに応じて、ドライバセル４２_１〜４２_ｍの順に、夫々のラインスイッチ４２１がオフ状態、プルアップ回路４２２がオン状態に遷移して行く。これにより、図５に示す如く、ドライバセル４２_１〜４２_ｍの順に、各ドライバセル４２の出力駆動ラインＬ_Ｑは電源電圧ＶＤＤにプルアップされるので、上記した遅延時間ｄｍの経過後、ドライバセル４２_１〜４２_ｍの全ての電流出力トランジスタ４２３がオフ状態固定となる。

ここで、遅延時間ｄｍが経過し、更に、分岐位置Ａｍからアンドゲート４４の第２入力端子までの配線区間に対応した遅延時間が経過すると、アンドゲート４４の第２入力端子が論理レベル０から論理レベル１に遷移する。よって、この際、アンドゲート４４は、図５に示す如き論理レベル１のテスト信号ＴＶＳＴＤをプルダウン回路４５に供給する。かかる論理レベル１のテスト信号ＴＶＳＴＤに応じてプルダウン回路４５がオン状態となり、基準電圧ラインＬ_Ｒが接地電圧ＧＮＤの状態に設定される。

従って、テスト信号ＴＶＳＴＤが論理レベル１の状態にある間に亘り、かかる基準電圧ラインＬ_Ｒ及び電源ラインＬ_Ｐ間に接続されているコンデンサ４３には、電圧加速試験用の電圧値として電圧（ＶＤＤ−ＧＮＤ）が印加されることになる。

その後、テスト信号ＴＶＳＴＤが論理レベル１から論理レベル０の状態に遷移すると、これに応じて、ドライバセル４２_１〜４２_ｍの順に、夫々のラインスイッチ４２１がオン状態、プルアップ回路４２２がオフ状態に遷移して行く。これにより、ドライバセル４２_１〜４２_ｍ各々の基準電圧ラインＬ_Ｒの電圧は、基準電圧発生回路４１で生成された基準電圧ＶＢＩＡＳのレベルに復帰する。

よって、上記した構成によれば、コンデンサ４３に対する電圧加速試験において、電流出力トランジスタ４２３のゲート・ソース間耐圧よりも高い電圧加速試験用の電圧が外部から印加されても、この間、出力駆動ラインＬ_Ｑはプルアップ回路４２２によって電源電圧ＶＤＤの状態に設定されているので、電流出力トランジスタ４２３のゲート・ソース間に掛かる電圧は低電圧となる。従って、電流出力トランジスタ４２３として、ゲート・ソース間耐圧が低いものが採用されていた場合であっても、この電流出力トランジスタ４２３に損傷を与えることなく、ノイズ除去用コンデンサに対する電圧加速試験の期間増大を抑えることが可能になる。

要するに、定電流出力ドライバ（４０）においては、電流出力トランジスタ（４２３）を駆動する為の基準電圧（ＶＢＩＡＳ）を伝送する基準電圧ライン（Ｌ_Ｒ）に接続されているノイズ除去用のコンデンサ（４３）に対して電圧加速試験を実施可能とすべく、プルダウン回路（４５）、ラインスイッチ（４２１）及びプルアップ回路（４２２）を設けるようにしたのである。この際、プルダウン回路（４５）は、第１のテスト信号（ＴＶＳＴ、ＴＶＳＴＤ）に応じて基準電圧ラインを接地電圧に設定することにより、電圧加速試験用の電圧をコンデンサに印加する。ラインスイッチ（４２１）は、第１のテスト信号（ＴＶＳＴ）に応じて、電流出力トランジスタのゲート端子に接続されている出力駆動ライン（Ｌ_Ｑ）と、基準電圧ライン（Ｌ_Ｒ）との接続を遮断する。この間、プルアップ回路（４２２）は、第２のテスト信号（ＴＶＳＴＢ）に応じて、出力駆動ラインを電源電圧に設定する。以上の如き構成により、テスト信号に応じて、基準電圧ライン及び出力駆動ライン同士の接続を遮断すると共に、出力駆動ラインに電源電圧を印加しつつ基準電圧ラインに接地電圧を印加することによりコンデンサに電圧加速試験用の電圧を印加するのである。

尚、上記実施例では、テスト信号ＴＶＳＴＤが論理レベル１から論理レベル０の状態に遷移すると、図５に示すように、外部端子Ｔ_ＩＮに近い位置に接続されているドライバセル（例えば４２_１、４２_２）の基準電圧ラインＬ_Ｒ上の電圧が一時的に低下する場合がある。すると、基準電圧ラインＬ_Ｒの電圧と電源電圧ＶＤＤとの電圧差が大となり電流出力トランジスタ４２３のゲート・ソース間耐圧を超える虞がでてくる。

そこで、このような状態を回避すべく、テスタ６０は、図５に示す如きテスト信号ＴＶＳＴＤが論理レベル１から論理レベル０の状態に遷移した時点、つまり基準電圧ラインＬ_Ｒへの接地電圧ＧＮＤの印加を停止させることによって電圧加速試験用電圧の印加を停止した時点から、所定期間ＴＰの間だけ電源電圧ＶＤＤを低下させる。これにより、電流出力トランジスタ４２３のゲート・ソース間耐圧違反が解消されるのである。

また、上記した状態を回避すべく、図６に示す如きタイミングで、第１のテスト信号ＴＶＳＴ及び第２のテスト信号ＴＶＳＴＢを試験対象となる定電流出力ドライバ４０に供給するようにしても良い。

尚、図６に示す動作では、テスト信号ＴＶＳＴＢを論理レベル０から論理レベル１の状態に遷移させるタイミングを図５に示すものよりも遅延させた点、及び電源電圧ＶＤＤを一定とした点を除く他の動作は図５に示すものと同一である。すなわち、テスト信号ＴＶＳＴが論理レベル１から論理レベル０の状態に遷移した時点、つまり基準電圧ラインＬ_Ｒ及び出力駆動ラインＬ_Ｇ同士が接続状態に遷移した時点から、所定期間の経過後に、テスト信号ＴＶＳＴＢを論理レベル０から論理レベル１に遷移させることにより、出力駆動ラインＬ_Ｇへの電源電圧ＶＤＤの印加を停止するのである。要するに、出力駆動ラインＬ_Ｑをプルアップ状態に維持しておく期間を延長するのである。これにより、外部端子Ｔ_ＩＮに近い位置に接続されているドライバセル（例えば４２_１、４２_２）内においても、基準電圧ラインＬ_Ｒに対するプルダウン状態の解除後、図６に示す如く出力駆動ラインＬ_Ｑは引き続きプルアップ状態、つまり電源電圧ＶＤＤが印加された状態に維持されるので、基準電圧ラインＬ_Ｒ上での電圧低下が抑制される。

よって、図６に示す電圧加速試験によれば、図５に示す如く電源電圧ＶＤＤを一時的に低下させずとも、電流出力トランジスタ４２３のゲート・ソース間耐圧違反が解消される。

４０定電流出力ドライバ
４１基準電圧発生回路
４２_１〜４２_ｍドライバセル
４３コンデンサ
４４アンドゲート
４５プルダウン回路
４２１ラインスイッチ
４２２プルアップ回路
４２３電流出力トランジスタ

Claims

定電流を負荷に供給する定電流出力ドライバであって、
基準電圧を発生してこれを基準電圧ラインに送出する基準電圧発生回路と、一端が前記基準電圧ラインに接続されており他端に電源電位が印加されているコンデンサと、第１テスト信号に応じて前記基準電圧ラインを接地電位に固定するプルダウン回路と、ドライバセルと、を有し、
前記ドライバセルは、
前記基準電圧ラインに接続されている出力駆動ラインと、
前記出力駆動ラインを介してゲート端子に供給された前記基準電圧に応じた電流量の電流を前記定電流として出力する電流出力トランジスタと、
前記第１テスト信号に応じて前記基準電圧ライン及び前記出力駆動ライン同士の接続を遮断するラインスイッチと、
第２テスト信号に応じて前記出力駆動ラインを前記電源電位に固定するプルアップ回路と、を含むことを特徴とする定電流出力ドライバ。
複数の前記ドライバセルが並置して形成されており、
前記第１テスト信号を外部から受ける為の外部端子に接続されており前記複数のドライバセルに沿って伸張するテスト信号ラインと、
前記テスト信号ライン上において前記外部端子からの配線長が夫々異なる分岐位置から前記第１テスト信号を前記複数のドライバセル各々に個別に供給する複数の分岐ラインと、
前記外部端子に前記第１テスト信号が供給された際に、前記外部端子からの配線長が最も長い前記分岐位置に前記第１テスト信号が表れた後に前記基準電圧ラインを接地電位に設定すべき制御を前記プルダウン回路に施すゲート回路と、を含むことを特徴とする請求項１記載の定電流出力ドライバ。
前記電流出力トランジスタはｐチャネルＭＯＳ型のトランジスタであることを特徴とする請求項１又は２記載の定電流出力ドライバ。
定電流を負荷に供給する定電流出力ドライバが形成されている半導体装置であって、
基準電圧を発生してこれを基準電圧ラインに送出する基準電圧発生回路と、一端が前記基準電圧ラインに接続されており他端に電源電位が印加されているコンデンサと、第１テスト信号に応じて前記基準電圧ラインを接地電位に固定するプルダウン回路と、ドライバセルと、を有し、
前記ドライバセルは、
前記基準電圧ラインに接続されている出力駆動ラインと、
前記出力駆動ラインを介してゲート端子に供給された前記基準電圧に応じた電流量の電流を前記定電流として出力する電流出力トランジスタと、
前記第１テスト信号に応じて前記基準電圧ライン及び前記出力駆動ライン同士の接続を遮断するラインスイッチと、
第２テスト信号に応じて前記出力駆動ラインを前記電源電位に固定するプルアップ回路と、を含むことを特徴とする半導体装置。
複数の前記ドライバセルが並置して形成されており、
前記第１テスト信号を外部から受ける為の外部端子に接続されており前記複数のドライバセルに沿って伸張するテスト信号ラインと、
前記テスト信号ライン上において前記外部端子からの配線長が夫々異なる分岐位置から前記第１テスト信号を前記複数のドライバセル各々に個別に供給する複数の分岐ラインと、
前記外部端子に前記第１テスト信号が供給された際に、前記外部端子からの配線長が最も長い前記分岐位置に前記第１テスト信号が表れた後に前記基準電圧ラインを接地電位に設定すべき制御を前記プルダウン回路に施すゲート回路と、を含むことを特徴とする請求項４記載の半導体装置。
前記電流出力トランジスタはｐチャネルＭＯＳ型のトランジスタであることを特徴とする請求項４又は５記載の半導体装置。