JP5905034B2 - Ａｃアプリケーションにおけるリミッタのための電子デバイス及び方法 - Google Patents

Description

本願は、リミッタを含む電子デバイス、及び電源の出力電圧を制限する方法に関連する。

交流又は振動電源の電圧レベルを制限することを要求する多くのアプリケーションがある。

図１は、従来技術に従ったリミッタの簡略化した回路図を示す。理想的な電源ＶＣ及びインピーダンスＲ１で表す電源ＶＳがある。電源ＶＳは、例えば発振器、より具体的には、ＲＦＩＤアプリケーションにおける発振器、であり得る。電源ＶＳの出力は電子的構成要素に供給される。第１のトランジスタＰＩが出力ノードＯＵＴと接地との間のそのチャネルと結合される。第２のトランジスタＮ１が出力ノードＯＵＴと供給電圧レベルＶＤＤとの間のそのチャネルと結合される。第１のトランジスタＰ１及び第２のトランジスタＮ１のゲートは、それぞれ、バイアス電圧レベルＶＢＰｌ及びＶＢＮ１によりバイアスされる。しかし、トランジスタＮ１又はＰ１を介して出力ノードＯＵＴから引き出される如何なる電流も最終的に放散され、全体的な電力消費に寄与する。

リミッタ及びリミッタの電力消費を低減するための方法を提供することが本発明の全般的な目的の１つである。

本発明の１つの側面において、電子デバイスが提供される。この電子デバイスは第１のリミッタを含む。第１のリミッタは第１のトランジスタを含み、第１のトランジスタは、第１の出力ノードから電流を引き出すことにより第１の出力ノードにおける電圧を制限するため第１の非理想電源の第１の出力ノードへのチャネルの第１の側と結合される。第１のトランジスタのチャネルの第２の側は、第１の出力ノードの電圧レベルが上限に達する又は上限を超える場合、第１の出力ノードからキャパシタに電流を供給するようにキャパシタに結合され得る。従って、第１のトランジスタを介して第１の出力ノードから引き出される電流は、これにより、キャパシタを充電するために用いられる。出力ノードの電圧が下限を下回って降下するときストアされた充電の再利用が可能となる。

この電子デバイスは、第２の出力ノードに電流を供給することにより第２の出力ノードにおける電圧を制限するため非理想電源の第２の出力ノードへのチャネルの第１の側に結合される第２のトランジスタを更に含み得る。第２のトランジスタのチャネルの第２の側は、第２の出力ノードにおける電圧レベルが下限に達する又は下限を下回って下がる場合、キャパシタから第２のトランジスタを介して第２の出力ノードに電流を供給するようにキャパシタに結合され得る。

本発明の別の側面において、第２のトランジスタは、第１の出力ノードに電流を供給することにより第１の出力ノードにおける電圧を制限するため電源の第１の出力ノードへのチャネルの第１の側と結合され得る。第２のトランジスタのチャネルの第２の側が、第１の出力ノードにおける電圧レベルが下限に達する又は下限を下回って下がる場合、キャパシタから第２のトランジスタを介して第１の出力ノードに電流を供給するようにキャパシタに結合され得る。

従って、キャパシタに蓄積されストアされた、第１の出力ノード（第１の非理想電源の出力ノード）から受けた充電は、同じ非理想電源又は異なる非理想電源のいずれかの出力電圧レベルを制限するためにも用いられる。本発明の両方の側面により、ストアされた充電が再利用され得る。

第１のトランジスタはＰＭＯＳトランジスタであり得、第２のトランジスタはＮＭＯＳトランジスタであり得る。代替の実施例において、第１のトランジスタはＰＮＰトランジスタであり得、第２のトランジスタはＮＰＮトランジスタであり得る。

キャパシタの電圧レベルを制限するように、構成され得、結合され得る第２のリミッタがあり得る。第１の又は第１及び第２の電源からの交流又は振動電圧が対照的ではなく、キャパシタの電圧を絶えず増大又は低下させることとなり得る場合、この付加的なリミッタは有効であり得る。

本発明は更に、電源の出力ノードにおける電圧を制限する方法を提供する。出力ノードにおける電圧レベルが上限に達する又は上限を超える場合、電流が出力ノードから引き出され得る。この電流は、出力ノードにおける電圧レベルを低減するため充電（引き出された電流の充電）をストアするためキャパシタに供給され得る。出力ノードにおける電圧レベルが下限に達する又は下限を下回って下がる場合、ストアされた充電は、同じ電源の出力ノードに又は異なる非理想電源の出力ノードにフィードバックされ得る。

図１は、従来技術に従ったリミッタ回路の簡略化した回路図を示す。

図２は、本発明の側面に従った２つの異なる電源のために構成されるリミッタを含む電子デバイスの簡略化した回路図を示す。

図３は、本発明の側面に従った発振器に関連する電子デバイスの別の実施例の簡略化した回路図を示す。

図４は、本発明の側面に従った電子デバイスの別の実施例を示す。

図５は、本発明の側面に従った電子デバイスの別の実施例を示す。

図２は、本発明の側面に従った電子デバイス１の簡略化した回路図を示す。電子デバイスは集積半導体電子デバイスであり得る。電子デバイス１はリミッタ２を含む。リミッタ２は、出力ノードＯＵＴ１から電流ＩＰ１を引き出すことにより出力ノードＯＵＴ１における電圧を制限するため電源ＶＣＳｌの出力ノードＯＵＴ１へのチャネルの第１の側（ソース）と結合される第１のトランジスタＰ１（ＰＭＯＳトランジスタ）を含む。出力ノードにおける電圧レベルが上限に達する場合、電流をキャパシタＣ１に供給するように、第１のトランジスタＰ１のチャネルの第２の側（ドレイン）がキャパシタＣ１に結合される。上限は第１のトランジスタＰ１のゲートに結合されるバイアス電源ＶＢＰ１により定義される。電源ＶＣＳｌは、或る内部インピーダンス（ゼロより大きい内部インピーダンス）を有する任意の種類の非理想電源であり得る。

リミッタ２は、出力ノードＯＵＴ２に電流を供給することにより出力ノードＯＵＴ２における電源ＶＣＳ２における電圧を制限するためノードＯＵＴ２の出力のチャネルの第１の側（ソース）と結合される第２のトランジスタ（Ｎ１）を更に含む。出力ノードＯＵＴ２における電圧レベルが下限に達する又は下限を超える場合、電流ＩＮ１をキャパシタＣ１から出力ノードＯＵＴ２へ供給するように、第２のトランジスタＮ１のチャネルの第２の側（ドレイン）がキャパシタＣ１に結合される。電流ＩＮ１がその後、電流ＩＰ１によりキャパシタＣ１に予め供給された及びストアされた充電から供給され得る。下限は第２のトランジスタＮ１のゲートに結合されるバイアス電源ＶＢＮ１により定義される。電源ＶＣＳ２は、或る内部インピーダンス（ゼロより大きい内部インピーダンス）を有する任意の種類の非理想電源であり得る。

リミッタ２は、ノードＶＬＩＭにおける電圧を制限するため別のリミッタＬＩＭのキャパシタＣ１を更に含む。これは電流ＩＮ１及びＩＰ１により生じるＣ１上の充電の不平衡を補償するために必要であり得る。リミッタＬＩＭは、として実装され得るバッファ。

出力ノードＯＵＴ１及びＯＵＴ２は、出力ノードにおける電圧レベルが、ノードＯＵＴ１における上限を下回る及びノードＯＵＴ２における下限を上回るままであることを要求する更なる回路要素に結合され得る。

図３は、本発明の側面に従った電子デバイス１の簡略化した回路図を示す。この構成において、電子デバイスはリミッタを更に含む。しかし、リミッタはここでは発振器３に結合される。この構成は、デジタル段をクロックするために内部クロック信号を生成するため発振器を用いる集積回路に用いられ得る。発振器は、第１の電流源Ｐ４、Ｐ３、ＩＢ１、及び第２の電流源ＩＢ２、Ｎ４、Ｎ３を含む。第１及び第２の電流源は、トランジスタＰ２又はＮ２を介して交互に、等しい電流を（相対する方向で）供給するように結合される。トランジスタＰ２はＰＭＯＳトランジスタであり、トランジスタＮ２はＮＭＯＳトランジスタである。トランジスタＰ２及びＮ２のゲートは、キャパシタＣ２及びコンパレータＣＯＭＰ４を含むフィードバックループにより制御される。コンパレータは、上側及び下側閾値を備えたヒステリシスを有する。リミッタ２は、トランジスタＮ１、Ｐ１、２つのバイアス電源ＶＢＰ１及びＶＢＮ１、キャパシタＣ１、及びバッファＢＵＦ及び更なるバイアス電源ＶＬＩＭＳを含むリミッタを含む。リミッタ２は、基本的に図示するように、及び図２に関して説明するように構成される。

バッファＢＵＦの出力インピーダンスＺは、下記考慮に従って設計及び選択される。主として抵抗性（Ｚ＝Ｒ）であるＺでは、インピーダンスは、下記のような大きさとされ得る。
Ｒ＝ｌ／（ｆｃ Ｃｌ ２ π） ｆｃ＜＜ｆ （１）
ここで、ｆｃは、静電容量Ｃ１に結合されたバッファのコーナー周波数であり、ｆはＡＣ電源の信号周波数である。バッファＢＵＦのインピーダンスＺ（＝Ｒ）は、電源のＡＣ信号の周波数ｆに対してバッファＢＵＦが速すぎない（ｆｃは、ｆよりずっと低くすべきである）ことを提供する。そうでない場合、バッファＢＵＦは、ＡＣ電源の交流電圧に従い得及び対抗し得る。

しかし、交流電圧の２つの異なるハーフサイクルの間、バッファＢＵＦがキャパシタＣ１にストアされた充電の不平衡をなくし得るように、コーナー周波数ｆｃ（例えば、バッファの出力インピーダンスＺ（＝Ｒ）を従って設計することにより）は、まだ充分に高くすべきである（ｆｃは小さくしすぎない）。この側面は、図４に関連して更に詳細に説明する。

バイアス電流源ＩＢ１は、トランジスタＰ４のドレインに結合される。トランジスタＰ４のソースがＶＤＤに結合される。トランジスタＰ４のゲート及びドレインは共に結合される。トランジスタＰ４のゲートはトランジスタＰ３のゲートにも結合される。トランジスタＰ３のソースがＶＤＤに結合される。トランジスタＰ３のドレインが、トランジスタＰ１及びＰ２のソースに結合される。トランジスタＰ３及びＰ４は電流ミラー構成に構成される。トランジスタＰ４はダイオード結合である。トランジスタＰ２のドレインは、トランジスタＮ２のドレインに結合される。トランジスタＮ２のソースは、トランジスタＮ３のドレインに結合される。トランジスタＮ３のソースは接地に結合される。トランジスタＮ４のドレイン及びゲートは共に結合される。これは、トランジスタＮ４がダイオード結合であることを意味する。トランジスタＮ４のソースが接地に結合される。トランジスタＮ４は、バイアス電流源ＩＢ２からバイアス電流ＩＢ２を受け取る。トランジスタＮ４及びＮ３のゲートは共に結合される。従って、トランジスタＮ３及びＮ４は電流ミラーを形成する。電流ミラーＰ３、Ｐ４は、バイアス電流（ＩＢ１に比例する）をノードＮＯＤ１に供給する。電流ミラーＮ３、Ｎ４は、バイアス電流（電流ＩＢ２に比例する）をノードＮＯＤ２に供給する。ノードＶＯＵＴにおける（即ち、Ｐ２及びＮ２の接続されたドレインにおける）電圧は、キャパシタＣ２の１つの側に結合される。キャパシタＣ２の他方の側が、接地に結合される。ノードＶＯＵＴにおける電圧は、オペレーションの間交互になる。コンパレータＣＯＭＰ４が、ノードＶＯＵＴにおける電圧を上限及び下限と比較する。コンパレータＣＯＭＰ４の比較結果に従って、ゲート駆動段ゲート５が、トランジスタＰ２及びＮ２のゲートに供給されるべき適切なフィードバック信号ＶＦＢを生成するために制御される。これは、オペレーションの間、トランジスタＰ２又はトランジスタＮ２のいずれかが開であることを意味する。電圧ＶＯＵＴがコンパレータＣＯＭＰ４の上側閾値電圧に達する場合、トランジスタＮ２を開きＰ２を閉じるためフィードバック信号ＶＦＢが一層高い電圧レベルに変えられる。従って、キャパシタＣ２の電圧は、コンパレータＣＯＭＰ４の下側閾値電圧に達するまで下がる。フィードバック信号ＶＦＢは、トランジスタＰ２を開きトランジスタＮ２を閉じるため、下側電圧レベルまで変わる。従って、キャパシタＣ２の電圧レベルが再び上がる。これにより、発振器の出力電圧ＶＯＵＴの三角形の波形となる。

リミッタ２は、ノードＮＯＤＩ及びＮＯＤ２における電圧レベルが、それぞれ、上限及び下限を超えて増加又は減少しないように構成される。ノードＮＯＤ１における電圧レベルが増大しすぎる場合、これは、ＶＤＤと、トランジスタＰ３の飽和電圧を下回るＮＯＤ１との間の電圧レベルとなり得る。これは、ＮＯＤ１における電圧レベルが再び下がるとき、ノードＮＯＤ１への電荷注入となり得る。

ノードＮＯＤ２における電圧レベルがＮ３の飽和電圧を下回って下がる場合、電流ミラーＮ３、Ｎ４に対し同じことが起こり得る。電圧レベルが再び増大する場合、電荷注入が起こり得る。

ノードＮＯＤ１又はＮＯＤ２における電圧レベルを制限するため、最大又は最小電圧レベルを制限するため或る量の電流がこれらのノードから引き出される又はこれらのノードへ供給される。しかし、この電流が接地に又は供給電圧レベルに供給される場合、電流が失われ得、全体的な電力消費が増大され得る。

Ｐ１又はＮ１を介して接地又は供給電圧レベルに電力を供給する代わりに、電流は、キャパシタＣ１を充電及び放電するために用いられる。ＮＯＤ１における電圧レベルが或る上側電圧限界に達する場合、電流がトランジスタＰ１を介してノードＶＬＩＭに供給され、それによりキャパシタＣ１を充電する。これは、ＮＯＤ１における電圧レベルを上限まで制限する。ノードＮＯＤ２における電圧レベルが或る下限まで低下する場合、電流がノードＶＬＩＭから引き出される（即ち、ノードＮＯＤ２における足りない充電を補償するため及びノードＮＯＤ２における電圧レベルを下限まで制限するため、トランジスタＮ１を介して充電がキャパシタＣ１から引き出される）。リミッタ２は、電源ＶＬＩＭＳ及びバッファＢＵＦを備えた更なるリミッタを更に含む。これは、ノードＶＬＩＭにおける及びキャパシタＣ１のＤＣ電圧が一定のままであることを提供する。

図２及び図３に示す実施例は、電流が、１つの電源の出力ノードから引き出され、別の電圧（電流）源の出力ノードに供給される構成に関連する。図３に示す実施例において、１つの出力ノードはＮＯＤ１であり、他方の出力ノードはＮＯＤ２である。

図４は、本発明の側面に従った電子デバイス１の簡略化した回路図を示す。電子デバイスは集積半導体電子デバイスであり得る。ここでは単一の電源ＶＣＳ３のみがあり、これは、或る内部インピーダンスＲ１（図示せず）を含み得る。単一電源ＶＣＳ３は、図２に示す２つの電源ＶＣＳ１及びＶＣＳ２を置き換える。電源ＶＣＳ３の出力は、出力ノードＯＵＴに結合され、これはその後、他の段及び電子デバイス１の電子的構成要素を供給するために用いられ得る。電子デバイスは主としてリミッタ２を含む。リミッタ２は第１のトランジスタＰ１を含み、これは、この実施例においてＰＭＯＳトランジスタである。ＰＭＯＳトランジスタＰ１のチャネルが、出力ノードＯＵＴとキャパシタＣ１の１つの側との間（即ち、ノードＯＵＴとキャパシタＣ１の１つの側との間、ノードＯＵＴとノードＶＬＩＭとの間）に結合される。キャパシタＣ１の他方の側が接地に結合される。第２のトランジスタＮ１があり、これは、この実施例においてＮＭＯＳトランジスタである。第２のトランジスタＮ１のチャネルが、出力ノードＯＵＴと、トランジスタＰ１のチャネルが結合されるＣ１の同じ側との間に（即ち、ノードＶＬＩＭに）結合される。第１のトランジスタＰ１の制御ゲートはバイアス電圧ＶＢＰｌでバイアスされる。第２のトランジスタＰ１の制御ゲートはバイアス電圧ＶＢＮ１でバイアスされる。

図４の右上角に図で示すように、出力ノードにおける電圧ＯＵＴが上限Ｖｌ１を超える又は下限ＶＬ２を下回って下がる場合、第１のトランジスタＰ１及び第２のトランジスタＮ１はここでは結合され、キャパシタＣ１を充電及び放電するように構成される。ノードＯＵＴの電圧レベルが上限ＶＬ１に達する又はそれを超える場合、トランジスタＰ１が開き、電流がノードＶＬＩＭへ（即ち、キャパシタＣ１へ）流れる。バイアス電圧ＶＢＰｌは、ノードＯＵＴの電圧レベルが上限Ｖｌ１を超える場合、トランジスタＰ１のゲート・ソース電圧が閾値レベルを超えるように選択される。また、ノードＯＵＴの電圧レベルが下限ＶＬ２に達する又はそれを下回って降下する場合、第２のトランジスタＮ１が開き、電流がキャパシタＣ１からノードＯＵＴに供給される。これは、ノードＯＵＴにおける電圧を増大させ、電圧がＶＬ２を下回って降下し得ることを提供する。そのため、電力放散がトランジスタＮ１、Ｐ１、電源３、及び恐らくは他の寄生効果における損失に制限される。

また、バッファＢＵＦ及び更なるバイアス電源ＶＢＵＦを含む、リミッタ段又はバッファがある。バッファＢＵＦの出力が、キャパシタＣ１の１つの側に（即ち、ノードＶＬＩＭに）結合される。バッファＢＵＦの入力が、バイアスされた電源ＶＢＵＦに結合される。この構成は、たとえ電源３が、対照的ではない交流又は振動電圧を生成する場合でも、ノードＶＬＩＭにおける（即ち、キャパシタＣ１の）電圧レベルが上限を超えない可能性があることを提供する。

バッファＢＵＦの出力インピーダンスＺは、図３に関して説明するものと同じ考慮に従って設計及び選択される。インピーダンスは数式（１）に従って選択されるべきである。しかし、図４の上記バッファＢＵＦで示すように、第１のハーフサイクルの間キャパシタＣ１にストアされた充電は、Ｑ１である。第２のハーフサイクルの間ストアされた充電は、Ｑ２である。Ｑ１＝Ｑ２の場合、電源ＶＣＳ３の交流出力電圧の各期間又はフルサイクルの間、互いに充電を補償する。しかし、電流ＩＮ１及びＩＰ２が異なる量の充電をもたらす（Ｑ１がＱ２に等しくない）場合、ノードＶＬＩＭ上の電圧は、スムーズに上昇又は低下し得る。この影響は、バッファＢＵＦによりなくされるべきである。出力インピーダンスＺ（ここでも主として抵抗性インピーダンスに対して示され、即ち、Ｚ＝Ｒである）も従って、下記条件に従って選択されるべきである。
Ｒ＜Ｔ｜ＶＬ１−ＶＢＵＦ｜／｜Ｑ１−Ｑ２｜ （２）
及び
Ｒ＜Ｔ｜ＶＬ２−ＶＢＵＦ｜／｜Ｑ１−Ｑ２｜ （３）
ここで、Ｒ（＝Ｚ）はバッファＢＵＦの出力インピーダンスであり、ＴはＡＣ電源ＶＣＳ３の交流電圧の期間であり（Ｔ＝１／ｆ）、ＶＬ１は交流電圧の上限であり、ＶＬ２は下限である。Ｑ１は、第１のハーフサイクルの充電であり、Ｑ２は第２のハーフサイクルの充電である。両方の条件が満たされる場合及び数式（１）の場合、Ｃ１と組み合わさったバッファＢＵＦはまだＱ１及びＱ２間の任意の不平衡補償するために充分に速い。

コーナー周波数ｆｃは（例えば、バッファの出力インピーダンスＺを従って設計することにより）、交流電圧の２つの異なるハーフサイクルの間、バッファＢＵＦが、キャパシタＣ１にストアされた充電の不平衡をなくすことができるようにまだ充分に高くすべきである（ｆｃは小さくしすぎない）。この側面は、図４に関連して更に詳細に説明される。

図５は、本発明の側面に従った電子デバイス１の別の実施例の簡略化した回路図を示す。図４に示す実施例に類似して、理想的な電源ＶＡＣ及び内部インピーダンスＲ１でモデル化されたＡＣ電源３がある。ＡＣ電源３は、ノードＯＵＴにおける交流又は振動出力電圧を用いる任意の段であり得る。図４の実施例のＭＯＳトランジスタＮ１及びＰ１の代わりに、ここではノードＯＵＴにおける出力電圧を制限するために用いられるＮＰＮ及びＰＮＰバイポーラトランジスタがある。第１のトランジスタＰＮＰ１は、ノードＯＵＴに結合されるそのエミッタと、ノードＶＬＩＭに結合されるそのコレクタとを有する。第１のトランジスタＰＮＰｌのベースが、第１の演算増幅器ＯＰ１の出力に結合される。第２のトランジスタＮＰＮ１は、出力ノードＯＵＴに結合されるそのエミッタと、ノードＶＬＩＭに結合されるそのコレクタとを有する。第２のトランジスタＮＰＮ１のベースが、第２の演算増幅器ＯＰ２の出力に結合される。演算増幅器ＯＰ１の反転された入力が、バイアス電源ＶＢＰ１に結合され、第２の演算増幅器ＯＰ２の反転された入力が、バイアス電源ＶＢＮ１に結合される。演算増幅器ＯＰ１及びＯＰ２の非反転入力は出力ノードＯＵＴに結合される。ノードＶＬＩＭに結合されるキャパシタＣ１がある。また、バッファＢＵＦ（これは、非反転電圧フォロワとして結合される演算増幅器であり得る）及び電源ＶＢＵＦを含むリミッタがある。バッファＢＵＦは、ノードＶＬＩＭにおける電圧レベルを制限する。バッファＢＵＦの出力インピーダンスＺは、図３及び図４に関連して説明したように式（１）〜（３）に従って設計される。

本発明に関連する技術に習熟した者であれば、本発明の特許請求の範囲内で、説明した例示の実施例に変形が成され得ること、及び他の実施例を実装し得ることが分かるであろう。

Claims (10)

1. 第１のリミッタを含む電子デバイスであって、前記第１のリミッタが、
   ゼロより大きい内部インピーダンスを有する第１の非理想電源の第１の出力ノードから電流を引き出すことにより前記第１の出力ノードにおける電圧を制限するためにチャネルの第１の側が前記第１の出力ノードに結合され、前記第１の出力ノードにおける電圧レベルが上限に達する又は上限を超える場合に前記第１の出力ノードからキャパシタに電流を供給するように前記チャネルの第２の側が前記キャパシタに結合される、第１のトランジスタと、
   第２の非理想電源の第２の出力ノードにおける電圧を制限するためにチャネルの第１の側が前記第２の出力ノードに結合され、前記第２の出力ノードにおける電圧レベルが下限に達する又は下限を下回って下がる場合に前記キャパシタから前記第２の出力ノードに電流を供給するように前記チャネルの第２の側が前記キャパシタに結合される、第２のトランジスタと、
   を含む、デバイス。
2. 第１のリミッタを含む電子デバイスであって、前記第１のリミッタが、
   ゼロより大きい内部インピーダンスを有する第１の非理想電源の第１の出力ノードから電流を引き出すことにより前記第１の出力ノードにおける電圧を制限するためにチャネルの第１の側が前記第１の出力ノードに結合され、前記第１の出力ノードにおける電圧レベルが上限に達する又は上限を超える場合に前記第１の出力ノードからキャパシタに電流を供給するように前記チャネルの第２の側が前記キャパシタに結合される、第１のトランジスタと、
   前記第１の出力ノードにおける前記電圧を制限するためにチャネルの第１の側が前記第１の出力ノードに結合され、前記第１の出力ノードにおける電圧レベルが下限に達する又は下限を下回って下がる場合に前記キャパシタから前記第１の出力ノードに電流を供給するように前記チャネルの第２の側が前記キャパシタに結合される、第２のトランジスタと、
   を含む、デバイス。
3. 請求項１に記載のデバイスであって、
   前記キャパシタの電圧を制限するために前記キャパシタに結合される第２のリミッタを更に含む、デバイス。
4. 請求項１に記載のデバイスであって、
   前記第１のトランジスタがＰＭＯＳトランジスタであり、前記第２のトランジスタがＮＭＯＳトランジスタである、デバイス。
5. 請求項１に記載のデバイスであって、
   前記第１のトランジスタがＰＮＰトランジスタであり、前記第２のトランジスタがＮＰＮトランジスタである、デバイス。
6. 請求項２に記載のデバイスであって、
   バイアスされた電源に結合される入力と前記キャパシタに結合される出力とを有するバッファを更に含み、
   前記第１の非理想電源がＡＣ電源であり、
   前記バッファの出力インピーダンスが、数式Ｒ＜Ｔ｜ＶＬ１−ＶＢＵＦ｜／｜Ｑ１−Ｑ２｜及びＲ＜Ｔ｜ＶＬ２−ＶＢＵＦ｜／｜Ｑ１−Ｑ２｜によって選択される出力抵抗性インピーダンスであり、
   Ｒ（＝Ｚ）が前記バッファの前記出力インピーダンスであり、Ｔが前記ＡＣ電源の交流電圧の周期であり（Ｔ＝１／ｆ）、ＶＬ１が交流電圧の前記上限であり、ＶＬ２が交流電圧の前記下限であり、ＶＢＵＦがバイアスされた電源の出力電圧であり、Ｑ１が交流電圧の第１のハーフサイクルの電荷であり、Ｑ２が交流電圧の第２のハーフサイクルの電荷である、デバイス。
7. 請求項２に記載のデバイスであって、
   前記キャパシタの電圧を制限するために前記キャパシタに結合される第２のリミッタを更に含む、デバイス。
8. 請求項２に記載のデバイスであって、
   前記第１のトランジスタがＰＭＯＳトランジスタであり、前記第２のトランジスタがＮＭＯＳトランジスタである、デバイス。
9. 請求項２に記載のデバイスであって、
   前記第１のトランジスタがＰＮＰトランジスタであり、前記第２のトランジスタがＮＰＮトランジスタである、デバイス。
10. 非理想電源の電圧を制限する方法であって、
    前記非理想電源の第１の出力ノードにおける電圧レベルを上限まで制限するために前記第１の出力ノードから第１のトランジスタを介して電流を引き出すことと、
    電荷を蓄えるために前記電流をキャパシタに供給することと、
    電圧レベルが下限に達する又は下限を超える場合に前記電圧レベルを制限するように第２のトランジスタを介して前記キャパシタに蓄えられた電荷を戻すことと、
    を含み、
    前記キャパシタに蓄えられた電荷が前記第１の出力ノードにフィードバックされる、方法。