JP5898802B2

JP5898802B2 - Field effect transistor

Info

Publication number: JP5898802B2
Application number: JP2015088377A
Authority: JP
Inventors: 文智井腰; 真吾橋詰; 正洋引田; 優人山際; 柳原　学; 学柳原
Original assignee: Panasonic Corp; Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Corp; Panasonic Holdings Corp
Priority date: 2015-04-23
Filing date: 2015-04-23
Publication date: 2016-04-06
Anticipated expiration: 2030-03-02
Also published as: JP2015156510A

Description

本発明は、電界効果トランジスタに関し、特に、インバータ及び電源回路等に用いられる窒化物を用いたトランジスタに関する。 The present invention relates to a field effect transistor, and more particularly to a transistor using nitride used in an inverter, a power supply circuit, and the like.

窒化ガリウム（ＧａＮ）に代表されるIII-Ｖ族窒化物系化合物半導体、いわゆる窒化物半導体が注目を集めている。窒化物半導体は、一般式がＩｎ_xＧａ_yＡｌ_1-x-yＮ（０≦ｘ≦１、０≦ｙ≦１、ｘ＋ｙ≦１）で表される、III族元素であるアルミニウム（Ａｌ）、ガリウム（Ｇａ）及びインジウム（Ｉｎ）と、Ｖ族元素である窒素（Ｎ）とからなる化合物半導体である。窒化物半導体は種々の混晶を形成することができ、ヘテロ接合界面を容易に形成することができる。窒化物半導体のヘテロ接合には、ドーピングなしの状態においても自発分極又はピエゾ分極によって高濃度の２次元電子ガス層（２ＤＧＥ層）が接合界面に発生するという特徴がある。この高濃度の２ＤＥＧ層をキャリアとして用いた電界効果トランジスタ（ＦＥＴ：Field Effect Transistor）が、高周波用及び大電力用のデバイスとして注目を集めている。 III-V nitride compound semiconductors represented by gallium nitride (GaN), so-called nitride semiconductors, are attracting attention. A nitride semiconductor has a general formula of In _x Ga _y Al _1-xy N (0 ≦ x ≦ 1, 0 ≦ y ≦ 1, x + y ≦ 1), which is a group III element such as aluminum (Al), gallium It is a compound semiconductor composed of (Ga) and indium (In) and nitrogen (N) which is a group V element. Nitride semiconductors can form various mixed crystals and can easily form heterojunction interfaces. A nitride semiconductor heterojunction is characterized in that a high concentration two-dimensional electron gas layer (2DGE layer) is generated at a junction interface by spontaneous polarization or piezo polarization even in a non-doped state. Field effect transistors (FETs) using this high-concentration 2DEG layer as a carrier are attracting attention as devices for high frequency and high power.

しかし、窒化物半導体を用いたＦＥＴには電流コラプスと呼ばれる現象が生じやすい。電流コラプスとは、一旦デバイスをオフ状態とした後、再びオン状態とする際に電流が一定時間流れにくくなる現象である。電流コラプスの特性が悪いと高速なスイッチングが困難となり、デバイスの動作に極めて深刻な問題が生じる。 However, a phenomenon called current collapse is likely to occur in an FET using a nitride semiconductor. Current collapse is a phenomenon that makes it difficult for a current to flow for a certain period of time when a device is once turned off and then turned on again. If the current collapse characteristic is poor, high-speed switching becomes difficult, and a very serious problem occurs in the operation of the device.

電流コラプスを低減する方法として、電子供給層の表面に保護膜を形成することが検討されている。保護膜としては、シリコン窒化膜（ＳｉＮ膜）又はｐ型の有機半導体膜を形成する方法が検討されている（例えば、特許文献１を参照。）。 As a method for reducing current collapse, it has been studied to form a protective film on the surface of the electron supply layer. As a protective film, a method of forming a silicon nitride film (SiN film) or a p-type organic semiconductor film has been studied (for example, see Patent Document 1).

特開２００７−２７２８４号公報JP 2007-27284 A

しかしながら、保護膜を形成することにより電流コラプスを低減する方法には以下のような問題があることが明らかとなった。保護膜としてＳｉＮ膜を用いる場合には、ＳｉＮ膜により表面準位にキャリアが捕獲されにくくなる。しかし、表面準位に捕獲されたキャリアを消滅させることはできないため、十分に電流コラプスを改善できないという問題がある。 However, it has become clear that the method of reducing current collapse by forming a protective film has the following problems. When a SiN film is used as the protective film, carriers are less likely to be captured at the surface level by the SiN film. However, there is a problem that current collapse cannot be sufficiently improved because carriers trapped in the surface state cannot be eliminated.

保護膜としてｐ型の有機半導体膜を用いる場合には、表面準位によるキャリアの捕獲を制限すると共に、捕獲されたキャリアを消滅させることが期待される。しかし、有機半導体膜は、抵抗加熱蒸着法又はスピンオン法等により形成する必要がある。このため、化学気相堆積法（ＣＶＤ法）等により形成するＳｉＮ膜と比べて均一な膜を形成することが困難である。このため、有機半導体膜と電子供給層との界面の状態が不安定になり、保護膜としての機能が十分に発揮されないという問題がある。 In the case where a p-type organic semiconductor film is used as the protective film, it is expected that the trapping of carriers by the surface state is limited and the trapped carriers are eliminated. However, the organic semiconductor film needs to be formed by a resistance heating vapor deposition method or a spin-on method. For this reason, it is difficult to form a uniform film as compared with a SiN film formed by a chemical vapor deposition method (CVD method) or the like. For this reason, the state of the interface between the organic semiconductor film and the electron supply layer becomes unstable, and there is a problem that the function as a protective film is not sufficiently exhibited.

本発明は、前記の問題を解決し、電流コラプスが抑制された窒化物半導体を用いたＦＥＴを容易に実現できるようにすることを目的とする。 An object of the present invention is to solve the above problems and to easily realize an FET using a nitride semiconductor in which current collapse is suppressed.

前記の目的を達成するため、本発明はＦＥＴを、ドレイン電極の近傍に形成された正孔注入部を備えている構成とする。 In order to achieve the above object, the present invention is configured such that the FET includes a hole injection portion formed in the vicinity of the drain electrode.

具体的に、本発明に係るＦＥＴは、基板の上に形成され、第１の窒化物半導体層及び該第１の窒化物半導体層の上に形成され且つ該第１の窒化物半導体層と比べてバンドギャップが大きい第２の窒化物半導体層を有する半導体層積層体と、半導体層積層体の上に互いに間隔をおいて形成されたソース電極及びドレイン電極と、ソース電極とドレイン電極との間に、ソース電極及びドレイン電極と間隔をおいて形成されたゲート電極と、半導体層積層体の上に、前記ゲート電極よりも前記ドレイン電極に近接して形成された正孔注入部とを備え、正孔注入部は、ｐ型の第３の窒化物半導体層及び該第３の窒化物半導体層の上に形成された正孔注入電極を有し、ドレイン電極と正孔注入電極とは、電位が実質的に等しい。 Specifically, the FET according to the present invention is formed on a substrate, formed on the first nitride semiconductor layer and the first nitride semiconductor layer, and compared with the first nitride semiconductor layer. A semiconductor layer stack including a second nitride semiconductor layer having a large band gap, a source electrode and a drain electrode formed on the semiconductor layer stack at a distance from each other, and between the source electrode and the drain electrode A gate electrode formed at a distance from the source electrode and the drain electrode, and a hole injection part formed on the semiconductor layer stack, closer to the drain electrode than the gate electrode, The hole injection part has a p-type third nitride semiconductor layer and a hole injection electrode formed on the third nitride semiconductor layer, and the drain electrode and the hole injection electrode have a potential Are substantially equal.

本発明のＦＥＴは、半導体層積層体の上に、ゲート電極よりもドレイン電極に近接して形成された正孔注入部を備え、ドレイン電極と正孔注入電極とは、電位が実質的に等しい。このため、ＦＥＴがオン状態となった際に、正孔注入部から２ＤＥＧ層に正孔が注入される。注入された正孔は、表面準位等にトラップされた電子と再結合する。従って、電流コラプスの原因となる表面準位等にトラップされた電子を消滅させることができるので、電流コラプスの発生を抑えることが可能となる。 The FET of the present invention includes a hole injection part formed on the semiconductor layer stack closer to the drain electrode than the gate electrode, and the drain electrode and the hole injection electrode have substantially the same potential. . For this reason, when the FET is turned on, holes are injected from the hole injection portion into the 2DEG layer. The injected holes recombine with electrons trapped in the surface level or the like. Therefore, electrons trapped in the surface level or the like that cause current collapse can be eliminated, and generation of current collapse can be suppressed.

本発明のＦＥＴにおいて、ドレイン電極がゲート電極と正孔注入部との間に形成されていてもよい。また、正孔注入部がドレイン電極とゲート電極との間に形成されていてもよい。また、正孔注入部がドレイン電極を囲むように形成されていてもよい。 In the FET of the present invention, the drain electrode may be formed between the gate electrode and the hole injection part. Moreover, the hole injection part may be formed between the drain electrode and the gate electrode. Further, the hole injection part may be formed so as to surround the drain electrode.

本発明のＦＥＴにおいて、第３の窒化物半導体層は、互いに間隔をおいて形成された複数の島状部を有し、正孔注入電極は、複数の島状部に跨って形成されていてもよい。このような構成とすることにより、第３の窒化物半導体層による２ＤＥＧ層のポテンシャル持ち上げを抑制できるので、２ＤＥＧ層のキャリア濃度が減少することによるオン電圧の上昇を抑えることができる。 In the FET of the present invention, the third nitride semiconductor layer has a plurality of islands formed at intervals, and the hole injection electrode is formed across the plurality of islands. Also good. With such a configuration, since the potential increase of the 2DEG layer by the third nitride semiconductor layer can be suppressed, an increase in on-voltage due to a decrease in the carrier concentration of the 2DEG layer can be suppressed.

この場合において、島状部のドレイン電極と対向する辺の長さと、島状部同士の間隔との比は１よりも小さくてもよい。また、島状部のドレイン電極と対向する辺の長さと、島状部同士の間隔との比は１以上としてもよい。比を１よりも小さくすることにより、オン電圧の上昇を効率的に抑えることが可能となる。一方、比を１以上とすることにより、正孔注入部をフィールドプレートとして効果的に利用することが可能となる。 In this case, the ratio between the length of the side of the island-shaped portion facing the drain electrode and the interval between the island-shaped portions may be smaller than 1. Further, the ratio of the length of the side facing the drain electrode of the island-shaped portion to the interval between the island-shaped portions may be 1 or more. By making the ratio smaller than 1, it is possible to efficiently suppress an increase in on-voltage. On the other hand, by setting the ratio to 1 or more, the hole injection portion can be effectively used as a field plate.

本発明のＦＥＴにおいて、第３の窒化物半導体層は、側面がドレイン電極の側面と接していてもよい。 In the FET of the present invention, the side surface of the third nitride semiconductor layer may be in contact with the side surface of the drain electrode.

本発明のＦＥＴにおいて、半導体層積層体は、素子領域と素子領域を囲む素子分離領域とを有し、ドレイン電極と正孔注入電極とは、素子分離領域の上において互いに接続されていてもよい。 In the FET of the present invention, the semiconductor layer stack includes an element region and an element isolation region surrounding the element region, and the drain electrode and the hole injection electrode may be connected to each other on the element isolation region. .

本発明のＦＥＴにおいて、半導体層積層体は、素子領域と素子領域を囲む素子分離領域とを有し、ドレイン電極と正孔注入電極とは、素子領域の上において互いに接続されていてもよい。 In the FET of the present invention, the semiconductor layer stack includes an element region and an element isolation region surrounding the element region, and the drain electrode and the hole injection electrode may be connected to each other on the element region.

この場合において、素子分離領域の上に形成されたドレイン電極パッドと、ドレイン電極パッドとドレイン電極及び正孔注入電極とを接続するドレイン電極配線とをさらに備え、ドレイン電極配線は、ドレイン電極及び正孔注入電極の上に跨って形成され、ドレイン電極と正孔注入電極とは、ドレイン電極配線を介して互いに接続されていてもよい。このような構成とすれば、ドレイン電極配線の配線抵抗を小さくすることができ、オン電圧の上昇を効果的に抑えることができる。 In this case, the semiconductor device further includes a drain electrode pad formed on the element isolation region, and a drain electrode wiring that connects the drain electrode pad to the drain electrode and the hole injection electrode. The drain electrode wiring includes the drain electrode and the positive electrode. It is formed over the hole injection electrode, and the drain electrode and the hole injection electrode may be connected to each other through the drain electrode wiring. With such a configuration, the wiring resistance of the drain electrode wiring can be reduced, and an increase in on-voltage can be effectively suppressed.

本発明のＦＥＴにおいて、第２の窒化物半導体層は、膜厚がゲート電極の下側において第３の窒化物半導体層の下側よりも薄くてもよい。 In the FET of the present invention, the second nitride semiconductor layer may be thinner on the lower side of the gate electrode than on the lower side of the third nitride semiconductor layer.

本発明のＦＥＴにおいて、ゲート電極は第２の窒化物半導体層とショットキー接触していてもよい。 In the FET of the present invention, the gate electrode may be in Schottky contact with the second nitride semiconductor layer.

本発明のＦＥＴは、ゲート電極と第２の窒化物半導体層との間に形成されたゲート絶縁膜をさらに備えていてもよい。 The FET of the present invention may further include a gate insulating film formed between the gate electrode and the second nitride semiconductor layer.

本発明のＦＥＴは、ゲート電極と第２の窒化物半導体層との間に形成されたｐ型の第４の窒化物半導体層をさらに備えていてもよい。 The FET of the present invention may further include a p-type fourth nitride semiconductor layer formed between the gate electrode and the second nitride semiconductor layer.

本発明に係る窒化物半導体トランジスタによれば、電流コラプスを抑制し、パワートランジスタに適用可能な窒化物半導体材料からなるＦＥＴを実現できる。 According to the nitride semiconductor transistor of the present invention, it is possible to realize an FET made of a nitride semiconductor material that can suppress current collapse and can be applied to a power transistor.

一実施形態に係るＦＥＴを示す平面図である。It is a top view which shows FET which concerns on one Embodiment. 図１のII−II線における断面図である。It is sectional drawing in the II-II line of FIG. 一実施形態に係るＦＥＴの変形例を示す断面図である。It is sectional drawing which shows the modification of FET which concerns on one Embodiment. 一実施形態に係るＦＥＴの変形例を示す平面図である。It is a top view which shows the modification of FET which concerns on one Embodiment. 図４のＶ−Ｖ線における断面図である。It is sectional drawing in the VV line of FIG. 一実施形態に係るＦＥＴの変形例を示す平面図である。It is a top view which shows the modification of FET which concerns on one Embodiment. 図６のVII−VII線における断面図である。It is sectional drawing in the VII-VII line of FIG. 一実施形態に係るＦＥＴの変形例を示す断面図である。It is sectional drawing which shows the modification of FET which concerns on one Embodiment. 一実施形態に係るＦＥＴの変形例を示す平面図である。It is a top view which shows the modification of FET which concerns on one Embodiment. 一実施形態に係るＦＥＴの変形例を示す平面図である。It is a top view which shows the modification of FET which concerns on one Embodiment. 一実施形態に係るＦＥＴのゲート電極の構造を示す断面図である。It is sectional drawing which shows the structure of the gate electrode of FET which concerns on one Embodiment. 一実施形態に係るＦＥＴのゲート電極の構造を示す断面図である。It is sectional drawing which shows the structure of the gate electrode of FET which concerns on one Embodiment. 一実施形態に係るＦＥＴのゲート電極の構造を示す断面図である。It is sectional drawing which shows the structure of the gate electrode of FET which concerns on one Embodiment. リセス深さと閾値電圧との関係を示すグラフである。It is a graph which shows the relationship between a recess depth and a threshold voltage. 一実施形態に係るＦＥＴのゲート電極の構造を示す断面図である。It is sectional drawing which shows the structure of the gate electrode of FET which concerns on one Embodiment. 一実施形態に係るＦＥＴのゲート電極の構造を示す断面図である。It is sectional drawing which shows the structure of the gate electrode of FET which concerns on one Embodiment. 一実施形態に係るＦＥＴのゲート電極の構造を示す断面図である。It is sectional drawing which shows the structure of the gate electrode of FET which concerns on one Embodiment. 一実施形態に係るＦＥＴの正孔注入部の構造を示す断面図である。It is sectional drawing which shows the structure of the hole injection part of FET which concerns on one Embodiment.

図１は、一実施形態に係る電界効果トランジスタ（ＦＥＴ）の平面構成を示している。図２は、図１のII−II線における断面構成を示している。図１及び図２に示すように、本実施形態のＦＥＴは、マルチフィンガ型のＦＥＴである。半導体層積層体１０２には、素子分離領域１０５に囲まれた活性領域１０３が形成されている。活性領域１０３の上には、フィンガ状のソース電極１３１とドレイン電極１３２とが交互に形成されている。ソース電極１３１とドレイン電極１３２との間には、それぞれフィンガ状のゲート電極１３３が形成されている。 FIG. 1 shows a planar configuration of a field effect transistor (FET) according to an embodiment. FIG. 2 shows a cross-sectional configuration taken along line II-II in FIG. As shown in FIGS. 1 and 2, the FET of this embodiment is a multi-finger type FET. An active region 103 surrounded by an element isolation region 105 is formed in the semiconductor layer stack 102. On the active region 103, finger-like source electrodes 131 and drain electrodes 132 are alternately formed. Finger-shaped gate electrodes 133 are formed between the source electrode 131 and the drain electrode 132, respectively.

１組のソース電極１３１、ゲート電極１３３及びドレイン電極１３２によりＦＥＴのユニット１０７が形成されている。隣接するユニット１０７は、ソース電極１３１又はドレイン電極１３６を共有している。それぞれのユニットのソース電極１３１同士、ドレイン電極１３６同士及びゲート電極１３３同士は互いに並列に接続されており、全体として１つのＦＥＴを形成している。それぞれのユニット１０７において、ドレイン電極１３２とゲート電極１３３との間に正孔注入部１４１が形成されている。 An FET unit 107 is formed by a set of source electrode 131, gate electrode 133, and drain electrode 132. The adjacent units 107 share the source electrode 131 or the drain electrode 136. The source electrodes 131, the drain electrodes 136, and the gate electrodes 133 of each unit are connected in parallel to each other to form one FET as a whole. In each unit 107, a hole injection portion 141 is formed between the drain electrode 132 and the gate electrode 133.

半導体層積層体１０２はシリコン基板１００の上にバッファ層１２１を介して形成された第１の窒化物半導体層１２２と、第１の窒化物半導体層１２２の上に形成された第２の窒化物半導体層１２３とを有している。第１の窒化物半導体層１２２は、電子が走行するチャネル層であり、例えば厚さが１μｍ〜２μｍ程度のアンドープのＧａＮ層である。第２の窒化物半導体層１２３は電子供給層であり、例えば厚さが１５ｎｍ〜５０ｎｍ程度のアンドープのＡｌＧａＮ層である。なお、アンドープとは、不純物を意図的に導入していないことを意味する。 The semiconductor layer stack 102 includes a first nitride semiconductor layer 122 formed on the silicon substrate 100 via a buffer layer 121, and a second nitride formed on the first nitride semiconductor layer 122. And a semiconductor layer 123. The first nitride semiconductor layer 122 is a channel layer through which electrons travel, and is, for example, an undoped GaN layer having a thickness of about 1 μm to 2 μm. The second nitride semiconductor layer 123 is an electron supply layer, for example, an undoped AlGaN layer having a thickness of about 15 nm to 50 nm. Undoped means that impurities are not intentionally introduced.

ソース電極１３１及びドレイン電極１３２は、例えばチタン（Ｔｉ）とアルミニウム（Ａｌ）との積層体とすればよい。ソース電極１３１及びドレイン電極１３２は、第１の窒化物半導体層１２２における第２の窒化物半導体層１２３との界面近傍に形成される２次元電子ガス（２ＤＥＧ）層からなるチャネルとオーミック接触していればよい。ゲート電極１３３は、例えばニッケル（Ｎｉ）と金（Ａｕ）との積層体とすればよい。ゲート電極１３３は、チャネルとショットキー接合を形成していればよい。なお、ソース電極１３１及びドレイン電極１３２は２ＤＥＧ層と直接接するリセス構造としてもよい。 The source electrode 131 and the drain electrode 132 may be a stacked body of titanium (Ti) and aluminum (Al), for example. The source electrode 131 and the drain electrode 132 are in ohmic contact with a channel formed of a two-dimensional electron gas (2DEG) layer formed in the vicinity of the interface between the first nitride semiconductor layer 122 and the second nitride semiconductor layer 123. Just do it. The gate electrode 133 may be a stacked body of nickel (Ni) and gold (Au), for example. The gate electrode 133 only needs to form a Schottky junction with the channel. Note that the source electrode 131 and the drain electrode 132 may have a recess structure in direct contact with the 2DEG layer.

正孔注入部１４１は、第２の窒化物半導体層１２３の上に選択的に形成されたｐ型の第３の窒化物半導体層１４２と、第３の窒化物半導体層１４２の上に形成された正孔注入電極１４３とを有している。第３の窒化物半導体層１４２は、例えばマグネシウム（Ｍｇ）がドープされたＧａＮ層である。Ｍｇの濃度は１×１０¹⁹ｃｍ^-3程度であり、キャリア濃度は１×１０¹⁸ｃｍ^-3程度である。第３の窒化物半導体層１４２は、第２の窒化物半導体層１２３上の全面に形成した後、塩素ガスを用いた誘導結合プラズマ（ＩＣＰ）エッチングにより不要な部分を除去して形成すればよい。正孔注入電極１４３は、例えばパラジウムからなり、第３の窒化物半導体層１４２とオーミック接触している。 The hole injection portion 141 is formed on the p-type third nitride semiconductor layer 142 selectively formed on the second nitride semiconductor layer 123 and the third nitride semiconductor layer 142. Hole injection electrode 143. The third nitride semiconductor layer 142 is a GaN layer doped with, for example, magnesium (Mg). The Mg concentration is about 1 × 10 ¹⁹ cm ⁻³ and the carrier concentration is about 1 × 10 ¹⁸ cm ⁻³ . The third nitride semiconductor layer 142 may be formed over the entire surface of the second nitride semiconductor layer 123 and then removed by removing unnecessary portions by inductively coupled plasma (ICP) etching using chlorine gas. . The hole injection electrode 143 is made of palladium, for example, and is in ohmic contact with the third nitride semiconductor layer 142.

第２の窒化物半導体層１２３の上には、ソース電極１３１、ドレイン電極１３２、ゲート電極１３３及び正孔注入部１４１を覆うように窒化シリコン（Ｓｉ₃Ｎ₄）からなる第１の保護膜１２７が形成されている。ソース電極１３１の上には、ソース電極配線１３５が形成されている。ソース電極配線１３５は第１の保護膜１２７に形成された開口部を介してソース電極１３１と接続されている。第１の保護膜１２７は、化学気相堆積法（ＣＶＤ法）により形成すればよく、開口部は塩素ガス等を用いたドライエッチングにより形成すればよい。ドレイン電極１３２の上にはドレイン電極配線１３６が形成されている。ドレイン電極配線１３６は第１の保護膜１２７に形成された開口部を介してドレイン電極１３２と接続されている。第１の保護膜１２７の上には、ソース電極配線１３５及びドレイン電極配線１３６を覆うようにＳｉ₃Ｎ₄からなる第２の保護膜１２８が形成されている。第２の保護膜はＣＶＤ法により形成すればよい。 A first protective film 127 made of silicon nitride (Si ₃ N ₄ ) is formed on the second nitride semiconductor layer 123 so as to cover the source electrode 131, the drain electrode 132, the gate electrode 133 and the hole injection portion 141. Is formed. A source electrode wiring 135 is formed on the source electrode 131. The source electrode wiring 135 is connected to the source electrode 131 through an opening formed in the first protective film 127. The first protective film 127 may be formed by a chemical vapor deposition method (CVD method), and the opening may be formed by dry etching using chlorine gas or the like. A drain electrode wiring 136 is formed on the drain electrode 132. The drain electrode wiring 136 is connected to the drain electrode 132 through an opening formed in the first protective film 127. A second protective film 128 made of Si ₃ N ₄ is formed on the first protective film 127 so as to cover the source electrode wiring 135 and the drain electrode wiring 136. The second protective film may be formed by a CVD method.

素子分離領域１０５の上には、ソース電極パッド１５１、ドレイン電極パッド１５２及びゲート電極パッド１５３が形成されている。ソース電極パッド１５１は、ソース電極配線１３５を介してソース電極１３１と接続されている。ドレイン電極パッド１５２はドレイン電極配線１３６を介してドレイン電極１３２と接続されている。ゲート電極パッド１５３はゲート電極１３３と一体に形成されたゲート電極配線１３７を介してゲート電極１３３と接続されている。また、ドレイン電極パッド１５２は、正孔注入電極１４３と接続されている。従って、ドレイン電極１３２と正孔注入電極１４３とは接続されている。 A source electrode pad 151, a drain electrode pad 152, and a gate electrode pad 153 are formed on the element isolation region 105. The source electrode pad 151 is connected to the source electrode 131 through the source electrode wiring 135. The drain electrode pad 152 is connected to the drain electrode 132 through the drain electrode wiring 136. The gate electrode pad 153 is connected to the gate electrode 133 through a gate electrode wiring 137 formed integrally with the gate electrode 133. The drain electrode pad 152 is connected to the hole injection electrode 143. Therefore, the drain electrode 132 and the hole injection electrode 143 are connected.

以下に、本実施形態に係るＦＥＴの動作について説明する。電流コラプスは、表面準位にトラップされた電子に起因すると考えられる。正孔注入部１４１が形成されていない従来のＦＥＴにおいて、ＦＥＴがオフ状態の際に数十Ｖ程度の高いドレインバイアスをドレイン電極に印加した場合、第２の窒化物半導体層１２３の表面準位等にトラップされた電子によりゲート電極１３３とドレイン電極１３２との間の２ＤＥＧ層が空乏化される。表面準位にトラップされた電子の放出時間は捕獲時間と比べて遅いため、ゲートをオン状態とした直後にもゲート電極１３３とドレイン電極１３２との間に空乏層が拡がる。このため、チャネルが完全に開かず、チャネル抵抗が増大すると考えられる。 The operation of the FET according to this embodiment will be described below. The current collapse is considered to be caused by electrons trapped in the surface state. In a conventional FET in which the hole injection portion 141 is not formed, when a high drain bias of about several tens of volts is applied to the drain electrode when the FET is in an off state, the surface level of the second nitride semiconductor layer 123 The 2DEG layer between the gate electrode 133 and the drain electrode 132 is depleted by electrons trapped in the same region. Since the emission time of electrons trapped at the surface level is slower than the capture time, a depletion layer spreads between the gate electrode 133 and the drain electrode 132 immediately after the gate is turned on. For this reason, it is considered that the channel is not completely opened and the channel resistance is increased.

一方、本実施形態のＦＥＴは、正孔注入部１４１を備えている。正孔注入部１４１は、ｐ型の第３の窒化物半導体層１４２と、第３の窒化物半導体層とオーミック接触した正孔注入電極１４３とを有している。正孔注入電極１４３はドレイン電極１３２と接続されており、正孔注入電極１４３の電位はドレイン電極１３２の電位と実質的に等しい。このため、ＦＥＴをオン状態とすると、ｐ型の第３の窒化物半導体層から２ＤＥＧ層へ向かって正孔（ホール）が注入される。注入された正孔は、オフ状態において第２の窒化物半導体層の表面又は層内においてトラップされていた電子と再結合する。このため、２ＤＥＧ層に空乏層が拡がらず、チャネル抵抗の増大を抑制することが可能となる。 On the other hand, the FET of this embodiment includes a hole injection unit 141. The hole injection portion 141 includes a p-type third nitride semiconductor layer 142 and a hole injection electrode 143 in ohmic contact with the third nitride semiconductor layer. The hole injection electrode 143 is connected to the drain electrode 132, and the potential of the hole injection electrode 143 is substantially equal to the potential of the drain electrode 132. Therefore, when the FET is turned on, holes are injected from the p-type third nitride semiconductor layer toward the 2DEG layer. The injected holes recombine with electrons trapped in the surface or layer of the second nitride semiconductor layer in the off state. For this reason, a depletion layer does not spread in the 2DEG layer, and an increase in channel resistance can be suppressed.

正孔注入部は、ドレイン電極１３２とゲート電極１３３との間において表面準位等にトラップされた電子と再結合するように正孔を注入できればよい。このため、本実施形態においては第３の窒化物半導体層１４２がｐ型の不純物を含んでいる。ｐ型の不純物は例えば、マグネシウム（Ｍｇ）とすればよく、Ｍｇの濃度は、１×１０^-18ｃｍ^-3〜１×１０^-21ｃｍ^-3程度とすればよい。また、第３の窒化物半導体層１４２の厚さは５０ｎｍ〜３００ｎｍ程度とすればよく、１５０ｎｍ〜２５０ｎｍ程度とすることが好ましい。第３の窒化物半導体層１４２の幅は、ドレイン電極１３２とゲート電極１３３との間隔にもよるが、１μｍ〜３μｍ程度とすればよく、１．５μｍ〜２．５μｍ程度とすることが好ましい。 The hole injecting portion only needs to be able to inject holes so as to recombine with electrons trapped in the surface level or the like between the drain electrode 132 and the gate electrode 133. For this reason, in the present embodiment, the third nitride semiconductor layer 142 includes p-type impurities. For example, the p-type impurity may be magnesium (Mg), and the Mg concentration may be about 1 × 10 ⁻¹⁸ cm ⁻³ to 1 × 10 ⁻²¹ cm ⁻³ . The thickness of the third nitride semiconductor layer 142 may be about 50 nm to 300 nm, and preferably about 150 nm to 250 nm. The width of the third nitride semiconductor layer 142 depends on the distance between the drain electrode 132 and the gate electrode 133, but may be about 1 μm to 3 μm, and preferably about 1.5 μm to 2.5 μm.

正孔注入部１４１は、ドレイン電極１３２とゲート電極１３３との間の任意の位置に設けることができる。但し、正孔注入電極１４３にはドレイン電極１３２とほぼ等しい電圧が印加される。このため、正孔注入部とゲート電極１３３との間隔が狭くなると、ゲート−ドレイン間の耐圧が低下する。従って、ドレイン電極１３２と第３の窒化物半導体層１４２との間隔Ｄｄｐを、ドレイン電極１３２とゲート電極１３３との間隔Ｄｄｇの３０％未満とすることが好ましい。例えばＤｄｇが１０μｍ程度の場合には、Ｄｄｐを３μｍ程度よりも小さくすることが好ましい。リソグラフィーの精度等を考えると、ドレイン電極１３２と第３の窒化物半導体層１４２との間に間隔をおいた方が容易に形成できる。しかし、図３に示すように、ドレイン電極１３２の側面と第３の窒化物半導体層の側面とが接していてもよい。また、図１において、ドレイン電極１３２とソース電極パッド１５１との間にも正孔注入部１４１を形成してかまわない。さらに、ドレイン電極１３２とソース電極パッド１５１との間及びドレイン電極１３２とドレイン電極パッド１５２との間にも正孔注入部１４１を形成し、正孔注入部１４１がドレイン電極１３２を囲むようにしてもよい。 The hole injection portion 141 can be provided at an arbitrary position between the drain electrode 132 and the gate electrode 133. However, a voltage substantially equal to that of the drain electrode 132 is applied to the hole injection electrode 143. For this reason, when the space | interval of a positive hole injection part and the gate electrode 133 becomes narrow, the proof pressure between gate-drain falls. Therefore, the distance Ddp between the drain electrode 132 and the third nitride semiconductor layer 142 is preferably less than 30% of the distance Ddg between the drain electrode 132 and the gate electrode 133. For example, when Ddg is about 10 μm, it is preferable to make Ddp smaller than about 3 μm. Considering the accuracy of lithography and the like, it is easier to form a space between the drain electrode 132 and the third nitride semiconductor layer 142. However, as shown in FIG. 3, the side surface of the drain electrode 132 may be in contact with the side surface of the third nitride semiconductor layer. In FIG. 1, a hole injection portion 141 may be formed between the drain electrode 132 and the source electrode pad 151. Further, the hole injection part 141 may be formed between the drain electrode 132 and the source electrode pad 151 and between the drain electrode 132 and the drain electrode pad 152, and the hole injection part 141 may surround the drain electrode 132. .

また、正孔注入部１４１はゲート電極１３３とドレイン電極１３２との間に設けられている必要はない。図４及び図５に示すように、ドレイン電極１３２を挟んでゲート電極１３３と反対側に正孔注入部１４１を形成してもよい。正孔注入部１４１をドレイン電極１３２とゲート電極１３３との間に形成した場合には、正孔注入部１４１によりチャネルのキャリア濃度が局所的に低下し、オン抵抗が上昇するおそれがある。しかし、正孔注入部１４１をゲート電極１３３の反対側に形成する場合には、正孔注入部１４１がチャネルに及ぼす影響が小さくなる。このため、ドレイン電極１３２とゲート電極１３３との間に正孔注入部１４１を設けた場合よりも、オン抵抗を低減することが可能となる。 Further, the hole injection portion 141 is not necessarily provided between the gate electrode 133 and the drain electrode 132. As shown in FIGS. 4 and 5, the hole injection portion 141 may be formed on the opposite side of the gate electrode 133 with the drain electrode 132 interposed therebetween. When the hole injecting portion 141 is formed between the drain electrode 132 and the gate electrode 133, the hole injecting portion 141 may locally reduce the channel carrier concentration and increase the on-resistance. However, when the hole injection part 141 is formed on the opposite side of the gate electrode 133, the influence of the hole injection part 141 on the channel is reduced. For this reason, it is possible to reduce the on-resistance as compared with the case where the hole injection portion 141 is provided between the drain electrode 132 and the gate electrode 133.

マルチフィンガ型のＦＥＴにおいて、正孔注入部１４１をゲート電極１３３と反対側に形成する場合には、隣接するユニットがドレイン電極１３２を共有することができない。このため、ユニットごとにドレイン電極１３２を設ける必要がある。しかし、正孔注入部１４１は、隣接するユニットにおいて共用することができる。 In the multi-finger type FET, when the hole injection portion 141 is formed on the side opposite to the gate electrode 133, adjacent units cannot share the drain electrode 132. For this reason, it is necessary to provide the drain electrode 132 for each unit. However, the hole injection part 141 can be shared by adjacent units.

但し、正孔注入部１４１をゲート電極１３３とドレイン電極１３２との間に設けた場合には、正孔注入部１４１がドレイン電極１３２の端部における電界強度を緩和するドレインフィールドプレートとして機能することが期待される。ドレイン電極１３２の端部における電界強度を低減することは、電流コラプスの低減に有効である。 However, when the hole injection portion 141 is provided between the gate electrode 133 and the drain electrode 132, the hole injection portion 141 functions as a drain field plate that reduces the electric field strength at the end of the drain electrode 132. There is expected. Reducing the electric field strength at the end of the drain electrode 132 is effective in reducing current collapse.

正孔注入電極１４３の電位は、ＦＥＴをオン状態とした際に第３の窒化物半導体層から正孔を供給できる電位であればよい。具体的には、正孔注入電極１４３の電位はドレイン電極１３２の電位と等しければよい。正孔注入電極１４３とドレイン電極１３２とを配線により接続した場合には、配線の抵抗により正孔注入電極１４３の電位とドレイン電極１３２の電位との間に若干の差が生じるおそれがある。従って、この場合における正孔注入電極１４３の電位とドレイン電極１３２の電位が等しいとは、実質的に等しいことを意味する。つまり、正孔注入電極１４３とドレイン電極１３２の電位が完全に同一の場合だけでなく、配線の抵抗によって、正孔注入電極１４３の電位とドレイン電極１３２の電位との間に若干の差が生じている場合も含む意味である。 The potential of the hole injection electrode 143 may be any potential that can supply holes from the third nitride semiconductor layer when the FET is turned on. Specifically, the potential of the hole injection electrode 143 may be equal to the potential of the drain electrode 132. When the hole injection electrode 143 and the drain electrode 132 are connected by wiring, a slight difference may occur between the potential of the hole injection electrode 143 and the potential of the drain electrode 132 due to the resistance of the wiring. Accordingly, in this case, that the potential of the hole injection electrode 143 and the potential of the drain electrode 132 are equal means substantially the same. That is, a slight difference occurs between the potential of the hole injection electrode 143 and the potential of the drain electrode 132 due to the resistance of the wiring, not only when the potentials of the hole injection electrode 143 and the drain electrode 132 are completely the same. It means to include.

正孔注入電極１４３の電位と、ドレイン電極１３２の電位との差をさらに小さくするために、図６及び図７に示すようにドレイン電極１３２と正孔注入電極１４３とを覆う幅広のドレイン電極配線１３６Ａを形成してもよい。ドレイン電極配線１３６Ａと正孔注入電極１４３とは、第１の保護膜１２７に形成された開口部を介して接続されている。窒化物半導体を用いたＦＥＴにおいて、オン抵抗を低減することが求められている。オン抵抗が１０ｍΩ〜１００ｍΩ程度の低オン抵抗のＦＥＴの場合には、ドレイン配線の抵抗もオン抵抗に大きく影響する。図６に示すような構成とすれば、ドレイン電極１３２と正孔注入電極１４３との間の配線抵抗を非常に小さくすることができるだけでなく、ドレイン電極パッド１５２とドレイン電極１３２との間の配線抵抗及びドレイン電極パッド１５２と正孔注入電極１４３との間の配線抵抗も小さくすることができる。このため、ＦＥＴのオン抵抗を低減するために有用である。 In order to further reduce the difference between the potential of the hole injection electrode 143 and the potential of the drain electrode 132, a wide drain electrode wiring covering the drain electrode 132 and the hole injection electrode 143 as shown in FIGS. 136A may be formed. The drain electrode wiring 136 </ b> A and the hole injection electrode 143 are connected via an opening formed in the first protective film 127. In FETs using nitride semiconductors, it is required to reduce on-resistance. In the case of a low on-resistance FET having an on-resistance of about 10 mΩ to 100 mΩ, the resistance of the drain wiring also greatly affects the on-resistance. With the configuration shown in FIG. 6, not only can the wiring resistance between the drain electrode 132 and the hole injection electrode 143 be very small, but also the wiring between the drain electrode pad 152 and the drain electrode 132. The wiring resistance between the resistor and drain electrode pad 152 and the hole injection electrode 143 can also be reduced. Therefore, it is useful for reducing the on-resistance of the FET.

なお、正孔注入部１４１をゲート電極１３３と反対側に設けた場合にも、図８に示すように、ドレイン電極配線１３６Ａがドレイン電極１３２と正孔注入電極１４３とを覆うようにしてもよい。 Even when the hole injection portion 141 is provided on the side opposite to the gate electrode 133, the drain electrode wiring 136A may cover the drain electrode 132 and the hole injection electrode 143 as shown in FIG. .

オン抵抗の増大をさらに抑制するために、図９に示すように、第３の窒化物半導体層を複数の島状部１４２ａを有する不連続な構造としてもよい。このようにすれば、第３の窒化物半導体層１４２からの正孔の供給量が減少するため、オン抵抗の増大を抑えることができる。オン抵抗の増大を抑えるためには、島状部１４２ａのドレイン電極１３３と対向する辺の長さＬｉと島状部１４２ａ同士の間隔Ｌｖと比（Ｌｉ／Ｌｖ））をできるだけ小さくすることが好ましい。少なくともＬｉ／Ｌｖを１未満とすればよい。但し、Ｌｉ／Ｌｖが小さくなるとドレインフィールドプレートとしての機能が期待できなくなる。ドレインフィールドプレートとしての機能を十分に発揮させるためには、Ｌｉ／Ｌｖが１以上であることが好ましい。なお、正孔注入部１４１をゲート電極１３３と反対側に設けた場合においても、図１０に示すように第３の窒化物半導体層１４２を不連続な構造としてかまわない。さらに、第３の窒化物半導体層１４２を不連続な構造とした場合にも、ドレイン電極１３２と正孔注入電極１４３とを覆う幅広のドレイン電極配線１３６Ａを形成してかまわない。また、正孔注入部１４１がドレイン電極１３２を囲むようにしてもよい。 In order to further suppress an increase in on-resistance, the third nitride semiconductor layer may have a discontinuous structure having a plurality of island portions 142a as shown in FIG. In this way, the amount of holes supplied from the third nitride semiconductor layer 142 decreases, so that an increase in on-resistance can be suppressed. In order to suppress an increase in on-resistance, it is preferable to reduce the length Li of the side of the island-shaped portion 142a facing the drain electrode 133 and the distance Lv between the island-shaped portions 142a and the ratio (Li / Lv) as much as possible. . At least Li / Lv may be less than 1. However, when Li / Lv becomes small, the function as the drain field plate cannot be expected. In order to sufficiently exhibit the function as the drain field plate, Li / Lv is preferably 1 or more. Even when the hole injection portion 141 is provided on the side opposite to the gate electrode 133, the third nitride semiconductor layer 142 may have a discontinuous structure as shown in FIG. Furthermore, even when the third nitride semiconductor layer 142 has a discontinuous structure, a wide drain electrode wiring 136A that covers the drain electrode 132 and the hole injection electrode 143 may be formed. Further, the hole injection part 141 may surround the drain electrode 132.

本実施形態では、ゲート電極１３３が第２の窒化物半導体層１２３と接して形成されたＭＥＳＦＥＴ（Metal Semiconductor Field Effect Transistor）構造とした。しかし、ゲート電極１３３は他の構造としてもよい。例えば、図１１に示すようにゲート電極１３３が絶縁膜１２６を介して形成されたＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）構造としてもよい。また、図１２に示すように、ゲート電極１３３がｐ型の第４の窒化物半導体層１２４を介して形成されたエンハンスメント型ＪＦＥＴ（Junction Field Effect Transistor）構造としてもよい。エンハンスメント型ＪＦＥＴとする場合には、ゲート電極１３３をパラジウム等の第４の窒化物半導体層１２４とオーミック接触する材料により形成すればよい。 In the present embodiment, a MESFET (Metal Semiconductor Field Effect Transistor) structure in which the gate electrode 133 is formed in contact with the second nitride semiconductor layer 123 is employed. However, the gate electrode 133 may have another structure. For example, as shown in FIG. 11, a MISFET (Metal Insulator Semiconductor Field Effect Transistor) structure in which the gate electrode 133 is formed via the insulating film 126 may be used. Further, as shown in FIG. 12, an enhancement type JFET (Junction Field Effect Transistor) structure in which the gate electrode 133 is formed through the p-type fourth nitride semiconductor layer 124 may be used. In the case of an enhancement type JFET, the gate electrode 133 may be formed of a material that is in ohmic contact with the fourth nitride semiconductor layer 124 such as palladium.

閾値電圧をさらに高くするために、図１３に示すように第２の窒化物半導体層１２３に形成したリセスを埋めるように第４の窒化物半導体層１２４を形成してもよい。図１４に示すようにリセスの深さが深くなるほど閾値電圧Ｖｔｈは高くなる。なお、図１５及び図１６に示すようにＭＥＳＦＥＴ及びＭＩＳＦＥＴの場合にも、リセス構造としてかまわない。リセスは、塩素ガスを用いたドライエッチング等により形成すればよい。エンハンスメント型ＪＦＥＴとする場合には、リセスを形成した第２の窒化物半導体層１２３の上に、ｐ型の窒化物半導体層を再成長させた後、塩素ガスを用いたドライエッチング等により選択的に除去すればよい。 In order to further increase the threshold voltage, the fourth nitride semiconductor layer 124 may be formed so as to fill the recess formed in the second nitride semiconductor layer 123 as shown in FIG. As shown in FIG. 14, the threshold voltage Vth increases as the depth of the recess increases. As shown in FIGS. 15 and 16, the recess structure may be used also in the case of MESFET and MISFET. The recess may be formed by dry etching using chlorine gas. In the case of an enhancement-type JFET, a p-type nitride semiconductor layer is regrown on the recessed second nitride semiconductor layer 123 and then selectively etched by dry etching using chlorine gas or the like. Can be removed.

また、図１７に示すように第２の窒化物半導体層１２３の上に、薄い第５の窒化物半導体層１２５を形成した後、第４の窒化物半導体層１２４を形成してもよい。第５の窒化物半導体層１２５は、例えば厚さが２ｎｍ〜１０ｎｍ程度のアンドープのＡｌＧａＮ層とすればよい。第５の窒化物半導体層１２５を形成することにより、ｐ型の窒化物半導体層を選択的にエッチングする際に、第２の窒化物半導体層１２３にダメージが生じにくくすることができる。また、半導体層積層体の１０２の表面と２ＤＥＧ層との距離が大きくなるため、チャネルが表面準位の影響を受けにくくなり、さらに電流コラプスを低減できる。 In addition, as illustrated in FIG. 17, the fourth nitride semiconductor layer 124 may be formed after the thin fifth nitride semiconductor layer 125 is formed on the second nitride semiconductor layer 123. The fifth nitride semiconductor layer 125 may be an undoped AlGaN layer having a thickness of about 2 nm to 10 nm, for example. By forming the fifth nitride semiconductor layer 125, the second nitride semiconductor layer 123 can be hardly damaged when the p-type nitride semiconductor layer is selectively etched. Further, since the distance between the surface of the semiconductor layer stack 102 and the 2DEG layer is increased, the channel is not easily affected by the surface state, and current collapse can be further reduced.

第４の窒化物半導体層１２４と、第３の窒化物半導体層１４２とは同一の組成及び膜厚としてもよい。このようにすれば、第３の窒化物半導体層１４２と同一の工程により形成することができる。但し、正孔注入部１４１は、オン電圧の上昇を抑えるために、正孔注入電極に電圧が印加されていない場合に第３の窒化物半導体層１４２から供給される正孔の量ができるだけ少ない方が好ましい。このため、不純物濃度を第３の窒化物半導体層１４２において第４の窒化物半導体層１２４よりも低くしたり、膜厚を第３の窒化物半導体層１４２において第４の窒化物半導体層１２４よりも薄くしたりしてもよい。また、第４の窒化物半導体層１２４をリセス構造とする場合であっても、第３の窒化物半導体層１４２はリセス構造としない方が好ましい。但し、必要とするオン抵抗を実現できるのであれば、第３の窒化物半導体層１４２をリセス構造としてもかまわない。さらに、第５の窒化物半導体層１２５を形成する場合には、図１８に示すように第３の窒化物半導体層１４２を第５の窒化物半導体層１２５の上に形成してもよい。 The fourth nitride semiconductor layer 124 and the third nitride semiconductor layer 142 may have the same composition and thickness. In this case, the third nitride semiconductor layer 142 can be formed by the same process. However, the hole injecting portion 141 reduces the amount of holes supplied from the third nitride semiconductor layer 142 as little as possible when no voltage is applied to the hole injecting electrode in order to suppress an increase in on-voltage. Is preferred. Therefore, the impurity concentration of the third nitride semiconductor layer 142 is lower than that of the fourth nitride semiconductor layer 124, and the film thickness of the third nitride semiconductor layer 142 is lower than that of the fourth nitride semiconductor layer 124. You can also make it thinner. Even when the fourth nitride semiconductor layer 124 has a recess structure, it is preferable that the third nitride semiconductor layer 142 not have a recess structure. However, if the required on-resistance can be realized, the third nitride semiconductor layer 142 may have a recess structure. Further, when the fifth nitride semiconductor layer 125 is formed, the third nitride semiconductor layer 142 may be formed on the fifth nitride semiconductor layer 125 as shown in FIG.

本発明に係る電界効果トランジスタは、電流コラプスが抑制された窒化物半導体を用いた電界効果トランジスタであり、インバータ又は電源回路等に用いられるパワートランジスタとして有用である。 The field effect transistor according to the present invention is a field effect transistor using a nitride semiconductor in which current collapse is suppressed, and is useful as a power transistor used in an inverter or a power supply circuit.

１００シリコン基板
１０２半導体層積層体
１０３活性領域
１０５素子分離領域
１０７ユニット
１２１バッファ層
１２２第１の窒化物半導体層
１２３第２の窒化物半導体層
１２４第４の窒化物半導体層
１２５第５の窒化物半導体層
１２６絶縁膜
１２７第１の保護膜
１２８第２の保護膜
１３１ソース電極
１３２ドレイン電極
１３３ゲート電極
１３５ソース電極配線
１３６ドレイン電極配線
１３６Ａドレイン電極配線
１３７ゲート電極配線
１４１正孔注入部
１４２第３の窒化物半導体層
１４２ａ島状部
１４３正孔注入電極
１５１ソース電極パッド
１５２ドレイン電極パッド
１５３ゲート電極パッド DESCRIPTION OF SYMBOLS 100 Silicon substrate 102 Semiconductor layer laminated body 103 Active region 105 Element isolation region 107 Unit 121 Buffer layer 122 1st nitride semiconductor layer 123 2nd nitride semiconductor layer 124 4th nitride semiconductor layer 125 5th nitride Semiconductor layer 126 Insulating film 127 First protective film 128 Second protective film 131 Source electrode 132 Drain electrode 133 Gate electrode 135 Source electrode wiring 136 Drain electrode wiring 136A Drain electrode wiring 137 Gate electrode wiring 141 Hole injection part 142 Third Nitride semiconductor layer 142a Insular portion 143 Hole injection electrode 151 Source electrode pad 152 Drain electrode pad 153 Gate electrode pad

Claims

A first nitride semiconductor layer formed on a substrate and a second nitride semiconductor formed on the first nitride semiconductor layer and having a band gap larger than that of the first nitride semiconductor layer A semiconductor layer stack having layers;
A source electrode and a drain electrode formed on the semiconductor layer stack, spaced apart from each other;
A gate electrode formed between the source electrode and the drain electrode and spaced from the source electrode and the drain electrode;
On the semiconductor layer stack, a hole injection part formed closer to the drain electrode than the gate electrode,
The hole injection portion has a p-type third nitride semiconductor layer and a hole injection electrode formed on the top surface of the third nitride semiconductor layer;
A field effect transistor, wherein a side surface of the third nitride semiconductor layer and a side surface of the drain electrode are in contact with each other.

2. The field effect according to claim 1, wherein another third nitride semiconductor layer is in contact with a side surface opposite to the side surface with which the third nitride semiconductor layer is in contact with the drain electrode. Transistor.

The semiconductor layer stack includes an element region and an element isolation region surrounding the element region,
The field effect transistor according to claim 1, wherein the drain electrode and the hole injection electrode are connected to each other on the element region.

4. The device according to claim 1, wherein the second nitride semiconductor layer has a film thickness that is thinner on a lower side of the gate electrode than on a lower side of the third nitride semiconductor layer. 5. The field effect transistor as described.

5. The semiconductor device according to claim 1, further comprising a p-type fourth nitride semiconductor layer formed between the gate electrode and the second nitride semiconductor layer. The field effect transistor as described.