JP5739564B2 - Field effect transistor - Google Patents
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Description
本発明は、電界効果トランジスタに関し、特に、インバータ及び電源回路等に用いられる窒化物を用いたトランジスタに関する。 The present invention relates to a field effect transistor, and more particularly to a transistor using a nitride used in an inverter, a power supply circuit, and the like.
窒化ガリウム(GaN)に代表されるIII-V族窒化物系化合物半導体、いわゆる窒化物半導体が注目を集めている。窒化物半導体は、一般式がInxGayAl1-x-yN(0≦x≦1、0≦y≦1、x+y≦1)で表される、III族元素であるアルミニウム(Al)、ガリウム(Ga)及びインジウム(In)と、V族元素である窒素(N)とからなる化合物半導体である。窒化物半導体は種々の混晶を形成することができ、ヘテロ接合界面を容易に形成することができる。窒化物半導体のヘテロ接合には、ドーピングなしの状態においても自発分極又はピエゾ分極によって高濃度の2次元電子ガス層(2DGE層)が接合界面に発生するという特徴がある。この高濃度の2DEG層をキャリアとして用いた電界効果トランジスタ(FET:Field Effect Transistor)が、高周波用及び大電力用のデバイスとして注目を集めている。 III-V nitride compound semiconductors represented by gallium nitride (GaN), so-called nitride semiconductors, are attracting attention. A nitride semiconductor has a general formula of In x Ga y Al 1-xy N (0 ≦ x ≦ 1, 0 ≦ y ≦ 1, x + y ≦ 1), which is a group III element such as aluminum (Al), gallium It is a compound semiconductor composed of (Ga) and indium (In) and nitrogen (N) which is a group V element. Nitride semiconductors can form various mixed crystals and can easily form heterojunction interfaces. A nitride semiconductor heterojunction is characterized in that a high concentration two-dimensional electron gas layer (2DGE layer) is generated at a junction interface by spontaneous polarization or piezo polarization even in a non-doped state. Field effect transistors (FETs) using this high-concentration 2DEG layer as a carrier are attracting attention as devices for high frequency and high power.
しかし、窒化物半導体を用いたFETには電流コラプスと呼ばれる現象が生じやすい。電流コラプスとは、一旦デバイスをオフ状態とした後、再びオン状態とする際に電流が一定時間流れにくくなる現象である。電流コラプスの特性が悪いと高速なスイッチングが困難となり、デバイスの動作に極めて深刻な問題が生じる。 However, a phenomenon called current collapse is likely to occur in an FET using a nitride semiconductor. Current collapse is a phenomenon that makes it difficult for a current to flow for a certain period of time when a device is once turned off and then turned on again. If the current collapse characteristic is poor, high-speed switching becomes difficult, and a very serious problem occurs in the operation of the device.
電流コラプスを低減する方法として、電子供給層の表面に保護膜を形成することが検討されている。保護膜としては、シリコン窒化膜(SiN膜)又はp型の有機半導体膜を形成する方法が検討されている(例えば、特許文献1を参照。)。 As a method for reducing current collapse, it has been studied to form a protective film on the surface of the electron supply layer. As a protective film, a method of forming a silicon nitride film (SiN film) or a p-type organic semiconductor film has been studied (for example, see Patent Document 1).
しかしながら、保護膜を形成することにより電流コラプスを低減する方法には以下のような問題があることが明らかとなった。保護膜としてSiN膜を用いる場合には、SiN膜により表面準位にキャリアが捕獲されにくくなる。しかし、表面準位に捕獲されたキャリアを消滅させることはできないため、十分に電流コラプスを改善できないという問題がある。 However, it has become clear that the method of reducing current collapse by forming a protective film has the following problems. When a SiN film is used as the protective film, carriers are less likely to be captured at the surface level by the SiN film. However, there is a problem that current collapse cannot be sufficiently improved because carriers trapped in the surface state cannot be eliminated.
保護膜としてp型の有機半導体膜を用いる場合には、表面準位によるキャリアの捕獲を制限すると共に、捕獲されたキャリアを消滅させることが期待される。しかし、有機半導体膜は、抵抗加熱蒸着法又はスピンオン法等により形成する必要がある。このため、化学気相堆積法(CVD法)等により形成するSiN膜と比べて均一な膜を形成することが困難である。このため、有機半導体膜と電子供給層との界面の状態が不安定になり、保護膜としての機能が十分に発揮されないという問題がある。 In the case where a p-type organic semiconductor film is used as the protective film, it is expected that the trapping of carriers by the surface state is limited and the trapped carriers are eliminated. However, the organic semiconductor film needs to be formed by a resistance heating vapor deposition method or a spin-on method. For this reason, it is difficult to form a uniform film as compared with a SiN film formed by a chemical vapor deposition method (CVD method) or the like. For this reason, the state of the interface between the organic semiconductor film and the electron supply layer becomes unstable, and there is a problem that the function as a protective film is not sufficiently exhibited.
本発明は、前記の問題を解決し、電流コラプスが抑制された窒化物半導体を用いたFETを容易に実現できるようにすることを目的とする。 An object of the present invention is to solve the above problems and to easily realize an FET using a nitride semiconductor in which current collapse is suppressed.
前記の目的を達成するため、本発明はFETを、ドレイン電極の近傍に形成された正孔注入部を備えている構成とする。 In order to achieve the above object, the present invention is configured such that the FET includes a hole injection portion formed in the vicinity of the drain electrode.
具体的に、本発明に係るFETは、基板の上に形成され、第1の窒化物半導体層及び該第1の窒化物半導体層の上に形成され且つ該第1の窒化物半導体層と比べてバンドギャップが大きい第2の窒化物半導体層を有する半導体層積層体と、半導体層積層体の上に互いに間隔をおいて形成されたソース電極及びドレイン電極と、ソース電極とドレイン電極との間に、ソース電極及びドレイン電極と間隔をおいて形成されたゲート電極と、半導体層積層体の上に、前記ゲート電極よりも前記ドレイン電極に近接して形成された正孔注入部とを備え、正孔注入部は、p型の第3の窒化物半導体層及び該第3の窒化物半導体層の上に形成された正孔注入電極を有し、ドレイン電極と正孔注入電極とは、電位が実質的に等しい。 Specifically, the FET according to the present invention is formed on a substrate, formed on the first nitride semiconductor layer and the first nitride semiconductor layer, and compared with the first nitride semiconductor layer. A semiconductor layer stack including a second nitride semiconductor layer having a large band gap, a source electrode and a drain electrode formed on the semiconductor layer stack at a distance from each other, and between the source electrode and the drain electrode A gate electrode formed at a distance from the source electrode and the drain electrode, and a hole injection part formed on the semiconductor layer stack, closer to the drain electrode than the gate electrode, The hole injection part has a p-type third nitride semiconductor layer and a hole injection electrode formed on the third nitride semiconductor layer, and the drain electrode and the hole injection electrode have a potential Are substantially equal.
本発明のFETは、半導体層積層体の上に、ゲート電極よりもドレイン電極に近接して形成された正孔注入部を備え、ドレイン電極と正孔注入電極とは、電位が実質的に等しい。このため、FETがオン状態となった際に、正孔注入部から2DEG層に正孔が注入される。注入された正孔は、表面準位等にトラップされた電子と再結合する。従って、電流コラプスの原因となる表面準位等にトラップされた電子を消滅させることができるので、電流コラプスの発生を抑えることが可能となる。 The FET of the present invention includes a hole injection part formed on the semiconductor layer stack closer to the drain electrode than the gate electrode, and the drain electrode and the hole injection electrode have substantially the same potential. . For this reason, when the FET is turned on, holes are injected from the hole injection portion into the 2DEG layer. The injected holes recombine with electrons trapped in the surface level or the like. Therefore, electrons trapped in the surface level or the like that cause current collapse can be eliminated, and generation of current collapse can be suppressed.
本発明のFETにおいて、ドレイン電極がゲート電極と正孔注入部との間に形成されていてもよい。また、正孔注入部がドレイン電極とゲート電極との間に形成されていてもよい。また、正孔注入部がドレイン電極を囲むように形成されていてもよい。 In the FET of the present invention, the drain electrode may be formed between the gate electrode and the hole injection part. Moreover, the hole injection part may be formed between the drain electrode and the gate electrode. Further, the hole injection part may be formed so as to surround the drain electrode.
本発明のFETにおいて、第3の窒化物半導体層は、互いに間隔をおいて形成された複数の島状部を有し、正孔注入電極は、複数の島状部に跨って形成されていてもよい。このような構成とすることにより、第3の窒化物半導体層による2DEG層のポテンシャル持ち上げを抑制できるので、2DEG層のキャリア濃度が減少することによるオン電圧の上昇を抑えることができる。 In the FET of the present invention, the third nitride semiconductor layer has a plurality of islands formed at intervals, and the hole injection electrode is formed across the plurality of islands. Also good. With such a configuration, since the potential increase of the 2DEG layer by the third nitride semiconductor layer can be suppressed, an increase in on-voltage due to a decrease in the carrier concentration of the 2DEG layer can be suppressed.
この場合において、島状部のドレイン電極と対向する辺の長さと、島状部同士の間隔との比は1よりも小さくてもよい。また、島状部のドレイン電極と対向する辺の長さと、島状部同士の間隔との比は1以上としてもよい。比を1よりも小さくすることにより、オン電圧の上昇を効率的に抑えることが可能となる。一方、比を1以上とすることにより、正孔注入部をフィールドプレートとして効果的に利用することが可能となる。 In this case, the ratio between the length of the side of the island-shaped portion facing the drain electrode and the interval between the island-shaped portions may be smaller than 1. Further, the ratio of the length of the side facing the drain electrode of the island-shaped portion to the interval between the island-shaped portions may be 1 or more. By making the ratio smaller than 1, it is possible to efficiently suppress an increase in on-voltage. On the other hand, by setting the ratio to 1 or more, the hole injection portion can be effectively used as a field plate.
本発明のFETにおいて、第3の窒化物半導体層は、側面がドレイン電極の側面と接していてもよい。 In the FET of the present invention, the side surface of the third nitride semiconductor layer may be in contact with the side surface of the drain electrode.
本発明のFETにおいて、半導体層積層体は、素子領域と素子領域を囲む素子分離領域とを有し、ドレイン電極と正孔注入電極とは、素子分離領域の上において互いに接続されていてもよい。 In the FET of the present invention, the semiconductor layer stack includes an element region and an element isolation region surrounding the element region, and the drain electrode and the hole injection electrode may be connected to each other on the element isolation region. .
本発明のFETにおいて、半導体層積層体は、素子領域と素子領域を囲む素子分離領域とを有し、ドレイン電極と正孔注入電極とは、素子領域の上において互いに接続されていてもよい。 In the FET of the present invention, the semiconductor layer stack includes an element region and an element isolation region surrounding the element region, and the drain electrode and the hole injection electrode may be connected to each other on the element region.
この場合において、素子分離領域の上に形成されたドレイン電極パッドと、ドレイン電極パッドとドレイン電極及び正孔注入電極とを接続するドレイン電極配線とをさらに備え、ドレイン電極配線は、ドレイン電極及び正孔注入電極の上に跨って形成され、ドレイン電極と正孔注入電極とは、ドレイン電極配線を介して互いに接続されていてもよい。このような構成とすれば、ドレイン電極配線の配線抵抗を小さくすることができ、オン電圧の上昇を効果的に抑えることができる。 In this case, the semiconductor device further includes a drain electrode pad formed on the element isolation region, and a drain electrode wiring that connects the drain electrode pad to the drain electrode and the hole injection electrode. The drain electrode wiring includes the drain electrode and the positive electrode. It is formed over the hole injection electrode, and the drain electrode and the hole injection electrode may be connected to each other through the drain electrode wiring. With such a configuration, the wiring resistance of the drain electrode wiring can be reduced, and an increase in on-voltage can be effectively suppressed.
本発明のFETにおいて、第2の窒化物半導体層は、膜厚がゲート電極の下側において第3の窒化物半導体層の下側よりも薄くてもよい。 In the FET of the present invention, the second nitride semiconductor layer may be thinner on the lower side of the gate electrode than on the lower side of the third nitride semiconductor layer.
本発明のFETにおいて、ゲート電極は第2の窒化物半導体層とショットキー接触していてもよい。 In the FET of the present invention, the gate electrode may be in Schottky contact with the second nitride semiconductor layer.
本発明のFETは、ゲート電極と第2の窒化物半導体層との間に形成されたゲート絶縁膜をさらに備えていてもよい。 The FET of the present invention may further include a gate insulating film formed between the gate electrode and the second nitride semiconductor layer.
本発明のFETは、ゲート電極と第2の窒化物半導体層との間に形成されたp型の第4の窒化物半導体層をさらに備えていてもよい。 The FET of the present invention may further include a p-type fourth nitride semiconductor layer formed between the gate electrode and the second nitride semiconductor layer.
本発明に係る窒化物半導体トランジスタによれば、電流コラプスを抑制し、パワートランジスタに適用可能な窒化物半導体材料からなるFETを実現できる。 According to the nitride semiconductor transistor of the present invention, it is possible to realize an FET made of a nitride semiconductor material that can suppress current collapse and can be applied to a power transistor.
図1は、一実施形態に係る電界効果トランジスタ(FET)の平面構成を示している。図2は、図1のII−II線における断面構成を示している。図1及び図2に示すように、本実施形態のFETは、マルチフィンガ型のFETである。半導体層積層体102には、素子分離領域105に囲まれた活性領域103が形成されている。活性領域103の上には、フィンガ状のソース電極131とドレイン電極132とが交互に形成されている。ソース電極131とドレイン電極132との間には、それぞれフィンガ状のゲート電極133が形成されている。
FIG. 1 shows a planar configuration of a field effect transistor (FET) according to an embodiment. FIG. 2 shows a cross-sectional configuration taken along line II-II in FIG. As shown in FIGS. 1 and 2, the FET of this embodiment is a multi-finger type FET. An
1組のソース電極131、ゲート電極133及びドレイン電極132によりFETのユニット107が形成されている。隣接するユニット107は、ソース電極131又はドレイン電極136を共有している。それぞれのユニットのソース電極131同士、ドレイン電極136同士及びゲート電極133同士は互いに並列に接続されており、全体として1つのFETを形成している。それぞれのユニット107において、ドレイン電極132とゲート電極133との間に正孔注入部141が形成されている。
An
半導体層積層体102はシリコン基板100の上にバッファ層121を介して形成された第1の窒化物半導体層122と、第1の窒化物半導体層122の上に形成された第2の窒化物半導体層123とを有している。第1の窒化物半導体層122は、電子が走行するチャネル層であり、例えば厚さが1μm〜2μm程度のアンドープのGaN層である。第2の窒化物半導体層123は電子供給層であり、例えば厚さが15nm〜50nm程度のアンドープのAlGaN層である。なお、アンドープとは、不純物を意図的に導入していないことを意味する。
The
ソース電極131及びドレイン電極132は、例えばチタン(Ti)とアルミニウム(Al)との積層体とすればよい。ソース電極131及びドレイン電極132は、第1の窒化物半導体層122における第2の窒化物半導体層123との界面近傍に形成される2次元電子ガス(2DEG)層からなるチャネルとオーミック接触していればよい。ゲート電極133は、例えばニッケル(Ni)と金(Au)との積層体とすればよい。ゲート電極133は、チャネルとショットキー接合を形成していればよい。なお、ソース電極131及びドレイン電極132は2DEG層と直接接するリセス構造としてもよい。
The
正孔注入部141は、第2の窒化物半導体層123の上に選択的に形成されたp型の第3の窒化物半導体層142と、第3の窒化物半導体層142の上に形成された正孔注入電極143とを有している。第3の窒化物半導体層142は、例えばマグネシウム(Mg)がドープされたGaN層である。Mgの濃度は1×1019cm-3程度であり、キャリア濃度は1×1018cm-3程度である。第3の窒化物半導体層142は、第2の窒化物半導体層123上の全面に形成した後、塩素ガスを用いた誘導結合プラズマ(ICP)エッチングにより不要な部分を除去して形成すればよい。正孔注入電極143は、例えばパラジウムからなり、第3の窒化物半導体層142とオーミック接触している。
The
第2の窒化物半導体層123の上には、ソース電極131、ドレイン電極132、ゲート電極133及び正孔注入部141を覆うように窒化シリコン(Si3N4)からなる第1の保護膜127が形成されている。ソース電極131の上には、ソース電極配線135が形成されている。ソース電極配線135は第1の保護膜127に形成された開口部を介してソース電極131と接続されている。第1の保護膜127は、化学気相堆積法(CVD法)により形成すればよく、開口部は塩素ガス等を用いたドライエッチングにより形成すればよい。ドレイン電極132の上にはドレイン電極配線136が形成されている。ドレイン電極配線136は第1の保護膜127に形成された開口部を介してドレイン電極132と接続されている。第1の保護膜127の上には、ソース電極配線135及びドレイン電極配線136を覆うようにSi3N4からなる第2の保護膜128が形成されている。第2の保護膜はCVD法により形成すればよい。
A first
素子分離領域105の上には、ソース電極パッド151、ドレイン電極パッド152及びゲート電極パッド153が形成されている。ソース電極パッド151は、ソース電極配線135を介してソース電極131と接続されている。ドレイン電極パッド152はドレイン電極配線136を介してドレイン電極132と接続されている。ゲート電極パッド153はゲート電極133と一体に形成されたゲート電極配線137を介してゲート電極133と接続されている。また、ドレイン電極パッド152は、正孔注入電極143と接続されている。従って、ドレイン電極132と正孔注入電極143とは接続されている。
A
以下に、本実施形態に係るFETの動作について説明する。電流コラプスは、表面準位にトラップされた電子に起因すると考えられる。正孔注入部141が形成されていない従来のFETにおいて、FETがオフ状態の際に数十V程度の高いドレインバイアスをドレイン電極に印加した場合、第2の窒化物半導体層123の表面準位等にトラップされた電子によりゲート電極133とドレイン電極132との間の2DEG層が空乏化される。表面準位にトラップされた電子の放出時間は捕獲時間と比べて遅いため、ゲートをオン状態とした直後にもゲート電極133とドレイン電極132との間に空乏層が拡がる。このため、チャネルが完全に開かず、チャネル抵抗が増大すると考えられる。
The operation of the FET according to this embodiment will be described below. The current collapse is considered to be caused by electrons trapped in the surface state. In a conventional FET in which the
一方、本実施形態のFETは、正孔注入部141を備えている。正孔注入部141は、p型の第3の窒化物半導体層142と、第3の窒化物半導体層とオーミック接触した正孔注入電極143とを有している。正孔注入電極143はドレイン電極132と接続されており、正孔注入電極143の電位はドレイン電極132の電位と実質的に等しい。このため、FETをオン状態とすると、p型の第3の窒化物半導体層から2DEG層へ向かって正孔(ホール)が注入される。注入された正孔は、オフ状態において第2の窒化物半導体層の表面又は層内においてトラップされていた電子と再結合する。このため、2DEG層に空乏層が拡がらず、チャネル抵抗の増大を抑制することが可能となる。
On the other hand, the FET of this embodiment includes a
正孔注入部は、ドレイン電極132とゲート電極133との間において表面準位等にトラップされた電子と再結合するように正孔を注入できればよい。このため、本実施形態においては第3の窒化物半導体層142がp型の不純物を含んでいる。p型の不純物は例えば、マグネシウム(Mg)とすればよく、Mgの濃度は、1×10-18cm-3〜1×10-21cm-3程度とすればよい。また、第3の窒化物半導体層142の厚さは50nm〜300nm程度とすればよく、150nm〜250nm程度とすることが好ましい。第3の窒化物半導体層142の幅は、ドレイン電極132とゲート電極133との間隔にもよるが、1μm〜3μm程度とすればよく、1.5μm〜2.5μm程度とすることが好ましい。
The hole injecting portion only needs to be able to inject holes so as to recombine with electrons trapped in the surface level or the like between the
正孔注入部141は、ドレイン電極132とゲート電極133との間の任意の位置に設けることができる。但し、正孔注入電極143にはドレイン電極132とほぼ等しい電圧が印加される。このため、正孔注入部とゲート電極133との間隔が狭くなると、ゲート−ドレイン間の耐圧が低下する。従って、ドレイン電極132と第3の窒化物半導体層142との間隔Ddpを、ドレイン電極132とゲート電極133との間隔Ddgの30%未満とすることが好ましい。例えばDdgが10μm程度の場合には、Ddpを3μm程度よりも小さくすることが好ましい。リソグラフィーの精度等を考えると、ドレイン電極132と第3の窒化物半導体層142との間に間隔をおいた方が容易に形成できる。しかし、図3に示すように、ドレイン電極132の側面と第3の窒化物半導体層の側面とが接していてもよい。また、図1において、ドレイン電極132とソース電極パッド151との間にも正孔注入部141を形成してかまわない。さらに、ドレイン電極132とソース電極パッド151との間及びドレイン電極132とドレイン電極パッド152との間にも正孔注入部141を形成し、正孔注入部141がドレイン電極132を囲むようにしてもよい。
The
また、正孔注入部141はゲート電極133とドレイン電極132との間に設けられている必要はない。図4及び図5に示すように、ドレイン電極132を挟んでゲート電極133と反対側に正孔注入部141を形成してもよい。正孔注入部141をドレイン電極132とゲート電極133との間に形成した場合には、正孔注入部141によりチャネルのキャリア濃度が局所的に低下し、オン抵抗が上昇するおそれがある。しかし、正孔注入部141をゲート電極133の反対側に形成する場合には、正孔注入部141がチャネルに及ぼす影響が小さくなる。このため、ドレイン電極132とゲート電極133との間に正孔注入部141を設けた場合よりも、オン抵抗を低減することが可能となる。
Further, the
マルチフィンガ型のFETにおいて、正孔注入部141をゲート電極133と反対側に形成する場合には、隣接するユニットがドレイン電極132を共有することができない。このため、ユニットごとにドレイン電極132を設ける必要がある。しかし、正孔注入部141は、隣接するユニットにおいて共用することができる。
In the multi-finger type FET, when the
但し、正孔注入部141をゲート電極133とドレイン電極132との間に設けた場合には、正孔注入部141がドレイン電極132の端部における電界強度を緩和するドレインフィールドプレートとして機能することが期待される。ドレイン電極132の端部における電界強度を低減することは、電流コラプスの低減に有効である。
However, when the
正孔注入電極143の電位は、FETをオン状態とした際に第3の窒化物半導体層から正孔を供給できる電位であればよい。具体的には、正孔注入電極143の電位はドレイン電極132の電位と等しければよい。正孔注入電極143とドレイン電極132とを配線により接続した場合には、配線の抵抗により正孔注入電極143の電位とドレイン電極132の電位との間に若干の差が生じるおそれがある。従って、この場合における正孔注入電極143の電位とドレイン電極132の電位が等しいとは、実質的に等しいことを意味する。つまり、正孔注入電極143とドレイン電極132の電位が完全に同一の場合だけでなく、配線の抵抗によって、正孔注入電極143の電位とドレイン電極132の電位との間に若干の差が生じている場合も含む意味である。
The potential of the
正孔注入電極143の電位と、ドレイン電極132の電位との差をさらに小さくするために、図6及び図7に示すようにドレイン電極132と正孔注入電極143とを覆う幅広のドレイン電極配線136Aを形成してもよい。ドレイン電極配線136Aと正孔注入電極143とは、第1の保護膜127に形成された開口部を介して接続されている。窒化物半導体を用いたFETにおいて、オン抵抗を低減することが求められている。オン抵抗が10mΩ〜100mΩ程度の低オン抵抗のFETの場合には、ドレイン配線の抵抗もオン抵抗に大きく影響する。図6に示すような構成とすれば、ドレイン電極132と正孔注入電極143との間の配線抵抗を非常に小さくすることができるだけでなく、ドレイン電極パッド152とドレイン電極132との間の配線抵抗及びドレイン電極パッド152と正孔注入電極143との間の配線抵抗も小さくすることができる。このため、FETのオン抵抗を低減するために有用である。
In order to further reduce the difference between the potential of the
なお、正孔注入部141をゲート電極133と反対側に設けた場合にも、図8に示すように、ドレイン電極配線136Aがドレイン電極132と正孔注入電極143とを覆うようにしてもよい。
Even when the
オン抵抗の増大をさらに抑制するために、図9に示すように、第3の窒化物半導体層を複数の島状部142aを有する不連続な構造としてもよい。このようにすれば、第3の窒化物半導体層142からの正孔の供給量が減少するため、オン抵抗の増大を抑えることができる。オン抵抗の増大を抑えるためには、島状部142aのドレイン電極133と対向する辺の長さLiと島状部142a同士の間隔Lvと比(Li/Lv))をできるだけ小さくすることが好ましい。少なくともLi/Lvを1未満とすればよい。但し、Li/Lvが小さくなるとドレインフィールドプレートとしての機能が期待できなくなる。ドレインフィールドプレートとしての機能を十分に発揮させるためには、Li/Lvが1以上であることが好ましい。なお、正孔注入部141をゲート電極133と反対側に設けた場合においても、図10に示すように第3の窒化物半導体層142を不連続な構造としてかまわない。さらに、第3の窒化物半導体層142を不連続な構造とした場合にも、ドレイン電極132と正孔注入電極143とを覆う幅広のドレイン電極配線136Aを形成してかまわない。また、正孔注入部141がドレイン電極132を囲むようにしてもよい。
In order to further suppress an increase in on-resistance, the third nitride semiconductor layer may have a discontinuous structure having a plurality of
本実施形態では、ゲート電極133が第2の窒化物半導体層123と接して形成されたMESFET(Metal Semiconductor Field Effect Transistor)構造とした。しかし、ゲート電極133は他の構造としてもよい。例えば、図11に示すようにゲート電極133が絶縁膜126を介して形成されたMISFET(Metal Insulator Semiconductor Field Effect Transistor)構造としてもよい。また、図12に示すように、ゲート電極133がp型の第4の窒化物半導体層124を介して形成されたエンハンスメント型JFET(JunctionField Effect Transistor)構造としてもよい。エンハンスメント型JFETとする場合には、ゲート電極133をパラジウム等の第4の窒化物半導体層124とオーミック接触する材料により形成すればよい。
In the present embodiment, a MESFET (Metal Semiconductor Field Effect Transistor) structure in which the
閾値電圧をさらに高くするために、図13に示すように第2の窒化物半導体層123に形成したリセスを埋めるように第4の窒化物半導体層124を形成してもよい。図14に示すようにリセスの深さが深くなるほど閾値電圧Vthは高くなる。なお、図15及び図16に示すようにMESFET及びMISFETの場合にも、リセス構造としてかまわない。リセスは、塩素ガスを用いたドライエッチング等により形成すればよい。エンハンスメント型JFETとする場合には、リセスを形成した第2の窒化物半導体層123の上に、p型の窒化物半導体層を再成長させた後、塩素ガスを用いたドライエッチング等により選択的に除去すればよい。
In order to further increase the threshold voltage, the fourth
また、図17に示すように第2の窒化物半導体層123の上に、薄い第5の窒化物半導体層125を形成した後、第4の窒化物半導体層124を形成してもよい。第5の窒化物半導体層125は、例えば厚さが2nm〜10nm程度のアンドープのAlGaN層とすればよい。第5の窒化物半導体層125を形成することにより、p型の窒化物半導体層を選択的にエッチングする際に、第2の窒化物半導体層123にダメージが生じにくくすることができる。また、半導体層積層体の102の表面と2DEG層との距離が大きくなるため、チャネルが表面準位の影響を受けにくくなり、さらに電流コラプスを低減できる。
In addition, as illustrated in FIG. 17, the fourth
第4の窒化物半導体層124と、第3の窒化物半導体層142とは同一の組成及び膜厚としてもよい。このようにすれば、第3の窒化物半導体層142と同一の工程により形成することができる。但し、正孔注入部141は、オン電圧の上昇を抑えるために、正孔注入電極に電圧が印加されていない場合に第3の窒化物半導体層142から供給される正孔の量ができるだけ少ない方が好ましい。このため、不純物濃度を第3の窒化物半導体層142において第4の窒化物半導体層124よりも低くしたり、膜厚を第3の窒化物半導体層142において第4の窒化物半導体層124よりも薄くしたりしてもよい。また、第4の窒化物半導体層124をリセス構造とする場合であっても、第3の窒化物半導体層142はリセス構造としない方が好ましい。但し、必要とするオン抵抗を実現できるのであれば、第3の窒化物半導体層142をリセス構造としてもかまわない。さらに、第5の窒化物半導体層125を形成する場合には、図18に示すように第3の窒化物半導体層142を第5の窒化物半導体層125の上に形成してもよい。
The fourth
本発明に係る電界効果トランジスタは、電流コラプスが抑制された窒化物半導体を用いた電界効果トランジスタであり、インバータ又は電源回路等に用いられるパワートランジスタとして有用である。 The field effect transistor according to the present invention is a field effect transistor using a nitride semiconductor in which current collapse is suppressed, and is useful as a power transistor used in an inverter or a power supply circuit.
100 シリコン基板
102 半導体層積層体
103 活性領域
105 素子分離領域
107 ユニット
121 バッファ層
122 第1の窒化物半導体層
123 第2の窒化物半導体層
124 第4の窒化物半導体層
125 第5の窒化物半導体層
126 絶縁膜
127 第1の保護膜
128 第2の保護膜
131 ソース電極
132 ドレイン電極
133 ゲート電極
135 ソース電極配線
136 ドレイン電極配線
136A ドレイン電極配線
137 ゲート電極配線
141 正孔注入部
142 第3の窒化物半導体層
142a 島状部
143 正孔注入電極
151 ソース電極パッド
152 ドレイン電極パッド
153 ゲート電極パッド
DESCRIPTION OF
Claims (5)
前記半導体層積層体の上に互いに間隔をおいて形成されたソース電極及びドレイン電極と、
前記ソース電極と前記ドレイン電極との間に、前記ソース電極及びドレイン電極と間隔をおいて形成されたゲート電極と、
前記半導体層積層体の上に、前記ゲート電極よりも前記ドレイン電極に近接して形成された正孔注入部とを備え、
前記正孔注入部は、p型の第3の窒化物半導体層及び該第3の窒化物半導体層の上に形成された正孔注入電極を有し、
前記正孔注入部は、平面視において前記ドレイン電極の外周を囲み、
前記ドレイン電極と前記正孔注入電極とは、電位が実質的に等しいことを特徴とする電界効果トランジスタ。 A first nitride semiconductor layer formed on a substrate and a second nitride semiconductor formed on the first nitride semiconductor layer and having a band gap larger than that of the first nitride semiconductor layer A semiconductor layer stack having layers;
A source electrode and a drain electrode formed on the semiconductor layer stack, spaced apart from each other;
A gate electrode formed between the source electrode and the drain electrode and spaced from the source electrode and the drain electrode;
On the semiconductor layer stack, a hole injection part formed closer to the drain electrode than the gate electrode,
The hole injection part has a p-type third nitride semiconductor layer and a hole injection electrode formed on the third nitride semiconductor layer;
The hole injection portion surrounds the outer periphery of the drain electrode in plan view,
2. The field effect transistor according to claim 1, wherein the drain electrode and the hole injection electrode have substantially the same potential.
前記正孔注入電極は、前記複数の島状部に跨って形成されていることを特徴とする請求項1に記載の電界効果トランジスタ。 The third nitride semiconductor layer has a plurality of islands formed at intervals from each other,
The field effect transistor according to claim 1, wherein the hole injection electrode is formed across the plurality of island-shaped portions.
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