JP5897202B2 - 放射素子のアレイの個別制御 - Google Patents

Description

本発明は、レーザダイオード又は発光ダイオードのような放射素子のアレイを駆動する方法及び回路に関する。

多くの印刷及び処理アプリケーションにおいて、レーザ又はレーザダイオードが、スキャニング及び変調ビームを使用してターゲットを加熱する又は照明するために使用されている。パワーが、ターゲット上に必要とされるパターンを達成するために高周波で変調される間、ビームが２次元でスキャンされる。

一例として、垂直共振器面発光レーザ（ＶＣＳＥＬ）は、ウエハから個別のチップを切り出すことによって形成される表面から放出する従来のエッジ放出半導体レーザ（又は面内レーザ）とは異なり、上部表面に対し垂直なレーザビーム放出を与えるタイプの半導体レーザダイオードである。

ＶＣＳＥＬ技術の適用は、総スピードを高めるために新しいアプローチを与え、他方で、レーザソースの費用をも低減する。例えば、ドキュメントフラットベッドスキャナにおいて使用されるスキャニングプロセスと同様に、スキャニングが一次元でのみ行われる間、別個に制御される複数ピクセルのラインが構築されることができる、このようなピクセル化されたソースが実現されており、次のステップは、所望の要求に従ってサイズ及び電力を増大させることである。

しかしながら、このような概念を最大限に使用する場合、別個に制御される多数のＶＣＳＥＬが必要とされる。同時に、動作スピードを上げることは更に、各々のレーザダイオードの総電力が非常に高いままでなければならないことを意味する。例えば、１００μｍピッチ及び２Ｖ０．５Ａの電流レベルが各ピクセルについて要求される場合、これは、３０ｃｍのライン長について１５００Ａまでの総電流を加える。このようなワイヤリングの膨大な数及び直径は、ソリューションが構築されることを不可能にする。この問題を解決するための従来のアプローチは、多重化ワイヤリング、例えば３０００ピクセルの場合５５の正の接続及び５５の負の接続、を使用することを提案する。このようなソリューションの場合、１つのピクセルのオン時間は、その時間の１／５５に制限され、この時間中の電流は、平均の５５倍である。このような極端なパルシングは、ＶＣＳＥＬチップ能力の範囲内でなくなり、更に、２７．５Ａの電流の１１０本のワイヤのワイヤリングはなお多くの直径を要求することが容易に理解できる。

ディスプレイソリューションにおいて、局所トランジスタは、各ピクセルに個別の制御を加える。そのようにして、制御ステータス信号のみが、各ピクセルに別個に（又は直列又は多重化された形式で）送られる必要があり、電力が包括的に印加される。それでもなお、このソリューションは、ＶＣＳＥＬアレイにおいて使用される高い電力密度に容易には拡張されることができない。

本発明の目的は、ＶＣＳＥＬアレイ又は他のタイプの放射素子のアレイを制御する方法及び装置であって、該アレイによって高い電力密度及び／又は高い動作スピードが実現される方法及び装置を提供することである。

この目的は、請求項１に記載の回路によって、請求項１４に記載の方法によって、及び請求項１５に記載のコンピュータプログラムによって達成される。

従って、大きい電力量は、総電圧を高めるようにピクセルを直列接続することによって達成されることができる。アレイのピクセルストリングは、１つの電流制御されるドライバによって電力供給されることができ、他方、オフ状態にされるべきピクセルは、個々の放射素子に並列に接続されたスイッチによって短絡される。更に、各ピクセルごとのバイナリのオン／オフ情報が、局所的に記憶され、個別のスイッチのための浮動電圧が生成され、それゆえ、浮動ストレージ素子及びスイッチへの情報伝達が、回路の効果的な実現を達成するために個別に管理されることができる。それにより、コンポーネントの量及び提案されるピクセル化されたドライバのピクセル当たりの複雑さが、絶対最小限に低減されることができ、高い電力密度及び高い動作スピードが達成されることができる。

第１の見地によれば、局所記憶素子及び局所浮動電源素子は、キャパシタによって実現されることができる。これは、情報の記憶及び局所電源のための簡単なソリューションを提供する。

上述の第１の見地と組み合わせられることができる第２の見地によれば、複数の局所記憶素子の個々のバイナリ情報を予め決められた第１の状態にセットするように第１の局所回路を制御する局所制御端子が、提供されることができる。それにより、各々の放射素子は、個別に制御されることができ、第１の状態（例えばパワーオン状態）にセットされることができる。

上述の第１又は第２の見地と組み合わせられることができる第３の見地によれば、第１の局所回路は、局所制御端子に応じて複数の局所浮動電源素子の個々に電力供給するように適応されることができる。こうして、局所制御端子は、局所浮動電源素子に個別に電力供給するためにも使用されることができ、それにより回路の複雑さが低減される。

上述の第１乃至第３の見地のいずれかと組み合わせられることができる第４の見地によれば、すべての局所記憶素子のバイナリ情報をリセットするように第２の局所回路を制御する共通制御端子が、提供されることができる。それにより、単一の制御入力が、すべての放射素子を他方のバイナリ状態に、すなわちパワーオフ状態である第２の状態に、リセットするために使用されることができる。

上述の第１乃至４の見地のいずれかと組み合わせられることができる第５の見地によれば、回路は、放射素子のアレイのパルス中断の最中に、局所制御端子又は共通制御端子に制御情報を供給するように適応されうる。パルス中断は、共通制御端子を通じて又は電流供給源を使用することによって、生成されることができる。

上述の第５の見地と組み合わせられることができる第６の見地によれば、複数の他の局所記憶素子が、パルス化された電流供給の次のパルスにおける個々のスイッチング素子のスイッチング状態を決定するために使用されるべきバイナリ情報を記憶するために提供されることができる。

第５及び第６の見地による方策は、最小量のコンポーネントにより伝送及び記憶の効果的な実現を提供するのに役立つ。

上述の見地の任意の１つに従う回路が、直列接続された放射素子のストリングを任意に含むことができる放射素子のアレイと共に、照明装置において提供されることができる。更に、単一の電流源が、放射素子のストリングに電流を供給するために使用されることができ、任意には、放射素子のストリングにパルス化された電流供給を生成するように適応されることができる。

提案された駆動スキームは、コンピュータ可読媒体に記憶される又はネットワークからダウンロードされるコンピュータプログラム製品であって、コンピューティング装置上でランするときに、方法の請求項１４の各ステップを行うコード手段を含むコンピュータプログラム製品として実現されることができる。

他の有利な実施形態は以下に規定される。

本発明のこれらの及び他の見地は、以下に記述される実施形態から明らかになり、それらを参照して説明される。

本発明は、添付の図面を参照して実施形態に基づいて記述される。

第１の実施形態による駆動回路の概略ブロック図。 第２の実施形態による、単一ピクセルを駆動する回路部分の概略回路図。 第２の実施形態による、複数の回路部分から構成される駆動回路の概略回路図。 パルス化されたソースによる第１の動作例に関する波形図。 一定動作源を有する第２の動作例の波形図。 高められた時間解像度をもつ第２の動作例に関する図５の波形図の一部を示す図。

本発明のさまざまな実施形態は、照明装置のＶＣＳＥＬでありうるレーザダイオードＬａ１乃至Ｌａ−ｎのアレイを駆動するために提供される駆動回路に基づいて記述される。

図１は、第１の実施形態による駆動回路を有する照明装置の概略ブロック図を示す。複数のレーザダイオードＬａ１乃至Ｌａ−ｎの直列接続は、電流源Ｉｓからその供給電流を受ける。更に、駆動回路は、個々のサプライ端子Ｓから浮動電源回路（ＦＳ）２０−１乃至２０−ｎを通じて各々電力供給されるｎ個の駆動段を含む。浮動電源回路２０−１乃至２０−ｎは、個々の状態メモリ（ＳＭ）３０−１乃至３０−ｎに接続され、個々の状態メモリ（ＳＭ）３０−１乃至３０−ｎには、バイナリ情報が、個々のピクセルオン制御端子（ＰＯＮ）を通じ、個々のレベルシフティング回路（ＬＳ）１０−１乃至１０−ｎを通じてセットされ又は書き込まれることができる。更に、共通のリセット又はオフ制御端子（ＣＯＦＦ）が、個々のレベルシフティング回路１０−１乃至１０−ｎを通じて各々の状態メモリ３０−１乃至３０−ｎのバイナリ情報を共通にリセットするために提供される。浮動電源回路２０−１乃至２０−ｎ及び状態メモリ３０−１乃至３０−ｎは、個々のスイッチング素子（ＳＳ）４０−１乃至４０−ｎに接続され、スイッチング素子（ＳＳ）４０−１乃至４０−ｎは、レーザダイオードＬａ１乃至Ｌａ−ｎの個々を短絡させるように適応され、レーザダイオードＬａ１乃至Ｌａ−ｎの個々に並列接続される。それにより、（照明装置のピクセルのラインを形成する）レーザダイオードＬａ１乃至Ｌａ−ｎの各々は、個々のピクセルオン制御端子ＰＯＮを通じて個別にオンに切り替えられることができ、すべてのレーザダイオードＬａ１乃至Ｌａ−ｎは、単一の共通オフ制御端子を通じてまとめてオフに切り替えられることができる。当然ながら、照明装置は、逆のやり方で、すなわち選択的にスイッチオフし、共通にスイッチオンするように、制御を実施するよう変更されることができる。

以下において、駆動回路のｎ個の段のうちの１つが、図２に示される第２の実施形態に基づいて一層詳しく記述される。

図２は、第２の実施形態による駆動回路の１つの駆動又はピクセル段ｎの概略回路図を示し、これは、各ピクセルごとに２つのＭＯＳ電界効果トランジスタ（ＭＯＳＦＥＴ）Ｍｃｌ−ｎ及びＭｓｈ−ｎを使用して実現されることができる。他の駆動又はピクセル段１乃至ｎ−１が、同じ又は同様の回路により構成されることができる。

第１のトランジスタＭｓｈ−ｎは、レーザダイオードＬａ−ｎの短絡回路スイッチとして使用され、その動作ポイントは、第１のレジスタＲｓｈ−ｎによりセットされる。第１のトランジスタＭｓｈ−ｎの入力における第１の短期的又は一時的なキャパシタＣｓは、記憶素子（すなわち図１の状態メモリ３０−ｎ）の機能及び第１のトランジスタＭｓｈ−ｎ（すなわち、図１の浮動電源回路２０−ｎ）に浮動電圧を供給する機能を有する。第１のキャパシタＣｓ−ｎの充電及び放電スピードは、第２のレジスタＲｄａｔａ−ｎによって決定される。第１のトランジスタＭｓｈ−ｎのアクティブ化及び第１のキャパシタＣｓ−ｎの充電は、各々のレーザパルスの終わりに、共通制御コネクタすなわち端子ＣＯＦＦ接続に接続されたパルス化されたソースからの共通パルスを印加する第１のダイオードＤｏｆｆ−ｎを通じて達成される。レーザダイオードＬａ１乃至Ｌａ−ｎのどれが次のパルスにおいてオンにされるかを決めるバイナリ情報が、個々のピクセルオンコネクタすなわち端子ＰＯＮ及び第２のダイオードＤｏｎ−ｎを通じて、第２の短期的又は一時的な記憶キャパシタＣｃｌ−ｎに伝送される。この信号は、それがチャネル又は駆動段ｎに印加される場合、第２のＭＯＳＦＥＴ Ｍｃｌ−ｎをアクティブ化し、第２のＭＯＳＦＥＴ Ｍｃｌ−ｎは、第１のトランジスタＭｓｈのゲートにおける信号をクリアし、こうして個々のレーザダイオードＬＡ−ｎを再びアクティブ化する。第２のキャパシタＣｃｌ−ｎの放電スピードは、第３のレジスタＲｃｌｅａｒ−ｎによって決定される。

図３は、第２の実施形態による、複数の回路部分により構成される駆動回路の概略回路図を示す。この例では、１０個のレーザダイオードＬａ１乃至Ｌａ１０のストリングが使用され、すべてのピクセルオン制御端子が、同じパルス化されたソースＶｒｅｓｅｔに接続されているので（他のパルス化されたソースＶｓｅｔにおける共通端子の場合と同様に）、すべてのレーザダイオード（すなわちピクセル）Ｌａ１乃至Ｌａ１０が、単一の制御信号によってオンにされる。個別のピクセルオン制御が望まれる場合、パルス化されたソースＶｒｅｓｅｔは、各レーザダイオード又はピクセルごとに別個に切り替え可能でなければならない。

本発明の実際の実施形態において、電流源Ｉｓは、低出力キャパシタンスを有するバック変換器でありえ、制御信号は、標準の論理集積回路（ＩＣ）又はマイクロコンピュータ（μＣ）によって提供されることができる。最適効率のために、電流源Ｉｓは、制御端子ＰＯＮ及びＣＯＦＦにおいて、制御パルスの時間中オフに切り替えられることができる。

以下の図４乃至図６は、選択的なスイッチオフ制御の違いをもつ、図３の回路の０から４００μｓまでのレンジにおけるシミュレーション結果の例示的な波形図を示しており、ここで、第１のパルスの間、すべてのレーザダイオードＬａ１乃至Ｌａ１０はオンに切り替えられ、第２のパルスの間、第６のレーザダイオードＬａ６のみがオフにされる。

図４において、上から下に向かって、第１の図は、第２のパルスにおいてアクティブなレーザダイオード及び非アクティブのレーザダイオードの個々の電圧波形Ｖ（Ｌａ１）及びＶ（Ｌａ６）を示す。短絡回路スイッチ（すなわち第１のトランジスタＭｓｈ）がアクティブであるとき、この短絡回路スイッチのドレイン−ソースパスのオン抵抗Ｒｄｓｏｎによるわずかな電圧降下のみが残る。

更に、第２の図は、第１及び第６のレーザダイオードＬａ１及びＬａ６の電力波形Ｖ（Ｌａ１）＊Ｉ（Ｌａ１）及びＶ（Ｌａ６）＊Ｉ（Ｌａ６）を示す。短絡回路スイッチ上の低い電圧のため、電力は、非アクティブなレーザにはない。

第３の図は、第１の段の第１のトランジスタＭｓｈ１及び第２のトランジスタＭｃｌ１のゲートにおける電圧波形Ｖ（Ｃｃｌ１）及びＶ（Ｃｓ１）を示す。第１のキャパシタＣｓ１の充電及び放電（波形Ｖ（Ｃｓ１））は、第２のレジスタＲｄａｔａ１によって制限される。他のパルス化されたソースＶｓｅｔのパルス持続時間は、フル充電を達成するように選択される。ピクセル（すなわち個々のレーザダイオード）がアクティブにされなければならないときの放電を確実にするために、放電コマンドが更に、第２の記憶キャパシタＣｃｌ１によってバッファされ、この結果、波形Ｖ（Ｃｃｌ１）の長い電圧テイルをもたらす。

第４の図は、Ｖｒｅｓｅｔ及びＶｓｅｔ制御電圧の波形を示す。この例において、セット及びリセットパルスは、１５μｓの持続時間であるように選ばれる。最小損失を達成するように、電流がゼロに降下した後、パルス化されたセッティングソースＶｓｅｔが開始する。

最後に、第５の、すなわち一番下の図は、レーザダイオードＬａ１乃至Ｌａ１０のストリングに供給される電圧（Ｖ（Ｉ１））及び電流（Ｉ（Ｉ１））の個々の波形を示す。

図５は、一定動作電流源Ｉｓを使用する場合の性能を表す同様の波形を示す。向上されたパルス波形及び効率のために、制御信号は、１０Ｖまで増大される。

レーザダイオードＬａ１乃至Ｌａ１０の電流パルスに目を向けると、それらは制御パルスによって完全に決定される。制御信号は、グラウンド電位に近い間のみ、レーザダイオードＬａ１乃至Ｌａ１０を有するピクセル回路に達するという事実により、セットコマンドは、ピクセルごとに遅延される。遅延タイミングは、回路の寸法設計に依存し、広いレンジの中で選択されることができる。

図６は、１７７μｓから２０７μｓまでのレンジにおける図５の図の時間拡張されたバージョンを示しており、ゆえに、遷移期間が拡大されている。

上述の実施形態のアプリケーションは、費用及びワイヤリングに関して効果的なやり方で、別個にパルス化される多数のピクセルを有するピクセル化された放射ソース（例えばＶＣＳＥＬ又は他のレーザダイオード又はＬＥＤ他）を可能にしている。このようなアレイの１つの例示的なアプリケーションは、サーマル印刷及び処理である。一般的な実現態様は、例えば、各々が０．５Ａ／２Ｖで動作する３０００個のピクセルを必要とする。コンフィギュレーションは、１ストリング当たり５０ＶＣＳＥＬ及び６０ストリングであり、安全性の理由で１２０Ｖより十分低く電圧を制限し、又は、直列接続の１００ピクセルを使用することによってレーザアセンブリの完全な分離能力を利用し、その結果、２００Ｖの３０ストリングのみをもたらす。

上述の実施形態では、リセット信号がすぐにすべての放射素子に印加されるが、変更される実現例は、上部放射素子におけるアクティブ化を始めるために、コントローラによって供給されるシリアルデータを使用することもできる。そのようにして、シリアルからピクセルへの復号化の一部が電力回路の一部になる。

要するに、大きい電力量を供給する際に極端な電流レベルを回避する良好な方法は、電圧を増大させることである。これを行う最も簡単なやり方は、放射素子（例えばレーザダイオードピクセル）を直列接続することである。このようなピクセル化されたドライバにおいて、コンポーネントの量及びピクセル当たりの複雑さは、可能な限り多くの放射素子を直列に接続し、１つの電流制御されるドライバによってストリングに電力供給し、放射素子と並列なスイッチによってオフ状態にされるべきピクセルを短絡させ、各ピクセルごとのバイナリオン／オフ動作の情報を局所的に記憶し、複数スイッチのための浮動電圧を生成し、浮動ストレージ及びスイッチへの情報伝達を管理することによって、低減される。

本発明は図面及び上述の記述において詳しく図示され説明されたが、このような図示及び説明は、制限的なものではなく、説明的又は例示的なものとして考えられるべきである。本発明は、サーマル印刷及び処理のためのピクセルアレイのアプリケーションに制限されない。提案される駆動スキームは、任意の照明装置内のピクセル行の任意のアプリケーションについて使用されることができるとともに、放射素子におけるスイッチング動作を制御するために、少なくとも１つのソフトウェアプログラム又はルーチンによってコンピューティング装置のプロセッサを制御することによって、ソフトウェアに基づいて実現されることができる。

本開示を読み込むことにより、他の変更例が当業者にとって明らかである。このような変更は、すでに当技術分野において知られている他の特徴を含むことができ、かかる特徴は、ここにすでに記述された特徴の代わりに又はそれらに加えて使用されることができる。

図面、開示及び添付の請求項の検討から、開示された実施形態に対する変更が、当業者によって理解され達成されることができる。請求項において、「含む、有する（comprising）」という語は、他の構成要素又はステップを除外せず、不定冠詞「a」又は「an」は、複数の構成要素又はステップを除外しない。特定の手段が相互に異なる従属請求項に列挙されているという単なる事実は、これらの手段の組み合わせが有利に使用されることができないことを示さない。

請求項における任意の参照符号は、請求項の範囲を制限するものとして解釈されるべきでない。

Claims (16)

1. 直列に接続された複数の放射素子を駆動する回路であって、前記回路が、
   前記放射素子の個々に並列に接続され、前記放射素子の個々を個別に短絡させるように制御することが可能な複数のスイッチング素子と、
   前記スイッチング素子の個々に接続される複数のキャパシタであって、当該キャパシタの個々の充電及び放電状態に従って、前記スイッチング素子の個々のスイッチング状態が制御される、複数のキャパシタと、
   次のパルスにおける前記複数のキャパシタの個々の充電及び放電状態を制御する複数の他のキャパシタと、
   複数の他のスイッチング素子とを有し、当該他のスイッチング素子の個々のスイッチング状態が、前記複数の他のキャパシタの個々の充電及び放電状態に従って制御され、当該他のスイッチング素子の個々のスイッチング状態に従って、前記複数のキャパシタの個々の充電及び放電状態が制御される、回路。
2. 前記複数のキャパシタの個々が前記複数のスイッチング素子の個々に浮動電圧を供給する、請求項１に記載の回路。
3. 前記複数のキャパシタの個々の充電及び放電状態を予め決められた第１の状態にセットするように第１の局所回路を制御する局所制御端子を更に有する、請求項１に記載の回路。
4. 前記第１の局所回路は、前記局所制御端子に応答して前記複数のキャパシタに電力供給する、請求項３に記載の回路。
5. 前記複数のキャパシタのすべてを同一の充電又は放電状態にセットするように第２の局所回路を制御する共通制御端子を有する、請求項１に記載の回路。
6. 前記複数の放射素子のパルス中断の最中に、前記局所制御端子又は前記共通制御端子に制御情報が供給される、請求項３又は５に記載の回路。
7. 前記パルス中断が、電流供給源を通じて生成される、請求項６に記載の回路。
8. 前記パルス中断が、前記共通制御端子を通じて生成される、請求項６に記載の回路。
9. 前記スイッチング素子はトランジスタ素子を含む、請求項１に記載の回路。
10. 前記スイッチング素子が電界効果トランジスタであり、前記複数のキャパシタの個々が前記複数のスイッチング素子の個々のゲートとソースの間に接続される、請求項１に記載の回路。
11. 前記複数の他のスイッチング素子が電界効果トランジスタであり、前記複数のキャパシタの個々が前記複数の他のスイッチング素子の個々のドレインとソースの間に接続され、前記複数の他のキャパシタの個々が前記複数の他のスイッチング素子の個々のゲートとソースの間に接続される、請求項１に記載の回路。
12. 前記複数のキャパシタの個々の充電及び放電スピードを決定する複数のレジスタを更に有する、請求項１に記載の回路。
13. 前記複数の他のキャパシタの個々の放電スピードを決定する複数の他のレジスタを更に有する、請求項１に記載の回路。
14. 請求項１乃至１３のいずれか１項に記載の回路と、放射素子のアレイと、を有する照明装置。
15. 前記放射素子のアレイが、直列接続された放射素子のストリングを含む、請求項１４に記載の照明装置。
16. 前記放射素子のストリングに電流を供給する単一電流源を更に有する、請求項１５に記載の照明装置。

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