JP5894031B2 - Power converter - Google Patents

Power converter Download PDF

Info

Publication number
JP5894031B2
JP5894031B2 JP2012164460A JP2012164460A JP5894031B2 JP 5894031 B2 JP5894031 B2 JP 5894031B2 JP 2012164460 A JP2012164460 A JP 2012164460A JP 2012164460 A JP2012164460 A JP 2012164460A JP 5894031 B2 JP5894031 B2 JP 5894031B2
Authority
JP
Japan
Prior art keywords
phase
signal
control circuit
delay time
delay
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2012164460A
Other languages
Japanese (ja)
Other versions
JP2014027728A (en
Inventor
俊秀 中野
俊秀 中野
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Mitsubishi Electric Industrial Systems Corp
Original Assignee
Toshiba Mitsubishi Electric Industrial Systems Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Mitsubishi Electric Industrial Systems Corp filed Critical Toshiba Mitsubishi Electric Industrial Systems Corp
Priority to JP2012164460A priority Critical patent/JP5894031B2/en
Publication of JP2014027728A publication Critical patent/JP2014027728A/en
Application granted granted Critical
Publication of JP5894031B2 publication Critical patent/JP5894031B2/en
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Landscapes

  • Inverter Devices (AREA)

Description

本発明は電力変換装置に関し、特に、電力変換装置から発生する高調波を抑制するための技術に関する。   The present invention relates to a power converter, and more particularly to a technique for suppressing harmonics generated from the power converter.

電力変換装置の主回路（たとえばインバータ）の交流側に接続されたＬＣフィルタのコンデンサと、当該主回路の直流側に設けられるコンデンサとを接続した構成がこれまでに提案されている。たとえば特許第３８８９７１４号公報（特許文献１）、および特開２００７−３３００５８号公報（特許文献２）は、交流の各相ごとに搬送波源を設けて、それらの搬送波源から発生した搬送波の間でキャリア位相をずらす方式を提案している。この方式によれば、直流側コンデンサの中性点に流れる高調波成分を低減することができる。   A configuration in which a capacitor of an LC filter connected to the AC side of a main circuit (for example, an inverter) of a power converter is connected to a capacitor provided on the DC side of the main circuit has been proposed so far. For example, in Japanese Patent No. 3889714 (Patent Document 1) and Japanese Patent Application Laid-Open No. 2007-330058 (Patent Document 2), a carrier wave source is provided for each AC phase, and between carrier waves generated from these carrier wave sources. A method for shifting the carrier phase is proposed. According to this method, harmonic components flowing at the neutral point of the DC side capacitor can be reduced.

特許第３８８９７１４号公報Japanese Patent No. 3889714 特開２００７−３３００５８号公報JP 2007-330058 A

上記のように、従来の技術では、交流の各相ごとに搬送波源が設けられるため、電力変換装置の構成および制御が複雑となる。本発明の目的は、より簡素な構成によって、高調波成分を低減できる電力変換装置を提供することである。   As described above, according to the conventional technique, a carrier wave source is provided for each AC phase, so that the configuration and control of the power converter are complicated. The objective of this invention is providing the power converter device which can reduce a harmonic component by simpler structure.

本発明のある局面に係る電力変換装置は、多相交流の各相の交流ラインと直流ラインとに接続された複数のアームを含み、直流から交流への変換または交流から直流への変換を行なう変換部と、その一方端が対応の交流ラインに接続されるリアクトル、および、リアクトルの他方端と直流ラインとの間に接続されたコンデンサを含むフィルタと、複数のアームをそれぞれ制御するための複数の制御信号を生成して、複数の制御信号を複数のアームにそれぞれ与える制御回路とを備える。制御回路は、複数のアームにそれぞれ対応する複数の信号波を発生させる信号波源と、搬送波信号を発生させる搬送波源と、複数の信号波に対応してそれぞれ設けられ、対応する信号波と搬送波信号とを比較して、制御信号に用いられる比較信号を出力する複数の比較器と、複数の比較器からのそれぞれから出力される複数の比較信号のうちの少なくとも１つを他の比較信号よりも遅延させるための遅延回路とを含む。   A power conversion device according to an aspect of the present invention includes a plurality of arms connected to an AC line and a DC line of each phase of a multiphase AC, and performs conversion from DC to AC or AC to DC. A conversion unit, a reactor whose one end is connected to a corresponding AC line, a filter including a capacitor connected between the other end of the reactor and the DC line, and a plurality for controlling each of the plurality of arms And a control circuit for generating a plurality of control signals and supplying the plurality of control signals to the plurality of arms, respectively. The control circuit is provided corresponding to a plurality of signal waves, a signal wave source for generating a plurality of signal waves respectively corresponding to a plurality of arms, a carrier wave source for generating a carrier wave signal, and a corresponding signal wave and a carrier signal. A plurality of comparators that output a comparison signal used as a control signal, and at least one of the plurality of comparison signals output from each of the plurality of comparators is compared to other comparison signals. A delay circuit for delaying.

本発明によれば、高調波成分を低減できる電力変換装置をより簡素な構成によって提供できる。   ADVANTAGE OF THE INVENTION According to this invention, the power converter device which can reduce a harmonic component can be provided with a simpler structure.

本発明の第１の実施形態に係る電力変換装置１０１の概略的な構成を示した図である。It is the figure which showed schematic structure of the power converter device 101 which concerns on the 1st Embodiment of this invention. 図１に示した制御回路４の構成を示した機能ブロック図である。FIG. 2 is a functional block diagram illustrating a configuration of a control circuit 4 illustrated in FIG. 1. 図２に示した制御回路４の第１の比較例に係る構成を示したブロック図である。FIG. 3 is a block diagram illustrating a configuration according to a first comparative example of the control circuit 4 illustrated in FIG. 2. 図３に示した制御回路４１の制御によって得られるＵ相、Ｖ相およびＷ相の各々の電圧と、零相電圧とを説明するための図である。It is a figure for demonstrating each voltage of the U phase, V phase, and W phase obtained by control of the control circuit 41 shown in FIG. 3, and a zero phase voltage. 図２に示した制御回路４の第２の比較例に係る構成を示したブロック図である。FIG. 3 is a block diagram illustrating a configuration according to a second comparative example of the control circuit 4 illustrated in FIG. 2. 本発明の第２の実施形態に係る電力変換装置１０２の概略的な構成を示した図である。It is the figure which showed schematic structure of the power converter device which concerns on the 2nd Embodiment of this invention. 図６に示した制御回路４Ａの構成を示した機能ブロック図である。FIG. 7 is a functional block diagram showing a configuration of a control circuit 4A shown in FIG. 図７に示したタイマー制御回路２０によるタイマー１９Ｖ，１９Ｗの遅延時間の設定に関する処理を説明したフローチャートである。It is a flowchart explaining the process regarding the setting of the delay time of the timers 19V and 19W by the timer control circuit 20 shown in FIG. 第２の実施の形態に係る遅延時間の設定の一例を示した図である。It is the figure which showed an example of the setting of the delay time which concerns on 2nd Embodiment. 本発明の第３の実施形態に係る電力変換装置１０３の概略的な構成を示した図である。It is the figure which showed schematic structure of the power converter device 103 which concerns on the 3rd Embodiment of this invention. 図１０に示した制御回路４Ｂの構成を示した機能ブロック図である。FIG. 11 is a functional block diagram showing a configuration of a control circuit 4B shown in FIG. 図１１に示したタイマー制御回路２２によるタイマー１９Ｖ，１９Ｗの遅延時間の設定に関する処理を説明したフローチャートである。12 is a flowchart illustrating processing related to setting of delay times of timers 19V and 19W by the timer control circuit 22 shown in FIG. 図１２のステップＳ１２，Ｓ１３の処理を説明するための図である。It is a figure for demonstrating the process of step S12, S13 of FIG. 図１２のステップＳ１４，Ｓ１５の処理を説明するための図である。It is a figure for demonstrating the process of step S14 of FIG. 12, and S15. 図１２のステップＳ１７の処理を説明するための図である。It is a figure for demonstrating the process of step S17 of FIG. Ｕ相、Ｖ相、Ｗ相のＰＷＭ制御信号の間の位相差の調整結果の例を示した図である。It is the figure which showed the example of the adjustment result of the phase difference between the PWM control signals of U phase, V phase, and W phase. 本発明の実施形態に係る電力変換装置の１つの変形例を示した図である。It is the figure which showed one modification of the power converter device which concerns on embodiment of this invention. 本発明の実施形態に係る電力変換装置の別の変形例を示した図である。It is the figure which showed another modification of the power converter device which concerns on embodiment of this invention.

［実施の形態１］
図１は、本発明の第１の実施形態に係る電力変換装置１０１の概略的な構成を示した図である。図１を参照して、電力変換装置１０１は、直流電源１と、変換部２と、ＬＣフィルタ３と、制御回路４と、正側ライン５と、負側ライン６と、中性線７とを備える。 [Embodiment 1]
FIG. 1 is a diagram showing a schematic configuration of a power conversion device 101 according to the first embodiment of the present invention. Referring to FIG. 1, a power conversion device 101 includes a DC power source 1, a conversion unit 2, an LC filter 3, a control circuit 4, a positive side line 5, a negative side line 6, and a neutral line 7. Is provided.

直流電源１は、直流電力を変換部２に供給する。変換部２は、直流電源１からの直流電力を交流電力に変換する。この実施の形態では、変換部２は、三相インバータ回路として構成される。変換部２は、スイッチング素子Ｑ１〜Ｑ６と、ダイオードＤ１〜Ｄ６と、コンデンサＣ１〜Ｃ３とを備える。スイッチング素子Ｑ１〜Ｑ６には、たとえばＩＧＢＴ（Insulated Gate Bipolar Transistor）が用いられる。   The DC power source 1 supplies DC power to the conversion unit 2. The converter 2 converts DC power from the DC power source 1 into AC power. In this embodiment, conversion unit 2 is configured as a three-phase inverter circuit. The conversion unit 2 includes switching elements Q1 to Q6, diodes D1 to D6, and capacitors C1 to C3. For example, IGBTs (Insulated Gate Bipolar Transistors) are used for the switching elements Q1 to Q6.

直流電源１の正極は正側ライン５に接続される。直流電源１の負極は負側ライン６に接続される。スイッチング素子Ｑ１，Ｑ２は、正側ライン５と負側ライン６との間に直列に接続される。スイッチング素子Ｑ３，Ｑ４は、正側ライン５と負側ライン６との間に直列に接続される。スイッチング素子Ｑ５，Ｑ６は、正側ライン５と負側ライン６との間に直列に接続される。ダイオードＤ１〜Ｄ６は、スイッチング素子Ｑ１〜Ｑ６にそれぞれ逆並列接続される。コンデンサＣ１〜Ｃ３は、互いに並列に正側ライン５と負側ライン６との間に接続される。   The positive electrode of the DC power supply 1 is connected to the positive line 5. The negative electrode of the DC power supply 1 is connected to the negative line 6. Switching elements Q1 and Q2 are connected in series between positive line 5 and negative line 6. Switching elements Q3 and Q4 are connected in series between positive line 5 and negative line 6. Switching elements Q5 and Q6 are connected in series between positive line 5 and negative line 6. Diodes D1-D6 are connected in antiparallel to switching elements Q1-Q6, respectively. The capacitors C1 to C3 are connected between the positive line 5 and the negative line 6 in parallel with each other.

スイッチング素子Ｑ１，Ｑ２およびダイオードＤ１，Ｄ２は、三相交流のＵ相に対応するアーム（Ｕ相アーム）を構成する。スイッチング素子Ｑ３，Ｑ４およびダイオードＤ３，Ｄ４は、交流のＶ相に対応するアーム（Ｖ相アーム）を構成する。スイッチング素子Ｑ５，Ｑ６およびダイオードＤ５，Ｄ６は、交流のＷ相に対応するアーム（Ｗ相アーム）を構成する。   Switching elements Q1, Q2 and diodes D1, D2 constitute an arm (U-phase arm) corresponding to the U-phase of three-phase AC. Switching elements Q3 and Q4 and diodes D3 and D4 constitute an arm (V-phase arm) corresponding to an alternating V-phase. Switching elements Q5 and Q6 and diodes D5 and D6 constitute an arm (W-phase arm) corresponding to an alternating W-phase.

スイッチング素子Ｑ１〜Ｑ６の各々は、制御回路４から与えられる制御信号をそのゲートに受けることによってオン／オフされる。この実施の形態ではスイッチング素子Ｑ１〜Ｑ６の制御方式としてＰＷＭ（Pulse Width Modulation）制御が適用される。具体的には、制御回路４は、スイッチング素子Ｑ１〜Ｑ６にゲート制御信号Ｇｕ，Ｇｘ，Ｇｖ，Ｇｙ，Ｇｗ，Ｇｚをそれぞれ与える。すなわち、ゲート制御信号Ｇｕ，Ｇｘは、Ｕ相アームの制御信号である。ゲート制御信号Ｇｖ，Ｇｙは、Ｖ相アームの制御信号である。ゲート制御信号Ｇｗ，Ｇｚは、Ｗ相アームの制御信号である。   Each of switching elements Q1-Q6 is turned on / off by receiving a control signal applied from control circuit 4 at its gate. In this embodiment, PWM (Pulse Width Modulation) control is applied as a control method for the switching elements Q1 to Q6. Specifically, the control circuit 4 provides gate control signals Gu, Gx, Gv, Gy, Gw, and Gz to the switching elements Q1 to Q6, respectively. That is, the gate control signals Gu and Gx are U-phase arm control signals. Gate control signals Gv and Gy are V-phase arm control signals. Gate control signals Gw and Gz are W-phase arm control signals.

ＬＣフィルタ３は、変換部２から出力される交流電力に含まれる高調波成分を除去する。変換部２（三相インバータ回路）から出力された三相交流は、ＬＣフィルタ３を介して負荷１０に供給される。   The LC filter 3 removes harmonic components contained in the AC power output from the conversion unit 2. The three-phase alternating current output from the converter 2 (three-phase inverter circuit) is supplied to the load 10 via the LC filter 3.

ＬＣフィルタ３は、リアクトルＬｕ，Ｌｖ，Ｌｗと、コンデンサＣｕ，Ｃｖ，Ｃｗとを含む。リアクトルＬｕの一方端は、Ｕ相に対応する交流ラインを介してスイッチング素子Ｑ１，Ｑ２の接続点に接続される。リアクトルＬｕの他方端は、負荷１０側の交流ラインに接続される。リアクトルＬｖの一方端は、Ｖ相に対応する交流ラインを介してスイッチング素子Ｑ３，Ｑ４の接続点に接続される。リアクトルＬｖの他方端は、負荷１０側の交流ラインに接続される。リアクトルＬｗの一方端は、Ｗ相に対応する交流ラインを介してスイッチング素子Ｑ５，Ｑ６の接続点に接続される。リアクトルＬｗの他方端は、負荷１０側の交流ラインに接続される。   The LC filter 3 includes reactors Lu, Lv, Lw and capacitors Cu, Cv, Cw. Reactor Lu has one end connected to a connection point of switching elements Q1, Q2 via an AC line corresponding to the U phase. The other end of the reactor Lu is connected to an AC line on the load 10 side. Reactor Lv has one end connected to a connection point of switching elements Q3 and Q4 via an AC line corresponding to the V phase. The other end of the reactor Lv is connected to the AC line on the load 10 side. Reactor Lw has one end connected to a connection point of switching elements Q5 and Q6 via an AC line corresponding to the W phase. The other end of the reactor Lw is connected to the AC line on the load 10 side.

コンデンサＣｕは、リアクトルＬｕの他方端と中性線７とに接続される。コンデンサＣｖは、リアクトルＬｖの他方端と中性線７とに接続される。コンデンサＣｗは、リアクトルＬｗの他方端と中性線７とに接続される。中性線７は、負側ライン６に接続される。   Capacitor Cu is connected to the other end of reactor Lu and neutral wire 7. Capacitor Cv is connected to the other end of reactor Lv and neutral wire 7. Capacitor Cw is connected to the other end of reactor Lw and neutral wire 7. The neutral wire 7 is connected to the negative line 6.

変換部２の動作時には、変換部２からＬＣフィルタ３に高調波成分が流入する。変換部２から出力された高調波成分（電流Ｉｎ）は、ＬＣフィルタ３から中性線７を介して負側ライン６へと流れる。   During the operation of the converter 2, harmonic components flow from the converter 2 into the LC filter 3. The harmonic component (current In) output from the converter 2 flows from the LC filter 3 to the negative side line 6 via the neutral line 7.

図２は、図１に示した制御回路４の構成を示した機能ブロック図である。図２を参照して、制御回路４は、電圧指令生成回路１１と、信号波生成回路１２と、搬送波信号生成回路１３と、比較器１４Ｕ，１４Ｖ，１４Ｗと、遅延回路１５Ｖ，１５Ｗと、反転回路１６Ｕ，１６Ｖ，１６Ｗと、リミッタ回路１７Ｕａ，１７Ｕｂ，１７Ｖａ，１７Ｖｂ，１７Ｗａ，１７Ｗｂとを備える。   FIG. 2 is a functional block diagram showing the configuration of the control circuit 4 shown in FIG. Referring to FIG. 2, the control circuit 4 includes a voltage command generation circuit 11, a signal wave generation circuit 12, a carrier wave signal generation circuit 13, comparators 14U, 14V, 14W, delay circuits 15V, 15W, and an inversion. Circuits 16U, 16V, and 16W and limiter circuits 17Ua, 17Ub, 17Va, 17Vb, 17Wa, and 17Wb are provided.

電圧指令生成回路１１は、Ｕ相、Ｖ相、Ｗ相の各々に対応する電圧指令信号を生成する。信号波生成回路１２は、電圧指令生成回路１１からの電圧指令信号を受けて、各相アームのための信号波を生成する。具体的には、信号波生成回路１２は、Ｕ相電圧信号Ｖｕ*と、Ｖ相電圧信号Ｖｕ*と、Ｗ相電圧信号Ｖｗ*とを生成する。   The voltage command generation circuit 11 generates a voltage command signal corresponding to each of the U phase, the V phase, and the W phase. The signal wave generation circuit 12 receives the voltage command signal from the voltage command generation circuit 11 and generates a signal wave for each phase arm. Specifically, the signal wave generation circuit 12 generates a U-phase voltage signal Vu *, a V-phase voltage signal Vu *, and a W-phase voltage signal Vw *.

搬送波信号生成回路１３は、搬送波信号を発生させる。一般に搬送波には三角波が用いられる。スイッチング素子Ｑ１〜Ｑ６の周波数は、搬送波信号の周波数により決定される。   The carrier signal generation circuit 13 generates a carrier signal. Generally, a triangular wave is used as a carrier wave. The frequencies of the switching elements Q1 to Q6 are determined by the frequency of the carrier signal.

比較器１４Ｕ，１４Ｖ，１４Ｗは、Ｕ相電圧信号Ｖｕ*、Ｖ相電圧信号Ｖｖ*、およびＷ相電圧信号Ｖｗ*にそれぞれ対応して設けられる。   Comparators 14U, 14V, and 14W are provided corresponding to U-phase voltage signal Vu *, V-phase voltage signal Vv *, and W-phase voltage signal Vw *, respectively.

比較器１４Ｕは、Ｕ相電圧信号Ｖｕ*と搬送波信号とを比較して、Ｕ相のためのＰＷＭ制御信号を出力する。比較器１４Ｖは、Ｖ相電圧信号Ｖｖ*と搬送波信号とを比較して、Ｗ相のためのＰＷＭ制御信号を出力する。比較器１４Ｗは、Ｗ相電圧信号Ｖｗ*と搬送波信号とを比較して、Ｗ相のためのＰＷＭ制御信号を出力する。ＰＷＭ制御信号は矩形波信号である。上記のＰＷＭ制御信号は、比較器の比較結果を示す比較信号に対応する。ＰＷＭ制御信号は、ゲート制御信号に用いられる。この実施の形態ではＰＷＭ制御信号からゲート制御信号が生成される。   The comparator 14U compares the U-phase voltage signal Vu * with the carrier signal and outputs a PWM control signal for the U-phase. The comparator 14V compares the V-phase voltage signal Vv * and the carrier wave signal, and outputs a PWM control signal for the W-phase. The comparator 14W compares the W-phase voltage signal Vw * and the carrier wave signal, and outputs a PWM control signal for the W-phase. The PWM control signal is a rectangular wave signal. The PWM control signal corresponds to a comparison signal indicating the comparison result of the comparator. The PWM control signal is used as a gate control signal. In this embodiment, the gate control signal is generated from the PWM control signal.

遅延回路１５Ｖは、比較器１４Ｖから出力されるＰＷＭ制御信号を遅延させる。遅延回路１５Ｗは、比較器１４Ｗから出力される信号をＰＷＭ制御信号を遅延させる。   The delay circuit 15V delays the PWM control signal output from the comparator 14V. The delay circuit 15W delays the PWM control signal from the signal output from the comparator 14W.

本発明の実施の形態によれば、（Ｎ−１）個の遅延回路が設けられる。Ｎは多相交流の相数である。比較器は各相に対応して設けられる。したがって比較器の個数はＮ個である。（Ｎ−１）個の遅延回路は、（Ｎ−１）個の比較器の出力にそれぞれ接続される。したがって、Ｎ個の比較器のうちの１つの出力には遅延回路が接続されていない。すなわち、（Ｎ−１）個の遅延回路の遅延時間は、遅延回路が接続されていない比較器の出力を基準として定められる。   According to the embodiment of the present invention, (N−1) delay circuits are provided. N is the number of phases of multiphase alternating current. A comparator is provided for each phase. Therefore, the number of comparators is N. The (N−1) delay circuits are connected to the outputs of (N−1) comparators, respectively. Therefore, no delay circuit is connected to the output of one of the N comparators. That is, the delay time of the (N−1) delay circuits is determined based on the output of the comparator to which no delay circuit is connected.

（Ｎ−１）個の遅延回路の遅延時間は互いに異なりうる。スイッチング素子Ｑ１〜Ｑ６のスイッチング周波数をＦｓｗとし、多相交流の相の数をＮ（Ｎは３以上の整数）とし、ｍを１以上（Ｎ−１）以下の整数とすると、各遅延回路の遅延時間は、ｍ／Ｆｓｗ／Ｎで与えられる。   The delay times of the (N-1) delay circuits can be different from each other. Assuming that the switching frequency of the switching elements Q1 to Q6 is Fsw, the number of polyphase AC phases is N (N is an integer of 3 or more), and m is an integer of 1 to (N-1), each delay circuit The delay time is given by m / Fsw / N.

第１の実施の形態ではＮ＝３である。したがって、第１の実施の形態では、２個の遅延回路１５Ｖ，１５Ｗが設けられる。遅延回路１５Ｖ，１５Ｗの遅延時間は以下のように定められる。   In the first embodiment, N = 3. Therefore, in the first embodiment, two delay circuits 15V and 15W are provided. The delay times of the delay circuits 15V and 15W are determined as follows.

遅延回路１５Ｖの遅延時間：１／Ｆｓｗ／Ｎ
遅延回路１５Ｗの遅延時間：２／Ｆｓｗ／Ｎ
遅延回路１５Ｖの遅延時間を比較器１４Ｕからの出力信号に対する位相差で示すと１２０°である。同様に遅延回路１５Ｗの遅延時間を比較器１４Ｕからの出力信号に対する位相差で示すと２４０°である。 Delay time of delay circuit 15V: 1 / Fsw / N
Delay time of delay circuit 15W: 2 / Fsw / N
The delay time of the delay circuit 15V is 120 ° as a phase difference with respect to the output signal from the comparator 14U. Similarly, the delay time of the delay circuit 15W is 240 ° in terms of the phase difference with respect to the output signal from the comparator 14U.

図２に示した構成では、比較器１４Ｕの出力には遅延回路が接続されていない。しかし、比較器１４Ｕ，１４Ｖ，１４Ｗのいずれか１つの出力に遅延回路が接続されず、残りの２つの比較器の出力に遅延回路が接続されていればよい。したがって、２つの遅延回路の配置は図２に示されるように限定されるものではない。   In the configuration shown in FIG. 2, no delay circuit is connected to the output of the comparator 14U. However, the delay circuit may be connected to the output of any one of the comparators 14U, 14V, and 14W, and the delay circuit may be connected to the outputs of the remaining two comparators. Therefore, the arrangement of the two delay circuits is not limited as shown in FIG.

反転回路１６Ｕ，１６Ｖ，１６Ｗは、それぞれ、比較器１４Ｕ，１４Ｖ，１４Ｗの出力信号を反転させる。リミッタ回路１７Ｕａは、比較器１４Ｕから出力されたＰＷＭ制御信号の最大値を制限してゲート制御信号Ｇｕを出力する。リミッタ回路１７Ｕｂは、反転回路１６Ｕからの出力信号の最大値を制限して、ゲート制御信号Ｇｕを出力する。同様に、リミッタ回路１７Ｖａ，１７Ｖｂは、それぞれ比較器１４Ｖおよび反転回路１６Ｖからの出力信号の最大値を制限して、ゲート制御信号Ｇｖ，Ｇｙを出力する。リミッタ回路１７Ｗａ，１７Ｗｂは、それぞれ比較器１４Ｗおよび反転回路１６Ｗからの出力信号の最大値を制限して、ゲート制御信号Ｇｗ，Ｇｚを出力する。   The inverting circuits 16U, 16V, and 16W invert the output signals of the comparators 14U, 14V, and 14W, respectively. The limiter circuit 17Ua limits the maximum value of the PWM control signal output from the comparator 14U and outputs the gate control signal Gu. The limiter circuit 17Ub limits the maximum value of the output signal from the inverting circuit 16U and outputs the gate control signal Gu. Similarly, the limiter circuits 17Va and 17Vb limit the maximum values of the output signals from the comparator 14V and the inverting circuit 16V, respectively, and output the gate control signals Gv and Gy. Limiter circuits 17Wa and 17Wb limit the maximum values of the output signals from comparator 14W and inverting circuit 16W, respectively, and output gate control signals Gw and Gz.

図２に示された構成によれば、中性線７（図１）を通じてコンデンサＣ１〜Ｃ３の中性点（言い換えると、負側ライン６）に流れる高調波成分を低減することができる。さらに、図２に示された構成によれば、搬送波信号生成回路１３は、３つの比較器（１４Ｕ，１４Ｖ，１４Ｗ）に対して共通に設けられる。したがって、制御回路４の構成を簡素化することができる。このような効果についてさらに詳しく説明する。   According to the configuration shown in FIG. 2, it is possible to reduce harmonic components flowing to the neutral points (in other words, the negative side line 6) of the capacitors C1 to C3 through the neutral line 7 (FIG. 1). Further, according to the configuration shown in FIG. 2, the carrier signal generation circuit 13 is provided in common for the three comparators (14U, 14V, 14W). Therefore, the configuration of the control circuit 4 can be simplified. Such an effect will be described in more detail.

図３は、図２に示した制御回路４の第１の比較例に係る構成を示したブロック図である。図２および図３を参照して、制御回路４１は、遅延回路１５Ｖ，１５Ｗが省略されている点において制御回路４と異なる。   FIG. 3 is a block diagram showing a configuration according to the first comparative example of the control circuit 4 shown in FIG. 2 and 3, control circuit 41 is different from control circuit 4 in that delay circuits 15V and 15W are omitted.

図４は、図３に示した制御回路４１の制御によって得られるＵ相、Ｖ相およびＷ相の各々の電圧と、零相電圧とを説明するための図である。図４を参照して、搬送波信号は、Ｕ相電圧信号Ｖｕ*、Ｖ相電圧信号Ｖｖ*、およびＷ相電圧信号Ｖｗ*に共通である。   FIG. 4 is a diagram for explaining the voltages of the U-phase, V-phase, and W-phase obtained by the control of the control circuit 41 shown in FIG. 3 and the zero-phase voltage. Referring to FIG. 4, the carrier signal is common to U-phase voltage signal Vu *, V-phase voltage signal Vv *, and W-phase voltage signal Vw *.

Ｕ相電圧信号Ｖｕ*が搬送波信号より大きい場合には、Ｕ相ラインに電圧Ｅが出力される。Ｕ相電圧信号Ｖｕ*の値が負である場合には、Ｕ相電圧信号Ｖｕ*の絶対値が搬送波信号の絶対値より大きい間に、Ｕ相ラインに電圧−Ｅが出力される。Ｖ相およびＷ相の各々の電圧も、各相に対応する電圧信号と搬送波信号との間の上述した関係に従って決定される。   When the U-phase voltage signal Vu * is larger than the carrier wave signal, the voltage E is output to the U-phase line. When the value of the U-phase voltage signal Vu * is negative, the voltage −E is output to the U-phase line while the absolute value of the U-phase voltage signal Vu * is larger than the absolute value of the carrier wave signal. The voltages of the V phase and the W phase are also determined according to the above-described relationship between the voltage signal corresponding to each phase and the carrier signal.

搬送波信号の値が最大値（正のピーク値）に達するときに、Ｕ相電圧、Ｖ相電圧、Ｗ相電圧は、ともに−Ｅとなる。このときの零相成分ＶU+V+Wの値は、−３Ｅとなる。搬送波信号の値が最小値（負のピーク値）に達するときに、Ｕ相電圧、Ｖ相電圧、Ｗ相電圧は、ともにＥとなる。このときには、零相成分ＶU+V+Wの値が＋３Ｅとなる。すなわち、図４に示される制御によれば、零相成分が大きい。このことは中性線７を通じてコンデンサＣ１〜Ｃ３の中性点に流れる高調波成分が大きいことを意味する。 When the value of the carrier wave signal reaches the maximum value (positive peak value), the U-phase voltage, V-phase voltage, and W-phase voltage are all -E. The value of the zero phase component V U + V + W at this time is −3E. When the value of the carrier signal reaches the minimum value (negative peak value), the U-phase voltage, V-phase voltage, and W-phase voltage are all E. At this time, the value of the zero-phase component V U + V + W is + 3E. That is, according to the control shown in FIG. 4, the zero-phase component is large. This means that harmonic components flowing through the neutral line 7 to the neutral points of the capacitors C1 to C3 are large.

図５は、図２に示した制御回路４の第２の比較例に係る構成を示したブロック図である。図２および図５を参照して、制御回路４２は、遅延回路１５Ｖ，１５Ｗが省略されている点において制御回路４と異なる。さらに、制御回路４２は、搬送波信号生成回路１３に代えて搬送波信号生成回路１３Ｕ，１３Ｖ，１３Ｗを備える。すなわち、図５に示された構成では、相ごとに搬送波生成回路が設けられる。   FIG. 5 is a block diagram showing a configuration according to a second comparative example of the control circuit 4 shown in FIG. 2 and 5, control circuit 42 differs from control circuit 4 in that delay circuits 15V and 15W are omitted. Further, the control circuit 42 includes carrier wave signal generation circuits 13U, 13V, and 13W instead of the carrier wave signal generation circuit 13. That is, in the configuration shown in FIG. 5, a carrier wave generation circuit is provided for each phase.

搬送波信号生成回路１３Ｕ，１３Ｖ，１３Ｗは搬送波信号１８Ｕ，１８Ｖ，１８Ｗをそれぞれ発生させる。搬送波信号１８Ｕ，１８Ｖ，１８Ｗの位相は互いに１２０°異なる。すなわち、搬送波信号１８Ｕ，１８Ｖ，１８Ｗのうちの任意の２つの信号の間の位相差が１２０°である。たとえば搬送波信号１８Ｕの位相を基準とする。この場合、図５に示した制御回路４２は、図２に示す制御回路４と同じ動作を行なう。   Carrier wave signal generation circuits 13U, 13V, and 13W generate carrier wave signals 18U, 18V, and 18W, respectively. The phases of the carrier signals 18U, 18V, and 18W differ from each other by 120 °. That is, the phase difference between any two of the carrier signals 18U, 18V, and 18W is 120 °. For example, the phase of the carrier signal 18U is used as a reference. In this case, the control circuit 42 shown in FIG. 5 performs the same operation as the control circuit 4 shown in FIG.

比較器１４Ｕは、Ｕ相電圧信号Ｖｕ*と搬送波信号１８Ｕとを比較して、Ｕ相のためのＰＷＭ制御信号を出力する。比較器１４Ｖは、Ｖ相電圧信号Ｖｖ*と搬送波信号とを比較して、Ｖ相のためのＰＷＭ制御信号を出力する。比較器１４Ｗは、Ｗ相電圧信号と搬送波信号とを比較して、Ｗ相のためのＰＷＭ制御信号を出力する。 Comparator 14U compares U-phase voltage signal Vu * and carrier wave signal 18U, and outputs a PWM control signal for the U-phase. The comparator 14V compares the V-phase voltage signal Vv * and the carrier signal, and outputs a PWM control signal for the V-phase. The comparator 14W compares the W-phase voltage signal and the carrier wave signal, and outputs a PWM control signal for the W-phase.

この構成によれば、搬送波信号１８Ｕ，１８Ｖ，１８Ｗの値が最大値（正のピーク値）に達するタイミングが１２０°ずつずれている。このため、Ｕ相電圧、Ｖ相電圧、Ｗ相電圧が同時に負のピーク値（すなわち−Ｅ）となることが避けられる。同じく搬送波信号１８Ｕ，１８Ｖ，１８Ｗの値が最小値（負のピーク値）に達するタイミングが１２０°ずつずれている。このため、Ｕ相電圧、Ｖ相電圧、Ｗ相電圧が同時に正のピーク値（すなわち＋Ｅ）となることが避けられる。これにより、零相成分ＶU+V+Wの正のピーク値、および負のピーク値の絶対値を小さくすることができる。このことは、中性線７を通じてコンデンサＣ１〜Ｃ３の中性点に流れる高調波成分が低減されることを意味する。 According to this configuration, the timing at which the values of the carrier wave signals 18U, 18V, and 18W reach the maximum value (positive peak value) is shifted by 120 °. For this reason, it is avoided that the U-phase voltage, the V-phase voltage, and the W-phase voltage simultaneously become negative peak values (that is, -E). Similarly, the timing at which the values of the carrier wave signals 18U, 18V, and 18W reach the minimum value (negative peak value) is shifted by 120 °. For this reason, it is avoided that the U-phase voltage, the V-phase voltage, and the W-phase voltage simultaneously become positive peak values (that is, + E). As a result, the absolute value of the positive peak value and the negative peak value of the zero-phase component V U + V + W can be reduced. This means that harmonic components flowing through the neutral line 7 to the neutral points of the capacitors C1 to C3 are reduced.

しかしながら、図５に示された構成では、相ごとに搬送波生成回路が必要である。このため制御回路の構成が複雑となる。これに対して、第１の実施の形態によれば、搬送波生成回路は各相に共通である。   However, in the configuration shown in FIG. 5, a carrier wave generation circuit is required for each phase. This complicates the configuration of the control circuit. On the other hand, according to the first embodiment, the carrier wave generation circuit is common to each phase.

一般に、信号生成回路に比べて、遅延回路は簡素な構成で実現される。したがって、図２に示された構成は、２つの遅延回路１５Ｖ，１５Ｗを有するものの、全体としては、図５に示された構成よりも簡素化される。さらに、図２に示した制御回路４は図５に示した制御回路４２と同様の動作を行なうので、上述した高調波成分の低減効果を得ることができる。   In general, the delay circuit is realized with a simpler configuration than the signal generation circuit. Therefore, although the configuration shown in FIG. 2 includes the two delay circuits 15V and 15W, the configuration as a whole is more simplified than the configuration shown in FIG. Furthermore, since the control circuit 4 shown in FIG. 2 performs the same operation as the control circuit 42 shown in FIG. 5, the above-described harmonic component reduction effect can be obtained.

以上のように、第１の実施の形態によれば、高調波成分を低減できる電力変換装置をより簡素な構成によって提供できる。   As described above, according to the first embodiment, it is possible to provide a power converter that can reduce harmonic components with a simpler configuration.

［実施の形態２］
図６は、本発明の第２の実施形態に係る電力変換装置１０２の概略的な構成を示した図である。図１および図６を参照して、電力変換装置１０２は、制御回路４に代えて制御回路４Ａを備える点において電力変換装置１０１と異なる。電力変換装置１０２の他の部分の構成は、電力変換装置１０１の対応する部分の構成と同様であるので以後の説明は繰り返さない。 [Embodiment 2]
FIG. 6 is a diagram illustrating a schematic configuration of a power conversion device 102 according to the second embodiment of the present invention. Referring to FIGS. 1 and 6, power conversion device 102 differs from power conversion device 101 in that control circuit 4 </ b> A is provided instead of control circuit 4. Since the structure of the other part of the power converter device 102 is the same as that of the corresponding part of the power converter device 101, subsequent description is not repeated.

図７は、図６に示した制御回路４Ａの構成を示した機能ブロック図である。図２および図７を参照して、制御回路４Ａは、遅延回路１５Ｖ，１５Ｗに代えて、タイマー１９Ｖ，１９Ｗを備える。制御回路４Ａは、さらに、タイマー制御回路２０およびデータ記憶部２１を備える。制御回路４Ａの他の部分の構成は、制御回路４の対応する部分の構成と同様であるので以後の説明は繰り返さない。   FIG. 7 is a functional block diagram showing the configuration of the control circuit 4A shown in FIG. Referring to FIGS. 2 and 7, control circuit 4A includes timers 19V and 19W in place of delay circuits 15V and 15W. The control circuit 4A further includes a timer control circuit 20 and a data storage unit 21. Since the configuration of other parts of control circuit 4A is the same as the configuration of the corresponding part of control circuit 4, the following description will not be repeated.

タイマーの個数は、第１の実施の形態で示された遅延器の個数と同じであり（Ｎ−１）個である。第２の実施の形態ではＮ＝３である。   The number of timers is the same as the number of delay units shown in the first embodiment, and is (N−1). In the second embodiment, N = 3.

タイマー１９Ｖ，１９Ｗは、それぞれ比較器１４Ｖ，１４Ｗからの信号を受ける。タイマー１９Ｖ，１９Ｗの各々は、タイマー制御回路２０からの制御信号に応答して、遅延時間を設定する。タイマー１９Ｖに比較器１４ＶからのＰＷＭ制御信号が入力された場合、タイマー１９Ｖは、その設定された遅延時間の後に信号を出力する。タイマー１９Ｗの動作もタイマー１９Ｖの動作と同様である。   Timers 19V and 19W receive signals from comparators 14V and 14W, respectively. Each of timers 19V and 19W sets a delay time in response to a control signal from timer control circuit 20. When the PWM control signal from the comparator 14V is input to the timer 19V, the timer 19V outputs a signal after the set delay time. The operation of the timer 19W is the same as the operation of the timer 19V.

実施の形態２では、実施の形態１と同じく、比較器１４Ｕ，１４Ｖ，１４Ｗのいずれか１つの出力に遅延回路が接続されず、残りの２つの比較器の出力にタイマーが接続されていればよい。したがって、２つのタイマーの配置は図７に示されるように限定されるものではない。   In the second embodiment, as in the first embodiment, the delay circuit is not connected to any one of the outputs of the comparators 14U, 14V, and 14W, and the timer is connected to the outputs of the remaining two comparators. Good. Therefore, the arrangement of the two timers is not limited as shown in FIG.

タイマー制御回路２０は、タイマー１９Ｖ，１９Ｗの各々の遅延時間を制御する。データ記憶部２１は、リアクトルＬｕ，Ｌｖ，Ｌｗのインダクタンス値（図７において、Ｌｕ，Ｌｖ，Ｌｗと示す）を記憶する。タイマー制御回路２０は、データ記憶部２１に記憶されたインダクタンス値に基づいて、タイマー１９Ｖ，１９Ｗの各々における遅延時間を算出する。   The timer control circuit 20 controls the delay times of the timers 19V and 19W. The data storage unit 21 stores the inductance values of the reactors Lu, Lv, and Lw (shown as Lu, Lv, and Lw in FIG. 7). The timer control circuit 20 calculates a delay time in each of the timers 19V and 19W based on the inductance value stored in the data storage unit 21.

データ記憶部２１には、リアクトルＬｕ，Ｌｖ，Ｌｗのインダクタンス値が予め入力される。データ記憶部２１に入力される値は、たとえば、リアクトルＬｕ，Ｌｖ，Ｌｗの測定値あるいは公称値である。   In the data storage unit 21, the inductance values of the reactors Lu, Lv, and Lw are input in advance. The values input to the data storage unit 21 are measured values or nominal values of the reactors Lu, Lv, and Lw, for example.

図８は、図７に示したタイマー制御回路２０によるタイマー１９Ｖ，１９Ｗの遅延時間の設定に関する処理を説明したフローチャートである。電力変換装置１０２の起動時に、図８に示された処理が実行される。図８を参照して、ステップＳ１において、タイマー制御回路２０は、インダクタンスＬｕ，Ｌｖ，Ｌｗの値をデータ記憶部２１から取得する。これによりタイマー制御回路２０にＬｕ，Ｌｖ，Ｌｗの値が入力される。   FIG. 8 is a flowchart for explaining processing related to setting of the delay times of the timers 19V and 19W by the timer control circuit 20 shown in FIG. When the power conversion apparatus 102 is activated, the process shown in FIG. 8 is executed. Referring to FIG. 8, in step S <b> 1, timer control circuit 20 acquires values of inductances Lu, Lv, and Lw from data storage unit 21. As a result, Lu, Lv, and Lw values are input to the timer control circuit 20.

ステップＳ２において、タイマー制御回路２０は、タイマー１９Ｖ，１９Ｗの各々での遅延時間を算出する。ステップＳ３において、タイマー制御回路２０は、算出された遅延時間を、タイマー１９Ｖ，１９Ｗの各々の遅延時間に設定する。ステップＳ３の処理が終了すると、全体の処理が終了する。   In step S2, the timer control circuit 20 calculates the delay time in each of the timers 19V and 19W. In step S3, the timer control circuit 20 sets the calculated delay time to the delay time of each of the timers 19V and 19W. When the process of step S3 ends, the entire process ends.

ステップＳ２において実行される遅延時間の算出についてより詳しく説明する。なお、以下に示したＬｕ，Ｌｖ，Ｌｗの間の関係は一例であって、本発明の構成を限定するためのものではない。   The calculation of the delay time executed in step S2 will be described in more detail. In addition, the relationship between Lu, Lv, and Lw shown below is an example, and is not for limiting the configuration of the present invention.

たとえば、Ｌｕ＝Ｌｖ＝Ｌｗの場合、Ｕ相電圧信号と、Ｖ相電圧信号と、Ｗ相電圧信号との間で１２０°ずつ位相がずれていると電流Ｉｎが最小となる。この場合、タイマー制御回路２０は、タイマー１９Ｖの遅延時間をＴ／３に設定し、タイマー１９Ｗの遅延時間を２Ｔ／３に設定する。ここでＴは、搬送波信号の周期（搬送波信号の周波数の逆数）である。搬送波信号の周期は、電圧信号の周期に等しい。   For example, in the case of Lu = Lv = Lw, the current In is minimized when the phases of the U-phase voltage signal, the V-phase voltage signal, and the W-phase voltage signal are shifted by 120 °. In this case, the timer control circuit 20 sets the delay time of the timer 19V to T / 3, and sets the delay time of the timer 19W to 2T / 3. Here, T is the period of the carrier signal (the reciprocal of the frequency of the carrier signal). The period of the carrier signal is equal to the period of the voltage signal.

別の例が図９に示される。図９は、第２の実施の形態に係る遅延時間の設定の一例を示した図である。図９（ａ）は、Ｕ相、Ｖ相、Ｗ相の各々のＰＷＭ制御信号（比較器から出力される比較信号）の間の位相差を説明するための図である。図９（ｂ）は、Ｕ相、Ｖ相、Ｗ相の各々の負荷側の交流ラインに発生するリプル電流を説明するための図である。   Another example is shown in FIG. FIG. 9 is a diagram illustrating an example of setting of the delay time according to the second embodiment. FIG. 9A is a diagram for explaining a phase difference between PWM control signals (comparison signals output from the comparator) of the U phase, the V phase, and the W phase. FIG. 9B is a diagram for explaining the ripple current generated in the AC line on the load side of each of the U phase, the V phase, and the W phase.

図９（ａ）を参照して、たとえば、Ｌｕ：Ｌｖ：Ｌｗ＝１：２：２の場合、Ｖ相のＰＷＭ制御信号の位相をＵ相のＰＷＭ制御信号の位相に対して１８０°ずらす。同じくＷ相のＰＷＭ制御信号の位相をＵ相のＰＷＭ制御信号の位相に対して１８０°ずらす。すなわちタイマー１９Ｖ，１９Ｗにおける遅延時間はＴ／２に設定される。   Referring to FIG. 9A, for example, when Lu: Lv: Lw = 1: 2: 2, the phase of the V-phase PWM control signal is shifted by 180 ° with respect to the phase of the U-phase PWM control signal. Similarly, the phase of the W-phase PWM control signal is shifted by 180 ° with respect to the phase of the U-phase PWM control signal. That is, the delay time in the timers 19V and 19W is set to T / 2.

この場合、図９（ｂ）に示されるように、Ｕ相のリプルは、Ｖ相およびＷ相のリプルと位相が１８０°異なる。なお、Ｖ相およびＷ相の間では、リプルの位相差は０°である。したがって、Ｕ相のリプルをＶ相およびＷ相のリプルの和でキャンセルできる。これにより、電流Ｉｎを最小化できる。なお、実際には、コンデンサＣｕ，Ｃｖ，Ｃｗに交流電圧が印加されるので、Ｉｎ＝０にはならないが、上記の位相差（遅延時間）を設定することで電流Ｉｎを最小化することができる。   In this case, as shown in FIG. 9B, the U-phase ripple is 180 degrees out of phase with the V-phase and W-phase ripples. Note that the phase difference between the ripples is 0 ° between the V phase and the W phase. Therefore, the U-phase ripple can be canceled by the sum of the V-phase and W-phase ripples. Thereby, the current In can be minimized. Actually, since AC voltage is applied to the capacitors Cu, Cv, and Cw, In = 0 is not achieved, but the current In can be minimized by setting the above-described phase difference (delay time). it can.

なお、上記の説明では、タイマー制御回路２０は、インダクタンス値のみに基づいて遅延時間を算出したが、タイマー制御回路２０は、インダクタンス値だけでなく、コンデンサＣｕ，Ｃｖ，Ｃｗの容量値も含めて遅延時間を算出してもよい。   In the above description, the timer control circuit 20 calculates the delay time based only on the inductance value. However, the timer control circuit 20 includes not only the inductance value but also the capacitance values of the capacitors Cu, Cv, and Cw. The delay time may be calculated.

このように、第２の形態によれば、タイマー制御回路２０は、少なくともインダクタンス値に基づいて、タイマー１９Ｖ，１９Ｗの遅延時間を算出する。そしてタイマー制御回路２０は、タイマー１９Ｖ，１９Ｗにおける遅延時間を、その算出された遅延時間に設定する。これにより、電流Ｉｎを低減することができる。   Thus, according to the second embodiment, the timer control circuit 20 calculates the delay times of the timers 19V and 19W based at least on the inductance value. Then, the timer control circuit 20 sets the delay time in the timers 19V and 19W to the calculated delay time. Thereby, the current In can be reduced.

［実施の形態３］
図１０は、本発明の第３の実施形態に係る電力変換装置１０３の概略的な構成を示した図である。図１および図１０を参照して、電力変換装置１０３は、制御回路４に代えて制御回路４Ｂを備える点において電力変換装置１０１と異なる。さらに、電力変換装置１０３は、電流センサ８を備える点において電力変換装置１０１と異なる。電流センサ８は、中性線７を流れる電流Ｉｎを計測して、その計測された電流値（Ｉｎ）を制御回路４Ｂに出力する。電力変換装置１０３の他の部分の構成は、電力変換装置１０１の対応する部分の構成と同様であるので以後の説明は繰り返さない。 [Embodiment 3]
FIG. 10 is a diagram illustrating a schematic configuration of a power conversion device 103 according to the third embodiment of the present invention. Referring to FIGS. 1 and 10, power conversion device 103 is different from power conversion device 101 in that control circuit 4 </ b> B is provided instead of control circuit 4. Furthermore, the power conversion device 103 is different from the power conversion device 101 in that it includes a current sensor 8. The current sensor 8 measures the current In flowing through the neutral wire 7 and outputs the measured current value (In) to the control circuit 4B. Since the structure of the other part of the power converter device 103 is the same as the structure of the corresponding part of the power converter device 101, subsequent description is not repeated.

図１１は、図１０に示した制御回路４Ｂの構成を示した機能ブロック図である。図２および図１１を参照して、制御回路４Ｂは、遅延回路１５Ｖ，１５Ｗに代えて、タイマー１９Ｖ，１９Ｗを備える。制御回路４Ｂは、さらに、タイマー制御回路２２を備える。制御回路４Ｂの他の部分の構成は、制御回路４の対応する部分の構成と同様であるので以後の説明は繰り返さない。   FIG. 11 is a functional block diagram showing the configuration of the control circuit 4B shown in FIG. 2 and 11, control circuit 4B includes timers 19V and 19W instead of delay circuits 15V and 15W. The control circuit 4B further includes a timer control circuit 22. Since the configuration of other parts of control circuit 4B is the same as the configuration of the corresponding part of control circuit 4, the following description will not be repeated.

なお、制御回路４Ｂは、図７に示した制御回路４Ａに対して、データ記憶部２１が省略されている点、およびタイマー制御回路２０に代えてタイマー制御回路２２を備える点で異なる。タイマー制御回路２２は、タイマー１９Ｖ，１９Ｗの各々の遅延時間を制御するとともに、その制御結果に対するフィードバックとして、電流センサ８から電流Ｉｎの値を受ける。タイマー制御回路２０は、電流Ｉｎの値が最小値（電流Ｉｎの絶対値の最小値を意味する）となるように、タイマー１９Ｖ，１９Ｗの各々の遅延時間を制御する。   The control circuit 4B differs from the control circuit 4A shown in FIG. 7 in that the data storage unit 21 is omitted and that a timer control circuit 22 is provided instead of the timer control circuit 20. The timer control circuit 22 controls the delay times of the timers 19V and 19W and receives the value of the current In from the current sensor 8 as feedback for the control result. The timer control circuit 20 controls the delay time of each of the timers 19V and 19W so that the value of the current In becomes the minimum value (meaning the minimum value of the absolute value of the current In).

図１２は、図１１に示したタイマー制御回路２２によるタイマー１９Ｖ，１９Ｗの遅延時間の設定に関する処理を説明したフローチャートである。電力変換装置１０３の起動時に、図１２に示された処理が実行される。   FIG. 12 is a flowchart for explaining processing related to setting of the delay times of the timers 19V and 19W by the timer control circuit 22 shown in FIG. When the power conversion apparatus 103 is activated, the processing shown in FIG. 12 is executed.

図１２を参照して、ステップＳ１１において、タイマー制御回路２２は、Ｕ相、Ｖ相、Ｗ相の各々のＰＷＭ制御信号（比較器から出力される比較信号）の遅延時間を初期値である０に設定する。遅延時間Ｔｄｖは、タイマー１９Ｖでの遅延時間であり、遅延時間Ｔｄｗは、タイマー１９Ｗでの遅延時間である。ステップＳ１１では、遅延時間Ｔｄｖ，Ｔｄｗは０に設定される。   Referring to FIG. 12, in step S11, timer control circuit 22 sets the delay time of the PWM control signal (comparison signal output from the comparator) for each of the U phase, V phase, and W phase to an initial value of 0. Set to. The delay time Tdv is a delay time in the timer 19V, and the delay time Tdw is a delay time in the timer 19W. In step S11, the delay times Tdv and Tdw are set to zero.

ステップＳ１２において、タイマー制御回路２２は、タイマー１９Ｖでの遅延時間、すなわちＶ相の遅延時間を０からＴまで連続的に変化させる。ここでＴは、搬送波信号の周期を示す。   In step S12, the timer control circuit 22 continuously changes the delay time in the timer 19V, that is, the V-phase delay time from 0 to T. Here, T indicates the period of the carrier signal.

変換部２は、制御回路４Ｂからのゲート制御信号Ｇｕ，Ｇｖ，Ｇｗ，Ｇｘ，Ｇｙ，Ｇｚにより駆動される。タイマー制御回路２２は、タイマー１９Ｖでの遅延時間を変化させるとともに電流センサ８から電流Ｉｎの値を取得する。なお、タイマー１９Ｗでの遅延時間は０のままである。   The conversion unit 2 is driven by gate control signals Gu, Gv, Gw, Gx, Gy, Gz from the control circuit 4B. The timer control circuit 22 changes the delay time in the timer 19V and acquires the value of the current In from the current sensor 8. Note that the delay time in the timer 19W remains zero.

ステップＳ１３において、タイマー制御回路２２は、電流Ｉｎが最小となるＶ相の遅延時間（タイマー１９Ｖでの遅延時間）を決定し、その遅延時間をＴｄｖとする。   In step S13, the timer control circuit 22 determines a V-phase delay time (delay time in the timer 19V) at which the current In is minimized, and sets the delay time to Tdv.

ステップＳ１４において、タイマー制御回路２２は、タイマー１９Ｗでの遅延時間をＴｄｗからＴｄｖまで連続的に変化させる。Ｔｄｗは初期の状態では０である。なお、上記のとおり、変換部２は、制御回路４Ｂからのゲート制御信号Ｇｕ，Ｇｖ，Ｇｗ，Ｇｘ，Ｇｙ，Ｇｚにより駆動される。タイマー制御回路２２は、電流センサ８から電流Ｉｎの値を取得する。   In step S14, the timer control circuit 22 continuously changes the delay time in the timer 19W from Tdw to Tdv. Tdw is 0 in the initial state. As described above, the conversion unit 2 is driven by the gate control signals Gu, Gv, Gw, Gx, Gy, Gz from the control circuit 4B. The timer control circuit 22 acquires the value of the current In from the current sensor 8.

ステップＳ１５において、タイマー制御回路２２は、電流Ｉｎが最小となるＷ相の遅延時間（タイマー１９Ｗでの遅延時間）を決定し、その遅延時間をＴｄｗとする。   In step S15, the timer control circuit 22 determines the W-phase delay time (delay time in the timer 19W) at which the current In is minimized, and sets the delay time to Tdw.

ステップＳ１６において、タイマー制御回路２２は、ステップＳ１５の処理によって電流Ｉｎの最小値が更新されるかどうかを判定する。電流Ｉｎの最小値が更新される場合（ステップＳ１６においてＹＥＳ）、処理はステップＳ１７に進む。ステップＳ１７において、タイマー制御回路２２は、Ｖ相の遅延時間をＴｄｖからｎ×Ｔまで変化させる。ｎは１または２である。   In step S16, the timer control circuit 22 determines whether or not the minimum value of the current In is updated by the process of step S15. If the minimum value of current In is updated (YES in step S16), the process proceeds to step S17. In step S17, the timer control circuit 22 changes the V-phase delay time from Tdv to n × T. n is 1 or 2.

１つの実施形態では、ステップＳ１７において、タイマー制御回路２２は、Ｖ相の遅延時間をＴｄｖからＴまで変化させる。他の実施形態では、ステップＳ１７において、タイマー制御回路２２は、Ｔｄｖに応じてＶ相の遅延時間の変化の範囲を異ならせる。具体的には、ＴｄｖがＴ／２未満である場合には、タイマー制御回路２２は、Ｖ相の遅延時間をＴｄｖからＴまで変化させる。一方、ＴｄｖがＴ／２以上、Ｔ未満である場合には、タイマー制御回路２２は、Ｖ相の遅延時間をＴｄｖから２Ｔまで変化させる。   In one embodiment, in step S17, the timer control circuit 22 changes the delay time of the V phase from Tdv to T. In another embodiment, in step S17, the timer control circuit 22 varies the range of change in the V-phase delay time according to Tdv. Specifically, when Tdv is less than T / 2, the timer control circuit 22 changes the delay time of the V phase from Tdv to T. On the other hand, when Tdv is T / 2 or more and less than T, the timer control circuit 22 changes the delay time of the V phase from Tdv to 2T.

ステップＳ１７の処理の後、全体の処理はステップＳ１３に戻る。すなわち、ステップＳ１５の処理で取得されるＩｎの最小値が更新される限り、ステップＳ１３〜Ｓ１７の処理が繰り返される。一方、ステップＳ１５の処理で取得されるＩｎの最小値が更新されない場合（ステップＳ１６においてＮＯ）、全体の処理は終了する。この場合には、電流Ｉｎを最小にするためのＴｄｖ，Ｔｄｗの最適値が得られたことになる。   After the process of step S17, the entire process returns to step S13. That is, as long as the minimum value of In acquired in the process of step S15 is updated, the processes of steps S13 to S17 are repeated. On the other hand, when the minimum value of In acquired in the process of step S15 is not updated (NO in step S16), the entire process ends. In this case, optimum values of Tdv and Tdw for minimizing the current In are obtained.

続いて、図１２に示したフローチャートに沿った処理の具体例を説明する。ステップＳ１１において、タイマー制御回路２２は、Ｕ相、Ｖ相、Ｗ相の各々のＰＷＭ制御信号の遅延時間を０（初期値）に設定する。ステップＳ１２において、タイマー制御回路２２は、タイマー１９Ｖでの遅延時間を０からＴまで連続的に変化させる。   Next, a specific example of processing along the flowchart shown in FIG. 12 will be described. In step S11, the timer control circuit 22 sets the delay time of each of the U-phase, V-phase, and W-phase PWM control signals to 0 (initial value). In step S12, the timer control circuit 22 continuously changes the delay time in the timer 19V from 0 to T.

図１３は、図１２のステップＳ１２，Ｓ１３の処理を説明するための図である。図１３（ａ）は、Ｕ相、Ｖ相、Ｗ相の各々のＰＷＭ制御信号（比較器から出力される比較信号）の間の位相差を説明するための図である。図１３（ｂ）は、電流Ｉｎの変化を説明するための図である。図１３を参照して、タイマー制御回路２２は、タイマー１９Ｖでの遅延時間を０からＴまで連続的に変化させる。たとえば電流Ｉｎは、タイマー１９Ｖでの遅延時間がＴ／２のときに最小となる。この場合、Ｖ相電圧信号の位相は、Ｕ相、Ｗ相の各々の電圧信号の位相に対して１８０°ずれている。ステップＳ１３において、タイマー制御回路２２は、電流Ｉｎが最小となるＶ相の遅延時間Ｔｄｖ＝Ｔ／２とする。   FIG. 13 is a diagram for explaining the processing of steps S12 and S13 of FIG. FIG. 13A is a diagram for explaining a phase difference between PWM control signals (comparison signals output from the comparator) of the U phase, the V phase, and the W phase. FIG. 13B is a diagram for explaining a change in the current In. Referring to FIG. 13, timer control circuit 22 continuously changes the delay time in timer 19V from 0 to T. For example, the current In becomes the minimum when the delay time in the timer 19V is T / 2. In this case, the phase of the V-phase voltage signal is shifted by 180 ° with respect to the phase of each of the U-phase and W-phase voltage signals. In step S13, the timer control circuit 22 sets the V-phase delay time Tdv = T / 2 at which the current In is minimized.

図１４は、図１２のステップＳ１４，Ｓ１５の処理を説明するための図である。図１４（ａ）は、Ｕ相、Ｖ相、Ｗ相の各々のＰＷＭ制御信号（比較器から出力される比較信号）の間の位相差を説明するための図である。図１４（ｂ）は、電流Ｉｎの変化を説明するための図である。図１４を参照して、タイマー制御回路２２は、タイマー１９Ｗでの遅延時間をＴｄｗ（＝０）からＴｄｖ（＝Ｔ／２）まで連続的に変化させる。たとえば電流Ｉｎは、タイマー１９Ｗでの遅延時間がＴ／４のときに最小となる。この場合、Ｗ相のＰＷＭ制御信号の位相は、Ｕ相のＰＷＭ制御信号の位相に対して９０°ずれている。ステップＳ１５において、タイマー制御回路２２は、電流Ｉｎが最小となるＷ相の遅延時間ＴｄｗをＴｄｗ＝Ｔ／４とする。   FIG. 14 is a diagram for explaining the processing in steps S14 and S15 in FIG. FIG. 14A is a diagram for explaining a phase difference between the PWM control signals (comparison signals output from the comparator) of the U phase, the V phase, and the W phase. FIG. 14B is a diagram for explaining a change in the current In. Referring to FIG. 14, timer control circuit 22 continuously changes the delay time in timer 19W from Tdw (= 0) to Tdv (= T / 2). For example, the current In becomes the minimum when the delay time in the timer 19W is T / 4. In this case, the phase of the W-phase PWM control signal is shifted by 90 ° from the phase of the U-phase PWM control signal. In step S15, the timer control circuit 22 sets Tdw = T / 4 as the W-phase delay time Tdw at which the current In is minimized.

ステップＳ１６において、タイマー制御回路２２は、電流Ｉｎの最小値が更新されたかどうかを判定する。この場合、電流Ｉｎの最小値が更新される。従ってステップＳ１７の処理が実行される。   In step S16, the timer control circuit 22 determines whether or not the minimum value of the current In has been updated. In this case, the minimum value of the current In is updated. Accordingly, the process of step S17 is executed.

図１５は、図１２のステップＳ１７の処理を説明するための図である。図１５を参照して、タイマー制御回路２２は、タイマー１９Ｖでの遅延時間をＴｄｖ（＝Ｔ／２）からＴまで連続的に変化させる。なお、この場合にはステップＳ１７の処理においてｎ＝１である。   FIG. 15 is a diagram for explaining the processing in step S17 of FIG. Referring to FIG. 15, the timer control circuit 22 continuously changes the delay time in the timer 19V from Tdv (= T / 2) to T. In this case, n = 1 in the process of step S17.

たとえばタイマー１９Ｖでの遅延時間が５Ｔ／８の場合に電流Ｉｎが最小になったとする。この場合、ステップＳ１３において、タイマー制御回路２２は、Ｔｄｖ＝５Ｔ／８とする。次にステップＳ１４において、タイマー制御回路２２は、タイマー１９Ｗでの遅延時間をＴｄｗ（＝Ｔ／４）からＴｄｖ（＝５Ｔ／８）まで連続的に変化させるとともに、電流Ｉｎの値を取得する。ステップＳ１６において、タイマー制御回路２２は、電流Ｉｎの最小値が更新されたかどうかを判定する。   For example, it is assumed that the current In is minimized when the delay time in the timer 19V is 5T / 8. In this case, in step S13, the timer control circuit 22 sets Tdv = 5T / 8. Next, in step S14, the timer control circuit 22 continuously changes the delay time in the timer 19W from Tdw (= T / 4) to Tdv (= 5T / 8), and acquires the value of the current In. In step S16, the timer control circuit 22 determines whether or not the minimum value of the current In has been updated.

以上説明したように、タイマー制御回路２２は、電流Ｉｎが最小値となるようにタイマー１９Ｖ，１９Ｗの遅延時間を設定する。具体的には、タイマー制御回路２２は、電流Ｉｎの最小値が更新されなくなるまでステップＳ１３〜Ｓ１７の処理を繰り返す。図１６は、Ｕ相、Ｖ相、Ｗ相のＰＷＭ制御信号の間の位相差の調整結果の例を示した図である。たとえば図１６に示されるように位相差が決定される。   As described above, the timer control circuit 22 sets the delay times of the timers 19V and 19W so that the current In becomes the minimum value. Specifically, the timer control circuit 22 repeats the processes in steps S13 to S17 until the minimum value of the current In is not updated. FIG. 16 is a diagram illustrating an example of the adjustment result of the phase difference between the U-phase, V-phase, and W-phase PWM control signals. For example, the phase difference is determined as shown in FIG.

以上のように、第３の実施の形態では、タイマー制御回路２２がタイマー１９Ｖ，１９Ｗでの遅延時間を調整する。これにより、最適な遅延時間を得ることができる。   As described above, in the third embodiment, the timer control circuit 22 adjusts the delay time in the timers 19V and 19W. Thereby, an optimum delay time can be obtained.

なお、本発明の実施形態に係る電力変換装置の構成は上述した構成に限定されるものではない。上記の構成の種々の変形も本発明の実施形態に係る電力変換装置に含まれる。以下に、本発明の実施形態に係る電力変換装置の変形例を示す。   In addition, the structure of the power converter device which concerns on embodiment of this invention is not limited to the structure mentioned above. Various modifications of the above configuration are also included in the power converter according to the embodiment of the present invention. Below, the modification of the power converter device which concerns on embodiment of this invention is shown.

図１７は、本発明の実施形態に係る電力変換装置の１つの変形例を示した図である。図１および図１７を参照して、電力変換装置１０４は、コンデンサＣ２，Ｃ３に代えてコンデンサＣ４を備える。コンデンサＣ４は、コンデンサＣ１と直列に、正側ライン５と負側ライン６との間に接続される。中性線７は、コンデンサＣ１，Ｃ７の接続点に接続される。   FIG. 17 is a diagram illustrating one modification of the power conversion device according to the embodiment of the present invention. Referring to FIGS. 1 and 17, power conversion device 104 includes a capacitor C4 instead of capacitors C2 and C3. The capacitor C4 is connected between the positive side line 5 and the negative side line 6 in series with the capacitor C1. The neutral wire 7 is connected to a connection point between the capacitors C1 and C7.

電力変換装置１０４は、制御回路４を備える。ただし電力変換装置１０４は、制御回路４に代えて制御回路４Ａあるいは制御回路４Ｂを備えてもよい。電力変換装置１０４の他の部分の構成は、電力変換装置１０１の対応する部分の構成と同様であるので以後の説明は繰り返さない。   The power conversion device 104 includes a control circuit 4. However, the power conversion device 104 may include a control circuit 4A or a control circuit 4B instead of the control circuit 4. Since the structure of the other part of power converter device 104 is the same as that of the corresponding part of power converter device 101, the following description will not be repeated.

図１８は、本発明の実施形態に係る電力変換装置の別の変形例を示した図である。図１および図１８を参照して、電力変換装置１０５は、コンバータとして構成される点で電力変換装置１０１と異なる。詳細には、電力変換装置１０５は、ＬＣフィルタ３に代えてＬＣフィルタ３３を備える。ＬＣフィルタ３３は、交流電源３１と変換部２との間に接続される。   FIG. 18 is a diagram illustrating another modification of the power conversion device according to the embodiment of the present invention. 1 and 18, power conversion device 105 is different from power conversion device 101 in that it is configured as a converter. Specifically, the power conversion device 105 includes an LC filter 33 instead of the LC filter 3. The LC filter 33 is connected between the AC power supply 31 and the conversion unit 2.

ＬＣフィルタ３は、コンデンサＣｒ，Ｃｓ，Ｃｔと、リアクトルＬｒ，Ｌｓ，Ｌｔとを含む。コンデンサＣｒは、リアクトルＬｒの交流電源３１側の交流ラインと中性線７とに接続される。コンデンサＣｓは、リアクトルＬｓの交流電源３１側の交流ラインと中性線７とに接続される。コンデンサＣｔは、リアクトルＬｔの交流電源３１側の交流ラインと中性線７とに接続される。中性線７は、負側ライン６に接続される。   The LC filter 3 includes capacitors Cr, Cs, and Ct and reactors Lr, Ls, and Lt. Capacitor Cr is connected to an AC line on reactor AC power supply 31 side of reactor Lr and neutral wire 7. Capacitor Cs is connected to an AC line on the side of AC power supply 31 of reactor Ls and neutral line 7. Capacitor Ct is connected to an AC line on the side of AC power supply 31 of reactor Lt and neutral line 7. The neutral wire 7 is connected to the negative line 6.

リアクトルＬｕは、スイッチング素子Ｑ１，Ｑ２の接続点と負荷１０との間に接続される。リアクトルＬｖは、スイッチング素子Ｑ３，Ｑ４の接続点と負荷１０との間に接続される。リアクトルＬｗは、スイッチング素子Ｑ５，Ｑ６の接続点と負荷１０との間に接続される。   Reactor Lu is connected between a connection point of switching elements Q1, Q2 and load 10. Reactor Lv is connected between the connection point of switching elements Q3, Q4 and load 10. Reactor Lw is connected between the connection point of switching elements Q5 and Q6 and load 10.

制御回路４は、スイッチング素子Ｑ１〜Ｑ６にゲート制御信号Ｇｒ，Ｇｘ，Ｇｓ，Ｇｙ，Ｇｔ，Ｇｚをそれぞれ与える。これにより、変換部２は、交流電源３１からの交流電力を直流電力に変換する。   The control circuit 4 provides gate control signals Gr, Gx, Gs, Gy, Gt, and Gz to the switching elements Q1 to Q6, respectively. Thereby, the conversion unit 2 converts AC power from the AC power supply 31 into DC power.

制御回路４は、ゲート制御信号Ｇｕ，Ｇｖ，Ｇｗに代えてゲート制御信号Ｇｒ，Ｇｓ，Ｇｔを出力する。制御回路４の構成は図２に示された構成と同様であるので制御回路４の構成に関する説明は繰り返さない。さらに、電力変換装置１０４と同様に、電力変換装置１０５は、制御回路４に代えて制御回路４Ａあるいは制御回路４Ｂを備えてもよい。   The control circuit 4 outputs gate control signals Gr, Gs, Gt instead of the gate control signals Gu, Gv, Gw. Since the configuration of control circuit 4 is the same as the configuration shown in FIG. 2, the description of the configuration of control circuit 4 will not be repeated. Further, similarly to the power conversion device 104, the power conversion device 105 may include a control circuit 4 </ b> A or a control circuit 4 </ b> B instead of the control circuit 4.

なお、この実施の形態においてはＮ＝３である。ただし、Ｎが３より大きい整数である場合にも本発明は適用可能である。   In this embodiment, N = 3. However, the present invention is also applicable when N is an integer greater than 3.

今回開示された実施の形態はすべての点で例示であって制限的なものでないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。   The embodiment disclosed this time must be considered as illustrative in all points and not restrictive. The scope of the present invention is defined by the terms of the claims, rather than the description above, and is intended to include any modifications within the scope and meaning equivalent to the terms of the claims.

１ 直流電源、２ 変換部、３，３３ フィルタ、４，４Ａ，４Ｂ，４１，４２ 制御回路、５ 正側ライン、６ 負側ライン、７ 中性線、８ 電流センサ、１０ 負荷、１１ 電圧指令生成回路、１２ 信号波生成回路、１３，１３Ｕ，１３Ｖ，１３Ｗ 搬送波信号生成回路、１４Ｕ，１４Ｖ，１４Ｗ 比較器、１５Ｖ，１５Ｗ 遅延回路、１６Ｕ，１６Ｖ，１６Ｗ 反転回路、１７Ｕａ，１７Ｕｂ，１７Ｖａ，１７Ｖｂ，１７Ｗａ，１７Ｗｂ リミッタ回路、１９Ｖ，１９Ｗ タイマー、２０，２２ タイマー制御回路、２１ データ記憶部、３１ 交流電源、１０１〜１０５ 電力変換装置、Ｃ１〜Ｃ７，Ｃｒ，Ｃｓ，Ｃｔ，Ｃｕ，Ｃｖ，Ｃｗ コンデンサ、Ｄ１〜Ｄ６ ダイオード、Ｌｒ，Ｌｓ，Ｌｔ，Ｌｕ，Ｌｖ，Ｌｗ リアクトル、Ｑ１〜Ｑ６ スイッチング素子。   1 DC power supply, 2 converter, 3,33 filter, 4, 4A, 4B, 41, 42 Control circuit, 5 positive line, 6 negative line, 7 neutral line, 8 current sensor, 10 load, 11 voltage command Generation circuit, 12 signal wave generation circuit, 13, 13U, 13V, 13W carrier wave signal generation circuit, 14U, 14V, 14W comparator, 15V, 15W delay circuit, 16U, 16V, 16W inversion circuit, 17Ua, 17Ub, 17Va, 17Vb , 17Wa, 17Wb limiter circuit, 19V, 19W timer, 20, 22 timer control circuit, 21 data storage unit, 31 AC power supply, 101-105 power converter, C1-C7, Cr, Cs, Ct, Cu, Cv, Cw Capacitor, D1-D6 diode, Lr, Ls, Lt, Lu, Lv, Lw reactor, Q1-Q6 Switching element.

Claims (5)

多相交流の各相の交流ラインと直流ラインとに接続された複数のアームを含み、直流から交流への変換または交流から直流への変換を行なう変換部と、
その一方端が対応の交流ラインに接続されるリアクトル、および、前記リアクトルの他方端と前記直流ラインとの間に接続されたコンデンサを含むフィルタと、
前記複数のアームをそれぞれ制御するための複数の制御信号を生成して、前記複数の制御信号を前記複数のアームにそれぞれ与える制御回路とを備え、
前記制御回路は、
前記複数のアームにそれぞれ対応する複数の信号波を発生させる信号波源と、
搬送波信号を発生させる搬送波源と、
前記複数の信号波に対応してそれぞれ設けられ、対応する信号波と前記搬送波信号とを比較して、前記制御信号に用いられる比較信号を出力する複数の比較器と、
前記複数の比較器からのそれぞれから出力される複数の比較信号のうちの少なくとも１つを他の比較信号よりも遅延させるための遅延回路とを含み、
前記多相交流の相の数をＮ（Ｎは３以上の整数）とすると、前記遅延回路の数は、（Ｎ−１）である、電力変換装置。 A conversion unit that includes a plurality of arms connected to an AC line and a DC line of each phase of the polyphase AC, and performs conversion from DC to AC or AC to DC;
A reactor having one end connected to a corresponding AC line, and a capacitor connected between the other end of the reactor and the DC line;
A control circuit for generating a plurality of control signals for controlling the plurality of arms, respectively, and supplying the plurality of control signals to the plurality of arms, respectively.
The control circuit includes:
A signal wave source for generating a plurality of signal waves respectively corresponding to the plurality of arms;
A carrier source for generating a carrier signal;
A plurality of comparators respectively provided corresponding to the plurality of signal waves, comparing the corresponding signal waves with the carrier wave signal, and outputting a comparison signal used for the control signal;
Look including a delay circuit for delaying than at least one other comparison signals of the plurality of comparison signals output from each of the plurality of comparators,
When the number of the phases of the polyphase alternating current is N (N is an integer of 3 or more), the number of the delay circuits is (N-1) . 前記（Ｎ−１）個の遅延回路の遅延時間は、互いに異なる、請求項１に記載の電力変換装置。 The (N-1) delay time of the number of delay circuits are different from each other, the power converter according to claim 1. 前記複数のアームの各々は、複数のスイッチング素子を含み、
前記制御信号は、前記複数のスイッチング素子のうちの対応するスイッチング素子のスイッチングのための信号であり、
前記スイッチング素子のスイッチング周波数をＦｓｗとし、ｍを１以上（Ｎ−１）以下の整数とすると、前記（Ｎ−１）個の遅延回路のうちの１つの遅延時間は、ｍ／Ｆｓｗ／Ｎで与えられる、請求項２に記載の電力変換装置。 Each of the plurality of arms includes a plurality of switching elements,
The control signal is a signal for switching a corresponding switching element among the plurality of switching elements,
When the switching frequency of the switching element is Fsw and m is an integer of 1 to (N-1), one delay time of the (N-1) delay circuits is m / Fsw / N. The power converter according to claim 2 , which is given. 前記遅延回路は、遅延時間が可変となるように構成され、
前記制御回路は、
少なくとも前記リアクトルのインダクタンス値に基づいて、前記遅延回路の遅延時間を算出して、その算出された遅延時間を前記遅延回路に設定する遅延時間設定部をさらに含む、請求項１に記載の電力変換装置。 The delay circuit is configured to have a variable delay time;
The control circuit includes:
2. The power conversion according to claim 1, further comprising a delay time setting unit configured to calculate a delay time of the delay circuit based on at least an inductance value of the reactor and to set the calculated delay time in the delay circuit. apparatus. 前記電力変換装置は、
前記コンデンサから前記直流ラインに流れる電流を検出するための電流センサをさらに備え、
前記遅延回路は、遅延時間が可変となるように構成され、
前記制御回路は、
前記電流センサによって検出された電流値を受けて、前記電流値が最小となるように、前記遅延回路の前記遅延時間を設定する遅延時間設定部をさらに含む、請求項１に記載の電力変換装置。 The power converter is
A current sensor for detecting a current flowing from the capacitor to the DC line;
The delay circuit is configured to have a variable delay time;
The control circuit includes:
The power conversion device according to claim 1, further comprising a delay time setting unit that receives the current value detected by the current sensor and sets the delay time of the delay circuit so that the current value is minimized. .
JP2012164460A 2012-07-25 2012-07-25 Power converter Active JP5894031B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2012164460A JP5894031B2 (en) 2012-07-25 2012-07-25 Power converter

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2012164460A JP5894031B2 (en) 2012-07-25 2012-07-25 Power converter

Publications (2)

Publication Number Publication Date
JP2014027728A JP2014027728A (en) 2014-02-06
JP5894031B2 true JP5894031B2 (en) 2016-03-23

Family

ID=50200903

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2012164460A Active JP5894031B2 (en) 2012-07-25 2012-07-25 Power converter

Country Status (1)

Country Link
JP (1) JP5894031B2 (en)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6863117B2 (en) * 2017-06-19 2021-04-21 富士電機株式会社 Single-phase three-wire inverter and voltage compensation device

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0591096A (en) * 1991-06-26 1993-04-09 Clarion Co Ltd Clock recovery circuit
JPH0956176A (en) * 1995-08-10 1997-02-25 Matsushita Electric Ind Co Ltd Inverter controller
JP3493538B2 (en) * 1996-03-06 2004-02-03 三菱電機株式会社 DC power supply
JP3889714B2 (en) * 2003-02-14 2007-03-07 株式会社日立製作所 Power converter
JP2005051959A (en) * 2003-07-31 2005-02-24 Fuji Electric Holdings Co Ltd Noise reduction method and circuit for power converter

Also Published As

Publication number Publication date
JP2014027728A (en) 2014-02-06

Similar Documents

Publication Publication Date Title
JP5377634B2 (en) Control device for load drive system
US9780692B2 (en) Control device of neutral-point-clamped power converter apparatus, and control method of neutral-point-clamped power converter apparatus
JP5040287B2 (en) Three-phase AC-AC converter
JPH05227796A (en) Controller for power converter
AU2017336112B2 (en) Control device for power converter
WO2019180763A1 (en) Power conversion device and rotary machine driving system
JP5606846B2 (en) Power converter
TWI660566B (en) Power converter
JP4929863B2 (en) Power converter
JP6176495B2 (en) 3-level inverter control method and control apparatus
JP6585872B1 (en) Power converter
JP2009022094A (en) Three-phase ac-ac converter
JP2017184309A (en) Electric power conversion system
JP5247282B2 (en) Power converter
JP4873317B2 (en) Inverter device
JP5364303B2 (en) Current control type power converter and method for improving output current waveform of current control type power converter
JP5787053B2 (en) Control device for three-phase V-connection converter
JP5894031B2 (en) Power converter
EP3591828B1 (en) Power supply control device, power conversion system, and power supply control method
JP5737268B2 (en) Power converter
JP2007097394A (en) Electric power transformer
JP2009268180A (en) Control apparatus for power conversion circuit and power conversion control system
JP6513564B2 (en) Inverter device capable of resonance avoidance
JP4448294B2 (en) Power converter
JP6546131B2 (en) Controller of current source power converter

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20141024

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20150812

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20150818

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20151014

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20160223

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20160225

R150 Certificate of patent or registration of utility model

Ref document number: 5894031

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250