JP5871592B2 - Pulse width adjustment circuit and method - Google Patents

Pulse width adjustment circuit and method Download PDF

Info

Publication number
JP5871592B2
JP5871592B2 JP2011264819A JP2011264819A JP5871592B2 JP 5871592 B2 JP5871592 B2 JP 5871592B2 JP 2011264819 A JP2011264819 A JP 2011264819A JP 2011264819 A JP2011264819 A JP 2011264819A JP 5871592 B2 JP5871592 B2 JP 5871592B2
Authority
JP
Japan
Prior art keywords
pulse
pulse signal
output
pulse width
gate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2011264819A
Other languages
Japanese (ja)
Other versions
JP2013118494A (en
Inventor
正俊 石井
正俊 石井
宮武　久忠
久忠 宮武
玄 山田
玄 山田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Priority to JP2011264819A priority Critical patent/JP5871592B2/en
Priority to US13/689,918 priority patent/US8803578B2/en
Publication of JP2013118494A publication Critical patent/JP2013118494A/en
Application granted granted Critical
Publication of JP5871592B2 publication Critical patent/JP5871592B2/en
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/01—Details
    • H03K3/017—Adjustment of width or dutycycle of pulses
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/01—Shaping pulses
    • H03K5/04—Shaping pulses by increasing duration; by decreasing duration

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Pulse Circuits (AREA)
  • Manipulation Of Pulses (AREA)

Description

本発明は、パルス信号の処理に関し、特に、パルス信号のパルス幅を調整するパルス幅調整回路および方法に関する。 The present invention relates to processing of a pulse signal, and more particularly to a pulse width adjustment circuit and method for adjusting the pulse width of a pulse signal.

従来、パルス信号のパルス幅を延長又は短縮により調整する必要がある場合、論理ゲートを用いてパルス幅を延長又は短縮する回路構成を採用している。論理ゲートを用いた回路構成では、パルス幅を調整したパルス信号のリーディングエッジに遅延が発生する。 Conventionally, when it is necessary to adjust the pulse width of a pulse signal by extending or shortening, a circuit configuration in which the pulse width is extended or shortened using a logic gate is employed. In the circuit configuration using the logic gate, a delay occurs at the leading edge of the pulse signal whose pulse width is adjusted.

図１に従来のパルス幅延長回路の１例を示す。パルス幅延長回路１００はパルス遅延回路１１０と論理和ゲート１２０で構成されている。パルス遅延回路１１０は直列に接続した２つ以上の偶数個のインバータ、即ち、ＮＯＴ（否定）回路からなる。論理和ゲート１２０は２入力ＮＯＲ（否定論理和）回路と直列に接続したインバータとからなる。パルス遅延回路１１０は入力パルス信号ａより遅延パルス信号ｂを生成し、論理和ゲート１２０は入力パルス信号ａと遅延パルス信号ｂとの論理和を生成して、パルス幅を延長した出力パルス信号ｃが生成される。 FIG. 1 shows an example of a conventional pulse width extension circuit. The pulse width extension circuit 100 includes a pulse delay circuit 110 and an OR gate 120. The pulse delay circuit 110 includes two or more even number of inverters connected in series, that is, a NOT (negative) circuit. The OR gate 120 includes an inverter connected in series with a 2-input NOR (negative OR) circuit. The pulse delay circuit 110 generates a delayed pulse signal b from the input pulse signal a, and the OR gate 120 generates a logical sum of the input pulse signal a and the delayed pulse signal b, and outputs an output pulse signal c whose pulse width is extended. Is generated.

図２に従来のパルス幅短縮回路の１例を示す。パルス幅短縮回路２００はパルス遅延回路２１０と論理積ゲート２２０で構成されている。パルス遅延回路２１０は直列に接続した奇数個のインバータからなる。論理積ゲート２２０は２入力ＮＡＮＤ（否定論理積）回路と直列に接続したインバータとからなる。パルス遅延回路２１０は入力パルス信号ａより遅延パルス信号ｂを生成し、論理積ゲート２２０は入力パルス信号ａと遅延パルス信号ｂとの論理積を生成して、パルス幅を短縮した出力パルス信号ｃが生成される。 FIG. 2 shows an example of a conventional pulse width shortening circuit. The pulse width shortening circuit 200 includes a pulse delay circuit 210 and an AND gate 220. The pulse delay circuit 210 is composed of an odd number of inverters connected in series. The AND gate 220 includes an inverter connected in series with a two-input NAND (Negative AND) circuit. The pulse delay circuit 210 generates a delayed pulse signal b from the input pulse signal a, and the logical product gate 220 generates a logical product of the input pulse signal a and the delayed pulse signal b, thereby outputting an output pulse signal c with a shortened pulse width. Is generated.

パルス幅延長回路１００およびパルス幅短縮回路２００はそれぞれ論理和ゲート１２０および論理積ゲート２２０を用いた回路構成になっているので、パルス幅を調整した出力パルス信号ｃのリーディングエッジには遅延が発生し、厳しいタイミングを求められる回路設計ではこの遅延をできるだけ小さくする必要がある。 Since the pulse width extension circuit 100 and the pulse width reduction circuit 200 have a circuit configuration using the OR gate 120 and the AND gate 220, respectively, a delay occurs at the leading edge of the output pulse signal c whose pulse width is adjusted. In a circuit design that requires strict timing, it is necessary to make this delay as small as possible.

特許文献１には、所定のパルス幅を有するパルス信号を発生する信号変化検出回路であって、トランスファゲートおよびトランスファゲートのオン／オフ状態を制御するフューズ回路を設けた信号変化検出回路が示されている。 Patent Document 1 discloses a signal change detection circuit that generates a pulse signal having a predetermined pulse width and includes a transfer gate and a fuse circuit that controls the on / off state of the transfer gate. ing.

特許文献２には、入力したパルス信号とそれを遅延したパルス信号との論理和を生成してパルス幅を延長するパルス幅伸長回路が示されている。 Patent Document 2 discloses a pulse width expansion circuit that generates a logical sum of an input pulse signal and a pulse signal obtained by delaying the input pulse signal to extend the pulse width.

特許文献３には、入力したパルス信号を通すトランスファゲートを有し、入力したパルス信号に基づかない制御信号でトランスファゲートが制御されるパルス幅可変回路が示されている。 Patent Document 3 shows a pulse width variable circuit that has a transfer gate that passes an input pulse signal and that controls the transfer gate with a control signal that is not based on the input pulse signal.

特許文献４には、直列接続された複数のバッファが３段、各段の間に論理積ゲートを介して直列に接続され、３段の最入力端の入力信号、各段の出力信号および３段の最出力端の出力信号が論理和演算されて、パルス幅が延長されるパルス幅延長回路が示されている。 In Patent Document 4, a plurality of buffers connected in series are connected in series via AND gates between the three stages, the input signal at the most input end of the three stages, the output signal of each stage, and 3 A pulse width extension circuit is shown in which the output signal at the output end of the stage is ORed to extend the pulse width.

特許第３９０３５８８号公報Japanese Patent No. 3903588 特許第３４４４９７５号公報Japanese Patent No. 3444975 特開平１０−２４２８１７号公報JP-A-10-242817 特開２００１−２２３５６９号公報Japanese Patent Laid-Open No. 2001-223569

本発明は、パルス幅調整パルス信号のリーディングエッジ遅延を低減することができるパルス幅調整回路および方法の実現を目的とする。本発明の目的には、そのようなパルス幅調整回路および方法を提供することが含まれる。 An object of the present invention is to realize a pulse width adjustment circuit and method capable of reducing the leading edge delay of a pulse width adjustment pulse signal. It is an object of the present invention to provide such a pulse width adjustment circuit and method.

本発明により提供される１実施態様のパルス幅調整回路は、入力パルス信号を入力し、複数の異なる遅延パルス信号を出力するパルス遅延回路と、入力パルス信号を入力し、複数の異なる遅延パルス信号のうちの２つの遅延パルス信号の印加に応答して、入力パルス信号の通過を制御するトランスミッションゲートと、トランスミッションゲートの出力に接続され、トランスミッションゲートを通過する入力パルス信号に基づいて生成される出力パルス信号のパルス幅を設定するパルス幅設定回路とを含む。 A pulse width adjusting circuit according to an embodiment provided by the present invention includes a pulse delay circuit that inputs an input pulse signal and outputs a plurality of different delayed pulse signals, and a plurality of different delayed pulse signals that receive the input pulse signal. A transmission gate for controlling the passage of the input pulse signal in response to application of two of the delay pulse signals, and an output connected to the output of the transmission gate and generated based on the input pulse signal passing through the transmission gate And a pulse width setting circuit for setting the pulse width of the pulse signal.

好ましくは、トランスミッションゲートは、２つの遅延パルス信号の印加により、入力パルス信号のリーディングエッジが通過するまではオンになり、入力パルス信号のトレーリングエッジが通過する前にオフになり、出力パルス信号が所定のパルス幅になるとき、もしくはそれ以降にオンになる。 Preferably, the transmission gate is turned on by applying two delayed pulse signals until the leading edge of the input pulse signal passes, and is turned off before the trailing edge of the input pulse signal passes, and the output pulse signal Is turned on at or after a predetermined pulse width.

好ましくは、パルス幅設定回路は、トランスミッションゲートがオフになるとき、出力パルス信号を所定のパルス幅の間入力パルス信号のリーディングエッジで変位した状態に保つ。 Preferably, the pulse width setting circuit keeps the output pulse signal displaced at the leading edge of the input pulse signal for a predetermined pulse width when the transmission gate is turned off.

好ましくは、パルス遅延回路は、直列接続された４つ以上の偶数個のインバータからなり、出力側から遡って１番目、２番目および３番目の各インバータからそれぞれ３つの異なる遅延パルス信号を出力し、１番目および２番目の各インバータから出力される２つの当該遅延パルス信号をトランスミッションゲートの第１ゲートおよび第２ゲートにそれぞれ印加する。 Preferably, the pulse delay circuit is composed of four or more even number of inverters connected in series, and outputs three different delayed pulse signals from the first, second and third inverters from the output side. Two delay pulse signals output from the first and second inverters are applied to the first gate and the second gate of the transmission gate, respectively.

好ましくは、パルス幅設定回路は、パルス遅延回路に接続され、出力側から遡って３番目のインバータから出力される遅延パルス信号を入力し、１番目および２番目の各インバータから出力される２つの遅延パルス信号のそれぞれ第２ゲートおよび第１ゲートへの印加に応答して、入力した当該遅延パルス信号の通過を制御する他のトランスミッションゲートからなる。 Preferably, the pulse width setting circuit is connected to the pulse delay circuit, inputs a delayed pulse signal output from the third inverter retroactively from the output side, and outputs two pulses output from the first and second inverters. Responsive to the application of the delayed pulse signal to the second gate and the first gate, respectively, it comprises another transmission gate that controls the passage of the inputted delayed pulse signal.

好ましくは、パルス遅延回路は、直列接続された３つ以上の奇数個のインバータからなり、出力側から遡って１番目および２番目の各インバータからそれぞれ２つの異なる遅延パルス信号を出力し、１番目および２番目の各インバータから出力される２つの当該遅延パルス信号をトランスミッションゲートの第２ゲートおよび第１ゲートにそれぞれ印加する。 Preferably, the pulse delay circuit includes three or more odd number of inverters connected in series, and outputs two different delayed pulse signals from the first and second inverters from the output side, respectively. Two delay pulse signals output from the second and second inverters are applied to the second gate and the first gate of the transmission gate, respectively.

好ましくは、入力パルス信号が隆起（開始時に立ち上がり終了時に立ち下がる）パルスであり、パルス幅設定回路は、電源電圧とトランスミッションゲートの出力との間に接続され、ゲートが出力側から遡って１番目のインバータの出力に接続されたＰＦＥＴ（Ｐ型ＦＥＴ）からなる。 Preferably, the input pulse signal is a rising pulse (rising at the start and falling at the end), the pulse width setting circuit is connected between the power supply voltage and the output of the transmission gate, and the gate is first from the output side. It consists of PFET (P type FET) connected to the output of the inverter.

好ましくは、入力パルス信号が隆起パルスであり、パルス幅設定回路は、トランスミッションゲートの出力に入力が接続されたインバータと、電源電圧とトランスミッションゲートの出力との間に接続され、ゲートが当該インバータの出力に接続されたＰＦＥＴとからなる。 Preferably, the input pulse signal is a rising pulse, and the pulse width setting circuit is connected between the inverter having the input connected to the output of the transmission gate and the power supply voltage and the output of the transmission gate, and the gate is connected to the inverter. And a PFET connected to the output.

好ましくは、パルス遅延回路は、直列接続された２つ以上の偶数個のインバータからなり、出力側から遡って１番目および２番目の各インバータからそれぞれ２つの異なる遅延パルス信号を出力し、１番目および２番目の各インバータから出力される２つの当該遅延パルス信号をトランスミッションゲートの第１ゲートおよび第２ゲートにそれぞれ印加する。 Preferably, the pulse delay circuit includes two or more even-numbered inverters connected in series, and outputs two different delayed pulse signals from the first and second inverters from the output side, respectively. Two delay pulse signals output from the second and second inverters are applied to the first gate and the second gate of the transmission gate, respectively.

好ましくは、入力パルス信号が隆起パルスであり、パルス幅設定回路は、接地電圧とトランスミッションゲートの出力との間に接続され、ゲートが出力側から遡って１番目のインバータの出力に接続されたＮＦＥＴ（Ｎ型ＦＥＴ）からなる。 Preferably, the input pulse signal is a rising pulse, and the pulse width setting circuit is connected between the ground voltage and the output of the transmission gate, and the gate is connected to the output of the first inverter retroactively from the output side. (N-type FET).

本発明により提供される１実施態様のパルス幅調整方法は、入力パルス信号より複数の異なる遅延パルス信号を生成することと、複数の異なる遅延パルス信号のうちの２つの遅延パルス信号をトランスミッションゲートに印加して、入力パルス信号がトランスミッションゲートを通過するのを制御することと、トランスミッションゲートを通過する入力パルス信号に基づいて生成される出力パルス信号のパルス幅を所定のパルス幅に設定することとを含む。 According to one embodiment of the present invention, a pulse width adjustment method generates a plurality of different delayed pulse signals from an input pulse signal, and uses two of the plurality of different delayed pulse signals as transmission gates. Applying and controlling the passage of the input pulse signal through the transmission gate; and setting the pulse width of the output pulse signal generated based on the input pulse signal passing through the transmission gate to a predetermined pulse width; including.

好ましくは、入力パルス信号がトランスミッションゲートを通過するのを制御することは、２つの遅延パルス信号をトランスミッションゲートに印加して、トランスミッションゲートを、入力パルス信号のリーディングエッジが通過するまではオンにし、入力パルス信号のトレーリングエッジが通過する前にオフにし、出力パルス信号が所定のパルス幅になるとき、もしくはそれ以降にオンにすることを含む。 Preferably, controlling the input pulse signal to pass through the transmission gate applies two delayed pulse signals to the transmission gate, turning on the transmission gate until the leading edge of the input pulse signal passes, It includes turning off before the trailing edge of the input pulse signal passes and turning on when the output pulse signal has a predetermined pulse width or after.

好ましくは、入力パルス信号のパルス幅を所定のパルス幅に設定することは、トランスミッションゲートがオフになるとき、出力パルス信号を所定のパルス幅の間入力パルス信号のリーディングエッジで変位した状態に保つことを含む。 Preferably, setting the pulse width of the input pulse signal to a predetermined pulse width keeps the output pulse signal displaced at the leading edge of the input pulse signal for a predetermined pulse width when the transmission gate is turned off. Including that.

本発明により、パルス幅調整パルス信号のリーディングエッジ遅延を低減することができるパルス幅調整回路および方法が実現される。特に、パルス幅を延長または短縮する際に生じるパルス信号のリーディングエッジ遅延を大幅に低減することができる。 According to the present invention, a pulse width adjusting circuit and method capable of reducing the leading edge delay of the pulse width adjusting pulse signal are realized. In particular, the leading edge delay of the pulse signal that occurs when the pulse width is extended or shortened can be greatly reduced.

従来のパルス幅延長回路の回路図である。It is a circuit diagram of the conventional pulse width extension circuit. 従来のパルス幅短縮回路の回路図である。It is a circuit diagram of a conventional pulse width shortening circuit. 本発明の１実施形態に係るパルス幅調整回路の回路図である。1 is a circuit diagram of a pulse width adjustment circuit according to an embodiment of the present invention. パルス幅調整回路の１実施例を示す回路図である。It is a circuit diagram which shows one Example of a pulse width adjustment circuit. 図１および図４に示す回路のシミュレーションによる動作波形図である。FIG. 5 is an operation waveform diagram by simulation of the circuit shown in FIGS. 1 and 4. パルス幅調整回路の１実施例を示す回路図である。It is a circuit diagram which shows one Example of a pulse width adjustment circuit. 図２および図６に示す回路のシミュレーションによる動作波形図である。FIG. 7 is an operation waveform diagram by simulation of the circuit shown in FIGS. 2 and 6. パルス幅調整回路の１実施例を示す回路図である。It is a circuit diagram which shows one Example of a pulse width adjustment circuit. 図８に示す回路のシミュレーションによる動作波形図である。FIG. 9 is an operation waveform diagram by simulation of the circuit shown in FIG. 8. パルス幅調整回路の１実施例を示す回路図である。It is a circuit diagram which shows one Example of a pulse width adjustment circuit. 図１０に示す回路のシミュレーションによる動作波形図である。FIG. 11 is an operation waveform diagram by simulation of the circuit shown in FIG. 10. （Ａ）は、図４、図８および図１０に示す回路のパルス幅調整パルス信号のリーディングエッジ遅延低減率を示す表であり、（Ｂ）は、図６に示す回路のパルス幅調整パルス信号のリーディングエッジ遅延低減率を示す表である。(A) is a table | surface which shows the leading edge delay reduction rate of the pulse width adjustment pulse signal of the circuit shown to FIG. 4, FIG. 8, and FIG. 10, (B) is the pulse width adjustment pulse signal of the circuit shown in FIG. It is a table | surface which shows the leading edge delay reduction rate.

以下、本発明を実施するための最良の形態を図面に基づいて詳細に説明するが、以下の実施形態は特許請求の範囲に係る発明を限定するものではなく、また実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。本発明は多くの異なる態様で実施することが可能であり、記載された実施形態の内容に限定して解釈されるべきではない。なお、実施形態の説明の全体を通じて同じ構成部分乃至構成要素には同じ番号を付している。 BEST MODE FOR CARRYING OUT THE INVENTION The best mode for carrying out the present invention will be described below in detail with reference to the drawings. Not all combinations of features that are present are essential to the solution of the invention. The present invention may be implemented in many different ways and should not be construed as limited to the details of the described embodiments. Note that the same reference numerals are given to the same components or components throughout the description of the embodiment.

図３は、本発明の１実施形態に係るパルス幅調整回路３００の回路図を示す。パルス幅調整回路３００はパルス遅延回路３１０とトランスミッションゲート３２０とパルス幅設定回路３３０とを含む。パルス遅延回路３１０は、入力パルス信号ａを入力し、複数の異なる遅延パルス信号ｂ１、ｂ２、・・・を出力する。トランスミッションゲート３２０は、入力パルス信号ａを入力し、複数の異なる遅延パルス信号ｂ１、ｂ２、・・・のうちの２つの遅延パルス信号の印加に応答して、入力パルス信号ａの通過を制御する。特に、トランスミッションゲート３２０は、これら２つの遅延パルス信号の印加により、入力パルス信号ａのリーディングエッジが通過するまではオンになり、入力パルス信号ａのトレーリングエッジが通過する前にオフになり、出力パルス信号ｃが所定のパルス幅になるとき、もしくはそれ以降にオンになる。パルス幅設定回路３３０は、トランスミッションゲート３２０の出力に接続され、トランスミッションゲート３２０を通過する入力パルス信号ａに基づいて生成される出力パルス信号ｃのパルス幅を設定する。特に、パルス幅設定回路３３０は、トランスミッションゲート３２０がオフになるとき、出力パルス信号ｃを所定のパルス幅の間入力パルス信号ａのリーディングエッジで変位した状態に保つ。パルス幅設定回路３３０は点線で示されてパルス遅延回路３１０に接続されている。これは、パルス遅延回路３１０から出力される複数の異なる遅延パルス信号ｂ１、ｂ２、・・・を選択してパルス幅設定回路３３０に用いるように構成しても良いし、全く用いないように構成しても良いからである。 FIG. 3 shows a circuit diagram of a pulse width adjustment circuit 300 according to an embodiment of the present invention. The pulse width adjustment circuit 300 includes a pulse delay circuit 310, a transmission gate 320, and a pulse width setting circuit 330. The pulse delay circuit 310 receives the input pulse signal a and outputs a plurality of different delayed pulse signals b1, b2,. The transmission gate 320 receives the input pulse signal a, and controls the passage of the input pulse signal a in response to application of two delay pulse signals among a plurality of different delay pulse signals b1, b2,. . In particular, the transmission gate 320 is turned on by the application of these two delayed pulse signals until the leading edge of the input pulse signal a passes, and is turned off before the trailing edge of the input pulse signal a passes, It is turned on when the output pulse signal c has a predetermined pulse width or after that. The pulse width setting circuit 330 is connected to the output of the transmission gate 320 and sets the pulse width of the output pulse signal c generated based on the input pulse signal a passing through the transmission gate 320. In particular, the pulse width setting circuit 330 keeps the output pulse signal c displaced at the leading edge of the input pulse signal a for a predetermined pulse width when the transmission gate 320 is turned off. The pulse width setting circuit 330 is indicated by a dotted line and is connected to the pulse delay circuit 310. In this configuration, a plurality of different delayed pulse signals b1, b2,... Output from the pulse delay circuit 310 may be selected and used for the pulse width setting circuit 330, or may not be used at all. This is because it may be done.

図４に１実施例のパルス幅調整回路４００を示す。パルス幅調整回路４００はパルス信号のパルス幅を延長調整するように動作する。パルス幅調整回路４００では入力パルス信号ａに隆起パルスを使用する。パルス遅延回路４１０は、６つの直列接続されたインバータ４１１〜４１６からなり、出力側から遡って１番目、２番目および３番目の各インバータ４１６、４１５および４１４からそれぞれ３つの異なる遅延パルス信号ｂ３、ｂ２およびｂ１を出力する。トランスミッションゲート４２０は第１ゲート４２１および第２ゲート４２２を有する。第１ゲート４２１には１番目のインバータ４１６から出力される遅延パルス信号ｂ３が印加され、第２ゲート４２２には２番目のインバータ４１５から出力される遅延パルス信号ｂ２が印加される。これらの遅延パルス信号ｂ３およびｂ２がそれぞれ第１ゲート４２１および第２ゲート４２２に印加されることにより、トランスミッションゲート４２０は、入力パルス信号ａのリーディングエッジが通過するまではオンになり、入力パルス信号ａのトレーリングエッジが通過する前にオフになり、出力パルス信号ｃが所定のパルス幅になるときにオンになるように制御される（図５に示す回路４００のシミュレーションによる動作波形図を参照）。 FIG. 4 shows a pulse width adjustment circuit 400 according to one embodiment. The pulse width adjustment circuit 400 operates to extend and adjust the pulse width of the pulse signal. The pulse width adjustment circuit 400 uses a raised pulse as the input pulse signal a. The pulse delay circuit 410 includes six inverters 411 to 416 connected in series, and three different delayed pulse signals b3 from the first, second, and third inverters 416, 415, and 414, respectively, from the output side. b2 and b1 are output. The transmission gate 420 has a first gate 421 and a second gate 422. The delayed pulse signal b3 output from the first inverter 416 is applied to the first gate 421, and the delayed pulse signal b2 output from the second inverter 415 is applied to the second gate 422. By applying these delayed pulse signals b3 and b2 to the first gate 421 and the second gate 422, respectively, the transmission gate 420 is turned on until the leading edge of the input pulse signal a passes, and the input pulse signal It is controlled to be turned off before the trailing edge of a passes, and to be turned on when the output pulse signal c has a predetermined pulse width (see the operation waveform diagram by simulation of the circuit 400 shown in FIG. 5). ).

トランスミッションゲート４２０の出力に接続された他のトランスミッションゲート４３０がパルス幅設定回路を構成する。他のトランスミッションゲート４３０は、パルス遅延回路４１０に接続され、３番目のインバータ４１４から出力される遅延パルス信号ｂ１を入力する。他のトランスミッションゲート４３０も、第１ゲート４３１および第２ゲート４３２を有する。第１ゲート４３１には２番目のインバータ４１５から出力される遅延パルス信号ｂ２が印加され、第２ゲート４３２には１番目のインバータ４１６から出力される遅延パルス信号ｂ３が印加される。これら２つの遅延パルス信号ｂ２およびｂ３のそれぞれ第１ゲート４３１および第２ゲート４３２への印加に応答して、他のトランスミッションゲート４３０は、トレーリングエッジが通過する前にトランスミッションゲート４２０をオフにして遮断された入力パルス信号ａから遅延パルス信号ｂ１の変位部分（隆起部分）へと繋がって出力パルス信号ｃが所定のパルス幅となるように、入力した遅延パルス信号ｂ１の通過を制御し、出力パルス信号ｃを生成する（図５に示す回路４００のシミュレーションによる動作波形図を参照）。遅延パルス信号ｂ１、ｂ２およびｂ３の遅延量を調整することで、出力パルス信号ｃのパルス幅を調整することが可能である。遅延量の調整はゲートサイズの変更や、遅延インバータの段数変更などで可能である。 Another transmission gate 430 connected to the output of transmission gate 420 constitutes a pulse width setting circuit. The other transmission gate 430 is connected to the pulse delay circuit 410 and receives the delayed pulse signal b1 output from the third inverter 414. The other transmission gate 430 also has a first gate 431 and a second gate 432. The delayed pulse signal b2 output from the second inverter 415 is applied to the first gate 431, and the delayed pulse signal b3 output from the first inverter 416 is applied to the second gate 432. In response to the application of these two delayed pulse signals b2 and b3 to the first gate 431 and the second gate 432, respectively, the other transmission gate 430 turns off the transmission gate 420 before the trailing edge passes. The passage of the input delayed pulse signal b1 is controlled so that the output pulse signal c has a predetermined pulse width by connecting from the interrupted input pulse signal a to the displacement portion (the raised portion) of the delayed pulse signal b1. A pulse signal c is generated (see an operation waveform diagram by simulation of the circuit 400 shown in FIG. 5). By adjusting the delay amount of the delayed pulse signals b1, b2, and b3, the pulse width of the output pulse signal c can be adjusted. The amount of delay can be adjusted by changing the gate size or changing the number of stages of delay inverters.

図５に図１および図４に示す回路１００および４００のシミュレーションによる動作波形図を示す。パルス信号のパルス幅を延長調整する場合に、実施例による回路４００の出力パルス信号ｃのリーディングエッジ位置（図５の下側）は、従来技術による回路１００の出力パルス信号ｃのリーディングエッジ位置（図５の上側）よりも左にシフトして早くなっており、出力パルス信号ｃ（パルス幅を調整したパルス信号）のリーディングエッジ遅延を低減できていることが確認される。 FIG. 5 shows operation waveform diagrams of the circuits 100 and 400 shown in FIGS. 1 and 4 by simulation. When extending and adjusting the pulse width of the pulse signal, the leading edge position of the output pulse signal c of the circuit 400 according to the embodiment (the lower side in FIG. 5) is the leading edge position of the output pulse signal c of the circuit 100 according to the prior art ( It is confirmed that the leading edge delay of the output pulse signal c (pulse signal whose pulse width is adjusted) can be reduced by shifting to the left as compared with the upper side in FIG.

図６に１実施例のパルス幅調整回路６００を示す。パルス幅調整回路６００はパルス信号のパルス幅を短縮調整するように動作する。パルス幅調整回路６００では入力パルス信号ａに隆起パルスを使用する。パルス遅延回路６１０は、４つの直列接続されたインバータ６１１〜６１４からなり、出力側から遡って１番目および２番目の各インバータ６１４および６１３からそれぞれ２つの異なる遅延パルス信号ｂ２およびｂ１を出力する。トランスミッションゲート６２０は第１ゲート６２１および第２ゲート６２２を有する。第１ゲート６２１には１番目のインバータ６１４から出力される遅延パルス信号ｂ２が印加され、第２ゲート６２２には２番目のインバータ６１３から出力される遅延パルス信号ｂ１が印加される。これらの遅延パルス信号ｂ２およびｂ１がそれぞれ第１ゲート６２１および第２ゲート６２２に印加されることにより、トランスミッションゲート６２０は、入力パルス信号ａのリーディングエッジが通過するまではオンになり、入力パルス信号ａのトレーリングエッジが通過する前にオフになり、出力パルス信号ｃが所定のパルス幅になって以降適切なタイミングでオンになるように制御される（図７に示す回路６００のシミュレーションによる動作波形図を参照）。 FIG. 6 shows a pulse width adjustment circuit 600 according to one embodiment. The pulse width adjustment circuit 600 operates to shorten and adjust the pulse width of the pulse signal. The pulse width adjustment circuit 600 uses a raised pulse for the input pulse signal a. The pulse delay circuit 610 includes four inverters 611 to 614 connected in series, and outputs two different delayed pulse signals b2 and b1 from the first and second inverters 614 and 613, respectively, retroactively from the output side. The transmission gate 620 has a first gate 621 and a second gate 622. The delayed pulse signal b2 output from the first inverter 614 is applied to the first gate 621, and the delayed pulse signal b1 output from the second inverter 613 is applied to the second gate 622. By applying these delayed pulse signals b2 and b1 to the first gate 621 and the second gate 622, respectively, the transmission gate 620 is turned on until the leading edge of the input pulse signal a passes, and the input pulse signal It is turned off before the trailing edge of a passes, and is controlled to turn on at an appropriate timing after the output pulse signal c reaches a predetermined pulse width (operation by simulation of the circuit 600 shown in FIG. 7). (See waveform diagram).

接地電圧とトランスミッションゲート６２０の出力との間に接続されたＮＦＥＴ６３０がパルス幅設定回路を構成する。ＮＦＥＴ６３０のゲート６３１は１番目のインバータ６１４の出力に接続される。１番目のインバータ６１４から出力される遅延パルス信号ｂ２は、トランスミッションゲート６２０の第１ゲート６２１に印加されるとともに、ＮＦＥＴ６３０のゲート６３１にも印加される。これにより、トレーリングエッジが通過する前にトランスミッションゲート６２０をオフにして遮断された入力パルス信号ａからそのまま出力パルス信号ｃが所定のパルス幅となるように、ＮＦＥＴ６３０をオンに制御して出力パルス信号ｃが生成される。（図７に示す回路６００のシミュレーションによる動作波形図を参照）。遅延パルス信号ｂ１およびｂ２の遅延量を調整することで、出力パルス信号ｃのパルス幅を調整することが可能である。遅延量の調整はゲートサイズの変更や、遅延インバータの段数変更などで可能である。 NFET 630 connected between the ground voltage and the output of transmission gate 620 constitutes a pulse width setting circuit. The gate 631 of the NFET 630 is connected to the output of the first inverter 614. The delayed pulse signal b2 output from the first inverter 614 is applied to the first gate 621 of the transmission gate 620 and also to the gate 631 of the NFET 630. As a result, the NFET 630 is controlled to be turned on so that the output pulse signal c has a predetermined pulse width from the input pulse signal a which has been cut off by turning off the transmission gate 620 before the trailing edge passes. A signal c is generated. (Refer to the operation waveform diagram by simulation of the circuit 600 shown in FIG. 7). By adjusting the delay amount of the delayed pulse signals b1 and b2, the pulse width of the output pulse signal c can be adjusted. The amount of delay can be adjusted by changing the gate size or changing the number of stages of delay inverters.

図７に図２および図６に示す回路２００および６００のシミュレーションによる動作波形図を示す。パルス信号のパルス幅を短縮調整する場合にも、実施例による回路６００の出力パルス信号ｃのリーディングエッジ位置（図７の下側）は、従来技術による回路２００の出力パルス信号ｃのリーディングエッジ位置（図７の上側）よりも左にシフトして早くなっており、出力パルス信号ｃ（パルス幅を調整したパルス信号）のリーディングエッジ遅延を低減できていることが確認される。 FIG. 7 shows operation waveform diagrams of the circuits 200 and 600 shown in FIGS. 2 and 6 by simulation. Even when the pulse width of the pulse signal is shortened and adjusted, the leading edge position (lower side of FIG. 7) of the output pulse signal c of the circuit 600 according to the embodiment is the leading edge position of the output pulse signal c of the circuit 200 according to the prior art. It is confirmed that the leading edge delay of the output pulse signal c (pulse signal whose pulse width is adjusted) can be reduced by shifting to the left and faster than (upper side in FIG. 7).

図８に１実施例のパルス幅調整回路８００を示す。パルス幅調整回路８００はパルス信号のパルス幅を延長調整するように動作する。パルス幅調整回路８００では入力パルス信号ａに隆起パルスを使用する。パルス遅延回路８１０は、５つの直列接続されたインバータ８１１〜８１５からなり、出力側から遡って１番目および２番目の各インバータ８１５および８１４からそれぞれ２つの異なる遅延パルス信号ｂ２およびｂ１を出力する。トランスミッションゲート８２０は第１ゲート８２１および第２ゲート８２２を有する。第１ゲート８２１には２番目のインバータ８１４から出力される遅延パルス信号ｂ１が印加され、第２ゲート８２２には１番目のインバータ８１５から出力される遅延パルス信号ｂ２が印加される。これらの遅延パルス信号ｂ１およびｂ２がそれぞれ第１ゲート８２１および第２ゲート８２２に印加されることにより、トランスミッションゲート８２０は、入力パルス信号ａのリーディングエッジが通過するまではオンになり、入力パルス信号ａのトレーリングエッジが通過する前にオフになり、出力パルス信号ｃが所定のパルス幅になるときにオンになるように制御される（図９に示す回路８００のシミュレーションによる動作波形図を参照）。 FIG. 8 shows a pulse width adjusting circuit 800 of one embodiment. The pulse width adjustment circuit 800 operates to extend and adjust the pulse width of the pulse signal. The pulse width adjustment circuit 800 uses a bulging pulse as the input pulse signal a. The pulse delay circuit 810 includes five inverters 811 to 815 connected in series, and outputs two different delayed pulse signals b2 and b1 from the first and second inverters 815 and 814 respectively from the output side. The transmission gate 820 has a first gate 821 and a second gate 822. The delayed pulse signal b1 output from the second inverter 814 is applied to the first gate 821, and the delayed pulse signal b2 output from the first inverter 815 is applied to the second gate 822. By applying these delayed pulse signals b1 and b2 to the first gate 821 and the second gate 822, respectively, the transmission gate 820 is turned on until the leading edge of the input pulse signal a passes, and the input pulse signal It is controlled to be turned off before the trailing edge of a passes, and to be turned on when the output pulse signal c has a predetermined pulse width (see the operation waveform diagram by simulation of the circuit 800 shown in FIG. 9). ).

電源電圧とトランスミッションゲート８２０の出力との間に接続されたＰＦＥＴ８３０がパルス幅設定回路を構成する。ＰＦＥＴ８３０のゲート８３１は１番目のインバータ８１５の出力に接続される。１番目のインバータ８１５から出力される遅延パルス信号ｂ２は、トランスミッションゲート８２０の第２ゲート８２２に印加されるとともに、ＰＦＥＴ８３０のゲート８３１にも印加される。遅延パルス信号ｂ２がＰＦＥＴ８３０のゲート８３１に印加されると、ＰＦＥＴ８３０はオンになってトランスミッションゲート８２０の出力を高い電圧に保持する。これにより、トレーリングエッジが通過する前にトランスミッションゲート８２０をオフにして遮断された入力パルス信号ａからトランスミッションゲート８２０の出力での高い電圧部分へと繋がって出力パルス信号ｃが所定のパルス幅となるように、ＰＦＥＴ８３０をオンに制御して出力パルス信号ｃが生成される。（図９に示す回路８００のシミュレーションによる動作波形図を参照）。遅延パルス信号ｂ１およびｂ２の遅延量を調整することで、出力パルス信号ｃのパルス幅を調整することが可能である。遅延量の調整はゲートサイズの変更や、遅延インバータの段数変更などで可能である。 A PFET 830 connected between the power supply voltage and the output of the transmission gate 820 constitutes a pulse width setting circuit. The gate 831 of the PFET 830 is connected to the output of the first inverter 815. The delayed pulse signal b2 output from the first inverter 815 is applied to the second gate 822 of the transmission gate 820 and also to the gate 831 of the PFET 830. When delayed pulse signal b2 is applied to gate 831 of PFET 830, PFET 830 turns on and holds the output of transmission gate 820 at a high voltage. As a result, the input pulse signal a which is cut off by turning off the transmission gate 820 before the trailing edge passes is connected to the high voltage portion at the output of the transmission gate 820 so that the output pulse signal c has a predetermined pulse width. Thus, the output pulse signal c is generated by controlling the PFET 830 to turn on. (Refer to the operation waveform diagram by simulation of the circuit 800 shown in FIG. 9). By adjusting the delay amount of the delayed pulse signals b1 and b2, the pulse width of the output pulse signal c can be adjusted. The amount of delay can be adjusted by changing the gate size or changing the number of stages of delay inverters.

図１０に１実施例のパルス幅調整回路１０００を示す。パルス幅調整回路１０００はパルス信号のパルス幅を延長調整するように動作する。パルス幅調整回路１０００では入力パルス信号ａに隆起パルスを使用する。パルス遅延回路８１０およびトランスミッションゲート８２０は図８に示した回路と同じ構成を有し、パルス幅設定回路１０３０の構成が図８に示した回路とは相違するので、パルス幅設定回路１０３０について説明する。 FIG. 10 shows a pulse width adjustment circuit 1000 according to one embodiment. The pulse width adjustment circuit 1000 operates to extend and adjust the pulse width of the pulse signal. The pulse width adjustment circuit 1000 uses a raised pulse as the input pulse signal a. Since the pulse delay circuit 810 and the transmission gate 820 have the same configuration as the circuit shown in FIG. 8, and the configuration of the pulse width setting circuit 1030 is different from the circuit shown in FIG. 8, the pulse width setting circuit 1030 will be described. .

パルス幅設定回路１０３０はインバータ１０３１とＰＦＥＴ１０３２とからなる。インバータ１０３１は、入力がトランスミッションゲート８２０の出力に接続され、出力がＰＦＥＴ１０３２のゲート１０３３に接続される。ＰＦＥＴ１０３２は電源電圧とトランスミッションゲート８２０の出力との間に接続される。パルス幅設定回路１０３０は、パルス遅延回路８１０に接続されないので、パルス遅延回路８１０から出力される遅延パルス信号に応答して動作しない。パルス幅設定回路１０３０は、トランスミッションゲート８２０の出力電圧に応答して動作する。トランスミッションゲート８２０の出力電圧は、トランスミッションゲート８２０がオンになっていて入力パルス信号ａのリーディングエッジが通過するときに高くなり、入力パルス信号ａのトレーリングエッジが通過する前にトランスミッションゲート８２０がオフになっても、高くなっている。この高い電圧は既にインバータ１０３１に入力され、ＰＦＥＴ１０３２はオンになっているので、トランスミッションゲート８２０がオフからオンになって入力パルス信号ａの低い電圧が通過するまで、高い電圧は保たれる。このように、トレーリングエッジが通過する前にトランスミッションゲート８２０をオフにして遮断された入力パルス信号ａからトランスミッションゲート８２０の出力での高い電圧部分へと繋がって出力パルス信号ｃが所定のパルス幅となるように、ＰＦＥＴ１０３２をオンに制御して出力パルス信号ｃが生成される。（図１１に示す回路１０００のシミュレーションによる動作波形図を参照）。パルス幅設定回路１０３０の制御ではなくてトランスミッションゲート８２０の制御に使用される遅延パルス信号ｂ１およびｂ２の遅延量を調整することで、出力パルス信号ｃのパルス幅を調整することが可能である。遅延量の調整はゲートサイズの変更や、遅延インバータの段数変更などで可能である。 The pulse width setting circuit 1030 includes an inverter 1031 and a PFET 1032. The inverter 1031 has an input connected to the output of the transmission gate 820 and an output connected to the gate 1033 of the PFET 1032. PFET 1032 is connected between the power supply voltage and the output of transmission gate 820. Since the pulse width setting circuit 1030 is not connected to the pulse delay circuit 810, it does not operate in response to the delayed pulse signal output from the pulse delay circuit 810. The pulse width setting circuit 1030 operates in response to the output voltage of the transmission gate 820. The output voltage of the transmission gate 820 increases when the transmission gate 820 is on and the leading edge of the input pulse signal a passes, and the transmission gate 820 is turned off before the trailing edge of the input pulse signal a passes. Even if it becomes, it is high. Since this high voltage is already input to the inverter 1031 and the PFET 1032 is turned on, the high voltage is maintained until the transmission gate 820 is turned on from the off state and the low voltage of the input pulse signal a passes. In this way, the output pulse signal c is connected to the high voltage portion at the output of the transmission gate 820 from the input pulse signal a which is shut off by turning off the transmission gate 820 before the trailing edge passes, and the output pulse signal c has a predetermined pulse width. Thus, the output pulse signal c is generated by controlling the PFET 1032 to be ON. (Refer to the operation waveform diagram by simulation of the circuit 1000 shown in FIG. 11). It is possible to adjust the pulse width of the output pulse signal c by adjusting the delay amount of the delayed pulse signals b1 and b2 used for controlling the transmission gate 820 instead of controlling the pulse width setting circuit 1030. The amount of delay can be adjusted by changing the gate size or changing the number of stages of delay inverters.

図１２に各実施例の回路によるパルス幅調整パルス信号のリーディングエッジ遅延低減率の例を表にして示す。表に示されたデータは各回路のシミュレーションによる動作波形から得ている。（Ａ）にはパルス信号のパルス幅を延長調整する回路が示され、（Ｂ）にはパルス信号のパルス幅を短縮調整する回路が示される。従来の回路１００に対して、各実施例の回路４００、８００および１０００では、それぞれ、６．４ｐｓ、７．１ｐｓおよび６．１ｐｓの遅延量Δが低減され、６７％、７４％および６４％の遅延低減率が確認される。また、従来の回路２００に対して、実施例の回路６００では、９．６ｐｓの遅延量Δが低減され、７７％の遅延低減率が確認される。リーディングエッジに関して、図５および図７に示されるように、従来の回路１００および２００では、入力パルス信号aの波形変化開始点と出力パルス信号cの波形変化開始点とは明らかに違っているが、図５、図７、図９および図１１に示されるように、実施例の回路４００、６００、８００および１０００では、入力パルス信号aの波形変化開始点と出力パルス信号cの波形変化開始点とはほぼ等しいことから、前段のドライバのサイズとトランスミッションゲートのサイズを調整することでパルス信号のスルーを改善して、より遅延を低減することも可能である。 FIG. 12 is a table showing an example of the leading edge delay reduction rate of the pulse width adjustment pulse signal by the circuit of each embodiment. The data shown in the table is obtained from operation waveforms obtained by simulation of each circuit. (A) shows a circuit for extending and adjusting the pulse width of the pulse signal, and (B) shows a circuit for reducing and adjusting the pulse width of the pulse signal. Compared to the conventional circuit 100, the delay amounts Δ of 6.4 ps, 7.1 ps, and 6.1 ps are reduced in the circuits 400, 800, and 1000 of the respective embodiments, respectively, of 67%, 74%, and 64%. Delay reduction rate is confirmed. In addition, in the circuit 600 according to the embodiment, the delay amount Δ of 9.6 ps is reduced compared to the conventional circuit 200, and a delay reduction rate of 77% is confirmed. Regarding the leading edge, as shown in FIGS. 5 and 7, in the conventional circuits 100 and 200, the waveform change start point of the input pulse signal a and the waveform change start point of the output pulse signal c are clearly different. 5, FIG. 7, FIG. 9, and FIG. 11, in the circuits 400, 600, 800, and 1000 of the embodiments, the waveform change start point of the input pulse signal a and the waveform change start point of the output pulse signal c. Therefore, it is possible to improve the slewing of the pulse signal by adjusting the size of the driver in the previous stage and the size of the transmission gate, thereby further reducing the delay.

以上、実施態様を用いて本発明の説明をしたが、本発明の技術的範囲は実施態様について記載した範囲には限定されない。実施態様に種々の変更又は改良を加えることが可能であり、そのような変更又は改良を加えた態様も当然に本発明の技術的範囲に含まれる。たとえば、ＣＭＯＳ回路の常として、ＰＦＥＴとＮＦＥＴを入れ替えて信号の極性を逆にする、即ち、隆起するパルスとは逆の降下するパルスにすることが可能である。 As mentioned above, although this invention was demonstrated using the embodiment, the technical scope of this invention is not limited to the range described about the embodiment. Various modifications or improvements can be added to the embodiments, and the modes with such modifications or improvements are naturally included in the technical scope of the present invention. For example, as usual in CMOS circuits, it is possible to reverse the polarity of the signal by swapping PFETs and NFETs, i.e., falling pulses opposite to the rising pulses.

３００ パルス幅調整回路
３１０ パルス遅延回路
３２０ トランスミッションゲート
３３０ パルス幅設定回路 300 Pulse width adjustment circuit 310 Pulse delay circuit 320 Transmission gate 330 Pulse width setting circuit

Claims (11)

入力パルス信号を入力し、複数の異なる遅延パルス信号を出力するパルス遅延回路と、
前記入力パルス信号を入力し、前記複数の異なる遅延パルス信号のうちの２つの遅延パルス信号の印加に応答して、前記入力パルス信号の通過を制御するトランスミッションゲートと、
前記トランスミッションゲートの出力に接続され、前記トランスミッションゲートを通過する前記入力パルス信号に基づいて生成される出力パルス信号のパルス幅を設定するパルス幅設定回路と、
を含み、
前記トランスミッションゲートは、前記２つの遅延パルス信号の印加により、前記入力パルス信号のリーディングエッジが通過するまではオンになり、前記入力パルス信号のトレーリングエッジが通過する前にオフになり、前記出力パルス信号が所定のパルス幅になるとき、もしくはそれ以降にオンになる、
パルス幅調整回路。 A pulse delay circuit for inputting an input pulse signal and outputting a plurality of different delayed pulse signals;
A transmission gate for inputting the input pulse signal and controlling the passage of the input pulse signal in response to application of two of the plurality of different delayed pulse signals;
A pulse width setting circuit that is connected to the output of the transmission gate and sets a pulse width of an output pulse signal generated based on the input pulse signal passing through the transmission gate;
Only including,
The transmission gate is turned on by the application of the two delayed pulse signals until the leading edge of the input pulse signal passes, is turned off before the trailing edge of the input pulse signal passes, and the output Turns on when or after the pulse signal has a predetermined pulse width,
Pulse width adjustment circuit. 前記パルス幅設定回路は、前記トランスミッションゲートがオフになるとき、前記出力パルス信号を所定のパルス幅の間前記入力パルス信号の前記リーディングエッジで変位した状態に保つ、請求項１に記載のパルス幅調整回路。 The pulse width setting circuit when said transmission gate is turned off, keeping the output pulse signal to the state of being displaced by the leading edge of the input pulse signal for a predetermined pulse width, the pulse width according to claim 1 Adjustment circuit. 前記パルス遅延回路は、直列接続された４つ以上の偶数個のインバータからなり、出力側から遡って１番目、２番目および３番目の各インバータからそれぞれ３つの異なる前記遅延パルス信号を出力し、前記１番目および２番目の各インバータから出力される２つの当該遅延パルス信号を前記トランスミッションゲートの第１ゲートおよび第２ゲートにそれぞれ印加する、請求項１または２に記載のパルス幅調整回路。 The pulse delay circuit is composed of an even number of four or more inverters connected in series, and outputs the three different delayed pulse signals from the first, second and third inverters, respectively, retroactively from the output side, the first and second two of the delayed pulse signal output from each inverter is applied to the first gate and second gate of the transmission gate, the pulse width adjusting circuit according to claim 1 or 2. 前記パルス幅設定回路は、前記パルス遅延回路に接続され、前記３番目のインバータから出力される前記遅延パルス信号を入力し、前記１番目および２番目の各インバータから出力される２つの前記遅延パルス信号のそれぞれ第２ゲートおよび第１ゲートへの印加に応答して、入力した当該遅延パルス信号の通過を制御する他のトランスミッションゲートからなる、請求項３に記載のパルス幅調整回路。 The pulse width setting circuit is connected to the pulse delay circuit, inputs the delay pulse signal output from the third inverter, and outputs the two delay pulses output from the first and second inverters. 4. The pulse width adjusting circuit according to claim 3 , further comprising another transmission gate for controlling the passage of the inputted delayed pulse signal in response to application of the signal to the second gate and the first gate, respectively. 前記パルス遅延回路は、直列接続された３つ以上の奇数個のインバータからなり、出力側から遡って１番目および２番目の各インバータからそれぞれ２つの異なる前記遅延パルス信号を出力し、前記１番目および２番目の各インバータから出力される２つの当該遅延パルス信号を前記トランスミッションゲートの第２ゲートおよび第１ゲートにそれぞれ印加する、請求項１または２に記載のパルス幅調整回路。 The pulse delay circuit includes three or more odd number of inverters connected in series, outputs two different delayed pulse signals from the first and second inverters from the output side, and outputs the first delay pulse signal. and a second two of the delayed pulse signal output from each inverter respectively applied to the second gate and the first gate of the transmission gate, the pulse width adjusting circuit according to claim 1 or 2. 前記入力パルス信号が隆起パルスであり、前記パルス幅設定回路は、電源電圧と前記トランスミッションゲートの出力との間に接続され、ゲートが前記１番目のインバータの出力に接続されたＰＦＥＴからなる、請求項５に記載のパルス幅調整回路。 The input pulse signal is a rising pulse, and the pulse width setting circuit is connected between a power supply voltage and an output of the transmission gate, and is composed of a PFET whose gate is connected to an output of the first inverter. Item 6. The pulse width adjustment circuit according to Item 5 . 前記入力パルス信号が隆起パルスであり、前記パルス幅設定回路は、前記トランスミッションゲートの出力に入力が接続されたインバータと、電源電圧と前記トランスミッションゲートの出力との間に接続され、ゲートが当該インバータの出力に接続されたＰＦＥＴとからなる、請求項５に記載のパルス幅調整回路。 The input pulse signal is a rising pulse, and the pulse width setting circuit is connected between an inverter whose input is connected to the output of the transmission gate, a power supply voltage and the output of the transmission gate, and the gate is the inverter The pulse width adjusting circuit according to claim 5 , comprising a PFET connected to the output of the PFET. 前記パルス遅延回路は、直列接続された２つ以上の偶数個のインバータからなり、出力側から遡って１番目および２番目の各インバータからそれぞれ２つの異なる前記遅延パルス信号を出力し、前記１番目および２番目の各インバータから出力される２つの当該遅延パルス信号を前記トランスミッションゲートの第１ゲートおよび第２ゲートにそれぞれ印加する、請求項１または２に記載のパルス幅調整回路。 The pulse delay circuit is composed of two or more even number of inverters connected in series, and outputs two different delayed pulse signals from the first and second inverters from the output side, respectively. and a second two of the delayed pulse signal output from each inverter is applied to the first gate and second gate of the transmission gate, the pulse width adjusting circuit according to claim 1 or 2. 前記入力パルス信号が隆起パルスであり、前記パルス幅設定回路は、接地電圧と前記トランスミッションゲートの出力との間に接続され、ゲートが前記１番目のインバータの出力に接続されたＮＦＥＴからなる、請求項８に記載のパルス幅調整回路。 The input pulse signal is a rising pulse, and the pulse width setting circuit is connected between a ground voltage and the output of the transmission gate, and is composed of an NFET whose gate is connected to the output of the first inverter. Item 9. The pulse width adjustment circuit according to Item 8 . 入力パルス信号より複数の異なる遅延パルス信号を生成することと、
前記複数の異なる遅延パルス信号のうちの２つの遅延パルス信号をトランスミッションゲートに印加して、前記入力パルス信号が前記トランスミッションゲートを通過するのを制御することと、
前記トランスミッションゲートを通過する前記入力パルス信号に基づいて生成される出力パルス信号のパルス幅を所定のパルス幅に設定することと、
を含み、
前記入力パルス信号が前記トランスミッションゲートを通過するのを制御することは、前記２つの遅延パルス信号を前記トランスミッションゲートに印加して、前記トランスミッションゲートを、前記入力パルス信号のリーディングエッジが通過するまではオンにし、前記入力パルス信号のトレーリングエッジが通過する前にオフにし、前記出力パルス信号が所定のパルス幅になるとき、もしくはそれ以降にオンにすることを含む、
パルス幅調整方法。 Generating a plurality of different delayed pulse signals from the input pulse signal;
Applying two delayed pulse signals of the plurality of different delayed pulse signals to a transmission gate to control the input pulse signal passing through the transmission gate;
Setting a pulse width of an output pulse signal generated based on the input pulse signal passing through the transmission gate to a predetermined pulse width;
Only including,
Controlling the passage of the input pulse signal through the transmission gate applies the two delayed pulse signals to the transmission gate until the leading edge of the input pulse signal passes through the transmission gate. Turning on, turning off before the trailing edge of the input pulse signal passes, and turning on when or after the output pulse signal has a predetermined pulse width,
Pulse width adjustment method. 前記入力パルス信号のパルス幅を所定のパルス幅に設定することは、前記トランスミッションゲートがオフになるとき、前記出力パルス信号を所定のパルス幅の間前記入力パルス信号の前記リーディングエッジで変位した状態に保つことを含む、請求項１０に記載のパルス幅調整方法。 Setting the pulse width of the input pulse signal to a predetermined pulse width means that when the transmission gate is turned off, the output pulse signal is displaced at the leading edge of the input pulse signal for a predetermined pulse width. including keeping the pulse width adjusting method of claim 1 0.
JP2011264819A 2011-12-02 2011-12-02 Pulse width adjustment circuit and method Expired - Fee Related JP5871592B2 (en)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2011264819A JP5871592B2 (en) 2011-12-02 2011-12-02 Pulse width adjustment circuit and method
US13/689,918 US8803578B2 (en) 2011-12-02 2012-11-30 Pulse width adjusting circuit and method

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2011264819A JP5871592B2 (en) 2011-12-02 2011-12-02 Pulse width adjustment circuit and method

Publications (2)

Publication Number Publication Date
JP2013118494A JP2013118494A (en) 2013-06-13
JP5871592B2 true JP5871592B2 (en) 2016-03-01

Family

ID=48523540

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2011264819A Expired - Fee Related JP5871592B2 (en) 2011-12-02 2011-12-02 Pulse width adjustment circuit and method

Country Status (2)

Country Link
US (1) US8803578B2 (en)
JP (1) JP5871592B2 (en)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170014118A (en) 2015-07-29 2017-02-08 삼성전자주식회사 Pulse width widener and memory system including the same
CN108599746B (en) * 2018-06-29 2024-04-05 长江存储科技有限责任公司 Self-adaptive pulse width adjusting circuit and flash memory

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6014518A (en) * 1983-07-05 1985-01-25 Nec Corp Pulse width correcting circuit
JPH04365218A (en) * 1991-06-12 1992-12-17 Seiko Instr Inc Pulse width varying circuit
JP3444975B2 (en) 1994-07-18 2003-09-08 富士通株式会社 Pulse width extension circuit
KR0152947B1 (en) * 1995-06-30 1998-10-15 문정환 Address buffer preventing noise
KR100224718B1 (en) * 1996-10-30 1999-10-15 윤종용 Internal clock generator for synchronous memory device
JPH10242817A (en) 1997-02-27 1998-09-11 Oki Electric Ind Co Ltd Variable pulse width circuit
JPH10303709A (en) * 1997-04-25 1998-11-13 Advantest Corp Pulse width shaping circuit
JP3903588B2 (en) 1997-07-31 2007-04-11 ソニー株式会社 Signal change detection circuit
US5995420A (en) * 1997-08-20 1999-11-30 Advanced Micro Devices, Inc. Integrated XNOR flip-flop for cache tag comparison
JP2001101870A (en) * 1999-09-30 2001-04-13 Fujitsu Ltd Semiconductor integrated circuit
JP2001223569A (en) 2000-02-09 2001-08-17 Kawasaki Steel Corp Signal transition detection circuit and pulse width extending circuit
US6608513B2 (en) * 2001-03-28 2003-08-19 Intel Corporation Flip-flop circuit having dual-edge triggered pulse generator
KR100493050B1 (en) * 2003-02-18 2005-06-02 삼성전자주식회사 Pulse generator based on latch
KR100567532B1 (en) * 2003-12-10 2006-04-03 주식회사 하이닉스반도체 Circuit of controlling a pulse width and method of controlling the same

Also Published As

Publication number Publication date
US20130141147A1 (en) 2013-06-06
US8803578B2 (en) 2014-08-12
JP2013118494A (en) 2013-06-13

Similar Documents

Publication Publication Date Title
US8004339B2 (en) Apparatuses and methods for a level shifter with reduced shoot-through current
US9306572B2 (en) Output buffer, gate electrode driving circuit and method for controlling the same
EP3292631B1 (en) Programmable delay circuit for low power applications
US20160036441A1 (en) Output Signal Generation Circuitry for Converting an Input Signal From a Source Voltage Domain Into an Output Signal for a Destination Voltage Domain
KR101120047B1 (en) Single signal-to-differential signal converter and conversion method
JP5839968B2 (en) Pulse width extension circuit and method
EP3195317B1 (en) Delay circuit with parallel delay lines and internal switches between the delay lines
JP3899098B2 (en) Dual edge programmable delay unit
US7468621B2 (en) Synchronization circuits and methods
JP5871592B2 (en) Pulse width adjustment circuit and method
JP2011015385A (en) Delay line
US7994835B2 (en) Duty control circuit and semiconductor device having the same
JP2010056677A (en) Duty variable circuit
JP2013211786A (en) Variable delay circuit
JP4871636B2 (en) Waveform width adjustment circuit
KR101848757B1 (en) Semiconductor device
KR20100134935A (en) Dynamic circuit with multiplexing function, flip-flop circuit and pipe-line circuit including the same
JP2012105135A (en) Differential output circuit
CN111682873A (en) Low-power-consumption output buffer circuit
US7924060B2 (en) Output circuit of semiconductor device
KR20080100948A (en) Data output circuit of semiconductor device
JP6543485B2 (en) Output buffer circuit
US7518395B1 (en) IO driver with slew rate boost circuit
KR20150068810A (en) Adjustable delay inverter
JP2007228228A (en) High-speed switching circuit

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20140707

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20150616

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20150707

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20150731

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20151217

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20160112

R150 Certificate of patent or registration of utility model

Ref document number: 5871592

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees