KR20080100948A - Data output circuit of semiconductor device - Google Patents

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Abstract

A data output circuit of the semiconductor device is provided to control driving power according to data output speed by varying the capacity of the main driver by frequency. In a data output circuit of the semiconductor device, a controller(20) outputs the control signal(S_S) corresponding to the frequency status. A data output buffer receives data signal and the driving force for driving the data signal is varied according to the control signal. A controller(24) determines the frequency status through the information of the speed signal, which is a Cas latency signal and outputs a control signal by performing logic operation of two or more Cas latency signals.

Description

반도체 장치의 데이터 출력회로{Data Output Circuit Of Semiconductor Device}Data output circuit of semiconductor device

도 1은 종래 기술에 따른 데이터 출력단의 블럭도.1 is a block diagram of a data output stage according to the prior art;

도 2는 종래 기술에 따른 데이터 출력단의 데이터 출력 버퍼 회로.2 is a data output buffer circuit of a data output stage according to the prior art;

도 3은 본 발명의 실시예에 따른 데이터 출력단의 블럭도.3 is a block diagram of a data output stage in accordance with an embodiment of the present invention.

도 4는 본 발명의 실시예에 따른 데이터 출력단의 제어부.4 is a control unit of a data output terminal according to an embodiment of the present invention.

도 5는 본 발명의 실시예에 따른 데이터 출력단의 데이터 출력 버퍼 회로.5 is a data output buffer circuit at a data output stage according to an embodiment of the present invention;

도 6은 본 발명의 실시예에 따른 데이터 출력 파형.6 is a data output waveform according to an embodiment of the present invention.

본 발명은 반도체 장치의 데이터 출력 회로에 관한 것으로서, 보다 상세하게는 데이터의 출력 속도에 따라 구동력이 가변되는 데이터 출력 회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a data output circuit of a semiconductor device, and more particularly, to a data output circuit in which a driving force is varied according to the output speed of data.

일반적으로 반도체 장치는 주파수에 따라 모드 레지스터에서 설정되는 카스 레이턴시(CAS Latency, CL) 값이 변하여 DDR2 SDRAM의 경우, 고속 제품일 경우에 CL의 값을 5 이상으로 설정하고, 저속 제품일 경우에 CL의 값을 4 이하로 설정한 다.In general, the semiconductor device changes the CAS Latency (CL) value set in the mode register according to the frequency, and sets the CL value to 5 or higher in the case of a high-speed DDR2 SDRAM, and CL in the case of a low-speed product. Set the value to 4 or less.

여기에서 카스 레이턴시는 외부 클럭 신호에 동기되어 리드 명령(Read command)이 인가된 후, 데이터가 출력되는 시점까지 발생되는 외부 클럭 신호의 개수를 의미한다.The cas latency refers to the number of external clock signals generated until a data is output after a read command is applied in synchronization with the external clock signal.

따라서, 데이터의 입출력 속도가 빠를 때는 카스 레이턴시가 높게 설정되고, 데이터의 입출력 속도가 느릴 때는 카스 레이턴시가 낮게 설정된다. Therefore, when the input / output speed of data is high, the cascade latency is set high, and when the data input / output speed is slow, the cascade latency is set low.

도 1과 같이, 일반적으로 반도체 장치의 데이터 출력회로는 데이터 드라이버(미도시)에서 출력된 데이터 신호(D_Out)가 데이터 출력 버퍼(10)에 인가되고 데이터(DQ)가 출력되어 데이터 출력 핀(12)으로 인가된다. In general, as shown in FIG. 1, in the data output circuit of the semiconductor device, a data signal D_Out output from a data driver (not shown) is applied to the data output buffer 10, and data DQ is output to output the data output pin 12. Is applied.

도 2는 데이터 출력 버퍼(10)의 회로도를 나타내는 것으로서, 데이터 드라이버(미도시)에서 출력된 데이터 신호(D_Out)가 인가되는 프리 드라이버(Pre Driver)(100)와 프리 드라이버(100)에서 출력된 신호(Pre_Out P, Pre_Out N)가 인가되는 메인 드라이버(110)로 구성된다.FIG. 2 is a circuit diagram of the data output buffer 10, and is output from a pre-driver 100 and a pre-driver 100 to which a data signal D_Out output from a data driver (not shown) is applied. The main driver 110 to which the signals Pre_Out P and Pre_Out N are applied.

이러한 메인 드라이버(110)는 제품의 공정단계에서 용량이 고정되는 것으로서, 구동력이 일정하기 때문에 데이터의 입출력 속도에 따라 데이터 밸리드 윈도우(Data Valid Window)불량이 발생할 수 있다. 이 불량은 리버젼(Revision)을 통해서만 해결할 수 있었다. The main driver 110 has a fixed capacity in a process step of the product, and since the driving force is constant, a data valid window defect may occur according to the input / output speed of the data. This defect could only be resolved through revision.

즉, 상기 불량이 생기면, 불량 분석을 통해 확보된 데이터를 기준으로 제품의 특성에 맞는 구동력을 갖도록 데이터 출력 버퍼를 수정하는 등의 방법이 제시될 수 있다.That is, when the defect occurs, a method of modifying the data output buffer to have a driving force suitable for the characteristics of the product based on the data obtained through the defect analysis may be proposed.

그러나 메인 드라이버의 용량이 고정되기 때문에, 상술한 종래 방법으로 데이터의 입출력 속도에 따라 능동적으로 대처가 이루어질 수 없었다.However, since the capacity of the main driver is fixed, the above-described conventional method cannot actively cope with the data input / output speed.

상술한 문제점을 해결하기 위한 본 발명의 목적은 데이터 출력 속도에 따라 데이터 출력을 위한 구동력을 능동적으로 조절함에 있다.An object of the present invention for solving the above problems is to actively adjust the driving force for data output in accordance with the data output speed.

본 발명에 따른 반도체 장치의 데이터 출력회로는 주파수 상태에 대응되는 제어신호를 출력하는 제어부; 및 데이터 신호가 입력되고, 상기 제어신호에 따라 구동력이 가변되며, 가변된 상기 구동력으로 상기 데이터 신호를 구동하여 데이터를 출력하는 데이터 출력 버퍼;를 구비함을 특징으로 한다.A data output circuit of a semiconductor device according to the present invention includes a control unit for outputting a control signal corresponding to a frequency state; And a data output buffer for inputting a data signal, varying a driving force according to the control signal, and outputting data by driving the data signal with the variable driving force.

이중, 상기 제어부는 동작속도 정보신호로써 상기 주파수 상태를 판단할 수 있다.The control unit may determine the frequency state as an operation speed information signal.

그리고, 상기 동작속도 정보신호는 카스 레이턴시 정보신호임이 바람직하다.Preferably, the operation speed information signal is a cas latency information signal.

또한, 상기 제어부는 두 개 이상의 상기 카스 레이턴시 정보를 논리 연산하여 상기 제어신호를 출력할 수 있다.The control unit may output the control signal by performing logical operation on two or more of the cascade latency information.

한편, 상기 데이터 출력 버퍼는, 상기 데이터 신호를 구동하여 프리 드라이버 신호를 출력하는 프리 드라이버; 및 상기 프리 드라이버 신호를 가변된 구동력으로 상기 데이터 신호를 출력하는 메인 드라이버;를 구비할 수 있다.On the other hand, the data output buffer, a pre-driver for driving the data signal to output a pre-driver signal; And a main driver configured to output the data signal to the pre-driver signal with a variable driving force.

이중, 상기 메인 드라이버는, 상기 프리 드라이버 신호를 구동하여 출력하는 제 1 드라이버; 및 상기 제어신호에 따라 상기 프리 드라이버 신호의 구동을 선택 적으로 수행하는 제 2 드라이버;를 포함하며, 상기 제 1 드라이버와 상기 제 2 드라이버는 공통된 출력 노드를 가짐이 바람직하다.The main driver may include: a first driver for driving and outputting the pre-driver signal; And a second driver for selectively driving the pre-driver signal according to the control signal, wherein the first driver and the second driver have a common output node.

그리고, 상기 제 1 드라이버는, 상기 프리 드라이버 신호에 응답하여 상기 출력노드를 전원전압 레벨로 풀업하는 제 1 풀업부; 및 상기 프리 드라이버 신호에 응답하여 상기 출력 노드를 접지전압 레벨로 풀다운하는 제 1 풀다운부;로 구성될 수 있다.The first driver may include: a first pull-up unit configured to pull up the output node to a power supply voltage level in response to the pre-driver signal; And a first pull-down unit which pulls down the output node to a ground voltage level in response to the pre-driver signal.

또한, 상기 제 2 드라이버는, 상기 프리 드라이버 신호에 응답하여 상기 전원전압을 공급하는 제 2 풀업부; 상기 프리 드라이버 신호에 응답하여 상기 접지전압을 공급하는 제 2 풀다운부; 및 상기 제어신호에 따라 상기 전원전압과 상기 접지전압을 선택적으로 상기 출력 노드로 전달하는 스위치부;가 직렬연결되어 구성될 수 있다.The second driver may further include a second pull-up unit configured to supply the power voltage in response to the pre-driver signal; A second pull-down unit supplying the ground voltage in response to the pre-driver signal; And a switch unit configured to selectively transfer the power supply voltage and the ground voltage to the output node according to the control signal.

그리고, 상기 스위치부는 반전된 상기 제어 신호가 입력되는 제 1 트랜지스터와 상기 제어신호가 인가되는 제 2 트랜지스터가 직렬로 연결되어 구성될 수 있다.The switch unit may include a first transistor in which the inverted control signal is input and a second transistor in which the control signal is applied are connected in series.

아울러, 상기 메인 드라이버는 복수 개의 상기 제 2 드라이버를 구비할 수 있다.In addition, the main driver may include a plurality of the second drivers.

이하, 본 발명에 따른 반도체 장치의 데이터 출력회로의 바람직한 실시예에 대하여 첨부 도면을 참조하여 상세히 설명한다.Hereinafter, a preferred embodiment of a data output circuit of a semiconductor device according to the present invention will be described in detail with reference to the accompanying drawings.

본 발명은 주파수 상태에 대응되는 제어신호를 출력하는 제어부와 제어신호 에 따라 가변된 구동력으로 데이터 신호를 출력하는 데이터 출력 버퍼를 포함한다. The present invention includes a control unit for outputting a control signal corresponding to a frequency state and a data output buffer for outputting a data signal with a driving force varied according to the control signal.

도 3을 참조하면, 반도체 장치의 데이터 출력회로는 주파수에 따라 모드 레지스터에서 설정된 카스 레이턴시 정보가 입력되고 카스 레이턴시 정보에 따라 제어신호(S_S)를 출력하는 제어부(20)와, 제어신호(S_S)로써 데이터 신호(D_Out)를 구동하는 데이터 출력 버퍼(22), 및 데이터 출력 버퍼(22)에서 출력되는 데이터(DQ)가 출력되는 데이터 출력 핀(24)을 포함한다.Referring to FIG. 3, the data output circuit of the semiconductor device includes a control unit 20 for inputting cascade latency information set in a mode register according to a frequency and outputting a control signal S_S according to the cascade latency information, and a control signal S_S. This includes a data output buffer 22 for driving the data signal D_Out, and a data output pin 24 for outputting data DQ output from the data output buffer 22.

여기에서 데이터 신호(D_Out)는 데이터 드라이버(미도시)에서 출력된 것이다.The data signal D_Out is output from a data driver (not shown).

도 4를 참조하면, 제어부(20)는 카스 레이턴시 정보 CL 5 및 CL 6이 입력되는 노아 게이트(NOR1)와, 노아 게이트(NOR1)의 출력을 반전하는 인버터(IV1)를 구비한다.Referring to FIG. 4, the control unit 20 includes a NOR gate NOR1 to which the cascade latency information CL 5 and CL 6 are input, and an inverter IV1 that inverts the output of the NOR gate NOR1.

본 발명에서 제어부(20)는 고속 동작 모드인 경우, 카스 레이턴시 정보로써 CL 5, CL 6이 인에이블 상태로 제공되며, 인에이블 상태의 카스 레이턴시 정보 CL 5 또는 CL 6이 제공되면 인에이블을 위한 제어신호(S_S)가 출력된다.In the present invention, when the high-speed operation mode, the control unit 20, CL 5, CL 6 is provided as an enable state, and when the CAS latency information CL 5 or CL 6 in the enable state is provided for enabling The control signal S_S is output.

따라서, 카스 레이턴시 정보가 CL 5 또는 CL 6일 경우, 최소한 어느 하나가 하이 레벨을 갖는 입력에 의하여 노아 게이트(NOR1)의 출력은 로우 레벨이 되고, 인버터(IV1)에 의해 하이 레벨의 제어신호(S_S)가 출력된다. Therefore, when the cascade latency information is CL 5 or CL 6, the output of the NOR gate NOR1 is at a low level by an input having at least one of the high levels, and the inverter IV1 controls the high level control signal ( S_S) is output.

도 5를 참조하면, 데이터 출력 버퍼(22)는 데이터 신호(D_Out)가 인가되는 프리 드라이버(210)와, 프리 드라이버(210)의 출력(Pre_OutP, Pre_OutN)을 제어신호(S_S)로써 가변된 구동력으로 구동하여 데이터 신호(DQ)를 출력하는 메인 드라이 버(220)를 구비한다.Referring to FIG. 5, the data output buffer 22 may include a pre-driver 210 to which a data signal D_Out is applied, and a driving force that varies outputs Pre_OutP and Pre_OutN of the pre-driver 210 as a control signal S_S. It is provided with a main driver 220 for driving to output a data signal (DQ).

여기에서, 프리 드라이버(210)는 입력된 데이터 신호(D_Out)로써 구동되어 프리 드라이버 신호(Pre_OutP, Pre_OutN)를 출력하는 두 개의 드라이버를 포함한다.Here, the pre-driver 210 includes two drivers driven by the input data signal D_Out to output the pre-driver signals Pre_OutP and Pre_OutN.

메인 드라이버(220)는 프리 드라이버 신호(Pre_OutP)에 의하여 구동되는 제 1 드라이버(222)와 프리 드라이버 신호(Pre_OutN)와 제어신호(S_S)에 의하여 구동되는 제 2 드라이버(224)를 포함한다. The main driver 220 includes a first driver 222 driven by the pre-driver signal Pre_OutP, a second driver 224 driven by the pre-driver signal Pre_OutN, and a control signal S_S.

여기에서, 제 2 드라이버(224)는 데이터(DQ) 출력 상태가 고속 또는 저속 여부에 따라 선택적으로 구동된다. Here, the second driver 224 is selectively driven depending on whether the data DQ output state is high speed or low speed.

먼저, 프리 드라이버(210)는 메인 드라이버(220)의 풀업용 트랜지스터(P3, P4)에 대응하여, 전원전압(VDD)과 접지전압 사이에 데이터 신호(D_Out)가 노드(Nd1)를 통해 풀업용 트랜지스터(P1)와 풀다운용 트랜지스터(N1)의 게이트에 인가되어 풀업 또는 풀다운을 수행함으로써 프리 드라이버 신호(Pre_OutP)를 출력하는 구성을 갖는다. First, the pre-driver 210 corresponds to the pull-up transistors P3 and P4 of the main driver 220 so that the data signal D_Out is pulled up through the node Nd1 between the power supply voltage VDD and the ground voltage. The pre-driver signal Pre_OutP is outputted by being applied to the gates of the transistor P1 and the pull-down transistor N1 to perform pull-up or pull-down.

또한, 프리 드라이버(210)는 메인 드라이버(220)의 풀다운 트랜지스터(N3, N5)에 대응하여, 전원전압(VDD)과 접지전압 사이에 데이터 신호(D_Out)가 노드(Nd2)를 통해 풀업용 트랜지스터(P2)와 풀다운용 트랜지스터(N2)의 게이트에 인가되어 풀업 또는 풀다운을 수행함으로써 프리 드라이버 신호(Pre_OutN)를 출력하는 구성을 갖는다. In addition, the pre-driver 210 corresponds to the pull-down transistors N3 and N5 of the main driver 220, and the data signal D_Out is pulled up through the node Nd2 between the power supply voltage VDD and the ground voltage. The pre-driver signal Pre_OutN is outputted by being applied to the gate of P2 and the pull-down transistor N2 to perform pull-up or pull-down.

한편, 메인 드라이버(220)의 제 1 드라이버(222)는 전원전압(VDD)과 접지전 압 사이에 프리 드라이버 신호(Pre_OutP)가 게이트에 인가되는 풀업용 트랜지스터(P3)와 프리 드라이버 신호(Pre_OutN)가 게이트에 인가되는 풀다운용 트랜지스터(N3)가 직렬연결된다.Meanwhile, the first driver 222 of the main driver 220 includes a pull-up transistor P3 and a pre-driver signal Pre_OutN, to which a pre-driver signal Pre_OutP is applied to the gate between the power supply voltage VDD and the ground voltage. The pull-down transistor N3 to which is applied to the gate is connected in series.

그리고 제 1 드라이버(222)는 트랜지스터(P3, N3)의 공통 노드와 출력단 즉, 노드(Nd3) 사이에 저항(R1)이 연결된다.In the first driver 222, a resistor R1 is connected between the common node of the transistors P3 and N3 and an output terminal, that is, the node Nd3.

제 2 드라이버(224)는 프리 드라이버 신호(Pre_OutP, Pre_Out)에 의해 각각 풀업 및 풀다운 구동하는 구동부(224a)와 이러한 구동부(224a) 출력을 스위칭하는 스위치부(224b)로 구성된다.The second driver 224 includes a driver 224a that pulls up and pulls down the pre driver signals Pre_OutP and Pre_Out, and a switch unit 224b that switches the output of the driver 224a, respectively.

구동부(224a)는 전원전압(VDD)과 접지전압 사이에 프리 드라이버 신호(Pre_OutP)가 게이트에 인가되는 풀업용 트랜지스터(P4)와 프리 드라이버 신호(Pre_OutN)가 게이트에 인가되는 풀다운용 트랜지스터(N5)를 구비한다.The driver 224a may include a pull-up transistor P4 to which the pre-driver signal Pre_OutP is applied to the gate and a pull-down transistor N5 to which the pre-driver signal Pre_OutN is applied to the gate between the power supply voltage VDD and the ground voltage. It is provided.

스위치부(224b)는 구동부(224a)의 풀업 및 풀다운용 트랜지스터(P4, N5) 사이에 PMOS 트랜지스터(P5)와 NMOS 트랜지스터(N4)가 직렬연결되어 구성되며, 제어신호(S_S)에 의해 스위칭이 조절된다. The switch unit 224b is configured by the PMOS transistor P5 and the NMOS transistor N4 connected in series between the pull-up and pull-down transistors P4 and N5 of the driving unit 224a, and switching is performed by the control signal S_S. Adjusted.

이중, PMOS 트랜지스터(P5)의 게이트에는 인버터(IV2)에 의해 반전된 제어신호(S_S)가 인가되고, NMOS 트랜지스터(N4)의 게이트에는 노드(Nd4)를 통해 제어신호(S_S)가 인가된다. The control signal S_S inverted by the inverter IV2 is applied to the gate of the PMOS transistor P5, and the control signal S_S is applied to the gate of the NMOS transistor N4 through the node Nd4.

따라서, 제어신호(S_S)에 따라 PMOS 트랜지스터(P5)와 NMOS 트랜지스터(N4)를 포함하는 스위치부(224b)가 턴온 되거나 턴오프 된다.Therefore, the switch unit 224b including the PMOS transistor P5 and the NMOS transistor N4 is turned on or turned off according to the control signal S_S.

만약, 스위치부(224b)가 턴온되면, 프리 드라이버 신호(Pre_OutP, Pre_OutN) 로써 구동부(224a)의 출력이 노드(Nd3)를 통해 출력된다.If the switch 224b is turned on, the output of the driver 224a is output through the node Nd3 as the pre-driver signals Pre_OutP and Pre_OutN.

이때, 제 1 드라이버도 구동 상태이므로, 노드(Nd3)를 통한 데이터(DQ)는 제 2 드라이버에 의하여 구동력이 보강됨에 따라 출력된다. At this time, since the first driver is also in a driving state, the data DQ through the node Nd3 is output as the driving force is reinforced by the second driver.

주파수에 따라 모드 레지스터에서 설정된 카스 레이턴시 값이 CL 5 또는 CL 6이 제공되면, 즉, 고속 동작 모드인 경우 제어부(20)는 노아 게이트(NOR1)와 인버터(IV1)를 통해 하이 레벨의 제어신호(S_S)를 출력한다. When the cas latency value set in the mode register is set to CL 5 or CL 6 according to the frequency, that is, in the high speed operation mode, the controller 20 controls the high level control signal through the NOA gate NOR1 and the inverter IV1. S_S) is output.

하이 레벨의 제어신호(S_S)는 제 2 드라이버(224)의 스위치부(224b)에 인가되어 PMOS 트랜지스터(P5)와 NMOS 트랜지스터(N4)를 턴온 시킨다.The high level control signal S_S is applied to the switch unit 224b of the second driver 224 to turn on the PMOS transistor P5 and the NMOS transistor N4.

데이터 신호(D_Out)는 프리 드라이버(210)를 통해 프리 드라이버 신호(Pre_OutP, Pre_OutN)로 출력되며 제 1 드라이버(222)와 제 2 드라이버(224)에 인가된다. The data signal D_Out is output as the predriver signals Pre_OutP and Pre_OutN through the predriver 210 and applied to the first driver 222 and the second driver 224.

제 1 드라이버(222)는 프리 드라이버 신호(Pre_OutP, Pre_OutN)에 의하여 구동되며, 제 2 드라이버(224)는 제 1 드라이버(222)의 구동력을 보완한다.The first driver 222 is driven by the pre-driver signals Pre_OutP and Pre_OutN, and the second driver 224 complements the driving force of the first driver 222.

반대로, 카스 레이턴시가 CL 5 또는 CL 6이 아닌 경우 즉, 저속 동작 모드인 경우 제어부(20)는 노아 게이트(NOR1)와 인버터(IV1)를 통해 로우 레벨의 제어신호(S_S)를 출력한다. On the contrary, when the cas latency is not CL 5 or CL 6, that is, in the low speed operation mode, the controller 20 outputs a low level control signal S_S through the NOR gate NOR1 and the inverter IV1.

로우 레벨의 제어신호(S_S)는 제 2 드라이버(224)의 스위치부(224b)에 인가되며, PMOS 트랜지스터(P5)와 NMOS 트랜지스터(N4)를 턴오프 시킨다.The low level control signal S_S is applied to the switch unit 224b of the second driver 224 to turn off the PMOS transistor P5 and the NMOS transistor N4.

데이터 신호(D_Out)는 프리 드라이버(210)를 통해 프리 드라이버 신호(Pre_OutP, Pre_OutN)로 출력되며, 제 1 드라이버(222)와 제 2 드라이버(224)에 인가된다. The data signal D_Out is output as the predriver signals Pre_OutP and Pre_OutN through the predriver 210 and applied to the first driver 222 and the second driver 224.

제 1 드라이버(222)는 프리 드라이버 신호(Pre_OutP, Pre_OutN)에 의하여 구동되며, 제 2 드라이버(224)는 구동되지 않는다.The first driver 222 is driven by the pre-driver signals Pre_OutP and Pre_OutN, and the second driver 224 is not driven.

따라서, 메인 드라이버(220)는 동작 모드에 따라 구동력이 가변되어 데이터 (DQ)를 출력하게 된다.Accordingly, the main driver 220 outputs data DQ by varying the driving force according to the operation mode.

이와 같이, 본 발명은 주파수 상태에 대응되는 제어신호에 의해 메인 드라이버(220)의 용량이 가변됨으로써, 고속 동작 모드인 경우에는 상대적으로 메인 드라이버의 구동력을 높이고, 저속 동작 모드인 경우에는 상대적으로 메인 드라이버의 구동력을 낮춘다.As described above, according to the present invention, the capacity of the main driver 220 is changed by a control signal corresponding to a frequency state, so that the driving force of the main driver is relatively increased in the high speed operation mode, and relatively main in the low speed operation mode. Lower the driving force of the driver.

따라서, 데이터 입출력 속도가 빠른 경우에 발생할 수 있는 데이터 밸리드 윈도우(Data Valid Window) 불량을 방지하며, 데이터 입출력 속도가 느릴 경우에 발생할 수 있는 과도한 메인 드라이버의 동작에 따른 전력 소모 및 데이터 출력 파형의 오버슈트(Over Shoot)를 방지할 수 있다.Therefore, it prevents the data valid window defect that may occur when the data input / output speed is high, and the power consumption and data output waveforms caused by excessive main driver operation that may occur when the data input / output speed is slow. Overshoot can be prevented.

본 발명의 실시예에서는 카스 레이턴시가 CL 5 또는 CL 6 만을 사용하였지만, 주파수 상태에 대응되는 제어신호에 따른 동작속도 정보를 갖는 다른 신호를 이용할 수도 있다.In the embodiment of the present invention, the cas latency uses only CL 5 or CL 6, but other signals having operating speed information according to a control signal corresponding to the frequency state may be used.

한편, 도 6은 본 발명의 실시예에 따른 저속 모드의 데이터 파형(a)과 고속 모드의 데이터 파형(b)을 비교한 그래프이다.6 is a graph comparing the data waveform (a) of the low speed mode and the data waveform (b) of the high speed mode according to an embodiment of the present invention.

파형 (a)는 저속 모드에 해당하는 경우이고, 파형(b)는 고속 모드에 해당하는 경우이다. 파형(b)를 참조하면, 데이터 밸리드 윈도우가 개선됨을 알 수 있다.The waveform (a) corresponds to the low speed mode, and the waveform (b) corresponds to the high speed mode. Referring to waveform (b), it can be seen that the data valid window is improved.

본 발명에 따른 반도체 장치의 데이터 출력 회로는 주파수 상태에 따라 메인 드라이버의 용량을 가변함으로써, 데이터 출력 속도에 따라 구동력이 조절될 수 있다. In the data output circuit of the semiconductor device according to the present invention, the driving force can be adjusted according to the data output speed by varying the capacity of the main driver according to the frequency state.

또한, 본 발명은 데이터 출력 속도에 따라 구동력이 조절되어 데이터 출력 파형의 오버슈트 현상을 방지하고, 과도한 드라이버의 동작에 따른 전력 소모를 줄인다. In addition, the present invention, the driving force is adjusted according to the data output speed to prevent overshoot of the data output waveform, and reduces the power consumption due to excessive operation of the driver.

Claims (10)

주파수 상태에 대응되는 제어신호를 출력하는 제어부; 및A control unit for outputting a control signal corresponding to the frequency state; And 데이터 신호가 입력되고, 상기 제어신호에 따라 구동력이 가변되며, 가변된 상기 구동력으로 상기 데이터 신호를 구동하여 데이터를 출력하는 데이터 출력 버퍼;A data output buffer configured to receive a data signal, vary a driving force according to the control signal, and output data by driving the data signal with the variable driving force; 를 구비함을 특징으로 하는 반도체 장치의 데이터 출력회로.And a data output circuit of the semiconductor device. 제 1 항에 있어서,The method of claim 1, 상기 제어부는 동작속도 정보신호로써 상기 주파수 상태를 판단함을 특징으로 하는 반도체 장치의 데이터 출력회로.And the controller determines the frequency state as an operation speed information signal. 제 2 항에 있어서,The method of claim 2, 상기 동작속도 정보신호는 카스 레이턴시 정보신호임을 특징으로 하는 반도체 장치의 데이터 출력회로.And the operation speed information signal is a cas latency information signal. 제 2 항에 있어서,The method of claim 2, 상기 제어부는 두 개 이상의 상기 카스 레이턴시 정보를 논리 연산하여 상기 제어신호를 출력함을 특징으로 하는 반도체 장치의 데이터 출력회로.And the controller outputs the control signal by logically calculating two or more of the cascade latency information. 제 1 항에 있어서,The method of claim 1, 상기 데이터 출력 버퍼는,The data output buffer, 상기 데이터 신호를 구동하여 프리 드라이버 신호를 출력하는 프리 드라이버; 및A pre-driver driving the data signal to output a pre-driver signal; And 상기 프리 드라이버 신호를 가변된 구동력으로 상기 데이터 신호를 출력하는 메인 드라이버;를 구비함을 특징으로 하는 반도체 장치의 데이터 출력회로.And a main driver configured to output the data signal to the pre-driver signal with a variable driving force. 제 5 항에 있어서,The method of claim 5, wherein 상기 메인 드라이버는,The main driver, 상기 프리 드라이버 신호를 구동하여 출력하는 제 1 드라이버; 및 A first driver for driving and outputting the pre-driver signal; And 상기 제어신호에 따라 상기 프리 드라이버 신호의 구동을 선택적으로 수행하는 제 2 드라이버;를 포함하며, And a second driver for selectively driving the pre-driver signal according to the control signal. 상기 제 1 드라이버와 상기 제 2 드라이버는 공통된 출력 노드를 가짐을 특징으로 하는 반도체 장치의 데이터 출력회로.And the first driver and the second driver have a common output node. 제 6 항에 있어서,The method of claim 6, 상기 제 1 드라이버는, The first driver, 상기 프리 드라이버 신호에 응답하여 상기 출력노드를 전원전압 레벨로 풀업하는 제 1 풀업부; 및A first pull-up unit configured to pull up the output node to a power supply voltage level in response to the pre-driver signal; And 상기 프리 드라이버 신호에 응답하여 상기 출력 노드를 접지전압 레벨로 풀 다운하는 제 1 풀다운부;로 구성됨을 특징으로 하는 반도체 장치의 데이터 출력회로.And a first pull-down unit which pulls down the output node to a ground voltage level in response to the pre-driver signal. 제 6 항에 있어서,The method of claim 6, 상기 제 2 드라이버는, The second driver, 상기 프리 드라이버 신호에 응답하여 상기 전원전압을 공급하는 제 2 풀업부;A second pull-up unit configured to supply the power voltage in response to the pre-driver signal; 상기 프리 드라이버 신호에 응답하여 상기 접지전압을 공급하는 제 2 풀다운부; 및A second pull-down unit supplying the ground voltage in response to the pre-driver signal; And 상기 제어신호에 따라 상기 전원전압과 상기 접지전압을 선택적으로 상기 출력 노드로 전달하는 스위치부;가 직렬연결됨을 특징으로 하는 반도체 장치의 데이터 출력회로.And a switch unit configured to selectively transfer the power supply voltage and the ground voltage to the output node according to the control signal. 제 8 항에 있어서,The method of claim 8, 상기 스위치부는 반전된 상기 제어 신호가 입력되는 제 1 트랜지스터와 상기 제어신호가 인가되는 제 2 트랜지스터가 직렬로 연결됨을 특징으로 하는 반도체 장치의 데이터 출력회로.And the switch unit is connected to a first transistor to which the inverted control signal is input and a second transistor to which the control signal is applied are connected in series. 제 6 항에 있어서,The method of claim 6, 상기 메인 드라이버는 복수 개의 상기 제 2 드라이버를 구비함을 특징으로 하는 반도체 장치의 데이터 출력회로.And said main driver comprises a plurality of said second drivers.
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