KR100892643B1 - Data Output Driver Circuit - Google Patents

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Abstract

본 발명에 따른 출력 드라이버 회로는 데이터를 입력받아 제1 드라이빙 신호를 출력하여 공통 노드를 구동하는 프리 드라이버; 슬루 레이트 제어 신호 및 상기 데이터에 응답하여 제 2 드라이빙 신호를 출력하여 상기 공통 노드를 구동하되, 상기 슬루 레이트 제어 신호가 인에이블 되면 상기 공통 노드를 구동하는 시점이 상기 프리 드라이버보다 빠른 하이 슬루레이트 드라이버; 및 상기 공통 노드의 신호를 입력받아 출력 데이터를 출력하는 메인 드라이버를 포함한다.An output driver circuit according to the present invention includes a pre-driver for receiving data and outputting a first driving signal to drive a common node; A high slew rate driver that outputs a second driving signal in response to the slew rate control signal and the data to drive the common node, but when the slew rate control signal is enabled, the timing of driving the common node is faster than the pre-driver. ; And a main driver receiving the signal of the common node and outputting output data.

슬루 레이트, 드라이버 Slew rate, driver

Description

데이터 출력 드라이버 회로{Data Output Driver Circuit}Data output driver circuit

도 1은 종래 기술에 따른 데이터 출력 드라이버의 회로도,1 is a circuit diagram of a data output driver according to the prior art;

도 2는 도 1에 도시된 데이터 출력 드라이버 회로의 출력 데이터를 나타낸 파형도,2 is a waveform diagram showing output data of the data output driver circuit shown in FIG. 1;

도 3은 본 발명에 따른 데이터 출력 드라이버 회로의 블록도, 3 is a block diagram of a data output driver circuit according to the present invention;

도 4는 도 3에 도시한 데이터 출력 드라이버 회로의 일 실시예를 나타낸 상세 회로도,4 is a detailed circuit diagram illustrating an embodiment of a data output driver circuit shown in FIG. 3;

도 5는 도 3에 도시한 데이터 출력 드라이버 회로의 다른 실시예를 나타낸 상세 회로도이다.FIG. 5 is a detailed circuit diagram showing another embodiment of the data output driver circuit shown in FIG.

도 6은 도 3에 도시한 데이터 출력 드라이버 회로의 또 다른 실시예를 나타낸 상세 회로도이다.FIG. 6 is a detailed circuit diagram showing still another embodiment of the data output driver circuit shown in FIG.

<도면의 주요 부분에 대한 부호 설명><Description of the symbols for the main parts of the drawings>

100 : 프리 드라이버 110 : 제1 프리 드라이버100: free driver 110: first free driver

120 : 제2 프리 드라이버 200 : 하이 슬루레이트 드라이버120: second pre-driver 200: high slew rate driver

210, 220 : 제1, 제2 하이 슬루레이트 드라이버210, 220: first and second high slew rate drivers

211 : 제1 풀업부 212 : 제1 풀다운부211: first pull-up part 212: first pull-down part

221 : 제2 풀업부 222 : 제2 풀다운부221: second pull-up part 222: second pull-down part

300 : 메인 드라이버300: main driver

본 발명은 반도체 집적 회로에 관한 것으로, 구체적으로는 데이터 출력 드라이버 회로에 관한 것이다.The present invention relates to a semiconductor integrated circuit, and more particularly, to a data output driver circuit.

데이터 출력 버퍼는 칩 내부의 데이터를 칩 외부로 출력하는 회로로서, 통상적으로 그 출력단만을 한정해서 데이터 출력 드라이버로 불리우기도 한다. 반도체 메모리 장치의 고집적, 저전력화 및 고속 동작화 경향에 따라 데이터 출력 버퍼도 대응하여 안정적인 버퍼링 동작을 수행하도록 설계된다.The data output buffer is a circuit for outputting data inside the chip to the outside of the chip, and is usually called a data output driver by limiting only the output terminal thereof. According to the trend of high integration, low power, and high speed operation of semiconductor memory devices, data output buffers are also designed to perform stable buffering operations.

프리 드라이버 회로는 데이터 신호를 입력 받아 그 논리 레벨에 따라 풀업 또는 풀다운 기능을 수행한다. 일반적으로 프리 드라이버 회로는 반도체 장치의 출력 버퍼를 구동하기 위해 사용된다.The pre-driver circuit receives the data signal and performs a pull up or pull down function according to its logic level. In general, the pre-driver circuit is used to drive the output buffer of the semiconductor device.

프리 드라이버는 슬루 레이트가 클수록 데이터 스큐 측면에서는 이점이 있으나, 핀에서 보이는 인덕턴스 때문에 스위칭 노이즈가 증가하는 단점이 있다. 반면에 슬루 레이트가 작을수록 스위칭 노이즈는 작아지나 데이터 스큐가 증가하고 심할 경우 출력 신호의 레벨이 정점에 이르기 전에 신호가 천이되는 문제점이 있다.The pre-driver has an advantage in terms of data skew with a larger slew rate, but has a disadvantage in that switching noise increases due to the inductance seen at the pin. On the other hand, the smaller the slew rate, the smaller the switching noise. However, if the data skew increases and is severe, the signal transitions before the level of the output signal reaches its peak.

도 1은 종래 기술에 따른 데이터 출력 드라이버 회로의 상세 회로도이다.1 is a detailed circuit diagram of a data output driver circuit according to the prior art.

도시한 것과 같이, 종래 기술에 따른 데이터 출력 드라이버 회로는 프리 드라이버(100) 및 메인 드라이버(300)로 구성된다.As shown in the drawing, the data output driver circuit according to the related art is composed of a pre-driver 100 and a main driver 300.

상기 프리 드라이버(100)는 제1 프리 드라이버(110) 및 제2 프리 드라이버(120)로 구성된다. 상기 제1 프리 드라이버(110)는 도시한 것과 같이, 제1 낸드 게이트(ND1), 제1 인버터(IV1), 제2 인버터(IV2) 및 제1 저항(R1)으로 구성할 수 있다. 보다 상세히 설명하면, 상기 제1 낸드 게이트(ND1)는 제1 구동 신호(enablep)와 데이터(DATA)를 입력받아 연산한다. 상기 제1 인버터(IV1)는 상기 제1 낸드 게이트(ND1)의 출력을 반전시킨다. 상기 제2 인버터(IV2)는 상기 제1 인버터(IV1)의 출력을 반전시킨다. 상기 제1 저항(R1)은 상기 제2 인버터(IV2)의 출력과 제1 피모스 트랜지스터(PM1)의 게이트에 연결된다.The predriver 100 is composed of a first predriver 110 and a second predriver 120. As illustrated in the drawing, the first pre-driver 110 may include a first NAND gate ND1, a first inverter IV1, a second inverter IV2, and a first resistor R1. In more detail, the first NAND gate ND1 receives and receives a first driving signal enable and data DATA. The first inverter IV1 inverts the output of the first NAND gate ND1. The second inverter IV2 inverts the output of the first inverter IV1. The first resistor R1 is connected to the output of the second inverter IV2 and the gate of the first PMOS transistor PM1.

또한, 상기 제2 프리 드라이버(120)는 도시한 것과 같이, 제2 낸드 게이트(ND2), 제3 인버터(IV3) 및 제4 인버터(IV4) 및 제2 저항(R2)으로 구성할 수 있다. 보다 상세히 설명하면, 상기 제3 인버터(IV3)는 상기 데이터(DATA)의 출력을 반전시킨다. 상기 제2 낸드 게이트(ND2)는 제2 구동 신호(enablen)와 상기 제3 인버터(IV3)의 출력을 입력받아 연산한다. 상기 제4 인버터(IV4)는 상기 제2 낸드 게이트(ND2)의 출력을 반전시킨다. 상기 제2 저항(R2)은 상기 제4 인버터(IV4)의 출력과 제2 엔모스 트랜지스터(NM2)의 게이트에 연결된다.In addition, the second pre-driver 120 may include a second NAND gate ND2, a third inverter IV3, a fourth inverter IV4, and a second resistor R2. In more detail, the third inverter IV3 inverts the output of the data DATA. The second NAND gate ND2 receives a second driving signal enable and outputs the third inverter IV3. The fourth inverter IV4 inverts the output of the second NAND gate ND2. The second resistor R2 is connected to the output of the fourth inverter IV4 and the gate of the second NMOS transistor NM2.

상기 메인 드라이버(300)는 도시한 것과 같이 제1 피모스 트랜지스터(PM1), 제1 엔모스 트랜지스터(NM1), 제3 저항(R3) 및 제4 저항(R4)으로 구성될 수 있다. 보다 상세히 설명하면, 상기 제1 피모스 트랜지스터(PM1)는 소스에 공급 전압(VDD)이 입력되고, 게이트가 상기 제1 저항(R1)과 연결되며 드레인이 제3 저항(R3)과 연결된다. 상기 제1 엔모스 트랜지스터(NM1)는 소스에 접지 전압이 입력되고, 게이트 가 상기 제2 저항(R2)과 연결되고 드레인이 제4 저항(R4)과 연결된다.As illustrated, the main driver 300 may include a first PMOS transistor PM1, a first NMOS transistor NM1, a third resistor R3, and a fourth resistor R4. In more detail, the first PMOS transistor PM1 is supplied with a supply voltage VDD to a source, a gate is connected to the first resistor R1, and a drain is connected to a third resistor R3. The first NMOS transistor NM1 has a ground voltage input to a source, a gate connected to the second resistor R2, and a drain connected to a fourth resistor R4.

도 1에 도시된 데이터 출력 드라이버 회로의 동작을 설명하면 다음과 같다.Referring to the operation of the data output driver circuit shown in Figure 1 as follows.

상기 제1 구동 신호(enablep)와 상기 제2 구동 신호(enablen)가 둘다 인에이블되면 상기 제1 프리 드라이버(110) 및 상기 제2 프리 드라이버(120) 둘다 구동된다. 상기 제1 구동 신호(enablep)와 상기 제2 구동 신호(enablen)가 인에이블된 경우, 상기 제1 낸드 게이트(ND1)와 상기 제2 낸드 게이트(ND2)는 마치 인버터와 같은 기능을 수행한다. 따라서, 상기 제1,제2 프리 드라이버(110, 120)는 상기 데이터(DATA)를 복수의 인버터에 의해 풀업 및 풀다운 동작을 수행하는 것과 같다. 그 중 하나인 상기 제2 인버터(IV2)로 예를 들어 설명하면, 상기 데이터(DATA)가 로우 레벨에서 하이 레벨로 천이시, 상기 제2 인버터(IV2)의 입력 신호 또한 로우 레벨에서 하이 레벨로 천이한다. 상기 제2 인버터(IV2)의 입력 신호가 로우 레벨인 경우 제2 피모스 트랜지스터(PM2)가 턴온되어 점차적으로 구동력이 커지고 풀업 동작을 수행하며, 상기 제2 인버터(IV2)의 입력 신호가 하이 레벨로 천이할수록 제2 엔모스 트랜지스터(NM2)의 구동력이 커지고 풀다운 동작을 수행한다. 그 결과, 상기 제2 인버터(IV2)의 출력은 하이 레벨에서 로우 레벨로 천이하는 신호가 출력된다. 상기 제2 인버터(IV2)의 출력을 입력받은 상기 제1 피모스 트랜지스터(PM1)는 풀업 동작을 수행한다. 상기 제1,제2 프리 드라이버(110, 120)는 상기 인버터들에 의해 입력 신호의 레벨을 더욱 풀업 또는 풀다운시킨 레벨을 출력한다.상기 제1 내지 제4 저항(R1~R4)은 상기 데이터 출력 드라이버 회로의 슬루 레이트를 낮춘다. When both the first driving signal (enablep) and the second driving signal (enablen) are enabled, both the first pre-driver 110 and the second pre-driver 120 are driven. When the first driving signal (enablep) and the second driving signal (enablen) are enabled, the first NAND gate ND1 and the second NAND gate ND2 function like an inverter. Accordingly, the first and second pre-drivers 110 and 120 are the same as performing the pull-up and pull-down operations of the data DATA by a plurality of inverters. For example, the second inverter IV2 is one of them. When the data DATA transitions from the low level to the high level, the input signal of the second inverter IV2 also goes from the low level to the high level. Transition When the input signal of the second inverter IV2 is at a low level, the second PMOS transistor PM2 is turned on to gradually increase driving force and perform a pull-up operation, and the input signal of the second inverter IV2 is at a high level. As it transitions to, the driving force of the second NMOS transistor NM2 increases and performs a pull-down operation. As a result, a signal for transitioning the output of the second inverter IV2 from the high level to the low level is output. The first PMOS transistor PM1 receiving the output of the second inverter IV2 performs a pull-up operation. The first and second pre-drivers 110 and 120 output a level at which the level of the input signal is further pulled up or pulled down by the inverters. The first to fourth resistors R1 to R4 output the data. Lower the slew rate of the driver circuit.

도 2는 도 1에 도시된 데이터 출력 드라이버 회로의 출력 데이터 신호를 나 타낸 파형도이다.FIG. 2 is a waveform diagram illustrating an output data signal of the data output driver circuit shown in FIG. 1.

도 2a에 도시한 것과 같이, 노멀 주파수에서는 특정 슬루 레이트 특성에 의해 정상적인 출력 데이터(DQ)가 출력된다. 그러나, 도 2b에 도시한 것과 같이, 주파수가 높아짐에 따라 동일한 슬루 레이트를 갖는 데이터 출력 드라이버 회로에 의해서는 상기 출력 데이터(DQ)의 왜곡이 생길 수 있다. 따라서, 주파수 또는 공급 파워 등의 특정 어플리케이션에 따라 다른 슬루 레이트 특성을 갖는 데이터 출력 드라이버 회로가 필요하다. As shown in Fig. 2A, at normal frequency, normal output data DQ is output by a specific slew rate characteristic. However, as shown in FIG. 2B, as the frequency increases, distortion of the output data DQ may occur by the data output driver circuit having the same slew rate. Therefore, there is a need for a data output driver circuit having a different slew rate characteristic depending on the particular application such as frequency or supply power.

본 발명은 상술한 문제점을 해결하기 위해 안출된 것으로 주파수 또는 특정 어플리케이션에 따라 다른 슬루 레이트 특성을 갖는 데이터 출력 드라이버 회로를 제공하는데 목적이 있다. SUMMARY OF THE INVENTION The present invention has been made to solve the above-described problem, and an object thereof is to provide a data output driver circuit having different slew rate characteristics according to frequency or a specific application.

상술한 기술적 과제를 달성하기 위한 본 발명의 출력 드라이버 회로는 데이터를 입력받아 제1 드라이빙 신호를 출력하여 공통 노드를 구동하는 프리 드라이버; 슬루 레이트 제어 신호 및 상기 데이터에 응답하여 제2 드라이빙 신호를 출력하여 상기 공통 노드를 추가 구동하는 하이 슬루레이트 드라이버; 및 상기 공통 노드의 신호를 입력받아 출력 데이터를 출력하는 메인 드라이버를 포함한다.According to an aspect of the present invention, there is provided an output driver circuit including: a pre-driver driving a common node by receiving data and outputting a first driving signal; A high slew rate driver for outputting a second driving signal in response to the slew rate control signal and the data to further drive the common node; And a main driver receiving the signal of the common node and outputting output data.

이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세히 설명하기로 한다. Hereinafter, with reference to the accompanying drawings will be described in detail a preferred embodiment of the present invention.

도 3은 본 발명에 따른 데이터 출력 드라이버 회로의 블록도이다.3 is a block diagram of a data output driver circuit according to the present invention.

본 발명에 따른 출력 드라이버 회로는 프리 드라이버(100), 하이 슬루레이트 드라이버(200) 및 메인 드라이버(300)를 포함한다.The output driver circuit according to the present invention includes a pre-driver 100, a high slew rate driver 200 and a main driver 300.

상기 프리 드라이버(100)는 데이터(DATA)를 입력받아 제1 드라이빙 신호를 출력한다. 프리 드라이버(100) 회로는 상기 데이터(DATA) 신호를 입력 받아 그 논리 레벨에 따라 풀업 또는 풀다운 기능을 수행한다. The pre-driver 100 receives data DATA and outputs a first driving signal. The pre-driver 100 circuit receives the data signal and performs a pull up or pull down function according to its logic level.

상기 프리 드라이버(100)는 제1 프리 드라이버(110)와 제2 프리 드라이버(120)로 구성할 수 있다. 상기 제1 프리 드라이버(110)는 상기 데이터(DATA)를 입력받아 드라이빙하여 제1 업 드라이빙 신호(up_drv1)를 출력한다. 또는, 상기 제1 프리 드라이버(110)는 제1 구동 신호(enablep)가 인에이블됨에 따라 구동되도록 상기 제1 구동 신호(enablep)를 입력 신호로 추가하여 구현할 수 있다. 상기 제2 프리 드라이버(120)는 상기 데이터(DATA)를 입력받아 드라이빙하여 제1 다운 드라이빙 신호(dn_drv1)를 출력한다. 또는, 상기 제2 프리 드라이버(120)는 제2 구동 신호(enablen)가 인에이블됨에 따라 구동되도록 상기 제2 구동 신호(enablen)를 입력 신호로 추가하여 구현할 수 있다. 상기 프리 드라이버(100)는 상기 데이터(DATA)를 드라이빙하는 일반적인 프리 드라이버 회로로 구현할 수 있다.The predriver 100 may be configured of a first predriver 110 and a second predriver 120. The first pre-driver 110 receives the data DATA to drive the first pre-driver 110 and outputs a first up driving signal up_drv1. Alternatively, the first pre-driver 110 may be implemented by adding the first driving signal (enablep) as an input signal to be driven as the first driving signal (enablep) is enabled. The second pre-driver 120 receives the data DATA to drive the first pre-driving signal dn_drv1. Alternatively, the second pre-driver 120 may be implemented by adding the second driving signal (enablen) as an input signal to be driven as the second driving signal (enablen) is enabled. The predriver 100 may be implemented as a general predriver circuit for driving the data DATA.

상기 하이 슬루레이트 드라이버(200)는 슬루레이트 제어 신호(HS) 및 상기 데이터(DATA)를 입력받아 상기 제2 드라이빙 신호를 출력한다. 상기 하이 슬루레이트 드라이버(200)는 제1 하이 슬루레이트 드라이버(210) 및 제2 하이 슬루레이트 드라이버(220)로 구성할 수 있다. 상기 제1 하이 슬루레이트 드라이버(210)는 상기 데이터(DATA) 및 상기 슬루레이트 제어 신호(HS)를 입력받아 드라이빙하여 제2 업 드라이빙 신호(up_drv2)를 출력한다. 상기 제2 하이 슬루레이트 드라이버(220)는 상기 데이터(DATA) 및 상기 슬루레이트 제어 신호(HS)를 입력받아 드라이빙하여 제2 다운 드라이빙 신호(dn_drv2)를 출력한다. 또는, 상기 제1,제2 하이 슬루레이트 드라이버(210,220)는 상기 제1,제2 구동 신호(enablep,enablen)가 인에이블됨에 따라 구동되도록 상기 제1,제2 구동 신호(enablep,enablen)를 입력 신호로 추가하여 구현할 수 있다. 상기 슬루 레이트 제어 신호(HS)는 사용자가 임의적으로 설정할 수 있는 신호이며, 모드 레지스터 세트 신호(MRS)로 구현할 수도 있다. 상기 슬루 레이트 제어 신호(HS)는 예를 들면 고주파수 동작 모드에서 인에이블되고, 저주파수 동작 모드에서 디스에이블되는 신호일 수 있다. 또는, 상기 슬루 레이트 제어 신호(HS)는 특정 어플리케이션이 적용되는 경우 인에이블되고, 그 외는 디스에이블되는 신호일 수 있다.The high slew rate driver 200 receives the slew rate control signal HS and the data DATA and outputs the second driving signal. The high slew rate driver 200 may be configured of a first high slew rate driver 210 and a second high slew rate driver 220. The first high slew rate driver 210 receives the data DATA and the slew rate control signal HS to drive the first high slew rate driver 210 to output a second up driving signal up_drv2. The second high slew rate driver 220 receives the data DATA and the slew rate control signal HS to drive the second high slew rate driver 220 to output a second down driving signal dn_drv2. Alternatively, the first and second high slew rate drivers 210 and 220 may provide the first and second drive signals enable and enable to be driven when the first and second drive signals enable and enable are enabled. It can be implemented as an input signal. The slew rate control signal HS is a signal that can be arbitrarily set by a user and may be implemented as a mode register set signal MRS. The slew rate control signal HS may be, for example, a signal enabled in the high frequency operating mode and disabled in the low frequency operating mode. Alternatively, the slew rate control signal HS may be enabled when a specific application is applied, and the others may be disabled signals.

본 발명은 하이 슬루 레이트 특성을 갖기 위해서는, 상기 슬루레이트 제어 신호(HS)로 하이 레벨의 신호를 인가함으로써 상기 하이 슬루레이트 드라이버(200)를 구동시킨다. 그 결과, 상기 프리 드라이버(100)뿐 아니라 상기 하이 슬루레이트 드라이버(200)에 의해 상기 데이터(DATA)를 드라이빙하기 때문에 하이 슬루 레이트 특성을 갖는 상기 출력 데이터(DQ)를 생성한다. 또한, 보통의 슬루 레이트 특성을 갖기 위해서는, 상기 하이 슬루레이트 드라이버(200)를 구동시키지 않고, 상기 프리 드라이버(100)만을 구동시킨다. 예를 들면, 고주파수 모드에서는 상기 하이 슬루레이트 드라이버(200)를 구동시켜 슬루 레이트 특성을 높이므로 고주파수에서 문제될수 있는 낮은 슬루레이트 특성에 의한 데이터 왜곡 문제를 해결할 수 있다. According to the present invention, in order to have a high slew rate characteristic, the high slew rate driver 200 is driven by applying a high level signal to the slew rate control signal HS. As a result, since the data DATA is driven by the high slew rate driver 200 as well as the pre-driver 100, the output data DQ having high slew rate characteristics is generated. In addition, in order to have a normal slew rate characteristic, only the pre-driver 100 is driven without driving the high slew rate driver 200. For example, in the high frequency mode, the high slew rate driver 200 is driven to increase the slew rate characteristic, thereby solving the data distortion problem caused by the low slew rate characteristic that may be a problem at high frequency.

상기 메인 드라이버(300)는 상기 공통 노드의 신호를 입력받아 출력 데이터(DQ)를 출력한다. 상기 메인 드라이버(300)는 일반적인 메인 드라이버 회로를 이용하여 구현할 수 있다.The main driver 300 receives the signal of the common node and outputs output data DQ. The main driver 300 may be implemented using a general main driver circuit.

도 4는 도 3에 도시된 데이터 출력 드라이버 회로의 상세 회로도이다.FIG. 4 is a detailed circuit diagram of the data output driver circuit shown in FIG. 3.

상기 프리 드라이버(100)는 드라이빙부(111,121) 및 슬루레이트 튜닝부(112,122)로 구성할 수 있다. 상기 드라이빙부(111,121)는 상기 데이터(DATA)를 입력받아 드라이빙한다. 상기 슬루레이트 튜닝부(112,122)는 상기 드라이빙부(111,121)의 출력을 입력받아 상기 제1 드라이빙 신호(up_drv1,dn_drv1)를 출력한다. 상기 슬루레이트 튜닝부(112,122)는 저항 또는 캐패시터로 구현할 수 있다. 도 4에 도시한 것과 같이, 상기 슬루레이트 튜닝부(112,122)를 저항으로 구현하면 슬루 레이트가 저항이 없는 경우에 비해 작아진다. The pre-driver 100 may include a driving unit 111 and 121 and a slew rate tuning unit 112 and 122. The driving units 111 and 121 receive and drive the data DATA. The slew rate tuning units 112 and 122 receive the outputs of the driving units 111 and 121 and output the first driving signals up_drv1 and dn_drv1. The slew rate tuning units 112 and 122 may be implemented with resistors or capacitors. As shown in FIG. 4, when the slew rate tuning units 112 and 122 are implemented as resistors, the slew rate is smaller than that in the case where there is no resistance.

도 4와 같이 저항을 포함하여 상기 데이터 출력 드라이버를 구현하면 고주파수에서 낮은 슬루 레이트로 인해 상기 출력 데이터(DQ)의 왜곡이 생길 수 있다. 따라서, 본 발명은 고주파수에서는, 상기 슬루레이트 제어 신호(HS)를 인에이블시킴으로, 상기 하이 슬루레이트 드라이버(200)에 의해서는 저항(R1,R2)을 거치지 않고 바로 데이터(DATA)를 드라이빙한 신호를 상기 제1 드라이빙 신호(up_drv1,dn_drv1)로 출력하게 된다.If the data output driver is implemented by including a resistor as shown in FIG. 4, distortion of the output data DQ may occur due to a low slew rate at high frequencies. Therefore, the present invention enables the slew rate control signal HS at a high frequency so that the high slew rate driver 200 directly drives the data DATA without passing through the resistors R1 and R2. Is output as the first driving signals up_drv1 and dn_drv1.

한편, 상기 프리 드라이버(100)는 상기 저항(R1,R2)을 추가함으로써 상기 프리 드라이버(100)의 슬루 레이트를 낮추는 효과가 있다. On the other hand, the pre-driver 100 has the effect of lowering the slew rate of the pre-driver 100 by adding the resistor (R1, R2).

상기 프리 드라이버(100)는 제1 프리 드라이버(110)와 제2 프리 드라이 버(120)로 구성할 수 있다. 상기 제1 프리 드라이버(110) 및 상기 제2 프리 드라이버(120)의 상세 구성은 다음과 같다. 상기 제1 프리 드라이버(110)는 제1 낸드 게이트(ND1), 제1 인버터(IV1), 제2 인버터(IV2) 및 제1 저항(R1)으로 구성된다. 상기 제1 낸드 게이트(ND1)는 상기 데이터(DATA)와 상기 제1 구동 신호(enablep)를 입력 받아 연산한다. 상기 제1 인버터(IV1)는 상기 제1 낸드 게이트(ND1)의 출력을 반전시킨다. 상기 제2 인버터(IV2)는 상기 제1 인버터(IV1)의 출력을 반전시킨다. 상기 제1 저항(R1)은 상기 제2 인버터(IV2)의 출력과 상기 메인 드라이버(300) 사이에 연결된다. The predriver 100 may be configured as a first predriver 110 and a second predriver 120. Detailed configurations of the first pre-driver 110 and the second pre-driver 120 are as follows. The first predriver 110 includes a first NAND gate ND1, a first inverter IV1, a second inverter IV2, and a first resistor R1. The first NAND gate ND1 receives and receives the data DATA and the first driving signal enablep. The first inverter IV1 inverts the output of the first NAND gate ND1. The second inverter IV2 inverts the output of the first inverter IV1. The first resistor R1 is connected between the output of the second inverter IV2 and the main driver 300.

상기 제2 프리 드라이버(120)는 제2 낸드 게이트(ND2), 제3 인버터(IV3), 제4 인버터(IV4) 및 제2 저항(R2)으로 구성된다. 상기 제3 인버터(IV3)는 상기 데이터(DATA)를 반전시킨다. 상기 제2 낸드 게이트(ND2)는 상기 제3 인버터(IV3)의 출력과 상기 제2 구동 신호(enablen)를 입력 받아 연산한다. 상기 제4 인버터(IV4)는 상기 제3 인버터(IV3)의 출력을 반전시킨다. 상기 제2 저항(R2)은 상기 제4 인버터(IV4)의 출력과 상기 메인 드라이버(300) 사이에 연결된다.The second pre-driver 120 includes a second NAND gate ND2, a third inverter IV3, a fourth inverter IV4, and a second resistor R2. The third inverter IV3 inverts the data DATA. The second NAND gate ND2 receives and outputs the output of the third inverter IV3 and the second driving signal (enablen). The fourth inverter IV4 inverts the output of the third inverter IV3. The second resistor R2 is connected between the output of the fourth inverter IV4 and the main driver 300.

또한, 상기 하이 슬루레이트 드라이버(200)는 풀업부(211,221) 및 풀다운부(212,222)로 구성할 수 있다. 상기 풀다운부(212,222)는 상기 슬루레이트 제어 신호(HS) 및 상기 데이터(DATA)에 응답하여 상기 제2 드라이빙 신호(up_drv2,dn_drv2)를 풀다운 시킨다. 상기 풀업부(211,221)는 상기 슬루레이트 제어 신호(HS) 및 상기 데이터(DATA)에 응답하여 상기 제2 드라이빙 신호(up_drv2,dn_drv2)를 풀업 시킨다. 상기 하이 슬루레이트 드라이버(200)는 풀업 부(211,221)만을 구비하거나 또는 풀다운부(212,222)만을 구비하여 구현할 수 있다. 예를 들면, 도 5에 도시된 데이터 출력 드라이버 회로의 실시예와 같이, 도 4에 도시된 데이터 출력 드라이버 회로의 구성 중 하이 슬루레이트 드라이버(200)를 상기 제1 풀다운부(212)와 상기 제2 풀업부(221)만으로 구현할 수 있다.In addition, the high slew rate driver 200 may include a pull-up unit 211 and 221 and a pull-down unit 212 and 222. The pull-down units 212 and 222 pull down the second driving signals up_drv2 and dn_drv2 in response to the slew rate control signal HS and the data DATA. The pull-up units 211 and 221 pull up the second driving signals up_drv2 and dn_drv2 in response to the slew rate control signal HS and the data DATA. The high slew rate driver 200 may be implemented by having only the pull-up units 211 and 221 or only the pull-down units 212 and 222. For example, as in the embodiment of the data output driver circuit shown in FIG. 5, the high slew rate driver 200 of the configuration of the data output driver circuit shown in FIG. 2 can be implemented only by the pull-up unit 221.

상기 풀다운부(212,222) 및 상기 풀업부(211,221)의 상세 구성을 설명하면 다음과 같다.Detailed configurations of the pull-down units 212 and 222 and the pull-up units 211 and 221 will be described below.

상기 풀다운부(212,222)는 풀다운 제어부(212-1,222-1)와 풀다운 소자(212-2,222-2)로 구성할 수 있다. 상기 풀다운 제어부(212-1,222-1)는 상기 슬루레이트 제어 신호(HS)와 상기 데이터(DATA)를 입력받아 풀다운 제어 신호(pd1,pd2)를 출력한다. 상기 풀다운 소자(212-2,222-2)는 상기 풀다운 제어 신호(pd1,pd2)에 응답하여 상기 제2 드라이빙 신호(up_drv2,dn_drv2)를 풀다운시킨다. The pull down units 212 and 222 may be configured as pull down controllers 212-1 and 222-1 and pulldown elements 212-2 and 222-2. The pull-down control units 212-1 and 222-1 receive the slew rate control signal HS and the data DATA and output pull-down control signals pd1 and pd2. The pulldown elements 212-2 and 222-2 pull down the second driving signals up_drv2 and dn_drv2 in response to the pulldown control signals pd1 and pd2.

상기 풀업부(211,221)는 풀업 제어부(211-1,221-1) 및 풀업 소자(211-2,221-2)로 구현할 수 있다. 상기 풀업 제어부(211-1,221-1)는 상기 슬루레이트 제어 신호(HS)와 상기 데이터(DATA)를 입력받아 풀업 제어 신호(pu1,pu2)를 출력한다. 상기 풀업 소자(211-2,221-2)는 상기 풀업 제어 신호(pu1,pu2)에 응답하여 상기 제2 드라이빙 신호(up_drv2,dn_drv2)를 풀업시킨다.The pull-up units 211 and 221 may be implemented as pull-up control units 211-1 and 221-1 and pull-up elements 211-2 and 221-2. The pull-up control units 211-1 and 221-1 receive the slew rate control signal HS and the data DATA and output pull-up control signals pu1 and pu2. The pull-up elements 211-2 and 221-2 pull up the second driving signals up_drv2 and dn_drv2 in response to the pull-up control signals pu1 and pu2.

상기 하이 슬루레이트 드라이버(200)는 제1 하이 슬루레이트 드라이버(210) 및 제2 하이 슬루레이트 드라이버(220)로 구성될 수 있고, 각각의 제1,제2 하이 슬루레이트 드라이버(210, 220)는 각각 제1 풀업부(211) 및 제1 풀다운부(212), 제2 풀업부(221) 및 제2 풀다운부(222)로 구성될 수 있다.The high slew rate driver 200 may be composed of a first high slew rate driver 210 and a second high slew rate driver 220, and each of the first and second high slew rate drivers 210 and 220 may be used. Each of the first pull-up unit 211, the first pull-down unit 212, the second pull-up unit 221 and the second pull-down unit 222 may be configured.

상기 제1 풀다운부(212) 및 상기 제1 풀업부(211)의 상세 구성은 다음과 같다.Detailed configurations of the first pull-down unit 212 and the first pull-up unit 211 are as follows.

상기 제1 풀다운부(212)는 제1 풀다운 제어부(212-1) 및 제1 풀다운 소자(212-2)로 구성될 수 있다. 상기 제1 풀다운 제어부(212-1)는 제3 낸드 게이트(ND3) 및 제5 인버터(IV5)로 구성할 수 있다. 상기 제3 낸드 게이트(ND3)는 상기 슬루레이트 제어 신호(HS), 제1 구동 신호(enablep) 및 상기 데이터(DATA)를 입력받는다. 상기 제5 인버터(IV5)는 상기 제3 낸드 게이트(ND3)의 출력을 반전시켜 제1 풀다운 제어 신호(pd1)를 출력한다.The first pull-down unit 212 may include a first pull-down control unit 212-1 and a first pull-down element 212-2. The first pull-down control unit 212-1 may be configured as a third NAND gate ND3 and a fifth inverter IV5. The third NAND gate ND3 receives the slew rate control signal HS, the first driving signal enable, and the data DATA. The fifth inverter IV5 inverts the output of the third NAND gate ND3 and outputs a first pull-down control signal pd1.

상기 제1 풀다운 소자(212-2)는 게이트에 상기 제5 인버터(IV5)의 출력이 연결되고, 소스에 접지 전압이 입력되며 드레인에 제1 피모스 트랜지스터(PM1)의 드레인이 연결되는 제1 엔모스 트랜지스터(NM1)로 구성될 수 있다.The first pull-down device 212-2 has a first output connected to a gate of the fifth inverter IV5, a ground voltage to a source, and a drain of the first PMOS transistor PM1 to a drain thereof. The NMOS transistor NM1 may be configured.

상기 제1 풀업부(211)는 제1 풀업 제어부(211-1) 및 제1 풀업 소자(211-2)로 구성될 수 있다. The first pull-up unit 211 may include a first pull-up control unit 211-1 and a first pull-up element 211-2.

상기 제1 풀업 제어부(211-1)는 제6 인버터(IV6) 및 제2 낸드 게이트(ND2)로 구현할 수 있다. 상기 제6 인버터(IV6)는 상기 데이터(DATA)를 반전시킨다. 상기 제2 낸드 게이트(ND2)는 상기 제6 인버터(IV6)의 출력, 상기 제1 구동 신호(enablep) 및 상기 슬루레이트 제어 신호(HS)를 입력받아 상기 제1 풀업 제어 신호(pu1)를 출력한다.The first pull-up control unit 211-1 may be implemented as a sixth inverter IV6 and a second NAND gate ND2. The sixth inverter IV6 inverts the data DATA. The second NAND gate ND2 receives the output of the sixth inverter IV6, the first driving signal enable, and the slew rate control signal HS to output the first pull-up control signal pu1. do.

상기 제1 풀업 소자(211-2)는 게이트에 상기 제2 낸드 게이트(ND2)의 출력이 연결되고 소스에 공급 전압(VDD)이 입력되며 드레인에 상기 제1 엔모스 트랜지스 터(NM1)의 드레인에 연결되는 상기 제1 피모스 트랜지스터(PM1)로 구성할 수 있다. 상기 제1 피모스 트랜지스터(PM1)의 드레인의 전압은 상기 제2 업 드라이빙 신호(up_drv2)이다.The first pull-up element 211-2 has an output of the second NAND gate ND2 connected to a gate thereof, a supply voltage VDD to a source thereof, and a drain of the first NMOS transistor NM1 to a drain thereof. The first PMOS transistor PM1 connected to the drain may be configured. The voltage of the drain of the first PMOS transistor PM1 is the second up driving signal up_drv2.

또한, 상기 제2 풀다운부(222) 및 상기 제2 풀업부(221)의 구성은 다음과 같다. 상기 제2 풀다운부(222)는 제2 풀다운 제어부(222-1) 및 제2 풀다운 소자(222-2)로 구성될 수 있다. 상기 제2 풀다운 제어부(222-1)는 제5 낸드 게이트(ND5) 및 제7 인버터(IV7)로 구성할 수 있다. 상기 제5 낸드 게이트(ND5)는 상기 슬루레이트 제어 신호(HS), 제2 구동 신호(enablen) 및 상기 데이터(DATA)를 입력받는다. 상기 제7 인버터(IV7)는 상기 제5 낸드 게이트(ND5)의 출력을 반전시켜 제2 풀다운 제어 신호(pd2)를 출력한다.In addition, the configuration of the second pull-down unit 222 and the second pull-up unit 221 is as follows. The second pull-down unit 222 may include a second pull-down control unit 222-1 and a second pull-down element 222-2. The second pull-down control unit 222-1 may be configured of a fifth NAND gate ND5 and a seventh inverter IV7. The fifth NAND gate ND5 receives the slew rate control signal HS, the second driving signal enable, and the data DATA. The seventh inverter IV7 inverts the output of the fifth NAND gate ND5 and outputs a second pull-down control signal pd2.

상기 제2 풀다운 소자(222-2)는 게이트에 상기 제7 인버터(IV7)의 출력이 연결되고, 소스에 접지 전압이 입력되며 드레인에 제2 피모스 트랜지스터(PM2)의 드레인이 연결되는 제2 엔모스 트랜지스터(NM2)로 구성될 수 있다.The second pull-down element 222-2 has a second output connected to a gate of the seventh inverter IV7, a ground voltage to a source, and a drain of the second PMOS transistor PM2 to a drain thereof. The NMOS transistor NM2 may be configured.

상기 제2 풀업부(221)는 제2 풀업 제어부(221-1) 및 제2 풀업 소자(221-2)로 구성될 수 있다. The second pull-up unit 221 may include a second pull-up control unit 221-1 and a second pull-up element 221-2.

상기 제2 풀업 제어부(221-1)는 제8 인버터(IV8) 및 제 6 낸드 게이트(ND6)로 구현할 수 있다. 상기 제8 인버터(IV8)는 상기 데이터(DATA)를 반전시킨다. 상기 제6 낸드 게이트(ND6)는 상기 제8 인버터(IV8)의 출력, 상기 제2 구동 신호(enablen) 및 상기 슬루레이트 제어 신호(HS)를 입력받아 상기 제2 풀업 제어 신호(pu2)를 출력한다.The second pull-up control unit 221-1 may be implemented with an eighth inverter IV8 and a sixth NAND gate ND6. The eighth inverter IV8 inverts the data DATA. The sixth NAND gate ND6 receives the output of the eighth inverter IV8, the second driving signal enable, and the slew rate control signal HS to output the second pull-up control signal pu2. do.

상기 제2 풀업 소자(221-2)는 게이트에 상기 제6 낸드 게이트(ND6)의 출력이 연결되고 소스에 공급 전압(VDD)이 입력되며 드레인에 상기 제2 엔모스 트랜지스터(NM2)의 드레인에 연결되는 상기 제2 피모스 트랜지스터(PM2)로 구성할 수 있다. 상기 제2 피모스 트랜지스터(PM2)의 드레인의 전압은 상기 제2 다운 드라이빙 신호(dn_drv2)이다.The second pull-up element 221-2 is connected to an output of the sixth NAND gate ND6 at a gate thereof, a supply voltage VDD is input at a source thereof, and a drain of the second NMOS transistor NM2 at a drain thereof. The second PMOS transistor PM2 may be connected. The voltage of the drain of the second PMOS transistor PM2 is the second down driving signal dn_drv2.

상기 메인 드라이버(300)는 도시한 것과 같이 제3 피모스 트랜지스터(PM3), 제3 엔모스 트랜지스터(NM3), 제3 저항(R3) 및 제4 저항(R4)으로 구성될 수 있다. 보다 상세히 설명하면, 상기 제3 피모스 트랜지스터(PM3)는 소스에 공급 전압(VDDQ)이 입력되고, 게이트가 상기 제1 저항(R1)과 연결되며 드레인이 제3 저항(R3)과 연결된다. 상기 제3 엔모스 트랜지스터(NM3)는 소스에 접지 전압이 입력되고, 게이트가 상기 제2 저항(R2)과 연결되고 드레인이 제4 저항(R4)과 연결된다. 도 4에 도시한 상기 메인 드라이버(300)는 일 실시예이며 일반적인 메인 드라이버 회로를 사용하여 구현 가능하다.As illustrated, the main driver 300 may include a third PMOS transistor PM3, a third NMOS transistor NM3, a third resistor R3, and a fourth resistor R4. In more detail, the third PMOS transistor PM3 is supplied with a supply voltage VDDQ to a source, a gate is connected to the first resistor R1, and a drain is connected to the third resistor R3. In the third NMOS transistor NM3, a ground voltage is input to a source, a gate is connected to the second resistor R2, and a drain is connected to a fourth resistor R4. The main driver 300 shown in FIG. 4 is an embodiment and may be implemented using a general main driver circuit.

도 4에 도시한 상기 데이터 출력 드라이버 회로의 동작을 설명하면 다음과 같다.The operation of the data output driver circuit shown in FIG. 4 will now be described.

상기 슬루레이트 제어 신호(HS)가 디스에이블되면, 도 1에 도시된 데이터 출력 드라이버 회로와 같이 동작하므로, 상기 데이터 출력 드라이버 회로는 상기 데이터(DATA)를 드라이빙하여 소정의 슬루레이트 특성을 갖는 상기 출력 데이터(DQ)를 출력한다.When the slew rate control signal HS is disabled, the data output driver circuit operates like the data output driver circuit shown in FIG. 1, so that the data output driver circuit drives the data DATA to output the output having a predetermined slew rate characteristic. Output the data DQ.

상기 슬루레이트 제어 신호(HS)가 인에이블되면(상기 제1,제2 구동 신 호(enablep,enablen)가 인에이블된 경우를 가정하겠다), 상기 하이 슬루레이트 드라이버(200)가 구동하여 상기 제2 업,다운 드라이빙 신호(up_drv2, dn_drv2)는 더욱 풀스윙하게 된다. 또한, 상기 하이 슬루레이트 드라이버(200)는 저항(R1,R2)을 거치지 않고 풀업 및 풀다운 동작을 수행하기 때문에 슬루 레이트 특성이 큰 신호를 상기 공통 노드에서 출력한다. 그 결과, 본 발명에 따른 데이터 출력 드라이버 회로는 상기 슬루레이트 제어 신호(HS)가 인에이블되면 슬루 레이트 특성이 큰 출력 데이터(DQ)를 출력하고, 상기 슬루레이트 제어 신호(HS)가 디스에이블되면 상기 소정 슬루 레이트 특성의 출력 데이터(DQ)를 출력한다.When the slew rate control signal HS is enabled (assuming the first and second enable signals are enabled), the high slew rate driver 200 is driven to drive the first slew rate control signal HS. The two up and down driving signals up_drv2 and dn_drv2 become more full swing. In addition, since the high slew rate driver 200 performs pull up and pull down operations without passing through the resistors R1 and R2, the high slew rate driver 200 outputs a signal having a large slew rate characteristic from the common node. As a result, the data output driver circuit according to the present invention outputs output data DQ having a large slew rate characteristic when the slew rate control signal HS is enabled, and when the slew rate control signal HS is disabled. The output data DQ having the predetermined slew rate characteristic is output.

도 6은 도 3에 도시된 데이터 출력 드라이버 회로의 또 다른 실시예를 나타낸 상세 회로도이다.FIG. 6 is a detailed circuit diagram illustrating still another embodiment of the data output driver circuit shown in FIG. 3.

도 6에 도시된 데이터 출력 드라이버의 상세 구성 중 상기 프리 드라이버(100) 및 상기 메인 드라이버(300)의 구성은 도 4에 도시된 것과 같고, 상기 하이 슬루레이트 드라이버(200)의 상세 구성에서 차이가 있다.Of the detailed configuration of the data output driver illustrated in FIG. 6, the configurations of the pre-driver 100 and the main driver 300 are the same as those illustrated in FIG. 4, and there is a difference in the detailed configuration of the high slew rate driver 200. have.

상기 하이 슬루레이트 드라이버(200)는 풀스윙부(213,223) 및 전송부(214,224)를 포함한다.The high slew rate driver 200 includes a full swing unit 213 and 223 and a transmission unit 214 and 224.

상기 풀스윙부(213,223)는 상기 프리 드라이버(100)의 출력 중 하나를 입력받아 풀스윙한다. 상기 풀스윙부(213,223)는 인버터(IV5,IV6)로 구성할 수 있다. 제5 인버터(IV5)는 상기 제1 인버터(IV1)의 출력을 입력받아 반전시켜 풀스윙 신호(psw1)를 출력한다. 제6 인버터(IV6)는 제2 낸드 게이트(ND2)의 출력을 입력받아 반전시켜 풀스윙 신호(psw2)를 출력한다.The full swing parts 213 and 223 receive one of the outputs of the pre-driver 100 and make a full swing. The full swing parts 213 and 223 may be configured as inverters IV5 and IV6. The fifth inverter IV5 receives the output of the first inverter IV1 and inverts it to output the full swing signal psw1. The sixth inverter IV6 receives the output of the second NAND gate ND2 and inverts it to output the full swing signal psw2.

상기 전송부(214,224)는 상기 슬루레이트 제어 신호(HS)에 따라 상기 풀스윙부(213,223)의 출력을 상기 제2 드라이빙 신호(up_drv2,dn_drv2)로 출력하거나 또는 상기 풀스윙부(213,223)의 출력을 차단한다. 상기 전송부(213,223)는 패스 게이트(PG1,PG2)로 구성할 수 있다.The transmitters 214 and 224 output the outputs of the full swing units 213 and 223 as the second driving signals up_drv2 and dn_drv2 according to the slew rate control signal HS or the outputs of the full swing units 213 and 223. To block. The transmitters 213 and 223 may be configured as pass gates PG1 and PG2.

따라서, 도 6에 도시된 데이터 출력 드라이버 회로는 상기 풀스윙부(213,223)에 의해 상기 데이터(DATA)를 풀스윙한 신호를 생성한 후에, 상기 슬루레이트 제어 신호(HS)가 인에이블되면, 상기 제2 드라이빙 신호(up_drv2, dn_drv2)로 전송하고, 상기 슬루레이트 제어 신호(HS)가 디스에이블되면 차단함으로써, 상기 슬루레이트 제어 신호(HS)의 변동에 즉각적으로 슬루 레이트 특성이 다른 상기 드라이빙 신호를 출력하는 장점이 있다.Therefore, the data output driver circuit shown in FIG. 6 generates a signal in which the data DATA is full-swinged by the full swing units 213 and 223, and when the slew rate control signal HS is enabled, By transmitting as a second driving signal (up_drv2, dn_drv2), and blocking the slew rate control signal (HS) is disabled, the driving signal having a different slew rate characteristics immediately changes to the slew rate control signal (HS) It has the advantage of printing.

이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. As such, those skilled in the art will appreciate that the present invention can be implemented in other specific forms without changing the technical spirit or essential features thereof.

그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.Therefore, the above-described embodiments are to be understood as illustrative in all respects and not as restrictive. The scope of the present invention is shown by the following claims rather than the detailed description, and all changes or modifications derived from the meaning and scope of the claims and their equivalents should be construed as being included in the scope of the present invention. do.

본 발명에 따른 데이터 출력 드라이버 회로는 슬루 레이트를 사용자가 임의 적 선택할 수 있고 주파수 또는 공급 파워 등 특성 어플리케이션에 따라 다른 슬루 레이트 특성의 데이터를 생성할 수 있다. The data output driver circuit according to the present invention may arbitrarily select a slew rate and generate data of different slew rate characteristics according to characteristic applications such as frequency or supply power.

Claims (24)

데이터를 입력받아 제1 드라이빙 신호를 출력하여 공통 노드를 구동하는 프리 드라이버;A pre-driver for receiving data and outputting a first driving signal to drive a common node; 슬루 레이트 제어 신호 및 상기 데이터에 응답하여 제 2 드라이빙 신호를 출력하여 상기 공통 노드를 구동하되, 상기 슬루 레이트 제어 신호가 인에이블 되면 상기 공통 노드를 구동하는 시점이 상기 프리 드라이버보다 빠른 하이 슬루레이트 드라이버; 및A high slew rate driver that outputs a second driving signal in response to the slew rate control signal and the data to drive the common node, but when the slew rate control signal is enabled, the timing of driving the common node is faster than the pre-driver. ; And 상기 공통 노드의 신호를 입력받아 출력 데이터를 출력하는 메인 드라이버를 포함하는 데이터 출력 드라이버 회로.And a main driver for receiving the signal of the common node and outputting output data. 삭제delete 제 1 항에 있어서,The method of claim 1, 상기 프리 드라이버는,The pre-driver, 상기 데이터를 입력받아 드라이빙하는 드라이빙부; 및A driving unit receiving the data and driving the data; And 상기 드라이빙부의 출력을 입력받아 상기 제1 드라이빙 신호를 출력하는 슬루레이트 튜닝부를 포함하는 것을 특징으로 하는 데이터 출력 드라이버 회로.And a slew rate tuning unit configured to receive the output of the driving unit and output the first driving signal. 제 3 항에 있어서,The method of claim 3, wherein 상기 슬루레이트 튜닝부는 저항 성분을 갖는 것을 특징으로 하는 데이터 출력 드라이버 회로.And the slew rate tuning unit has a resistance component. 제 4 항에 있어서,The method of claim 4, wherein 상기 슬루레이트 튜닝부는 저항, 캐패시터 또는 이들의 조합으로 구성된 것을 특징으로 하는 데이터 출력 드라이버 회로. And the slew rate tuning unit comprises a resistor, a capacitor, or a combination thereof. 제 1 항에 있어서,The method of claim 1, 상기 하이 슬루레이트 드라이버는,The high slew rate driver, 상기 슬루 레이트 제어 신호 및 상기 데이터에 응답하여 상기 제2 드라이빙 신호를 풀다운 시키는 풀다운부를 포함하는 데이터 출력 드라이버 회로. And a pull-down unit configured to pull down the second driving signal in response to the slew rate control signal and the data. 제 6 항에 있어서,The method of claim 6, 상기 하이 슬루레이트 드라이버는,The high slew rate driver, 상기 슬루 레이트 제어 신호 및 상기 데이터에 응답하여 상기 제2 드라이빙 신호를 풀업 시키는 풀업부를 추가로 포함하는 데이터 출력 드라이버 회로. And a pull-up unit configured to pull up the second driving signal in response to the slew rate control signal and the data. 제 6 항에 있어서,The method of claim 6, 상기 풀다운부는,The pull-down unit, 상기 슬루 레이트 제어 신호와 상기 데이터를 입력받아 풀다운 제어 신호를 출력하는 풀다운 제어부; 및A pull-down controller configured to receive the slew rate control signal and the data and output a pull-down control signal; And 상기 풀다운 제어 신호에 응답하여 상기 제2 드라이빙 신호를 풀다운시키는 풀다운소자로 구성된 것을 특징으로 하는 데이터 출력 드라이버 회로.And a pull-down element configured to pull down the second driving signal in response to the pull-down control signal. 제 8 항에 있어서,The method of claim 8, 상기 풀다운 제어부는,The pull-down control unit, 상기 슬루 레이트 제어 신호와 상기 데이터를 입력받는 제1 낸드 게이트;A first NAND gate receiving the slew rate control signal and the data; 상기 제1 낸드 게이트의 출력을 반전시켜 상기 풀다운 제어 신호를 출력하는 제1 인버터를 포함하는 데이터 출력 드라이버 회로.And a first inverter outputting the pull-down control signal by inverting the output of the first NAND gate. 제 1 항에 있어서,The method of claim 1, 상기 하이 슬루레이트 드라이버는,The high slew rate driver, 상기 슬루 레이트 제어 신호 및 상기 데이터에 응답하여 상기 제2 드라이빙 신호를 풀업 시키는 풀업부를 포함하는 데이터 출력 드라이버 회로. And a pull-up unit configured to pull up the second driving signal in response to the slew rate control signal and the data. 제 7 항 또는 제 10 항에 있어서,The method according to claim 7 or 10, 상기 풀업부는,The pull-up unit, 상기 슬루 레이트 제어 신호와 상기 데이터를 입력받아 풀업 제어 신호를 출력하는 풀업 제어부; 및A pull-up controller configured to receive the slew rate control signal and the data and output a pull-up control signal; And 상기 풀업 제어 신호에 응답하여 상기 제2 드라이빙 신호를 풀업시키는 풀업소자로 구성된 것을 특징으로 하는 데이터 출력 드라이버 회로.And a pull-up element configured to pull up the second driving signal in response to the pull-up control signal. 제 11 항에 있어서,The method of claim 11, 상기 풀업 제어부는,The pull-up control unit, 상기 데이터를 반전시키는 제1 인버터; 및A first inverter for inverting the data; And 상기 제1 인버터의 출력과 상기 슬루 레이트 제어 신호를 입력받아 상기 풀업 제어 신호를 출력하는 제1 낸드 게이트를 포함하는 것을 특징으로 하는 데이터 출력 드라이버 회로.And a first NAND gate receiving the output of the first inverter and the slew rate control signal and outputting the pull-up control signal. 제 1 항에 있어서,The method of claim 1, 상기 프리 드라이버는,The pre-driver, 상기 데이터를 입력받아 드라이빙하여 제1 업 드라이빙 신호를 출력하는 제1 프리 드라이버; 및A first pre-driver for driving the data and outputting a first up driving signal; And 상기 데이터를 입력받아 드라이빙하여 제1 다운 드라이빙 신호를 출력하는 제2 프리 드라이버를 포함하는 데이터 출력 드라이버 회로.And a second pre-driver for receiving the data and driving the data to output a first driving signal. 제 1 항에 있어서,The method of claim 1, 상기 하이 슬루레이트 드라이버는,The high slew rate driver, 상기 데이터 및 상기 슬루 레이트 제어 신호를 입력받아 드라이빙하여 제2 업 드라이빙 신호를 출력하는 제1 하이 슬루레이트 드라이버; 및A first high slew rate driver for receiving the data and the slew rate control signal and driving the output signal to output a second up driving signal; And 상기 데이터 및 상기 슬루 레이트 제어 신호를 입력받아 드라이빙하여 제2 다운 드라이빙 신호를 출력하는 제2 하이 슬루레이트 드라이버를 포함하는 데이터 출력 드라이버 회로.And a second high slew rate driver configured to receive the data and the slew rate control signal to drive and output a second down driving signal. 제 14 항에 있어서,The method of claim 14, 상기 프리 드라이버는,The pre-driver, 상기 데이터를 입력받아 드라이빙하여 제1 업 드라이빙 신호를 출력하는 제1 프리 드라이버; 및A first pre-driver for driving the data and outputting a first up driving signal; And 상기 데이터를 입력받아 드라이빙하여 제1 다운 드라이빙 신호를 출력하는 제2 프리 드라이버를 포함하는 데이터 출력 드라이버 회로.And a second pre-driver for receiving the data and driving the data to output a first driving signal. 제 15 항에 있어서,The method of claim 15, 상기 제1 하이 슬루레이트 드라이버는,The first high slew rate driver, 상기 슬루 레이트 제어 신호 및 상기 데이터에 응답하여 상기 제2 업 드라이빙 신호를 풀다운 시키는 풀다운부를 포함하고,A pull down unit configured to pull down the second up driving signal in response to the slew rate control signal and the data; 상기 제2 하이 슬루레이트 드라이버는,The second high slew rate driver, 상기 슬루 레이트 제어 신호 및 상기 데이터에 응답하여 상기 제2 업 드라이빙 신호를 풀업 시키는 풀업부를 포함하는 것을 특징으로 하는 데이터 출력 드라이버 회로. And a pull-up unit configured to pull up the second up-driving signal in response to the slew rate control signal and the data. 제 1 항에 있어서,The method of claim 1, 상기 하이 슬루레이트 드라이버는,The high slew rate driver, 상기 프리 드라이버의 출력 중 하나를 풀스윙하는 풀스윙부; 및A full swing part that swings one of the outputs of the predriver; And 상기 슬루 레이트 제어 신호에 따라 상기 풀스윙부의 출력을 상기 제2 드라이빙 신호로 출력 또는 차단하는 전송부를 포함하는 데이터 출력 드라이버 회로.And a transmission unit configured to output or block an output of the full swing unit as the second driving signal according to the slew rate control signal. 제 17 항에 있어서,The method of claim 17, 상기 프리 드라이버는,The pre-driver, 상기 데이터를 입력받아 드라이빙하는 드라이빙부; 및A driving unit receiving the data and driving the data; And 상기 드라이빙부의 출력을 입력받아 상기 제1 드라이빙 신호를 출력하는 슬루레이트 튜닝부를 포함하는 것을 특징으로 하는 데이터 출력 드라이버 회로.And a slew rate tuning unit configured to receive the output of the driving unit and output the first driving signal. 제 17 항에 있어서,The method of claim 17, 상기 전송부는,The transmission unit, 패스 게이트를 포함하는 것을 특징으로 하는 데이터 출력 드라이버 회로.A data output driver circuit comprising a pass gate. 제 3 항에 있어서,The method of claim 3, wherein 상기 하이 슬루레이트 드라이버는,The high slew rate driver, 상기 슬루 레이트 제어 신호 및 상기 데이터에 응답하여 상기 제2 드라이빙 신호를 풀다운 시키는 풀다운부를 포함하는 데이터 출력 드라이버 회로. And a pull-down unit configured to pull down the second driving signal in response to the slew rate control signal and the data. 제 20 항에 있어서,The method of claim 20, 상기 하이 슬루레이트 드라이버는,The high slew rate driver, 상기 슬루 레이트 제어 신호 및 상기 데이터에 응답하여 상기 제2 드라이빙 신호를 풀업 시키는 풀업부를 추가로 포함하는 데이터 출력 드라이버 회로. And a pull-up unit configured to pull up the second driving signal in response to the slew rate control signal and the data. 제 1 항, 제 3 항 내지 제 10 항 또는 제 13 항 내지 제 21 항 중 어느 한 항에 있어서,The method according to any one of claims 1, 3 to 10 or 13 to 21, 상기 프리 드라이버 또는 하이 슬루레이트 드라이버는,The pre-driver or high slew rate driver, 구동 신호가 인에이블됨에 따라 구동하는 것을 특징으로 하는 데이터 출력 드라이버 회로.And drive as the drive signal is enabled. 제 11 항에 있어서,The method of claim 11, 상기 프리 드라이버 또는 하이 슬루레이트 드라이버는,The pre-driver or high slew rate driver, 구동 신호가 인에이블됨에 따라 구동하는 것을 특징으로 하는 데이터 출력 드라이버 회로.And drive as the drive signal is enabled. 제 12 항에 있어서,The method of claim 12, 상기 프리 드라이버 또는 하이 슬루레이트 드라이버는,The pre-driver or high slew rate driver, 구동 신호가 인에이블됨에 따라 구동하는 것을 특징으로 하는 데이터 출력 드라이버 회로.And drive as the drive signal is enabled.
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