JP5814653B2 - ゼロ電圧スイッチングモードで動作する、インターリーブされた複数の出力ステージを有するｄｃ−ｄｃ電圧コンバータの閉ループ制御方法 - Google Patents

Description

本発明は、エネルギー変換の分野、より詳細には、当業者には周知であり、通常、単にＤＣ−ＤＣコンバータと呼ばれている直流−直流電圧コンバータに関する。本発明は、より具体的には、インターリーブ型マルチステージコンバータという名で知られている、インターリーブされた複数の出力ステージを有するＤＣ−ＤＣコンバータにおける損失を減少させることを目的としている。

電圧コンバータは、通常、所望の値の出力電圧を発生させるために、入力電圧のチョッピングを行うように制御されるスイッチを、それぞれが有する複数の出力ステージを備えている。

スイッチング損失を減少させるための公知の一方法では、ターンオフが制御され、かつソフトスタートするスイッチを有する出力ステージを備える電圧コンバータが用いられている。図１に示すように、任意の１つの出力ステージＡは、互いに直列に接続されており、かつ制御装置（図示せず）によって交互に制御される２つのスイッチＫ₁、Ｋ₂を有している。電圧の立ち上がりを緩やかにして、スイッチＫ₁、Ｋ₂におけるスイッチング損失を防ぐために、スイッチＫ₁、Ｋ₂の各々には、それぞれ並列にキャパシタＣ₁、Ｃ₂が接続されている。各出力ステージＡは、図１に示すように、さらに、２つのスイッチＫ₁、Ｋ₂の接続点に一端を接続されているインダクタＬを有している。インダクタＬの他端（図１に符号Ｓを付してある）は、出力ステージＡの出力を形成し、出力ステージＡからの出力電流Ｉｓを供給される負荷１に接続されている。出力電流Ｉｓの値は、スイッチＫ₁、Ｋ₂のスイッチング状態に依存する。

スイッチング損失を減少させるために、各出力ステージにおいて、「ゼロ電圧スイッチング」の頭字語であるＺＶＳとして知られている、ゼロ電圧でのスイッチングが行われる。ＺＶＳを可能にするためには、必ず超過される必要があるスイッチング閾値として、例えばキャパシタ最小放電電流閾値（ＣＭＤＣスイッチング閾値として知られている）が用いられる。このようなＣＭＤＣスイッチング閾値を有し、ＺＶＳ制御を施される出力ステージは、当業者には公知である。

ＺＶＳ（ゼロ電圧スイッチング）モードにおいて、所望の値の出力電圧を得るための公知の一解法として、出力ステージＡのインダクタＬを流れる電流が、上側閾値Ｍと下側閾値Ｎとの間で振動させられる。図２〜図４に示すように、インダクタＬを流れる電流の強度が、時刻Ｔ_N、Ｔ_Mにおいて、それぞれ下側閾値Ｎ、上側閾値Ｍに達すると、出力ステージＡのスイッチングが行われる。

図２に示すように、高負荷時には、インダクタＬを流れる出力電流Ｉｓは、正の電流側において大きく振動する。出力電流Ｉｓの平均値Ｉｍ_f（４０〜５０Ａ程度の）は、負荷１によって消費される電流と一致する。出力電流Ｉｓの振動の傾きは、インダクタＬのインダクタンス値に依存する。

出力ステージＡにおける電気的損失は、出力電流Ｉｓの振動に依存する。高負荷時には、電気的損失は比較的大きいが、負荷１に供給される出力電力に比して、一般に無視することができる。

低負荷時には、図３に示すように、低負荷時の出力電流Ｉｓの平均値Ｉｍ_b（１〜１０Ａ程度の）を得るために、閾値が変更される。インダクタＬを流れる出力電流Ｉｓの曲線は、下方に変位させられ、平均値Ｉｍ_bは、負荷１によって消費される電流に一致させられる。低負荷時には、消費される出力電流は、あまり大きくないが、出力電流Ｉｓの振動に伴う電気的損失は一定のままである。したがって、エネルギー効率は低い。

この欠点を克服するための公知の一解決方法においては、図４に示すように、振動の振幅を制限するために、出力ステージのスイッチング周波数の上昇が行われる。スイッチング周波数の上昇のために、上側閾値Ｍと下側閾値Ｎとの間の差を、負荷１の値の関数として、言い換えると、負荷１によって消費される出力電流Ｉｓの値の関数として変化させることを可能にするヒステリシス原理に基づくスイッチング制御装置が公知である。言い換えると、負荷の値が大きくなるほど、上側閾値Ｍと下側閾値Ｎとの間の差が、より大きくされる。

低負荷時には、図４に示すように、下側閾値Ｎ_hと上側閾値Ｍ_hとは、ヒステリシス原理にしたがって、より接近している。振動の傾きの値は、インダクタＬのインダクタンス値に、一義的に依存するという事実によって一定であるから、出力電流Ｉｓが、小さい振幅で振動するほど、振動周波数は、より高くなる。振動の振幅が、より小さいから、電気的損失は、より小さくなる。このような動作は、シングルステージ電圧コンバータにおいては十分に満足できる。

各出力ステージが、他の出力ステージからの正弦波電流に相対的に位相シフトされた正弦波出力電流を出力する複数の出力ステージを備える、インターリーブ型のマルチステージ電圧コンバータを用いて、負荷１に実質的に連続な出力電流を供給することは公知である。したがって、全出力ステージからの出力電流の和は、「平滑化された」、実質的に連続な総出力電流を形成する。これによって、そのような総出力電流を受ける負荷の寿命は改善される。

マルチステージ電圧コンバータにおいて、低負荷時の電気的損失を制限するための即効的な一方法として、シングルステージ電圧コンバータの場合のように、ヒステリシス原理に基づいて、スイッチング周波数を変更することが考えられる。しかしながら、この方法には、出力ステージ間でのインダクタＬのインダクタンス値のばらつきに伴う欠点が存在する。その問題とは、電流強度曲線の傾きが、インダクタＬのインダクタンス値に依存するために、出力ステージ間で、スイッチング周波数が変動するということである。

その結果、初期状態において、平滑な総出力電流を形成するように、同一の量の位相差ずつ位相シフトしていた、各出力ステージ間の出力電流Ｉｓの位相差は、時間とともに増減する。極端な場合には、複数の出力ステージの出力電流が、互いに同相で振動し得る。その場合には、制御をヒステリシス原理に頼ることによって、目的とは反対に、インターリーブ型のマルチステージコンバータの総出力電流は大きく振動する。

さらに、低負荷時には、出力ステージのスイッチング周波数は、ヒステリシス原理にしたがって上昇し、それによって、出力ステージ間の出力電流同士の同相振動の可能性が増す。したがって、得られる総出力電流は大振幅で振動し、そのため、相当に大きな電気的損失が発生する。インターリーブ型のマルチステージコンバータにおける、ヒステリシス原理に基づく周波数の上昇は、電気的損失を制限することはできず、全く逆の結果を生む。

これらの欠点のうちの少なくともいくつかを克服するために、本発明の例示的な実施形態においては、スイッチング閾値を有し、ゼロ電圧スイッチングモードで動作する、次のものを備えているＤＣ−ＤＣ電圧コンバータの閉ループ制御のための方法が提供される。
− 各ステージが、交互に開閉されるように構成されている少なくとも２つの制御スイッチと、このステージからの出力電流を流すインダクタとを有している、互いにインターリーブされた複数のステージと、
− 与えられたスイッチング周期を有しており、制御スイッチを、上側制御閾値と下側制御閾値との間でスイッチングさせるように構成されているクロック回路であって、上側制御閾値と下側制御閾値とのうち、スイッチング閾値に近い値を有する制御閾値が、スイッチング閾値と組み合わされる組み合わせ制御閾値であるクロック回路。
この方法は、次のステップを含んでいる。
− 各ステージに対して、ステージからの出力電流の強度が、組み合わせ制御閾値と等しくなった時点と、このステージからの出力電流の強度が、スイッチング閾値と等しくなった時点との間の時間であるオーバーラン期間を測定するステップと、
− 複数のステージの全てに対して、オーバーラン期間が１回測定される時間に等しい１インターリーブサイクル中に、複数のステージに対して測定されたオーバーラン期間のうちの最小オーバーラン期間と等しい補正時間を特定するステップと、
− 与えられたスイッチング周期から、補正時間の関数である先行時間を減算することによって、クロック回路に対する最適化スイッチング周期を計算する計算ステップと、
− ＤＣ−ＤＣ電圧コンバータの各ステージからの出力電流間のインターリービングの閉ループ制御を行うために、最適化スイッチング周期を、クロック回路に適用するステップ。

本発明のこの例示的な実施形態は、インターリーブ型のマルチステージＤＣ−ＤＣ電圧コンバータの低負荷時における電気的損失を減少させようという意図によるものである。しかしながら、本発明のこの例示的な実施形態による方法は、低負荷時と高負荷時とのいずれにおいても、マルチステージＤＣ−ＤＣ電圧コンバータの出力ステージからの出力電流間の好ましくない位相ずれを減少させることを可能にする。

本発明のこの例示的な実施形態による方法によって、クロック回路のスイッチング周波数は、測定されたオーバーラン期間の関数として閉ループ制御される。したがって、マルチステージＤＣ−ＤＣ電圧コンバータの出力ステージからの出力電流間の位相差は、時間が経過しても一定のままである。出力電流の閉ループ制御によって、低負荷時と高負荷時とのいずれにおいても、インターリーブ型のマルチステージＤＣ−ＤＣ電圧コンバータからの、平滑化された総出力電流の出力が保証される。さらに、マルチステージＤＣ−ＤＣ電圧コンバータの出力ステージのスイッチングは、常に、低スイッチング損失が保証されるスイッチング範囲内で起こる。

一態様によれば、先行時間は補正時間と等しい。クロック回路のスイッチング周期の修正によって、各出力ステージの出力電流のオーバーラン期間を打ち消すことができる。したがって、出力ステージ間の位相シフトの差を減らして、閉ループ制御された出力電流を得ることができる。

別の一態様によれば、補正閾値は、あらかじめ定められており、補正時間が、この補正閾値未満である場合に、先行時間は、補正時間と等しい。補正時間が、補正閾値を超過している場合に、先行時間は、補正閾値と等しいことが好ましい。先行時間の値を制限することによって、出力電流は、ステップ的に閉ループ制御され、出力ステージのスイッチング周波数の修正は、漸進的に実行される。

あらかじめ定められた回数のインターリーブサイクルの後に、上述の計算ステップにおいて計算されている最適化スイッチング周期から、最後のインターリーブサイクルにおいて特定された先行時間を減算することによって更新された最適化スイッチング周期が、クロック回路に適用されることが好ましい。したがって、出力電流のインターリービングのいかなる誤差も補正するために、長期にわたって、閉ループ制御が周期的に適用される。

さらには、あらかじめ定められた回数が１回であり、各インターリーブサイクルの後に、そのインターリーブサイクルにおける最適化スイッチング周期から、そのインターリーブサイクルにおいて特定された先行時間を減算することによって再更新された最適化スイッチング周期が、クロック回路に適用されることが好ましい。したがって、出力電流は、連続的に閉ループ制御される。これによって、マルチステージＤＣ−ＤＣ電圧コンバータからの、実質的に連続な総出力電流の出力が保証される。

本発明の別の例示的な実施形態においては、各ステージは、交互に開閉されるように構成されている少なくとも２つの制御スイッチと、このステージからの出力電流を流すインダクタとを有している、互いにインターリーブされた複数のステージを備えており、さらに、与えられたスイッチング周期を有し、制御スイッチを、上側制御閾値と下側制御閾値との間でスイッチングさせるように構成されているクロック回路を備えるＤＣ−ＤＣ電圧コンバータの閉ループ制御のための上述の方法を実行する装置が提供される。上側制御閾値と下側制御閾値とのうち、スイッチング閾値に近い値を有する制御閾値が、スイッチング閾値と組み合わされる組み合わせ制御閾値である。
この装置は、次のものを備えている。
− 各ステージに対して、このステージからの出力電流の強度が、組み合わせ制御閾値と等しくなった時点と、このステージからの出力電流の強度が、スイッチング閾値と等しくなった時点との間の時間であるオーバーラン期間を測定するように構成されている少なくとも１つのオーバーランブロックと、
− オーバーランブロックによって測定されたオーバーラン期間を記憶するための記憶装置と、
− 複数のステージの全てに対して、オーバーラン期間が１回測定される時間と等しい１インターリーブサイクル中に、複数のステージに対して測定されたオーバーラン期間のうちの最小オーバーラン期間と等しい補正時間を、記憶装置から特定するように構成されている補正ブロックと、
− 与えられたスイッチング周期から、補正時間の関数である先行時間を減算することによって、クロック回路に対する最適化スイッチング周期を計算し、かつＤＣ−ＤＣ電圧コンバータの各ステージからの出力電流間のインターリービングの閉ループ制御を行うために、最適化スイッチング周期を、クロック回路に適用するように構成されている最適化ブロック。

最適化ブロックは、先行時間の値を調整するように構成されている調整モジュールを備えていることが好ましい。

最適化ブロックは、補正時間の値を制限するように構成されている制限モジュールを備えていることが好ましい。

閉ループ制御のためのこの装置は、あらかじめ定められた一方の制御閾値（上側制御閾値と下側制御閾値とのうちのいずれか一方）における、制御スイッチのスイッチングを制御するために、出力ステージからの出力電流の強度と、このあらかじめ定められた一方の制御閾値とを比較するように構成されている第１のコンパレータを備えており、クロック回路は、他方の制御閾値における、制御スイッチのスイッチングを制御するように構成されていることが好ましい。

この装置は、出力ステージからの出力電流の強度と、スイッチング閾値とを比較するように構成されている第２のコンパレータを備え、オーバーランブロックは、出力ステージからの出力電流のオーバーラン期間を測定するために、この第２のコンパレータに接続されていることが好ましい。

この装置は、さらに、第２のコンパレータへのスイッチング閾値の入力を制御するように構成されている制御モジュールを備えていることが好ましい。

この装置は、さらに、第１のコンパレータへの、前述のあらかじめ定められた一方の制御閾値の入力を制御するように構成されている制御モジュールを備えていることが好ましい。

本発明の別の例示的な実施形態において、前述の閉ループ制御のための装置を備えたＤＣ−ＤＣ電圧コンバータ、前述の方法を実行するためのコンピュータプログラム、このコンピュータプログラムを記憶している記録媒体が提供される。

ＤＣ−ＤＣ電圧コンバータの１つの出力ステージの要素を示す概略的な回路図である。 高負荷の機器に供給される、出力ステージの出力電流を示すグラフである。 低負荷の機器に供給される、出力ステージの出力電流を示すグラフである。 低負荷の機器に供給される、出力ステージの出力電流に対するヒステリシス原理を説明するためのグラフである。 互いにインターリーブされた２つの出力ステージを有するマルチステージＤＣ−ＤＣ電圧コンバータの回路図である。 図５のマルチステージＤＣ−ＤＣ電圧コンバータを閉ループ制御するための、最適化ブロックを備えた閉ループ制御装置の第１の実施形態のブロック図である。 図６Ａの閉ループ制御装置の最適化ブロックの好適な一実施形態のブロック図である。 ２つのインターリーブサイクルにわたる、本発明の閉ループ制御方法の実行中に流れる、互いにインターリーブされた２つの出力ステージの出力電流を、それらの出力ステージのオーバーラン期間のヒストグラム、およびそれらの出力ステージの下側スイッチング動作が起こる時点のヒストグラムとともに示すグラフである。 図５のマルチステージＤＣ−ＤＣ電圧コンバータを閉ループ制御するための、制御モジュールを備えた閉ループ制御装置の第２の実施形態のブロック図である。 図８の閉ループ制御装置の制御モジュールの入力パラメータの関数として、出力ステージからの出力電流を示すグラフである。

添付図面を参照することによって、本発明をよりよく理解することができると思う。

本発明の例示的ないくつかの実施形態により、互いにインターリーブされている複数の出力ステージを有する、インターリーブ型のマルチステージＤＣ−ＤＣ電圧コンバータが提供される。

一例として図５を参照すると、本発明によるマルチステージＤＣ−ＤＣ電圧コンバータは、２つの出力ステージＡ１、Ａ２を有しており、負荷１に電力を供給する。

図１にも示すように、各出力ステージは、互いに直列に接続されており、かつ図６に示されている閉ループ制御装置５によって交互に作動させられる２つのスイッチＫ₁、Ｋ₂を有している。電圧の立ち上がりを緩やかにして、スイッチＫ₁、Ｋ₂におけるスイッチング損失を防ぐために、各スイッチＫ₁、Ｋ₂には、それぞれ並列にキャパシタＣ₁、Ｃ₂が接続されている。各出力ステージＡ１、Ａ２は、さらに、図１に示すような２つのスイッチＫ₁、Ｋ₂の接続点に一端が接続されているインダクタＬ１、Ｌ２を、それぞれ有している。各インダクタの他端（図１に符号Ｓを付してある）は、対応する出力ステージの出力を形成しており、スイッチＫ₁、Ｋ₂のスイッチングによって生じる、出力ステージからの出力電流の強度の測定を可能にする。

出力ステージからの出力電流の振動を制御するために、このマルチステージＤＣ−ＤＣ電圧コンバータは、スイッチＫ₁、Ｋ₂を制御して、各出力ステージＡ１、Ａ２からの出力電流Ｉｓ１、Ｉｓ２の強度を、上側制御閾値と下側制御閾値との間で振動させるように構成されている閉ループ制御装置５を備えている。

一例として図６Ａおよび図７を参照すると、閉ループ制御装置５は、正の値＋Ｍを有する上側制御閾値と、負の値−Ｍを有する下側制御閾値との間のスイッチングを起こさせる。正の値＋Ｍと負の値−Ｍとは、この例におけるように、絶対値において異なる場合がある。このような制御のために、閉ループ制御装置５は、出力ステージからの出力電流Ｉｓ（Ｉｓ１またはＩｓ２）の強度の値と、上側制御閾値＋Ｍとを比較するように構成されており、さらに、出力電流Ｉｓの強度の値が上側制御閾値＋Ｍを超過するときに、スイッチＫ₁、Ｋ₂をスイッチングさせるように構成されている第１のコンパレータ２１（以下において、上側コンパレータ２１と呼ばれる）を備えている。上側制御閾値における、出力ステージのスイッチングステップは、その出力ステージの「上側スイッチング」と呼ばれる。同様に、下側制御閾値におけるスイッチングステップは、「下側スイッチング」と呼ばれる。

閉ループ制御装置５は、与えられたスイッチング周期Ｔｄで、出力ステージのスイッチＫ₁、Ｋ₂をスイッチングさせるように構成されている制御クロック回路６を備えている。言い換えると、出力ステージの上側スイッチングに続く与えられた時間間隔（スイッチング周期Ｔｄの半分に等しい）の後に、制御クロック回路６は、その出力ステージの下側スイッチングを起こさせる。

図６Ａに示すように、閉ループ制御装置５は、さらに、上側コンパレータ２１からのコマンドに基づいて上側スイッチング動作を起こさせ、また制御クロック回路６からのコマンドに基づいて下側スイッチング動作を起こさせるように構成されている制御スイッチ４を備えている。

スイッチＫ₁、Ｋ₂のスイッチングは、一方においては上側制御閾値＋Ｍによって、他方においては、出力ステージからの出力電流Ｉｓが、実質的に下側制御閾値−Ｍに等しくなったときに、スイッチングが実行されるように、制御クロック回路６のスイッチング周期Ｔｄによって決定される。前述のように、出力ステージごとのインダクタＬ１、Ｌ２の値のばらつきによって、スイッチＫ₁、Ｋ₂の下側スイッチングは、時間的ばらつきを有する。この時間的ばらつきは、以下に説明するように、本発明による方法によって補正される。

本発明によれば、各出力ステージＡ１、Ａ２は、スイッチング損失を制限するために、ＺＶＳモードにしたがって動作し、電圧ゼロにおいてスイッチングする。ＺＶＳモードにおけるスイッチングを可能にするためには、必ず超過される必要があるスイッチング閾値Ｚが定められる。この例においては、スイッチング閾値Ｚは、ＣＭＤＣスイッチング閾値として知られているキャパシタ最小放電電流閾値である。

上側制御閾値＋Ｍおよび下側制御閾値−Ｍは、ＺＶＳモードにおける動作を可能にするために、ＣＭＤＣスイッチング閾値（以後において、その値をＣＭＤＣとする）が、上側制御閾値＋Ｍと下側制御閾値−Ｍとの間に含まれるように調整される。ＺＶＳモードで制御される、このような出力ステージは、当業者には公知である。

スイッチング閾値Ｚは、スイッチを、出力ステージの電流を上昇させるようにスイッチングさせるコマンドが発せられるときには、下側スイッチング閾値を意味し、スイッチを、出力ステージの電流を下降させるようにスイッチングさせるコマンドが発せられるときには、上側スイッチング閾値を意味する。通常、降圧型のＤＣ−ＤＣ電圧コンバータにおいては、−ＣＭＤＣに等しい負の値を有する下側スイッチング閾値が定められる。他方、昇圧型のＤＣ−ＤＣ電圧コンバータにおいては、＋ＣＭＤＣに等しい正の値を有する上側スイッチング閾値が定められる。

スイッチング閾値Ｚの各タイプに対して、対応する上側制御閾値または下側制御閾値が組み合わされ、スイッチング閾値Ｚと、それに組み合わされた上側制御閾値または下側制御閾値との間が、スイッチング範囲Ｐとして定められる。スイッチング閾値Ｚに最も近い値を有する制御閾値（上側制御閾値または下側制御閾値）が、組み合わせ制御閾値と呼ばれる。

一例として、降圧型のＤＣ−ＤＣ電圧コンバータにおいては、スイッチング閾値Ｚは、−ＣＭＤＣの値を有する下側スイッチング閾値であり、下側制御閾値−Ｍと組み合わされる。スイッチング範囲Ｐは、図７に示すように、下側スイッチング閾値−ＣＭＤＣと下側制御閾値−Ｍとの間として定められる。スイッチングがスイッチング範囲Ｐ内で起こる場合には、そのスイッチング動作によって、ＺＶＳ動作モードにしたがう低い電気的損失がもたらされる。

図５を参照すると、このマルチステージＤＣ−ＤＣ電圧コンバータは、負荷１に総出力電流Ｉｓｇを供給する共通の出力に、それぞれの出力を接続されている２つの出力ステージＡ１、Ａ２を備えている。このマルチステージＤＣ−ＤＣ電圧コンバータの総出力電流Ｉｓｇは、出力ステージＡ１、Ａ２の出力電流Ｉｓ１、Ｉｓ２の和である。

公知のように、マルチステージＤＣ−ＤＣ電圧コンバータの出力において、実質的に一定の出力電流強度を得るために、出力ステージ間の出力電流同士は互いに位相シフトされる。したがって、それらの出力ステージは、インターリーブされた出力ステージと呼ばれる。言い換えると、ｎ個の出力ステージを有するマルチステージＤＣ−ＤＣ電圧コンバータにおいては、低リップルの総出力電流Ｉｓｇ（「平滑電流」とも呼ばれる）を得るように、それらの出力ステージは、制御クロック回路６のあらかじめ定められたスイッチング周期Ｔｄの１／ｎ倍の時間に理論上一致する１インターリーブ周期ずつ位相シフトされる。このような出力電流は、蓄電池などの負荷を、その寿命を短くすることなく、簡単かつ急速に再充電することができるというので有利である。

本発明による閉ループ制御装置５は、出力ステージＡ１、Ａ２のそれぞれから出力される出力電流Ｉｓ１、Ｉｓ２の間に、一定の位相差を維持するように作られている。言い換えると、出力ステージＡ１、Ａ２のインターリービングは、閉ループ制御される。これは、出力ステージＡ１、Ａ２の出力電流Ｉｓ１、Ｉｓ２の閉ループ制御とも呼ばれる。

本発明による閉ループ制御装置５は、各出力ステージの出力電流Ｉｓの値と、下側スイッチング閾値−ＣＭＤＣとを比較するように構成されている第２のコンパレータ２２（以下において、下側コンパレータ２２と呼ばれる）を備えている。

図６Ａを参照すると、閉ループ制御装置５は、出力ステージＡ１、Ａ２において、出力ステージＡ１の出力電流Ｉｓ１、または出力ステージＡ２の出力電流Ｉｓ２が、スイッチング範囲Ｐの組み合わせ下側制御閾値−Ｍに等しくなった時点と、スイッチング閾値−ＣＭＤＣに等しくなった時点との間の期間として定義されるオーバーラン期間Ｔ１、Ｔ２を測定するように構成されており、かつ下側コンパレータ２２に接続されている少なくとも１つのオーバーランブロック１１を備えている。この例においては、マルチステージＤＣ−ＤＣ電圧コンバータは、互いにインターリーブされている２つの出力ステージＡ１、Ａ２を備えているから、閉ループ制御装置５は、２つのオーバーランブロック１１を備えている。視覚的に明瞭にするために、図６Ａおよび図８においては、単一のオーバーランブロック１１しか示していない。

閉ループ制御装置５は、さらに、オーバーランブロック１１によって測定された、各出力ステージＡ１、Ａ２の出力電流のオーバーラン期間Ｔ１、Ｔ２を記憶する記憶装置１２を備えている。

以下において、全ての出力ステージＡ１、Ａ２に対して、オーバーラン期間Ｔ１、Ｔ２の１回の測定がなされる期間として、インターリーブサイクルを定める。マルチステージＤＣ−ＤＣ電圧コンバータが、互いにインターリーブされた２つの出力ステージを備えている、この例においては、記憶装置１２は、１つのインターリーブサイクルにおいて、２つのオーバーラン期間Ｔ１、Ｔ２を記憶する。一例として、図７に、２つのインターリーブサイクルＣＹ１、ＣＹ２を示してある。

閉ループ制御装置５は、さらに、１インターリーブサイクルＣＹ１またはＣＹ２中に測定された最小オーバーラン期間と一致させて、補正時間Ｔｃを決定するように構成されている補正ブロック１３を備えている。補正ブロック１３は、記憶装置１２を調べて、記憶装置１２に記憶されているオーバーラン期間Ｔ１、Ｔ２の中から、各インターリーブサイクルＣＹ１、ＣＹ２において測定された最小オーバーラン期間を導出するために、記憶装置１２に接続されている。

閉ループ制御装置５は、さらに、補正ブロック１３から供給される補正時間Ｔｃの値の関数として、先行時間Ｔａを計算するように構成されている最適化ブロック１４を備えている。最適化ブロック１４は、さらに、与えられたスイッチング周期Ｔｄから先行時間Ｔａを減算することによって、最適化スイッチング周期Ｔｄ’を計算するように構成されている。最適化スイッチング周期Ｔｄ’は、その後、下側スイッチング時刻を修正するために、制御クロック回路６に適用される。

言い換えると、最適化ブロック１４は、出力ステージのスイッチのスイッチング動作を、先行時間Ｔａだけ早めるように、制御クロック回路６のスイッチング周期Ｔｄを修正するために、制御クロック回路６に接続されている。したがって、制御クロック回路６は、次の式によって定義される最適化スイッチング周期Ｔｄ’を得る。
（１） Ｔｄ’＝Ｔｄ−Ｔａ

制御クロック回路６のスイッチング周期Ｔｄのこの修正によって、出力ステージＡ１、Ａ２の下側スイッチングは修正され、ＺＶＳ動作モードは保持される。したがって、出力ステージＡ１とＡ２とのインターリービングは、効果的かつ高感度に閉ループ制御される。

次に、本発明による閉ループ制御装置５の一実施形態を、図６Ａおよび図７を参照して説明する。

図５の降圧型のマルチステージＤＣ−ＤＣ電圧コンバータの各出力ステージＡ１、Ａ２からの出力電流Ｉｓ１、Ｉｓ２の強度を示している図７において、スイッチング範囲Ｐは、下側スイッチング閾値−ＣＭＤＣと下側制御閾値−Ｍとの間である。

図７に示すように、オーバーランブロック１１は、第１のインターリーブサイクルＣＹ１において、出力ステージＡ１、Ａ２に対して、それぞれ第１のオーバーラン期間Ｔ１、第２のオーバーラン期間Ｔ２を測定する。オーバーラン期間Ｔ１およびＴ２は、閉ループ制御装置５の記憶装置１２に記憶される。

図７に示すように、第２の出力ステージＡ２のオーバーラン期間Ｔ２は、第１の出力ステージＡ１のオーバーラン期間Ｔ１より長いから、補正ブロック１３は、インターリーブサイクルＣＹ１において測定された最小オーバーラン期間である、第１の出力ステージＡ１のオーバーラン期間Ｔ１と等しいとして、補正時間Ｔｃを導出する。

本発明の第一の実施形態によれば、最適化ブロックは、この補正時間Ｔｃに等しいとして、先行時間Ｔａを計算する。前述の式（１）を用いて、制御クロック回路６に対して、最適化スイッチング周期Ｔｄ’が計算される。制御クロック回路６は、この最適化スイッチング周期Ｔｄ’を用いて、前のインターリーブサイクルの場合に比して相対的に早いタイミングで、各出力ステージＡ１、Ａ２のスイッチングを起こさせる。

マルチステージＤＣ−ＤＣ電圧コンバータにおいて、第１の出力ステージＡ１の下側スイッチングと、第２の出力ステージＡ２の下側スイッチングとの間の時間に等しいとして、インターリーブ周期Ｔｅが定義される。出力ステージ間でインターリービングを維持するためには、インターリーブ周期Ｔｅは、Ｔｄ／ｎに実質的に等しくなければならない。ここで、Ｔｄは、制御クロック回路６のスイッチング周期であり、ｎは、マルチステージＤＣ−ＤＣ電圧コンバータの出力ステージの数である。

図７に示す出力ステージのオーバーラン期間のヒストグラム、および出力ステージの下側スイッチング時刻のヒストグラムに示すように、最初の閉ループ制御を受けたインターリーブサイクルＣＹ１においては、インターリーブ周期Ｔｅ１の値は、Ｔｄ／２より小さい。したがって、これらの出力ステージは、正しくインターリーブされていない。１閉ループ制御サイクルの後に、前述のように、最適化スイッチング周期Ｔｄ’と等しくなるように、スイッチング周期が修正される。図７に示すように、２番目の閉ループ制御を受けたインターリーブサイクルＣＹ２においては、インターリーブ周期Ｔｅ２は、Ｔｄ’／２と等しい。したがって、これらの出力ステージは、正しくインターリーブされ、マルチステージＤＣ−ＤＣ電圧コンバータの総出力電流Ｉｓｇは、実質的に連続する。

この新しく導出された最適化スイッチング周期Ｔｄ’を用いて、出力ステージＡ１、Ａ２の出力電流Ｉｓ１とＩｓ２とのインターリービングは、閉ループ制御される。補正時間Ｔｃが、スイッチング範囲Ｐ内の最小オーバーラン期間に一致するから、スイッチングは、常に、ＺＶＳ動作での低スイッチング損失を保証するスイッチング範囲Ｐ内で起こる。

２つのインターリーブサイクルＣＹ１、ＣＹ２にわたるスイッチングの閉ループ制御を示している図７に示すように、任意のインターリーブサイクルにおける先行時間Ｔａは、その前のインターリーブサイクルにおいて計算された補正時間Ｔｃと等しい。したがって、第１のインターリーブサイクルＣＹ１において最小であるオーバーラン期間Ｔ１を有する第１の出力ステージＡ１では、第２のインターリーブサイクルＣＹ２において、スイッチング閾値−ＣＭＤＣでスイッチングが行われる。他方、第２の出力ステージＡ２では、スイッチング閾値−ＣＭＤＣより下のスイッチング範囲Ｐ内において、スイッチングが行われる。しかしながら、そのオーバーラン期間は、先行時間Ｔａだけ短くなっている。

前述のように、出力ステージＡ１、Ａ２のインダクタＬ１とＬ２との値に差があるため、出力ステージＡ１、Ａ２の出力電流Ｉｓ１とＩｓ２との傾きが、互いに異なる場合がある。したがって、時間が経つと、各出力ステージのオーバーラン期間Ｔ１、Ｔ２は、再び変化する。出力ステージのインターリービングに対する、本発明による閉ループ制御方法は、ＺＶＳ動作を維持しながら、出力ステージ間の同期を周期的に保証し、それによって、損失を制限することを可能にする。したがって、出力ステージのスイッチング周期Ｔｄは、インターリーブサイクル毎に、動的に適合化される。

この閉ループ制御は、あらかじめ定められた回数のインターリーブサイクルに相当する期間毎に、周期的に行なわれることが好ましい。閉ループ制御は連続的に、言い換えると、各インターリーブサイクルにおいて実行されることが、さらに好ましい。

最適化ブロック１４の好適な一実施形態を示している図６Ｂでは、最適化ブロック１４は、前のインターリーブサイクルにおいて計算された補正時間Ｔｃと、あらかじめ定められた値を有する補正閾値Ｓｃとを比較するように構成されている制限モジュール１４１を備えている。補正閾値Ｓｃで、補正時間Ｔｃの値を制限することによって、出力ステージＡ１、Ａ２のインターリービングの閉ループ制御をステップ的に実行し、それによって、補正時間Ｔｃの関数である先行時間Ｔａを制限することが可能になる。

したがって、補正時間Ｔｃが、補正閾値Ｓｃを超過する場合には、制限モジュール１４１は、補正閾値Ｓｃの値に等しい先行時間Ｔａを送出する。そうでない場合には、制限モジュール１４１は、補正時間Ｔｃの値に等しい先行時間Ｔａを送出する。言い換えると、補正閾値Ｓｃを用いて、先行時間Ｔａの値を制限することによって、連続する複数のインターリーブサイクルＣＹ１、ＣＹ２において、閉ループ制御を徐々に適用することが可能になる。

最適化ブロック１４は、さらに、先行時間Ｔａの値を調整するように構成されている調整モジュール１４２を備えている。一例として、調整モジュール１４２は、積分比例制御タイプの方法を実行する。さらに、最適化ブロック１４は、制御クロック回路６に供給される最適化スイッチング周期Ｔｄ’を得るために、スイッチング周期Ｔｄから、先行時間Ｔａを減算するように構成されている計算モジュール１４３を備えている。

以上の説明から明らかなように、最適化ブロック１４は、互いに独立しているいくつかのモジュールを備えている。したがって、最適化ブロック１４は、それらのモジュールの任意の組み合わせを備えることが可能であるから、調整モジュール１４２を伴わずに、制限モジュール１４１を備えている場合がある。

本発明の閉ループ制御装置の第２の実施形態を、図８を参照して説明する。説明を簡単にするために、図６Ａにおける要素の構造または機能と同一または同等または類似の構造または機能を有する要素には、図６Ａにおける要素と同一の符号を付してある。さらに、図６Ａの実施形態に対する説明は、不整合性が存在しない限り、図８の要素にも適用可能であるから、それらの説明は省略する。顕著な差、構造上の差、および機能上の差だけについて説明する。

図８を参照すると、閉ループ制御装置５は、さらに、本発明のマルチステージＤＣ−ＤＣ電圧コンバータを、昇圧型の電圧コンバータとして、または降圧型の電圧コンバータとして扱うために、上側コンパレータ２１、下側コンパレータ２２の設定値を制御するように構成されている制御モジュール３０を備えている。再度図８を参照すると、このような制御のために、制御モジュール３０は、電流設定値入力信号Ｉｃｏｎｓが入力される第１の入力、およびスイッチング閾値Ｚに一致するスイッチング入力信号（図８において、符号Ｚで示されている）が入力される第２の入力を有している。第１の入力および第２の入力は、どちらも、上側制御ブロック３１および下側制御ブロック３２に接続されている。

図８に示すように、上側制御ブロック３１は、制御モジュール３０への電流設定値入力信号とスイッチング入力信号との値を比較し、大きい方の値を上側コンパレータ２１に出力するように構成されている。

下側制御ブロック３２は、制御モジュール３０への電流設定値入力信号と、−１を乗じたスイッチング入力信号との値を比較し、小さい方の値を下側コンパレータ２２に出力するように構成されている。

次に、図９を参照して、本発明の別の実施形態について説明する。この例においては、電流設定値入力信号Ｉｃｏｎｓは、値＋Ｍから値−Ｍまで単調に減少し、スイッチング入力信号は一定に保持され、値＋ＣＭＤＣ、言い換えると、上側スイッチング閾値に等しい。

図９を参照すると、時刻ｔ０において、上側制御ブロック３１は、値＋Ｍに等しい電流設定値入力信号Ｉｃｏｎｓと、値＋ＣＭＤＣに等しいスイッチング入力信号とを比較する。電流設定値入力信号Ｉｃｏｎｓの値が、スイッチング閾値である値＋ＣＭＤＣより大きいから、上側コンパレータ２１は、その入力において、前述のように上側制御閾値＋Ｍに一致する、電流設定値入力信号Ｉｃｏｎｓの値＋Ｍを受ける。同様に、下側制御ブロック３２は、値＋Ｍに等しい電流設定値入力信号Ｉｃｏｎｓと、値−ＣＭＤＣに等しい、−１を乗じられたスイッチング入力信号とを比較する。電流設定値入力信号Ｉｃｏｎｓの方が大きいから、下側コンパレータ２２は、その入力において、前述のように下側スイッチング閾値に等しい値−ＣＭＤＣを受ける。

したがって、時刻ｔ０において、閉ループ制御装置５は、上側コンパレータ２１、下側コンパレータ２２の入力に、それぞれ上側制御閾値＋Ｍ、下側スイッチング閾値−ＣＭＤＣを受ける。言い換えると、閉ループ制御装置の、前述の第１の実施形態は、電流設定値入力信号が上側制御閾値＋Ｍに等しい、時刻ｔ０における第２の実施形態に相当する。

時刻ｔ０〜ｔ１において、電流設定値入力信号Ｉｃｏｎｓが減少するから、閉ループ制御装置５は、ＺＶＳモードを維持しつつ、出力ステージＡ１、Ａ２の閉ループ制御を継続するように、制御クロック回路６のスイッチング周期Ｔｄを調整することができる。

時刻ｔ１において、上側制御ブロック３１は、０に等しい電流設定値入力信号Ｉｃｏｎｓと、＋ＣＭＤＣに等しいスイッチング入力信号とを比較する。電流設定値入力信号Ｉｃｏｎｓがスイッチング入力信号より小さいから、上側コンパレータ２１は、その入力において、上側スイッチング閾値＋ＣＭＤＣを受ける。

同様に、下側制御ブロック３２は、０に等しい電流設定値入力信号と、−ＣＭＤＣに等しい、−１を乗じられたスイッチング入力信号とを比較する。電流設定値入力信号Ｉｃｏｎｓの方が大きいから、下側コンパレータ２２は、その入力において、下側スイッチング閾値−ＣＭＤＣを受ける。

したがって、時刻ｔ１において、閉ループ制御装置５は、上側コンパレータ２１、下側コンパレータ２２の入力に、それぞれ上側スイッチング閾値＋ＣＭＤＣ、下側スイッチング閾値−ＣＭＤＣを受ける。このマルチステージＤＣ−ＤＣ電圧コンバータのスイッチング動作は全て、スイッチング損失を確実に限定することができるＺＶＳ動作モードで実行される。

時刻ｔ２において、上側制御ブロック３１は、−Ｍに等しい電流設定値入力信号Ｉｃｏｎｓと、＋ＣＭＤＣに等しいスイッチング入力信号とを比較する。電流設定値入力信号Ｉｃｏｎｓが、スイッチング入力信号より小さいから、上側コンパレータ２１は、その入力において、上側スイッチング閾値＋ＣＭＤＣを受ける。

同様に、下側制御ブロック３２は、−Ｍに等しい電流設定値入力信号Ｉｃｏｎｓと、−ＣＭＤＣに等しい、−１を乗じられたスイッチング入力信号とを比較する。電流設定値入力信号Ｉｃｏｎｓの方が小さいから、下側コンパレータ２２は、その入力において、電流設定値入力信号−Ｍを受ける。

したがって、時刻ｔ２において、閉ループ制御装置５は、上側コンパレータ２１、下側コンパレータ２２の入力に、それぞれ上側スイッチング閾値＋ＣＭＤＣ、電流設定値入力信号−Ｍを受ける。

時刻ｔ１〜ｔ２において、電流設定値入力信号Ｉｃｏｎｓが減少するから、閉ループ制御装置５は、ＺＶＳスイッチングモードを維持しつつ、出力ステージの閉ループ制御を継続するように、制御クロック回路６のスイッチング周期Ｔｄを調整することができる。

閉ループ制御装置５は、スイッチング周期Ｔｄを、電流設定値入力信号Ｉｃｏｎｓに合わせて変化させることができる。したがって、本発明のマルチステージＤＣ−ＤＣ電圧コンバータは、昇圧型または降圧型の電圧コンバータとして動作することがが有利である。

本明細書においては、本発明を、２つの出力ステージを有するマルチステージＤＣ−ＤＣ電圧コンバータに対して説明しているが、言うまでもなく、実質的に一定の総出力電流を供給するために、３つ以上の出力ステージを有するマルチステージＤＣ−ＤＣ電圧コンバータにも、本発明を同様に適用可能である。本発明の特に有利な１つの応用分野は、自動車の再充電可能なバッテリ、詳細には電気自動車と呼ばれる自動車のための再充電可能なバッテリである。

１ 負荷
４ 制御スイッチ
５ 閉ループ制御装置
６ 制御クロック回路
１１ オーバーランブロック
１２ 記憶装置
１３ 補正ブロック
１４ 最適化ブロック
２１ 上側コンパレータ
２２ 下側コンパレータ
３０ 制御モジュール
３１ 上側制御ブロック
３２ 下側制御ブロック
１４１ 制限モジュール
１４２ 調整モジュール
１４３ 計算モジュール
Ａ、Ａ１、Ａ２ 出力ステージ
Ｃ₁、Ｃ₂ キャパシタ
ＣＹ１、ＣＹ２ インターリーブサイクル
Ｉｃｏｎｓ 電流設定値入力信号
Ｉｍ_b、Ｉｍ_f 平均値
Ｉｓ、Ｉｓ１、Ｉｓ２ 出力電流
Ｉｓｇ 総出力電流
Ｋ₁、Ｋ₂ スイッチ
Ｌ１、Ｌ２ インダクタ
Ｍ、Ｍ_h 上側閾値
Ｎ、Ｎ_h 下側閾値
Ｐ スイッチング範囲
Ｓ 他端
Ｓｃ 補正閾値
ｔ０〜ｔ２、Ｔ_M、Ｔ_N 時刻
Ｔ１、Ｔ２ オーバーラン期間
Ｔａ 先行時間
Ｔｃ 補正時間
Ｔｄ スイッチング周期
Ｔｄ’ 最適化スイッチング周期
Ｔｅ１、Ｔｅ２ インターリーブ周期
Ｚ スイッチング閾値

Claims (10)

1. スイッチング閾値（Ｚ）を有し、ゼロ電圧スイッチング（ＺＶＳ）モードで動作するＤＣ−ＤＣ電圧コンバータの閉ループ制御のための方法であって、このＤＣ−ＤＣ電圧コンバータは、
   各ステージが、交互に開閉されるように構成されている少なくとも２つの制御スイッチ（Ｋ_１、Ｋ_２）と、このステージからの出力電流（Ｉｓ）を流すインダクタ（Ｌ）とを有している、互いにインターリーブされた複数のステージと、
   既定のスイッチング周期（Ｔｄ）を有しており、前記制御スイッチ（Ｋ_１、Ｋ_２）を、上側制御閾値（＋Ｍ）と下側制御閾値（−Ｍ）との間でスイッチングさせるように構成されているクロック回路（６）であって、該上側制御閾値（＋Ｍ）と下側制御閾値（−Ｍ）とのうち、前記スイッチング閾値（Ｚ）に近い値を有する制御閾値（＋Ｍ、−Ｍ）が、前記スイッチング閾値（Ｚ）と組み合わされる組み合わせ制御閾値であるクロック回路（６）とを備えている方法において、
   各ステージ（Ａ１、Ａ２）に対して、該ステージからの出力電流（Ｉｓ）の強度が、前記組み合わせ制御閾値と等しくなった時点と、該ステージからの出力電流（Ｉｓ）の強度が、前記スイッチング閾値（Ｚ）と等しくなった時点との間の時間であるオーバーラン期間（Ｔ１、Ｔ２）を測定するステップと、
   前記複数のステージ（Ａ１、Ａ２）の全てに対して、前記オーバーラン期間（Ｔ１、Ｔ２）が測定される間の時間であるインターリーブサイクル（ＣＹ１、ＣＹ２）であって、１回の前記インターリーブサイクル（ＣＹ１、ＣＹ２）の間に、前記複数のステージに対して測定されたオーバーラン期間のうちの最小オーバーラン期間に等しい補正時間（Ｔｃ）を特定するステップと、
   前記既定のスイッチング周期（Ｔｄ）から、前記補正時間（Ｔｃ）の関数である先行時間（Ｔａ）を減算することによって、前記クロック回路（６）に対する最適化スイッチング周期（Ｔｄ’）を計算する計算ステップと、
   前記ＤＣ−ＤＣ電圧コンバータの各ステージからの出力電流間のインターリービングの閉ループ制御を行うために、前記クロック回路（６）は前記最適化スイッチング周期（Ｔｄ’）を使用するステップとを有している方法。
2. 前記先行時間（Ｔａ）は、前記補正時間（Ｔｃ）と等しい、請求項１に記載の方法。
3. 補正閾値（Ｓｃ）は、あらかじめ定められており、前記補正時間（Ｔｃ）が、該補正閾値（Ｓｃ）未満である場合に、前記先行時間（Ｔａ）は、前記補正時間（Ｔｃ）と等しい、請求項１に記載の方法。
4. 前記補正時間（Ｔｃ）が、前記補正閾値（Ｓｃ）を超過している場合に、前記先行時間（Ｔａ）は、前記補正閾値（Ｓｃ）と等しい、請求項３に記載の方法。
5. あらかじめ定められた回数のインターリーブサイクルの後に、前記計算ステップにおいて計算されている最適化スイッチング周期（Ｔｄ’）から、最後のインターリーブサイクルにおいて特定された先行時間（Ｔａ）を減算することによって更新された最適化スイッチング周期（Ｔｄ’）が、前記クロック回路（６）に適用される、請求項１に記載の方法。
6. 前記あらかじめ定められた回数は１回であり、各インターリーブサイクルの後に、そのインターリーブサイクルにおける最適化スイッチング周期（Ｔｄ’）から、そのインターリーブサイクルにおいて特定された先行時間（Ｔａ）を減算することによって再更新された最適化スイッチング周期（Ｔｄ’）が、前記クロック回路（６）に適用される、請求項５に記載の方法。
7. 各ステージが、交互に開閉されるように構成されている少なくとも２つの制御スイッチ（Ｋ_１、Ｋ_２）と、該ステージからの出力電流（Ｉｓ）を流すインダクタ（Ｌ）とを有している、互いにインターリーブされた複数のステージを備えており、さらに、既定のスイッチング周期（Ｔｄ）を有し、前記制御スイッチ（Ｋ_１、Ｋ_２）を、上側制御閾値（＋Ｍ）と下側制御閾値（−Ｍ）との間でスイッチングさせるように構成されているクロック回路（６）であって、該上側制御閾値（＋Ｍ）と下側制御閾値（−Ｍ）とのうち、前記スイッチング閾値（Ｚ）に近い値を有する制御閾値（＋Ｍ、−Ｍ）が、前記スイッチング閾値（Ｚ）と組み合わされる組み合わせ制御閾値であるクロック回路（６）を備えているＤＣ−ＤＣ電圧コンバータの閉ループ制御のための、請求項１に記載の方法を実行する装置であって、
   各ステージ（Ａ１、Ａ２）に対して、該ステージからの出力電流（Ｉｓ）の強度が、前記組み合わせ制御閾値と等しくなった時点と、該ステージからの出力電流（Ｉｓ）の強度が、前記スイッチング閾値（Ｚ）と等しくなった時点との間の時間であるオーバーラン期間（Ｔ１、Ｔ２）を測定するように構成されている少なくとも１つのオーバーランブロック（１１）と、
   前記オーバーランブロック（１１）によって測定された前記オーバーラン期間（Ｔ１、Ｔ２）を記憶するための記憶装置（１２）と、
   前記複数のステージ（Ａ１、Ａ２）の全てに対して、前記オーバーラン期間（Ｔ１、Ｔ２）が測定される間の時間であるインターリーブサイクル（ＣＹ１、ＣＹ２）であって、１回の前記インターリーブサイクル（ＣＹ１、ＣＹ２）の間に、前記複数のステージに対して測定されたオーバーラン期間のうちの最小オーバーラン期間に等しい補正時間（Ｔｃ）を、前記記憶装置（１２）から特定するように構成されている補正ブロック（１３）と、
   前記既定のスイッチング周期（Ｔｄ）から、前記補正時間（Ｔｃ）の関数である先行時間（Ｔａ）を減算することによって、前記クロック回路（６）に対する最適化スイッチング周期（Ｔｄ’）を計算し、かつ前記ＤＣ−ＤＣ電圧コンバータの各ステージからの出力電流間のインターリービングの閉ループ制御を行うために、前記クロック回路（６）は前記最適化スイッチング周期（Ｔｄ’）を使用するように構成されている最適化ブロック（１４）とを備えている装置。
8. 閉ループ制御のための、請求項７に記載の装置（５）を備えているＤＣ−ＤＣ電圧コンバータ。
9. 請求項１に記載の方法を実行するためのコンピュータプログラム。
10. 請求項９に記載のコンピュータプログラムが記憶されている記録媒体。

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