JP5811007B2 - Semiconductor device manufacturing method and reticle - Google Patents
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Description
本発明は、半導体装置の製造方法及びレチクルに関する。 The present invention relates to a method for manufacturing a semiconductor device and a reticle.
LSI等の半導体装置は、イオン注入や絶縁膜の形成等の様々な工程を経て製造されるが、これらの工程で形成される各層の間に位置ずれが生じていると半導体装置が不良になるおそれがある。 A semiconductor device such as an LSI is manufactured through various processes such as ion implantation and formation of an insulating film. However, if a positional shift occurs between the layers formed in these processes, the semiconductor device becomes defective. There is a fear.
そのような位置ずれを防止するために、半導体装置の各層に位置合わせマークやアライメントマークを形成し、これらのマークを位置合わせの目印に使用することにより各層の位置ずれを防止する方法がある。 In order to prevent such misalignment, there is a method of preventing misalignment of each layer by forming alignment marks and alignment marks on each layer of the semiconductor device and using these marks as alignment marks.
上記の位置合わせマーク等はフォトリソグラフィとエッチングにより形成されるが、そのフォトリソグラフィで使用するレチクルを異なる半導体装置で共用することが、半導体装置の低コスト化に有用である。 The above alignment marks and the like are formed by photolithography and etching. Sharing a reticle used in the photolithography with different semiconductor devices is useful in reducing the cost of the semiconductor device.
半導体装置の製造方法及びレチクルにおいて、異なる半導体装置同士でレチクルを共用することを目的とする。 In a manufacturing method and a reticle of a semiconductor device, it is an object to share a reticle between different semiconductor devices.
以下の開示の一観点によれば、半導体基板の上に、第1乃至第4のコーナ部を有する矩形状のショット領域ごとに露光が行われるフォトレジスト膜を形成する工程と、一部領域と、第1の方向に延在する第1の仮想分割線と、前記第1の方向に垂直な方向である第2の方向に延在して前記第1の仮想分割線と前記一部領域内で交わる第2の仮想分割線とで前記一部領域を分割してなり、それぞれマスクパターンを有する前記第1乃至第4の部分とを備えたレチクルを用いて、前記第1のコーナ部に前記第1の部分の投影像を重ねることにより、前記フォトレジスト膜に前記第1の部分の前記マスクパターンを露光する工程と、前記半導体基板と前記レチクルとを相対的に移動させることにより前記第2のコーナ部と前記第2の部分の投影像とを重ねて、前記フォトレジスト膜に前記第2の部分の前記マスクパターンを露光する工程と、前記半導体基板と前記レチクルとを相対的に移動させることにより前記第3のコーナ部と前記第3の部分の投影像とを重ねて、前記フォトレジスト膜に前記第3の部分の前記マスクパターンを露光する工程と、前記半導体基板と前記レチクルとを相対的に移動させることにより前記第4のコーナ部と前記第4の部分の投影像とを重ねて、前記フォトレジスト膜に前記第4の部分の前記マスクパターンを露光する工程と、前記第1乃至第4の部分の各々の前記マスクパターンを露光した後、前記フォトレジスト膜を現像する工程と、前記現像の後、前記フォトレジスト膜をマスクにして前記半導体基板をエッチングすることにより、前記マスクパターンに対応したパターンを形成する工程と、前記パターンを形成した後、前記フォトレジスト膜を除去する工程とを有する半導体装置の製造方法が提供される。 According to one aspect of the following disclosure, a step of forming a photoresist film that is exposed for each rectangular shot region having first to fourth corner portions on a semiconductor substrate, and a partial region A first virtual dividing line extending in a first direction, and a first virtual dividing line extending in a second direction that is a direction perpendicular to the first direction and in the partial region The partial area is divided by a second virtual dividing line that intersects with each other, and a reticle having the first to fourth portions each having a mask pattern is used to form the first corner portion with the first corner portion. The step of exposing the mask pattern of the first part to the photoresist film by overlapping the projection image of the first part, and the second by moving the semiconductor substrate and the reticle relative to each other. And a projected image of the second part The third corner portion and the third portion are overlapped with each other by exposing the mask pattern of the second portion to the photoresist film, and relatively moving the semiconductor substrate and the reticle. The step of exposing the mask pattern of the third portion to the photoresist film, and moving the semiconductor substrate and the reticle relative to each other, The step of exposing the mask pattern of the fourth portion to the photoresist film by overlapping the projection image of the fourth portion, and exposing the mask pattern of each of the first to fourth portions A step of developing the photoresist film; and after the development, the mask pattern is etched by etching the semiconductor substrate using the photoresist film as a mask. Forming a pattern corresponding to, after forming the pattern, a method of manufacturing a semiconductor device and a step of removing the photoresist film is provided.
また、その開示の他の観点によれば、一部領域を備えた透明基板と、前記一部領域を、第1の方向に延在する第1の仮想分割線と、前記第1の方向に垂直な方向である第2の方向に延在し前記一部領域内で前記第1の仮想分割線と交わる第2の仮想分割線とで分割してなり、それぞれマスクパターンを有する第1乃至第4の部分とを備え、前記第1の仮想分割線及び第2の仮想分割線の交点は、半導体基板上に形成されたフォトレジスト膜の矩形状のショット領域のいずれかの頂点に対応するレチクルが提供される。 According to another aspect of the disclosure, a transparent substrate having a partial area, a first virtual dividing line extending in the first direction, and the partial area in the first direction. The first to the second divided by the second virtual dividing line extending in the second direction which is a vertical direction and intersecting the first virtual dividing line in the partial region, each having a mask pattern. 4, and an intersection of the first virtual dividing line and the second virtual dividing line corresponds to a vertex of any one of the rectangular shot areas of the photoresist film formed on the semiconductor substrate. Is provided.
以下の開示によれば、ショット領域の第1〜第4のコーナ部の各々に、レチクルの一部領域の第1〜第4の部分の各々を重ねて露光をする。異なる製品の半導体装置ではショット領域の大きさが変わることがあるが、このように各部分と各コーナ部とを重ねることにより、ショット領域の外側にマスクパターンの潜像がはみ出ることがなく、当該潜像をショット領域の内側に形成することができる。よって、製品ごとにレチクルを用意する必要がなくなり、異なる半導体装置間においてレチクルを共用することができる。 According to the following disclosure, each of the first to fourth corner portions of the shot area is overlaid with each of the first to fourth portions of the partial area of the reticle for exposure. Although the size of the shot area may change in semiconductor devices of different products, the mask pattern latent image does not protrude outside the shot area by overlapping each part and each corner part in this way. A latent image can be formed inside the shot area. Therefore, it is not necessary to prepare a reticle for each product, and the reticle can be shared between different semiconductor devices.
本実施形態の説明に先立ち、本願発明者が行った調査について説明する。 Prior to the description of the present embodiment, an investigation conducted by the present inventor will be described.
フォトリソグラフィにより半導体基板上にレジストパターンを形成する場合には、アライメントマークや位置合わせマーク等のマークを予め半導体基板に形成する。 When forming a resist pattern on a semiconductor substrate by photolithography, marks such as alignment marks and alignment marks are formed on the semiconductor substrate in advance.
これらのマークのうち、アライメントマークは、フォトリソグラフィを行う前に露光装置と半導体基板とを位置合わせするのに使用される。また、位置合わせマークは、フォトリソグラフィを行った後に、レジストパターンと半導体基板との位置ずれ量を測定するのに使用される。 Among these marks, the alignment mark is used to align the exposure apparatus and the semiconductor substrate before performing photolithography. The alignment mark is used to measure the amount of positional deviation between the resist pattern and the semiconductor substrate after photolithography.
ここで、上記のマークと同じ層に他のデバイスパターンがある場合には、各マークはそのデバイスパターンと同時に形成することができる。 Here, when there is another device pattern in the same layer as the mark, each mark can be formed simultaneously with the device pattern.
しかし、他のデバイスパターンがない場合には、各マークを形成するための専用のフォトリソグラフィを行うことになる。そのような例としては、素子分離絶縁膜等のデバイスパターンがまだ形成されておらず表面が無地の半導体基板に対してフォトリソグラフィを行う場合が挙げられる。 However, when there is no other device pattern, dedicated photolithography for forming each mark is performed. As such an example, there is a case where photolithography is performed on a semiconductor substrate on which a device pattern such as an element isolation insulating film is not yet formed and the surface is plain.
図1は、このような場合において、アライメントマークと位置合わせマークを形成するための専用のフォトリソグラフィで使用するレチクルの全体平面図である。 FIG. 1 is an overall plan view of a reticle used in dedicated photolithography for forming alignment marks and alignment marks in such a case.
レチクル1は、石英板等の透明基板2と、その透明基板2の上に形成された遮光帯6とを有する。遮光帯6は、クロム膜等の遮光膜をパターニングしてなり、その内側の領域が露光領域Reとして画定される。
The
また、露光領域Reの四隅にはマーク形成領域3が設けられ、各々のマーク形成領域3内には上記のアライメントマークと位置合わせマーク用のマスクパターンが形成される。
Further, the four corners of the exposure region R e is provided
図2(a)は、このレチクル1で1ショットの露光を行ったフォトレジスト膜の平面図である。
FIG. 2A is a plan view of a photoresist film that has been subjected to one-shot exposure with this
この例では、シリコン基板7の上にフォトレジスト膜8が形成されており、ショット領域Rsに相当する部分のフォトレジスト膜8に対して露光が行われている。そして、その露光により、ショット領域Rsの四隅に上記のマーク形成領域3に対応した潜像8aが形成される。
In this example, the
なお、ショット領域Rsは、レチクル1の露光領域Re(図1参照)に相当する領域であって、ダイシングにより半導体装置を切り出す際の単位となる領域である。
Note that the shot region R s is a region corresponding to the exposure region R e (see FIG. 1) of the
半導体装置の量産工程においては、レチクル1を用いて、ステップアンドリピートにより複数ショットの露光を行う。
In the mass production process of a semiconductor device, exposure of a plurality of shots is performed using the
図2(b)は、6ショットの露光を行ったフォトレジスト膜の平面図である。 FIG. 2B is a plan view of a photoresist film subjected to 6 shot exposure.
ところで、半導体装置の量産工場では、常に同一種類の半導体装置を製造するということはなく、様々な製品の半導体装置を製造することがある。その場合、製品によって半導体装置の大きさが変わり、それによりショット領域Rsの幅Wが変わることになる。 By the way, in a mass production factory for semiconductor devices, semiconductor devices of the same type are not always manufactured, and semiconductor devices of various products may be manufactured. In that case, the size of the semiconductor device varies depending on the product, and thereby the width W of the shot region R s varies.
図3は、図2(b)の場合よりもショット領域Rsの幅Wが狭い製品のフォトレジスト膜の平面図である。 FIG. 3 is a plan view of a photoresist film of a product in which the width W of the shot region R s is narrower than in the case of FIG.
図3に示すように、幅Wが狭い製品に対して上記のレチクル1で露光を行うと、ショット領域Rs内に収まるべき潜像8aがショット領域Rsの外側にはみ出てしまい、隣のショット領域Rs内に潜像8aが形成されてしまう。
As shown in FIG. 3, when the exposure is above the
よって、ショット領域Rsの大きさが異なる製品間においてレチクル1を共用することができないため、製品毎にレチクル1を作製しなければならず、半導体装置の高コスト化を招いてしまう。
Therefore, since the
以下に、本実施形態について説明する。 Hereinafter, the present embodiment will be described.
(第1実施形態)
図4は、第1実施形態で使用する露光装置の構成図である。
(First embodiment)
FIG. 4 is a block diagram of an exposure apparatus used in the first embodiment.
この露光装置20は、光源21、第1のミラー22、シャッタ23、フライアイレンズ24、レチクルブラインド25、第2のミラー26、コンデンサレンズ27、レチクルステージ28、縮小投影レンズ29、及び基板ステージ30を有する。
The
これらのうち、基板ステージ30には露光対象となる半導体基板60が載置され、レチクルステージ28にはレチクル50が保持される。
Among these, the
一方、光源21は、ArFレーザ光等の露光光Lを第1のミラー22に向けて照射し、第1のミラー22で反射した露光光Lはシャッタ23に入射する。なお、使用する露光光Lとしては、例えば、i線、ArFレーザ光、及びKrFレーザ光等がある。
On the other hand, the
シャッタ23は、露光を行うときにのみ開状態となり、それ以外のときは閉状態となる。開状態のシャッタ23を透過した露光光Lはフライアイレンズ24に入射する。
The
フライアイレンズ24は、多数の小レンズを集めた構造を有しており、露光光Lの照度分布を均一にしてレチクルブラインド25に露光光Lを照射する。
The fly-
レチクルブラインド25は、余分な露光光Lを遮光することにより、レチクル50の一部領域にのみ照射される露光光Lを取り出す。
The
そのレチクルブラインド25を出た露光光Lは、第2のミラー26で反射した後、コンデンサレンズ27によりコリメートされてレチクル50に照射される。
The exposure light L exiting from the
そして、レチクル50を出た露光光Lは、縮小投影レンズ29によって半導体基板60の表面で結像する。
Then, the exposure light L exiting the
また、ステージ30は水平面内で移動可能であり、ステージ30がレチクル50と相対的に移動することにより、半導体基板60の異なる部分に1ショット単位で露光を行うことができる。
Further, the
図5は、上記のレチクル50の全体平面図である。
FIG. 5 is an overall plan view of the
このレチクル50は、石英板等の透明基板51と、その透明基板51上に形成された遮光帯52とを有する。
The
遮光帯52は、クロム膜等の遮光膜をパターニングしてなり、その内側の領域が露光領域Reとして画定される。
Light-shielding
また、露光領域Reの一部領域Rpには複数のマーク形成領域53が設けられる。マーク形成領域53は、アライメントマークや位置合わせマークに対応したマスクパターンが設けられる領域である。
Further, a plurality of
なお、この例では露光領域Reの左下の隅に一部領域Rpを設けているが、一部領域Rpは露光領域Re内の任意の位置に配置し得る。 Although this example is provided with a partial region R p in the lower-left corner of the exposure region R e, a partial region R p may be located at any position within the exposure area R e.
図6(a)、(b)は、アライメントマーク用のマスクパターン55の一例を示す拡大平面図であり、いずれのマスクパターン55も上記の遮光帯52と同一材料の遮光膜をパターニングして形成される。
FIGS. 6A and 6B are enlarged plan views showing an example of a
このうち、図6(a)のマスクパターン55は格子状であり、図6(b)のマスクパターン55は十字とそれを囲む矩形枠とを有する。
Among these, the
一方、図7(a)、(b)は位置合わせマーク用のマスクパターンの一例を示す拡大平面図である。 On the other hand, FIGS. 7A and 7B are enlarged plan views showing examples of mask patterns for alignment marks.
図7(a)のマスクパターン56は、四本のストライプを互いに間隔をおいて枠状に設けてなり、図7(b)のマスクパターン56は平面視で正方形である。
The
上記した各々のマーク形成領域53には、図6及び図7に示したマスクパターン55、56のうち、任意のマスクパターンが設けられる。どのマスクパターン55、56をマーク形成領域53に設けるかは、半導体装置の種類や露光装置20の種類に応じて決定すればよい。
In each of the
また、一つのマーク形成領域53に、複数のマスクパターン55、56を設けてもよい。
Further, a plurality of
図8は、レチクル50の一部領域Rpの拡大平面図である。
FIG. 8 is an enlarged plan view of a partial region R p of the
図8に示すように、一部領域Ppは、第1の仮想分割線L1と第2の仮想分割線L2とによって第1〜第4の部分I〜IVに分割される。第1の仮想分割線L1と第2の仮想分割線L2は、それぞれ第1の方向D1とこれに垂直な第2の方向D2に延在し、それらの交点Oは一部領域Ppの中心に位置する。 As shown in FIG. 8, the partial region P p is divided into first to fourth portions I to IV by a first virtual dividing line L1 and a second virtual dividing line L2. The first virtual dividing line L1 and the second virtual dividing line L2 extend in the first direction D1 and the second direction D2 perpendicular to the first direction D1, respectively, and their intersection O is the center of the partial region P p Located in.
次に、露光装置20とレチクル50とを用いた半導体装置の製造方法について説明する。
Next, a method for manufacturing a semiconductor device using the
図9〜図10は、本実施形態に係る半導体装置の製造途中の拡大平面図である。 9 to 10 are enlarged plan views in the middle of manufacturing the semiconductor device according to the present embodiment.
まず、図9(a)に示すように、半導体基板60としてシリコン基板を用意した後、その半導体基板60の上にフォトレジストを塗布し、そのフォトレジストをベークすることによりフォトレジスト膜61を形成する。
First, as shown in FIG. 9A, after a silicon substrate is prepared as a
次に、図9(b)に示すように、上記した露光装置20とレチクル50とを用い、1ショット分の露光をフォトレジスト膜61に対して行う。
Next, as shown in FIG. 9B, one-shot exposure is performed on the
フォトレジスト膜61には、矩形状のショット領域Rsが仮想的に設定される。ショット領域Rsは、ダイシングにより半導体装置を切り出す際の単位となる領域であると共に、本工程よりも後に行われるフォトリソグラフィにおいて1ショットの露光が行われる領域である。
A rectangular shot region R s is virtually set in the
本実施形態では、そのショット領域Rsのコーナ部に、一部領域Rp(図8参照)の投影像Pが重なるように露光を行う。 In the present embodiment, exposure is performed so that the projected image P of the partial region R p (see FIG. 8) overlaps with the corner portion of the shot region R s .
投影像Pにおいてショット領域Rsと重複させる部分は特に限定されない。本実施形態では、交点O(図8参照)の投影像をショット領域Rsの四つの頂点Vのいずれかに合せると共に、第1の部分Iの投影像PIをショット領域Rsに重複させる。 The portion of the projection image P that overlaps the shot region R s is not particularly limited. In the present embodiment, the adjust the projected image of the intersection point O (see FIG. 8) to one of the four vertices V of the shot region R s, thereby overlapping a projection image P I of the first portion I in the shot region R s .
これにより、ショット領域Rsのコーナ部に、第1の部分Iのマーク形成領域53の潜像T1が得られると共に、残りの第2〜第4の部分II〜IVのマーク形成領域53の潜像T2〜T4が、ショット領域Rsの外側に形成されることになる。
As a result, a latent image T 1 of the
なお、この例では、交点O(図8参照)の投影像をショット領域Rsの左下の頂点Vに対応させているが、ショット領域Rsの残りの三つの頂点のいずれかに交点Oを対応させてもよい。 In this example, the intersection O has to correspond to the lower left vertex V of the shot region R s the projected image (see FIG. 8), the intersection point O in any of the remaining three vertices of the shot region R s You may make it correspond.
次に、図10(a)に示すように、一つのショット領域Rsの幅だけ基板ステージ30を横に移動させた後、図9(b)と同様にしてフォトレジスト膜61に対して露光を行う。
Next, as shown in FIG. 10A, after the
そして、このようにショット領域Rsをずらしながら繰り返し露光を行うことにより、図10(b)に示すように、デバイスを切り出す部分のフォトレジスト膜61の全域を露光する。
Then, by repeatedly performing exposure while shifting the shot region R s in this way, as shown in FIG. 10B, the entire region of the
なお、このように全域を露光するための総ショット数は、半導体基板60から切り出される半導体装置の個数と大差がないので、本実施形態において露光時間が極端に長くなることはない。
Since the total number of shots for exposing the entire area in this way is not significantly different from the number of semiconductor devices cut out from the
また、この方法によれば、各回の露光において、一つのショット領域Rsに隣接する他のショット領域Rsのフォトレジスト膜61にも露光が行われることになる。
Further, according to this method, in each exposure, the
図11は、露光が終了した後の一つのショット領域Rsの拡大平面図である。 FIG. 11 is an enlarged plan view of one shot region R s after the exposure is completed.
図11に示すように、一つのショット領域Rsにおいては、その第1〜第4のコーナ部S1〜S4の各々が、各回の露光によって第1〜第4の部分I〜IVの投影像PI〜PIVと重ねられる。これにより、第1〜第4のコーナ部S1〜S4の各々に、マーク形成領域53の潜像T1〜T4が形成されることになる。
As shown in FIG. 11, in one shot region R s , each of the first to fourth corner portions S 1 to S 4 is projected onto the first to fourth portions I to IV by each exposure. Overlaid with images P I -P IV . Thereby, the latent images T 1 to T 4 of the
これ以降の工程について、図12(a)、(b)を参照しながら説明する。図12(a)、(b)は、本実施形態に係る半導体装置の製造途中の断面図であり、上記した潜像T1とその周囲の拡大断面図に相当する。 The subsequent steps will be described with reference to FIGS. 12 (a) and 12 (b). 12A and 12B are cross-sectional views in the middle of manufacturing the semiconductor device according to the present embodiment, and correspond to the above-described latent image T 1 and the enlarged cross-sectional view around it.
まず、図12(a)に示すように、フォトレジスト膜61を現像することにより、潜像T1が形成されていた部分のフォトレジスト膜61に第1の開口61aと第2の開口61bとを形成する。
First, as shown in FIG. 12 (a), by developing the
次に、図12(b)に示すように、そのフォトレジスト膜61をマスクにしたドライエッチングにより第1の開口61aと第2の開口61bの各々の下に凹部を形成し、これらの凹部の各々を第1のパターン60a及び第2のパターン60bとする。
Next, as shown in FIG. 12B, a recess is formed under each of the
この後に、フォトレジスト膜61を除去する。
Thereafter, the
図13は、本工程を終了した後のショット領域Rsの拡大平面図である。 FIG. 13 is an enlarged plan view of the shot region R s after this process is completed.
図13に示すように、第1のパターン60aと第2のパターン60bは、第1〜第4のコーナ部S1〜S4の各々において複数形成される。
As shown in FIG. 13, the
また、これらのパターンのうち、第1のパターン60aは図6(a)、(b)のマスクパターン55を縮小したものであって、アライメントマークとして使用される。
Of these patterns, the
一方、第2のパターン60bは、図7(a)、(b)のマスクパターン56を縮小したものであって、位置合わせマークとして使用される。
On the other hand, the
既述のように、アライメントマークは、後の工程において半導体基板60と露光装置との位置合わせに使用される。よって、一つのショット領域Rsにアライメントマークを一つだけ設けるのではなく、本実施形態のように第1〜第4のコーナ部S1〜S4の各々にアライメントマークを設け、位置合わせ時に各々のアライメントマークを参照することにより位置合わせが容易となる。
As described above, the alignment mark is used for alignment between the
この後は、第1のパターン60aや第1のパターン60bを目印にしながらフォトリソグラフィを行う工程を行うが、その詳細については省略する。
Thereafter, a photolithography process is performed while using the
以上説明した本実施形態によれば、図11に示したように、ショット領域Rsの第1〜第4のコーナ部S1〜S4の各々を、レチクル50の第1〜第4の部分I〜IVの投影像PI〜PIVと重ねることにより潜像T1〜T4を得る。
According to the present embodiment described above, as shown in FIG. 11, each of the first to fourth corner portions S 1 to S 4 of the shot region R s is replaced with the first to fourth portions of the
この方法では、半導体装置の種類が変更されてショット領域Rsの大きさが変わっても、投影像PI〜PIVは常にショット領域Rsの内側に位置するため、潜像T1〜T4がショット領域Rsの外側にはみ出ることがない。 In this method, even if the type of the semiconductor device is changed and the size of the shot region R s is changed, the projected images P I to P IV are always located inside the shot region R s , so that the latent images T 1 to T 4 does not protrude outside the shot region R s .
図14は、図10(b)の場合よりもショット領域Rsの幅Wが小さい製品のフォトレジスト膜61に対し、本実施形態と同じ方法で露光を行った場合の平面図である。
FIG. 14 is a plan view when the
この場合でも、上記のように潜像T1〜T4がショット領域Rsの内側に位置するようになるため、潜像T1〜T4から得られるパターン60a、60bをそのショット領域Rsに対する位置合わせマークやアライメントマークとして使用することができる。
Even in this case, since the latent images T 1 to T 4 are positioned inside the shot area R s as described above, the
よって、半導体装置の種類によってショット領域Rsの大きさが変わっても、レチクル50を別のレチクルに交換することなしにそのレチクル50で潜像T1〜T4を得ることができる。これにより、半導体装置の種類ごとにレチクル50を用意する必要がなくなるため、半導体装置の低コスト化を実現することができる。
Therefore, even if the size of the shot region R s changes depending on the type of the semiconductor device, the latent images T 1 to T 4 can be obtained with the
更に、このレチクル50においては、図5に示したように一部領域Rpに全てのマーク形成領域53を集約したことにより、以下のようにフォトリソグラフィにおける誤差が目立たなくなる。
Further, in the
図15(a)は、フォトリソグラフィにおける誤差のうち、レチクル50が回転したことが原因で生じるrotationを説明するための模式図である。
FIG. 15A is a schematic diagram for explaining rotation caused by the rotation of the
このようにrotationが生じると、露光領域Reの頂点においてはrotationがない場合と比較してΔYだけの位置ずれが生じる。 With such rotation occurs, positional deviation of only ΔY occurs as compared with the case where there is no rotation in the apex of the exposure region R e.
これに対し、一部領域Rpにおいては、その一辺の長さが露光領域Reのそれよりも短いためrotationによる影響を受け難く、一部領域Rpの位置ずれは上記のΔYよりも小さいΔyとなる。 On the other hand, in the partial region R p , the length of one side is shorter than that of the exposure region Re , so that it is not easily affected by rotation, and the positional deviation of the partial region R p is smaller than the above ΔY. Δy.
一方、図15(b)は、フォトリソグラフィにおける誤差のうち、投影レンズ29(図4参照)等の拡大率の誤差が原因で生じるmagnificationを説明するための模式図である。 On the other hand, FIG. 15B is a schematic diagram for explaining the magnification caused by the error of the enlargement ratio of the projection lens 29 (see FIG. 4) among the errors in photolithography.
このようにmagnificationが生じると、露光領域Reの頂点においてはmagnificationがない場合と比較してΔTだけの位置ずれが生じる。 With such magnification occurs, positional deviation of only ΔT occurs as compared with the case where there is no magnification is at the apex of the exposure region R e.
これに対し、一部領域Rpにおいては、その一辺の長さが露光領域Reのそれよりも短いため、拡大率の誤差による影響を受け難く、その位置ずれは上記のΔTよりも小さいΔtとなる。 In contrast, in some regions R p, since the length of one side thereof is shorter than that of the exposure region R e, hardly affected by the magnification error, the positional deviation is smaller than the above [Delta] T Delta] t It becomes.
よって、このレチクル50を用いた場合に生じる誤差としては、実質的には露光装置20(図4参照)における基板ステージ30の移動量の誤差のみとなる。
Therefore, the error that occurs when this
例えば、露光装置20の誤差のうち、rotationとdistortionとを合せた誤差のレンジが±20nmであり、基板ステージ30の移動量の誤差のばらつき3σが15nmであるとき、前者の±20nmを実質的に無視でき、後者の15nmのみが誤差として残ることになる。
For example, when the error range of the
これにより、フォトリソグラフィにおける誤差が目立たなくなり、フォトレジスト膜に対して精度よく露光を行うことが可能となる。 Thereby, an error in photolithography becomes inconspicuous, and it is possible to accurately expose the photoresist film.
(第2実施形態)
第1実施形態では、図5に示したように、レチクル50に一部領域Rpを一つだけ設けた。レチクルに設けられる一部領域Rpの個数はこれに限定されない。
(Second Embodiment)
In the first embodiment, as shown in FIG. 5, only one partial region R p is provided in the
図16は、本実施形態に係るレチクル80の全体平面図である。
FIG. 16 is an overall plan view of the
なお、図16において、第1実施形態におけるのと同じ要素には第1実施形態におけるのと同じ符号を付し、以下ではその説明を省略する。 In FIG. 16, the same elements as those in the first embodiment are denoted by the same reference numerals as those in the first embodiment, and description thereof will be omitted below.
図16に示すように、本実施形態では、レチクル80に複数の一部領域Rpを設ける。
As shown in FIG. 16, in the present embodiment, a plurality of partial regions R p are provided in the
各々の一部領域Rpには第1実施形態と同様にマーク形成領域53が設けられ、そのマーク形成領域53内にはマスクパターン55、56が形成される。
A
ここで、マスクパターン55、56の形状は、製造する半導体装置の世代や使用する露光装置の種類によって定められる。そのため、点線円で示すように、マスクパターン55、56の形状が複数種類の露光装置に適した形状となるように、マスクパターン55、56の形状を一部領域Rpごとに変え、露光装置の種類に応じて一部領域Rpを選択するのが好ましい。これにより、半導体装置の世代や露光装置の種類ごとにレチクルを用意する必要がなく、半導体装置の製造コストの低廉化を実現することができる。
Here, the shapes of the
(第3実施形態)
本実施形態では、具体的な半導体装置の製造工程に第1実施形態の露光方法を適用する。その半導体装置として、以下ではMOS(Metal Oxide Semiconductor)トランジスタを製造する。
(Third embodiment)
In the present embodiment, the exposure method of the first embodiment is applied to a specific semiconductor device manufacturing process. As the semiconductor device, a MOS (Metal Oxide Semiconductor) transistor is manufactured below.
図17〜図22は、本実施形態に係る半導体装置の製造途中におけるショット領域Rsの断面図である。なお、図17〜図22において、第1実施形態と同じ要素には第1実施形態におけるのと同じ符号を付し、以下ではその説明を省略する。 17 to 22 are cross-sectional views of the shot region R s during the manufacturing of the semiconductor device according to the present embodiment. 17 to 22, the same elements as those in the first embodiment are denoted by the same reference numerals as those in the first embodiment, and description thereof will be omitted below.
まず、図17(a)に示すように、半導体基板60としてシリコン基板を用意する。
First, as shown in FIG. 17A, a silicon substrate is prepared as the
この時点では半導体基板60の表面は無地である。よって、この状態では露光装置と半導体基板60との位置合わせをすることができない。また、仮に半導体装置60の上にレジストパターンを形成しても、そのレジストパターンと半導体基板60との位置ずれ量を測定できない。
At this time, the surface of the
そこで、次の工程では、図17(b)に示すように、半導体基板60に位置合わせ等の目印となる第1のパターン60aと第2のパターン60bとを形成する。なお、第1のパターン60aと第2のパターン60bの形成方法は、第1実施形態の図9(a)〜図12(b)におけるのと同じなので、その説明は省略する。
Therefore, in the next step, as shown in FIG. 17B, a
また、第1実施形態で説明したように、第1のパターン60aはアライメントマークとして使用され、第2のパターン60bは位置合わせマークとして使用される。
Further, as described in the first embodiment, the
続いて、図18(a)に示すように、半導体基板60の表面を熱酸化することにより、厚さが約10nm程度の熱酸化膜91を形成する。
Subsequently, as shown in FIG. 18A, the surface of the
次いで、図18(b)に示すように、熱酸化膜91の上にフォトレジストを塗布し、それをベークすることにより第1のフォトレジスト膜92を形成する。
Next, as shown in FIG. 18B, a photoresist is applied on the
そして、露光装置が第1のフォトレジスト膜92を通じて第1のパターン60aを光学的に認識することにより、第1のパターン60aをアライメントマークとして使用しながら、その露光装置と半導体基板60との位置合わせを行う。
Then, the exposure apparatus optically recognizes the
なお、本工程で使用する露光装置としては図4の露光装置20がある。その場合、レチクル50を、第1のフォトレジスト膜92を露光するためのレチクルに交換すればよい。
An exposure apparatus used in this step is the
次に、図19(a)に示すように、その露光装置により第1のフォトレジスト膜92を露光した後、第1のフォトレジスト膜92を現像することにより、第1のレジストパターン92aを形成する。
Next, as shown in FIG. 19A, after the
その第1のレジストパターン92aには、イオン注入用の第1の開口92bの他に、第2のパターン60bの上に第2の開口92cが形成される。
In the first resist
本工程では、第2のパターン60bを位置合わせ用のマークとして使用しながら、第2の開口92cと第2のパターン60bの各々の側面の間隔dを位置ずれ測定器で測定することにより、半導体基板60と第1のレジストパターン92aとの位置ずれ量を測定する。
In this step, the
なお、その測定の結果、位置ずれ量が許容範囲を超えていることが判った場合には、第1のレジストパターン92aを除去した後、再び第1のレジストパターン92aを形成し直す。
Note that, when the measurement shows that the amount of misalignment exceeds the allowable range, the first resist
続いて、図19(b)に示すように、第1のレジストパターン92aをマスクにしながら、熱酸化膜91を通じて半導体基板60にp型不純物をイオン注入することにより、第1の開口92bの下の半導体基板60のpウェル95を形成する。
Subsequently, as shown in FIG. 19B, a p-type impurity is ion-implanted into the
この後に、第1のレジストパターン92aは除去される。
Thereafter, the first resist
次に、図20(a)に示すように、上記の第1のレジストパターン92aと同様の方法を採用して、第3の開口97bと第4の開口97cとを備えた第2のレジストパターン97aを熱酸化膜91の上に形成する。
Next, as shown in FIG. 20A, a second resist pattern having a
第1のレジストパターン29aと同様に、第2のレジストパターン97aを露光する際の露光装置と半導体基板60との位置合わせは、第1の凹部60aをアライメントマークとして使用することにより行われる。
Similar to the first resist pattern 29a, the alignment of the exposure apparatus and the
また、第2のレジストパターン97aと半導体基板60との位置ずれ量は、第2の凹部60bを位置合わせマークとして使用し、第4の開口97cと第2の凹部60bの各々の側面の間隔dを位置ずれ測定器で測定することにより得られる。
Further, the positional deviation amount between the second resist
そして、第2のレジストパターン97aをマスクにしながら、熱酸化膜91を通じて半導体基板60にn型不純物をイオン注入することにより、第3の開口97bの下の半導体基板60のnウェル96を形成する。
Then, n-type impurities are ion-implanted into the
この後に、第2のレジストパターン97aは除去される。
Thereafter, the second resist
続いて、図20(b)に示すように、フッ酸をエッチング液として使用するウエットエッチングにより熱酸化膜91を除去した後、エピタキシャル成長法により半導体基板60の上に半導体層100としてシリコン層を20nm〜30nm程度の厚さに形成する。そのエピタキシャル成長法で使用する成膜ガスとしては、例えばシランガスがある。
Subsequently, as shown in FIG. 20B, after the
次に、図21(a)に示すように、pウェル95とnウェル96の間の半導体基板60をドライエッチングして素子分離溝60cを形成する。
Next, as shown in FIG. 21A, the
そして、その素子分離溝60c内と半導体層100の各々の上に素子分離絶縁膜102としてCVD法で酸化シリコン膜を形成し、その素子分離絶縁膜102で素子分離溝60cを完全に埋め込む。
Then, a silicon oxide film is formed by CVD as the element
その後に、CMP(Chemical Mechanical Polishing)法により半導体層100の上の余分な素子分離絶縁膜102を研磨して除去し、素子分離溝60c内にのみ素子分離絶縁膜102を残す。
Thereafter, the excess element
次いで、図21(b)に示すように、半導体層100の表層を熱酸化することにより厚さが約1nm〜2nmのゲート絶縁膜105を形成する。
Next, as shown in FIG. 21B, the surface layer of the
そして、そのゲート絶縁膜105と素子分離絶縁膜102の各々の上にポリシリコン膜を100nm程度の厚さに形成し、更にそのポリシリコン膜をパターニングすることにより、ゲート絶縁膜105の上にゲート電極106を形成する。
Then, a polysilicon film is formed to a thickness of about 100 nm on each of the
次に、図22に示す断面構造を得るまでの工程について説明する。 Next, steps required until a sectional structure shown in FIG.
まず、ゲート電極106をマスクにするイオン注入により、半導体層100にn型ソースドレインエクステンション107とp型ソースドレインエクステンション111を形成する。なお、n型不純物とp型不純物の打ち分けは不図示のレジストパターンを用いて行われる。
First, an n-type source /
次いで、半導体基板60の上側全面にCVD法で酸化シリコン膜を形成し、その酸化シリコン膜をエッチバックしてゲート電極106の横に絶縁性サイドウォール108として残す。
Next, a silicon oxide film is formed on the entire upper surface of the
そして、ゲート電極106と絶縁性サイドウォール108とをマスクにして、pウェル95とnウェル96の各々にイオン注入によりn型ソースドレイン領域109とp型ソースドレイン領域112とを形成する。
Then, using the
以上により、CMOS(Complementary MOS)プロセスによりn型MOSトランジスタTRnとp型MOSトランジスタTRpの基本構造が得られたことになる。これらのトランジスタにおいては、ノンドープの半導体層100がチャネルになる。
As described above, the basic structure of the n-type MOS transistor TR n and the p-type MOS transistor TR p is obtained by the CMOS (Complementary MOS) process. In these transistors, the
このように半導体層100をチャネルにすると、半導体基板60をチャネルにする場合と比較して、n型MOSトランジスタTRnとp型MOSトランジスタTRpの各々の閾値電圧Vthがばらつくのを抑制することができる。
When the
上記した本実施形態によれば、図17(a)に示したように、pウェル95(図19(b))を形成する前のシリコン基板60の表面は無地であり、pウェル95を形成する際のマスクとなる第1のフォトレジスト膜92と露光装置との位置合わせに使用し得る目印がない。
According to the above-described embodiment, as shown in FIG. 17A, the surface of the
よって、第1実施形態のように第1の凹部60aを形成するための専用のレチクル50を用い、これにより形成された第1のパターン60aをアライメントマークにして露光装置と半導体基板60との位置合わせ等をする実益がある。
Therefore, as in the first embodiment, a
以上説明した各実施形態に関し、更に以下の付記を開示する。 The following additional notes are disclosed for each embodiment described above.
(付記1) 半導体基板の上に、第1乃至第4のコーナ部を有する矩形状のショット領域ごとに露光が行われるフォトレジスト膜を形成する工程と、
一部領域と、第1の方向に延在する第1の仮想分割線と、前記第1の方向に垂直な方向である第2の方向に延在して前記第1の仮想分割線と前記一部領域内で交わる第2の仮想分割線とで前記一部領域を分割してなり、それぞれマスクパターンを有する前記第1乃至第4の部分とを備えたレチクルを用いて、前記第1のコーナ部に前記第1の部分の投影像を重ねることにより、前記フォトレジスト膜に前記第1の部分の前記マスクパターンを露光する工程と、
前記半導体基板と前記レチクルとを相対的に移動させることにより前記第2のコーナ部と前記第2の部分の投影像とを重ねて、前記フォトレジスト膜に前記第2の部分の前記マスクパターンを露光する工程と、
前記半導体基板と前記レチクルとを相対的に移動させることにより前記第3のコーナ部と前記第3の部分の投影像とを重ねて、前記フォトレジスト膜に前記第3の部分の前記マスクパターンを露光する工程と、
前記半導体基板と前記レチクルとを相対的に移動させることにより前記第4のコーナ部と前記第4の部分の投影像とを重ねて、前記フォトレジスト膜に前記第4の部分の前記マスクパターンを露光する工程と、
前記第1乃至第4の部分の各々の前記マスクパターンを露光した後、前記フォトレジスト膜を現像する工程と、
前記現像の後、前記フォトレジスト膜をマスクにして前記半導体基板をエッチングすることにより、前記マスクパターンに対応したパターンを形成する工程と、
前記パターンを形成した後、前記フォトレジスト膜を除去する工程と、
を有することを特徴とする半導体装置の製造方法。
(Appendix 1) A step of forming a photoresist film that is exposed for each rectangular shot region having first to fourth corner portions on a semiconductor substrate;
A partial region, a first virtual dividing line extending in a first direction, a first virtual dividing line extending in a second direction which is a direction perpendicular to the first direction, and the first virtual dividing line The first region is divided by a second virtual dividing line that intersects within the partial region, and the first to fourth portions each having a mask pattern are used to form the first region. Exposing the mask pattern of the first portion to the photoresist film by superimposing a projection image of the first portion on a corner portion;
By relatively moving the semiconductor substrate and the reticle, the second corner portion and the projection image of the second portion are overlapped, and the mask pattern of the second portion is placed on the photoresist film. A step of exposing;
The third corner portion and the projected image of the third portion are overlapped by moving the semiconductor substrate and the reticle relatively, and the mask pattern of the third portion is placed on the photoresist film. A step of exposing;
The fourth corner portion and the projected image of the fourth portion are superimposed by moving the semiconductor substrate and the reticle relatively, and the mask pattern of the fourth portion is placed on the photoresist film. A step of exposing;
Developing the photoresist film after exposing the mask pattern of each of the first to fourth portions;
After the development, a step of forming a pattern corresponding to the mask pattern by etching the semiconductor substrate using the photoresist film as a mask;
Removing the photoresist film after forming the pattern;
A method for manufacturing a semiconductor device, comprising:
(付記2) 前記第1の仮想分割線と前記第2の仮想分割線との交点を前記ショット領域のいずれかの頂点に位置合わせして、前記第1乃至第4の部分のマスクパターンをそれぞれ露光することを特徴とする付記1に記載の半導体装置の製造方法。
(Supplementary Note 2) An intersection of the first virtual dividing line and the second virtual dividing line is aligned with any vertex of the shot area, and the mask patterns of the first to fourth portions are respectively set. The method for manufacturing a semiconductor device according to
(付記3) 前記第1乃至第4の部分の前記マスクパターンを露光する工程は、
それぞれ同時に前記ショット領域に隣接する他のショット領域にも前記マスクパターンを露光することを特徴とする付記1又は付記2に記載の半導体装置の製造方法。
(Additional remark 3) The process of exposing the said mask pattern of the said 1st thru | or 4th part,
3. The method of manufacturing a semiconductor device according to
(付記4) 前記マークをアライメントマークとして使用することにより、前記半導体基板と露光装置との位置合わせを行う工程を更に有することを特徴とする付記1乃至付記3のいずれかに記載の半導体装置の製造方法。
(Supplementary note 4) The semiconductor device according to any one of
(付記5) 前記パターンを形成する工程の後に、前記半導体基板の上にレジストパターンを形成する工程と、
前記パターンを位置合わせマークとして使用することにより、前記レジストパターンと前記パターンとの位置ずれ量を測定する工程とを更に有することを特徴とする請求項1乃至請求項4のいずれか1項に記載の半導体装置の製造方法。
(Appendix 5) After the step of forming the pattern, a step of forming a resist pattern on the semiconductor substrate;
5. The method according to
(付記6) 前記第1乃至第4の部分の各々の前記マスクパターンを露光する前において、前記ショット領域の下の前記半導体基板の表面は無地であることを特徴とする付記1乃至付記5のいずれかに記載の半導体装置の製造方法。
(Additional remark 6) Before exposing the said mask pattern of each of the said 1st thru | or 4th part, the surface of the said semiconductor substrate under the said shot area | region is a solid color, The
(付記7) 前記フォトレジスト膜を除去する工程の後、前記半導体基板の上に半導体層を形成する工程と、
前記半導体層の上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜の上にゲート電極を形成する工程とを更に有することを特徴とする付記6に記載の半導体装置の製造方法。
(Appendix 7) After the step of removing the photoresist film, a step of forming a semiconductor layer on the semiconductor substrate;
Forming a gate insulating film on the semiconductor layer;
The method of manufacturing a semiconductor device according to
(付記8) 前記半導体層を形成する工程の前に、前記半導体基板の表面に熱酸化膜を形成する工程と、
前記熱酸化膜を通じて前記半導体基板に不純物をイオン注入することにより、前記半導体基板にウェルを形成する工程と、
前記ウェルを形成した後に、前記熱酸化膜を除去する工程と、
前記熱酸化膜を除去した後、前記半導体基板に素子分離溝を形成する工程と、
前記素子分離溝に素子分離絶縁膜を形成する工程とを更に有することを特徴とする付記7に記載の半導体装置の製造方法。
(Appendix 8) Before the step of forming the semiconductor layer, a step of forming a thermal oxide film on the surface of the semiconductor substrate;
Forming a well in the semiconductor substrate by ion-implanting impurities into the semiconductor substrate through the thermal oxide film;
Removing the thermal oxide film after forming the well;
Forming an element isolation trench in the semiconductor substrate after removing the thermal oxide film;
The method of manufacturing a semiconductor device according to
(付記9) 一部領域を備えた透明基板と、
前記一部領域を、第1の方向に延在する第1の仮想分割線と、前記第1の方向に垂直な方向である第2の方向に延在し前記一部領域内で前記第1の仮想分割線と交わる第2の仮想分割線とで分割してなり、それぞれマスクパターンを有する第1乃至第4の部分とを備え、
前記第1の仮想分割線及び第2の仮想分割線の交点は、半導体基板上に形成されたフォトレジスト膜の矩形状のショット領域のいずれかの頂点に対応することを特徴とするレチクル。
(Supplementary note 9) a transparent substrate having a partial area;
The partial area extends in a first virtual dividing line extending in a first direction and a second direction that is a direction perpendicular to the first direction, and the first area is within the partial area. Each of the first and fourth portions each having a mask pattern.
An intersection of the first virtual dividing line and the second virtual dividing line corresponds to any vertex of a rectangular shot region of a photoresist film formed on a semiconductor substrate.
(付記10) 前記レチクルは前記一部領域を複数有し、
前記複数の一部領域はそれぞれ異なるマスクパターンを有することを特徴とする付記9に記載のレチクル。
(Supplementary Note 10) The reticle has a plurality of the partial regions,
The reticle according to appendix 9, wherein each of the plurality of partial regions has a different mask pattern.
1、50…レチクル、2、51…透明基板、3、53…マーク形成領域、6…遮光帯、7…シリコン基板、8…フォトレジスト膜、8a、T1〜T4…潜像、20…露光装置、21…光源、22…第1のミラー、23…シャッタ、24…フライアイレンズ、25…レチクルブラインド、26…第2のミラー、27…コンデンサレンズ、28…レチクルステージ、29…縮小投影レンズ、30…基板ステージ、55、56…マスクパターン、60…半導体基板、60a、60b…第1及び第2のパターン、61…フォトレジスト膜、61a、61b…第1及び第2の開口、60c…素子分離溝、91…熱酸化膜、92…第1のフォトレジスト膜、92a…第1のレジストパターン、92b、92c…第1及び第2の開口、95…pウェル、96…nウェル、100…半導体層、105…ゲート絶縁膜、106…ゲート電極、107…n型ソースドレインエクステンション、108…絶縁性サイドウォール、109…n型ソースドレイン領域、111…p型ソースドレインエクステンション、Re…露光領域、Rs…ショット領域、Rp…一部領域、I〜IV…第1〜第4の部分、O…交点、P…一部領域の投影像、PI〜PIV…第1〜第4の部分の投影像、S1〜S4…第1〜第4のコーナ部、V…頂点、L1…第1の仮想分割線、L2…第2の仮想分割線。
1,50 ... reticle, 2,51 ... transparent substrate, 3, 53 ... mark forming region, 6 ... light-shielding band, 7 ... silicon substrate, 8 ... photoresist film, 8a, T 1 through T 4 ... latent image, 20 ... Exposure device, 21 ... light source, 22 ... first mirror, 23 ... shutter, 24 ... fly eye lens, 25 ... reticle blind, 26 ... second mirror, 27 ... condenser lens, 28 ... reticle stage, 29 ...
Claims (8)
一部領域と、第1の方向に延在する第1の仮想分割線と、前記第1の方向に垂直な方向である第2の方向に延在して前記第1の仮想分割線と前記一部領域内で交わる第2の仮想分割線とで前記一部領域を分割してなり、それぞれマスクパターンを有する前記第1乃至第4の部分とを備えたレチクルを用いて、前記第1のコーナ部に前記第1の部分の投影像を重ねることにより、前記フォトレジスト膜に前記第1の部分の前記マスクパターンを露光する工程と、
前記半導体基板と前記レチクルとを相対的に移動させることにより前記第2のコーナ部と前記第2の部分の投影像とを重ねて、前記フォトレジスト膜に前記第2の部分の前記マスクパターンを露光する工程と、
前記半導体基板と前記レチクルとを相対的に移動させることにより前記第3のコーナ部と前記第3の部分の投影像とを重ねて、前記フォトレジスト膜に前記第3の部分の前記マスクパターンを露光する工程と、
前記半導体基板と前記レチクルとを相対的に移動させることにより前記第4のコーナ部と前記第4の部分の投影像とを重ねて、前記フォトレジスト膜に前記第4の部分の前記マスクパターンを露光する工程と、
前記第1乃至第4の部分の各々の前記マスクパターンを露光した後、前記フォトレジスト膜を現像する工程と、
前記現像の後、前記フォトレジスト膜をマスクにして前記半導体基板をエッチングすることにより、前記マスクパターンに対応したパターンを形成する工程と、
前記パターンを形成した後、前記フォトレジスト膜を除去する工程と、
を有することを特徴とする半導体装置の製造方法。 Forming a photoresist film on the semiconductor substrate to be exposed for each rectangular shot region having first to fourth corner portions;
A partial region, a first virtual dividing line extending in a first direction, a first virtual dividing line extending in a second direction which is a direction perpendicular to the first direction, and the first virtual dividing line The first region is divided by a second virtual dividing line that intersects within the partial region, and the first to fourth portions each having a mask pattern are used to form the first region. Exposing the mask pattern of the first portion to the photoresist film by superimposing a projection image of the first portion on a corner portion;
By relatively moving the semiconductor substrate and the reticle, the second corner portion and the projection image of the second portion are overlapped, and the mask pattern of the second portion is placed on the photoresist film. A step of exposing;
The third corner portion and the projected image of the third portion are overlapped by moving the semiconductor substrate and the reticle relatively, and the mask pattern of the third portion is placed on the photoresist film. A step of exposing;
The fourth corner portion and the projected image of the fourth portion are superimposed by moving the semiconductor substrate and the reticle relatively, and the mask pattern of the fourth portion is placed on the photoresist film. A step of exposing;
Developing the photoresist film after exposing the mask pattern of each of the first to fourth portions;
After the development, a step of forming a pattern corresponding to the mask pattern by etching the semiconductor substrate using the photoresist film as a mask;
Removing the photoresist film after forming the pattern;
A method for manufacturing a semiconductor device, comprising:
それぞれ同時に前記ショット領域に隣接する他のショット領域にも前記マスクパターンを露光することを特徴とする請求項1又は請求項2に記載の半導体装置の製造方法。 Exposing the mask patterns of the first to fourth portions,
3. The method of manufacturing a semiconductor device according to claim 1, wherein the mask pattern is exposed to another shot area adjacent to the shot area at the same time.
前記パターンを位置合わせマークとして使用することにより、前記レジストパターンと前記パターンとの位置ずれ量を測定する工程とを更に有することを特徴とする請求項1乃至請求項3のいずれか1項に記載の半導体装置の製造方法。 A step of forming a resist pattern on the semiconductor substrate after the step of forming the pattern;
4. The method according to claim 1, further comprising a step of measuring a positional deviation amount between the resist pattern and the pattern by using the pattern as an alignment mark. 5. Semiconductor device manufacturing method.
前記一部領域を、第1の方向に延在する第1の仮想分割線と、前記第1の方向に垂直な方向である第2の方向に延在し前記一部領域内で前記第1の仮想分割線と交わる第2の仮想分割線とで分割してなり、それぞれマスクパターンを有する第1乃至第4の部分とを備え、
前記第1の仮想分割線及び第2の仮想分割線の交点は、半導体基板上に形成されたフォトレジスト膜の矩形状のショット領域のいずれかの頂点に対応することを特徴とするレチクル。 A transparent substrate with a partial area;
The partial area extends in a first virtual dividing line extending in a first direction and a second direction that is a direction perpendicular to the first direction, and the first area is within the partial area. Each of the first and fourth portions each having a mask pattern.
An intersection of the first virtual dividing line and the second virtual dividing line corresponds to any vertex of a rectangular shot region of a photoresist film formed on a semiconductor substrate.
前記複数の一部領域はそれぞれ異なるマスクパターンを有することを特徴とする請求項7に記載のレチクル。 The reticle has a plurality of the partial areas,
The reticle according to claim 7, wherein each of the plurality of partial regions has a different mask pattern.
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