JP3828063B2

JP3828063B2 - Manufacturing method of semiconductor device

Info

Publication number: JP3828063B2
Application number: JP2002296912A
Authority: JP
Inventors: 一博山下
Original assignee: Panasonic Corp; Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Corp; Panasonic Holdings Corp
Priority date: 2002-10-10
Filing date: 2002-10-10
Publication date: 2006-09-27
Anticipated expiration: 2022-10-10
Also published as: JP2004134545A

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、特にフォトリソグラフィ工程における重ね合わせ精度測定マークの形成および重ね合わせ精度測定に係るものである。
【０００２】
【従来の技術】
半導体デバイスの微細化にともなって、露光レイヤーと被アライメントレイヤーとの重ね合わせ精度の要求も厳しくなり、旧来のバーニアによる目視方法では十分な精度が得られなくなってきている。
【０００３】
そのため２０μｍ×２０μｍ角程度の箱形パターンを重ね合わせて形成し、両者の位置ずれを、重ね合わせ精度測定装置により、顕微鏡画像を画像処理して自動測定位置ずれ測定をおこなっている。
【０００４】
図９（ａ）に重ね合わせ精度測定装置の概略図を、図９（ｂ）に重ね合わせ精度の測定方法を説明するための重ね合せ精度測定マークの例を示す。
【０００５】
図９（ａ）に示すような重ね合わせ精度測定装置のウエハステージ（図示せず）上にウエハ５６を搬送した後、測定すべき重ね合わせ精度測定マークの座標に移動すると、重ね合わせ精度測定マークはオートフォーカスされてＣＣＤカメラに結像する。
【０００６】
図９（ｂ）に示すように、重ね合わせ精度測定マークは、下地層の第１層で形成されるパターン１１と、下地層の上に形成されるレジストからなる第２層で形成されるパターン１２とで構成されている。上記第１層パターン１１と第２層パターン１２のｘ方向のエッジ位置から、エッジ間距離ａ（ｘ），ｂ（ｘ）を測定し、ｘ方向の重ね合わせ精度Ａ（ｘ）を以下のように算出する。
【０００７】
Ａ（ｘ）＝（ａ（ｘ）−ｂ（ｘ））／２
ｙ方向の重ね合わせ精度Ａ（ｙ）についても同様に、第１層パターン１１と第２層パターン１２のｙ方向のエッジ位置から、エッジ間距離ａ（ｙ），ｂ（ｙ）を測定し同様に算出する。
【０００８】
【特許文献１】
特開平１０−２５６１３８号公報（第２−４頁）
【０００９】
【発明が解決しようとする課題】
通常、重ね合わせ精度測定マークは複数チップを含む露光フィールドの四隅のスクライブライン上に配置されている。また多数のマスクレイヤ間の重ね合わせ精度測定を行うため多数の重ね合わせ精度測定マークを配置する必要がある。そこで配置面積を縮小化するため、スクライブライン幅内に重ね合わせ層が異なる２種類の重ね合わせ精度測定マークが配置できるようにレイアウトされる。
【００１０】
しかしながらこのような配置の重ね合わせ精度測定マークを用いた場合、特定の注入マスク合わせ工程で重ね合わせ精度がよくない結果が得られ、その原因がレジストパターンのエッジ形状が非対称に起因していることが判明した。図１０（ａ）と（ｂ）にスクライブラインに配置された重ね合わせ精度測定マークの配置と断面図を示す。図１０（ｂ）は図１０（ａ）のＡ−Ａ断面を示す。第２層（レジスト１０）により形成されるパターン１２の断面形状が非対象となっている。この場合、重ね合わせ精度測定マークの第２層パターン１２のエッジのテーパ幅はａ＝１９２ｎｍ，ｂ＝７３ｎｍで、そのテーパ幅差が１００ｎｍ以上発生していた。そして、これが原因となって重ね合わせ精度測定時に、重ね合わせ位置ずれが発生することが判明した。
【００１１】
このような重ね合わせマークの非対称を防止するために、図１０（ｃ）のように重ね合わせ精度測定マークの外郭パターンの周辺に溝パターン２１を付加していたが、このような溝パターン２１を追加しても高エネルギー注入マスクにおける非対称性は改善されておらず、重ね合わせ精度を低下させる要因となっていた。
【００１２】
また、近年の半導体の微細化に伴い、コンタクトホールサイズ縮小プロセスとしてサーマルフロープロセスが検討されている。サーマルフロープロセスは、露光、現像によりレジストパターンを形成後、１４０℃から１５０℃の高温でベーキングすることによりレジストをフローさせホールサイズを縮小する。
【００１３】
しかしながら重ね合わせ精度測定マークがホールパターンが密集した箇所の周辺に存在する場合、図１１（ａ），（ｂ）に示すように、現像後とサーマルフロー後（高温ベーク後）とではレジストからなる第２層パターン１２が変形する。これは高温ベークするため、ホールパターンの密集した領域７１でのレジスト体積収縮により、その周辺のレジストパターンが非対称な形状に変形するためである。このように、重ね合わせ精度測定マークがホールパターンの密集した領域７１の周辺に存在する場合、レジストパターン１２の非対称のために、重ねあわせ精度測定が正確におこなえないという課題がある。
【００１４】
本発明は、上記従来の問題を解決するものであり、重ね合わせ精度を高精度に測定することができる半導体装置の製造方法を提供することを目的とする。
【００１５】
【課題を解決するための手段】
この目的を達成するために、本発明の請求項１記載の半導体装置の製造方法は、半導体基板上に第１の重ね合わせ精度測定マークを含む第１のパターンを形成し、前記第１のパターンを形成したレイヤーを被アライメントレイヤーとして前記第１の重ね合わせ精度測定マーク内または近傍に第２の重ね合わせ精度測定マークを象るレジストパターンを形成し、前記第１と第２の重ね合わせ精度測定マーク間の相対位置関係より重ね合わせ精度を測定する半導体装置の製造方法であって、前記第２の重ね合わせ精度測定マークを象るレジストパターンを形成する際に、前記第２の重ね合わせ精度測定マークを象るレジストパターンを前記スクライブライン内に形成し、かつ同時に前記第２の重ね合わせ精度測定マークを象るレジストパターンとほぼ同じ大きさのダミーパターンを前記スクライブラインのライン幅の中心線に関し前記第２の重ね合わせ精度測定マークを象るレジストパターンと対称に配置されるように前記スクライブライン内に形成することを特徴とする。
【００１６】
また、請求項２記載の半導体装置の製造方法は、請求項１記載の半導体装置の製造方法において、前記スクライブラインの幅方向の両外側にレジストパターンがないことを特徴とする。
【００１７】
また、請求項３記載の半導体装置の製造方法は、請求項１または２に記載の半導体装置の製造方法において、前記第２の重ね合わせ精度測定マークを象るレジストパターンと前記ダミーパターンとが前記スクライブラインのライン幅の中心線をはさんでそれぞれ１つずつ配置されることを特徴とする。
【００１８】
また、請求項４記載の半導体装置の製造方法は、請求項１ないし３のいずれかに記載の半導体装置の製造方法において、前記第２の重ね合わせ精度測定マークを象るレジストパターンは注入マスクパターンと同時に形成されることを特徴とする。
【００２０】
以上の請求項１〜４の発明によれば、第２の重ね合わせ精度測定マークを象るレジストパターンを形成する際に、第２の重ね合わせ精度測定マークの周辺のレジストパターンが第２の重ね合わせ精度測定マークに対して対称に配置されることにより、第２の重ね合わせ精度測定マークを象るレジストパターンのエッジ形状が非対称とならず、重ね合わせ精度を測定するときに第２の重ね合わせ精度測定マークのエッジ位置を精度よく検出することができるため、重ね合わせ精度を高精度に測定することができる。
【００２５】
また、請求項５記載の半導体装置の製造方法は、半導体基板上に第１の重ね合わせ精度測定マークを含む第１のパターンを形成する工程と、第１のパターンを形成したレイヤーを被アライメントレイヤーとして第１の重ね合わせ精度測定マーク内または近傍に第２の重ね合わせ精度測定マークを象るレジストパターンを形成するために、第１のパターンが形成された半導体基板上にレジストを塗布する工程と、レジストに対し露光、現像を行うことにより第２の重ね合わせ精度測定マークを象るレジストパターンを形成する工程と、レジストパターンを第１の所定温度でベーキングする工程と、第１の所定温度でベーキングした後、第１と第２の重ね合わせ精度測定マーク間の相対位置関係より重ね合わせ精度を測定する工程と、重ね合わせ精度を測定した後、レジストパターンを第１の所定温度よりも高い第２の所定温度でベーキングする工程とを含む。
【００２６】
この請求項５の発明によれば、サーマルフロープロセスのようにコンタクトホールのサイズを縮小するための高温（第２の所定温度）でベーキングする前に、重ね合わせ精度測定を行うことにより、高温ベークで発生する密集ホールでのレジスト縮小に伴う第２の重ね合わせ精度測定マークの非対称性を防止することができ、重ね合わせ精度を高精度に測定することができる。
【００２９】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態について説明する。なお、以下の各実施の形態において、重ね合わせ精度の算出方法については、図９（ｂ）を用いて説明した従来の算出方法と同様であり、以下では省略する。
【００３０】
（第１の実施の形態）
図１は本発明の第１の実施の形態における第１の例の重ね合わせ精度測定マークの平面図を示す。図１において、１０はレジスト、１１は下地層の第１層で形成されるパターン、１２は下地層の上に形成されるレジスト１０からなる第２層で形成されるパターン、１３はスクライブラインであり、これらは図１０（ａ）で示された構成と同様である。１４は本実施の形態で形成されるダミーパターン、１５は第２層パターン１２の外郭パターンである。
【００３１】
この第１の例では、スクライブライン１３内に測定すべき重ね合わせ精度測定マーク（１１、１２）を形成するとともに、外郭パターン１５とほぼ同じ大きさのダミーパターン１４を、スクライブライン１３のセンターラインに対して外郭パターン１５と対称に配置されるように形成する。
【００３２】
ここで、重ね合わせ精度測定マークの非対称性（レジストのエッジ形状の非対称性）について検討する。比較例として図２（ａ）に示す重ね合わせ精度測定マークを用いる。図２（ａ）は、図１に対しダミーパターンを配置していない図１０（ａ）と同様の重ね合わせ精度測定マークの平面図であり、この図２（ａ）の重ね合わせ精度測定マークと比較して、測定マークの非対称性を検討する。図１、図２（ａ）のいずれもプロセス条件はベアＳｉ上に厚膜レジスト２.８μｍ塗布し、Ｉ線ステッパで露光後、ＰＥＢは１１５℃、８５秒で行い、ＴＭＡＨ２.３８％で現像を行った。そして、図２（ｂ）に示すように、重ね合わせ精度測定マークの第２層パターン１２についてスクライブライン１３の幅方向の両端側に近いエッジのテーパ幅ａ，ｂのＳＥＭ測長を行い、テーパ幅ａとｂの差を２で割った値を非対称性とした。この結果を表１に示す。なお、図２（ａ）、（ｂ）中の矢印αと矢印βは逆方向を示す。
【００３３】
【表１】

【００３４】
表１に示すように、比較例（図２（ａ））のようにダミーパターンがないと、レジスト形状の非対称性が０.１μｍ程度発生する。それに対して第１の例（図１）のようにスクライブライン１３内に重ね合わせ精度測定マーク（外郭パターン１５）とダミーパターン１４をスクライブライン１３のセンターラインに対して対称に配置した場合、レジストのエッジ形状の非対称性は低減する。この非対称性が発生する原因として、スクライブライン１３の幅方向の両外側が露光される場合は露光部の体積縮小により露光部にむかってレジストが引っ張られて現像後非対称な形状になる。それに対してスクライブライン１３内に重ね合わせ精度測定マークとダミーパターン１４をスクライブライン１３のセンターラインに対して対称に配置した場合は、露光部からのストレスが対称に作用するためレジストのエッジ形状の非対称性は緩和されると考えられる。
【００３５】
特に、第２層目が注入マスクの場合では、重ね合わせ精度測定マークと対称に配置したダミーパターン１４は、注入工程後、アッシング、洗浄により除去されるため、重ね合わせ精度測定マークの面積増大させることなく重ね合わせ精度の劣化を防止することができる。
【００３６】
また、スクライブライン１３内を図１、図２（ａ）の構成とし、スクライブライン１３の幅方向の両外側にレジストが形成された場合には、第２層パターン１２のエッジのテーパ幅ａ，ｂおよび非対称性は、表２のようになる。
【００３７】
【表２】

【００３８】
表１に対し表２では、図２（ａ）の場合は非対称性が小さくなっているが、図１の場合は非対称性が大きくなっている。スクライブライン１３の幅方向の両外側にレジストが形成された場合には、表２に示すように、重ね合わせ精度測定マークを図２（ａ）のように構成すると、レジスト残り面積の非対称配置による重ね合わせずれが小さくなるが、図１のように構成すると、重ね合わせ精度測定マークに対するダミーパターン１４がレジスト形状の非対称性を発生させ、重ね合わせずれが大きくなる。
【００３９】
このようなレジストの非対称性の発生メカニズムより重ね合わせ精度測定マークが配置されているスクライブライン１３の幅方向の両外側にレジストがある場合は、ダミーパターン１４を配置せずに、図３（ａ）の第２の例に示すように、第２層のパターン１２が凹型で、重ね合わせ精度測定マーク周辺に大面積のレジスト１０が残るようなレイアウトに設計した重ね合わせ精度測定マークを用いることで、第２層のパターン１２を象るレジストのエッジ形状の非対称性は緩和される。
【００４０】
また、スクライブライン１３の幅方向の両外側にレジストがない場合には、第１の例（図１）のようにするか、または、図３（ｂ）の第３の例に示すように、第２層のパターン１２が凸型で、第１層のパターン１１および第２層のパターン１２の周辺に大面積のレジストパターンが隣接しないようなレイアウトに設計した重ね合わせ精度測定マークを用いることで、第２層のパターン１２となるレジストのエッジ形状の非対称性は緩和される。
【００４１】
また、レジストの断面形状の非対称性は、重ね合わせ精度測定マーク周辺のレジスト残り部の体積に依存するため、図３（ｃ）の第４の例に示すように、スクライブライン１３内の中央に重ね合わせ精度測定マークを配置することでも、レジスト断面形状の非対称性は緩和される。
【００４２】
以上のように本実施の形態によれば、レジストパターンで象られる重ね合わせ精度測定マークの第２層パターン１２のエッジ形状の非対称性が緩和されるので、第１層パターン１１と第２層パターン１２のエッジ位置を検出して算出する重ね合わせ精度を高精度に測定することができる。
【００４３】
（参考例１）
図４（ａ）は本発明の参考例１における重ね合わせ精度測定マークの平面図を示す。
【００４４】
本参考例では、重ね合わせ精度測定マークの第２層パターン１２をｘ、ｙ方向に対し斜めの矩形パターンで形成する。スクライブラインなどの大面積のレジスト縮小はｘ、ｙ方向のストレスとして重ね合わせ精度測定マークに働くので、本参考例のように重ね合わせ精度測定マークのパターン１２を斜めとすることにより、レジスト縮小によるストレスが緩和され、重ね合わせ精度測定マークの第２層パターン１２の非対称性が小さくなる。したがって、重ね合わせ精度測定マーク（１１、１２）をスクライブラインに対して任意の位置に配置することができ、第１層パターン１１と第２層パターン１２のエッジ位置を検出して算出する重ね合わせ精度を高精度に測定することができる。ここで、第２層パターン１２のエッジ位置の検出方法について説明しておく。例えば第２層パターン１２の矩形サイズを０．３μｍ幅、０．６μｍ長とし、光学顕微鏡による画像認識を用いた重ね合わせ精度測定装置では矩形部全体が暗くなり、例えばｘ方向のＣ−Ｃ上の画像信号波形は図４（ｂ）に示すように、下に凸の波形となるので、立ち下がり，立ち上がり波形の中央を第２層パターン１２のエッジとして検出する。
【００４５】
（参考例２）
図５は本発明の参考例２における重ね合わせ精度測定マークの平面および断面図を示す。
【００４６】
本参考例では、重ね合わせ精度測定マークの第２層パターン１２を２重のラインからなる矩形パターンで形成する。図５（ａ）の平面図の場合、縦方向に長いスクライブライン１３に対して重ね合わせ精度測定マーク（１１、１２）が左側に配置され、スクライブライン１３上のレジスト１０は重ね合わせ精度測定マーク（１１、１２）の左側より右側の方が広く残っている。このようにレジスト１０が左右非対称に残っているため、左右方向の第２層パターン１２の断面は図５（ｂ）のようになる。図５（ｂ）の断面図に示すように、第２層パターン１２の２重のラインの各々左側のエッジＡとＡ’、ＢとＢ’を検出し、それぞれの中点をエッジ検出位置とすることにより同じ断面形状をもつパターンのエッジ検出を行うので、レジスト形状の非対称がキャンセルできるため重ね合わせ精度測定誤差が発生せず、重ね合わせ精度を高精度に測定することができる。
【００４７】
なお、本参考例では、２重ラインの左側エッジを検出したが、右側のエッジを検出しても良い。
【００４８】
なお、上記の第１の実施の形態および参考例では、重ね合わせ精度測定マークの第２層パターン１２が第１層パターン１１の内側に配置された場合について説明したが、第１層パターン１１が第２層パターン１２の内側に配置される場合についても同様である。
【００４９】
（第２の実施の形態）
図６は本発明の第２の実施の形態における重ね合わせ精度測定マークの形成および測定時のフローを示す。
【００５０】
図６に示すように、第１層の重ね合わせ精度測定マークを含む第１層のパターンが形成された半導体ウエハ上にレジストを塗布（Ｓ１１）後、縮小投影露光装置により第２層のパターンを第１層のパターンに対し重ねあわせ露光後、現像をおこなう（Ｓ１２、Ｓ１３）。レジストパターンを熱板上で１００℃でベーキング（Ｓ１４）後、重ね合わせ精度測定装置により第１層のパターンと第２層のパターン間の相対位置関係により重ねあわせ精度測定を行う（Ｓ１５）。しかる後、レジストパターンを熱板上でポストベーク温度より高い温度（例えば１４５℃）でベーキングを行う（Ｓ１６）。
【００５１】
このようにサーマルフロープロセスでコンタクトホールのサイズを縮小するための高温ベーク前に、重ね合わせ精度測定を行うことにより、高温ベークで発生する密集ホールでのレジスト縮小に伴う重ね合わせ精度測定マークの非対称性を防止することができ、重ね合わせ精度を高精度に測定することができる。
【００５２】
本実施の形態では、重ね合わせ精度測定装置は、スタンドアローンタイプを例に用いているが、図８に示すようなコータ・デベロッパにインライン接続された重ね合わせ精度測定装置を用いれば、スループットの低下もなく高精度の重ね合わせ精度測定が行える。
【００５３】
（参考例３）
図７は本発明の参考例３における重ね合わせ精度測定マークの形成および測定時のフローを示す。
【００５４】
本参考例は、先の第２の実施の形態のようにサーマルフロープロセスのような高温度のベーク処理工程を行わない場合である。
【００５５】
図７に示すように、第１層の重ね合わせ精度測定マークを含む第１層のパターンが形成された半導体ウエハ上にレジストを塗布（Ｓ２１）し、第２層のパターンを縮小投影露光装置で第１層のパターンに対し重ねあわせ露光後、現像をおこなう（Ｓ２２、Ｓ２３）。重ね合わせ精度測定装置により、第１層のパターンと第２層のパターン間の相対位置関係により重ねあわせ精度測定（Ｓ２４）を行った後に、レジストパターンを熱板上でベーキングを行う（Ｓ２５）。
【００５６】
このように現像後、ポストベーク前に重ね合わせ精度測定を行うことにより、ポストベークで発生する大面積のレジスト縮小に伴う重ね合わせ精度測定マークの非対称性を防止することができ、重ね合わせ精度を高精度に測定することができる。
【００５７】
本参考例でも第２の実施の形態同様、重ね合わせ精度測定装置は、スタンドアローンタイプを例に用いているが、図８に示すようなコータ・デベロッパにインライン接続された重ね合わせ精度測定装置を用いれば、スループットの低下もなく高精度の重ね合わせ精度測定が行える。
【００５８】
【発明の効果】
以上説明したように本発明によれば、重ね合わせ精度の測定を高精度に行うことができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態における第１の例の重ね合わせ精度測定マークを示す平面図
【図２】本発明の第１の実施の形態における第１の例と比較する重ね合わせ精度測定マークおよび比較方法を示す図
【図３】本発明の参考例の重ね合わせ精度測定マークを示す平面図
【図４】本発明の参考例１における重ね合わせ精度測定マークおよびエッジ検出方法を示す図
【図５】本発明の参考例２における重ね合わせ精度測定マークを示す図
【図６】本発明の第２実施の形態における重ね合わせ精度測定マークの形成および測定時のフロー図
【図７】本発明の参考例３における重ね合わせ精度測定マークの形成および測定時のフロー図
【図８】本発明の第２の実施形態、参考例３において用いることが好ましい重ね合わせ精度測定装置を示す図
【図９】従来の重ね合わせ精度測定装置の光学系と重ね合わせ精度測定マークを示す図
【図１０】従来の重ね合わせ精度測定マークの問題を説明するための図
【図１１】従来の重ね合わせ精度測定マークの他の問題を説明するための図
【符号の説明】
１０レジスト
１１第１層のパターン
１２第２層のパターン
１３スクライブライン
１４ダミーパターン
５１照明光源
５２コンデンサーレンズ
５３ホモジナイザー
５４ハーフミラー
５５対物レンズ
５６ウエハ
５７ＣＣＤセンサー
５８イメージレンズ
７１密集パターン[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a method for manufacturing a semiconductor device, and more particularly to formation of overlay accuracy measurement marks and overlay accuracy measurement in a photolithography process.
[0002]
[Prior art]
With the miniaturization of semiconductor devices, the requirement for overlay accuracy between the exposure layer and the alignment target layer has become strict, and sufficient accuracy cannot be obtained by the conventional vernier visual method.
[0003]
Therefore, a box pattern having a size of about 20 μm × 20 μm square is formed by superimposing, and the positional deviation between the two is automatically measured by measuring the microscopic image with an overlay accuracy measuring device.
[0004]
FIG. 9A shows a schematic diagram of the overlay accuracy measuring apparatus, and FIG. 9B shows an example of overlay accuracy measurement marks for explaining the overlay accuracy measuring method.
[0005]
When the wafer 56 is transferred onto the wafer stage (not shown) of the overlay accuracy measuring apparatus as shown in FIG. 9A and then moved to the coordinates of the overlay accuracy measurement mark to be measured, the overlay accuracy measurement mark is displayed. Is autofocused and focused on a CCD camera.
[0006]
As shown in FIG. 9B, the overlay accuracy measurement mark includes a pattern 11 formed by the first layer of the base layer and a pattern formed by the second layer made of resist formed on the base layer. 12. The distances a (x) and b (x) between the edges are measured from the edge positions in the x direction of the first layer pattern 11 and the second layer pattern 12, and the overlay accuracy A (x) in the x direction is as follows. To calculate.
[0007]
A (x) = (a (x) -b (x)) / 2
Similarly, with regard to the overlay accuracy A (y) in the y direction, the distances a (y) and b (y) between the edges are measured from the edge positions in the y direction of the first layer pattern 11 and the second layer pattern 12. To calculate.
[0008]
[Patent Document 1]
JP-A-10-256138 (page 2-4)
[0009]
[Problems to be solved by the invention]
Usually, overlay accuracy measurement marks are arranged on scribe lines at the four corners of an exposure field including a plurality of chips. Further, in order to perform overlay accuracy measurement between a large number of mask layers, it is necessary to arrange a large number of overlay accuracy measurement marks. Therefore, in order to reduce the arrangement area, the layout is performed so that two types of overlay accuracy measurement marks having different overlay layers can be placed within the scribe line width.
[0010]
However, when the overlay accuracy measurement mark with such an arrangement is used, the result of poor overlay accuracy is obtained in a specific implantation mask alignment process, and the cause is that the edge shape of the resist pattern is caused by asymmetry. There was found. FIGS. 10A and 10B show an arrangement and a cross-sectional view of the overlay accuracy measurement marks arranged on the scribe line. FIG.10 (b) shows the AA cross section of Fig.10 (a). The cross-sectional shape of the pattern 12 formed by the second layer (resist 10) is not targeted. In this case, the taper width of the edge of the second layer pattern 12 of the overlay accuracy measurement mark was a = 192 nm, b = 73 nm, and the taper width difference was 100 nm or more. It has been found that this causes a misalignment of the overlay position during overlay accuracy measurement.
[0011]
In order to prevent such an asymmetry of the overlay mark, a groove pattern 21 is added around the outline pattern of the overlay accuracy measurement mark as shown in FIG. 10C. Even if it is added, the asymmetry in the high energy implantation mask is not improved, which causes a decrease in overlay accuracy.
[0012]
In addition, with the recent miniaturization of semiconductors, a thermal flow process has been studied as a contact hole size reduction process. In the thermal flow process, after forming a resist pattern by exposure and development, the resist is flowed by baking at a high temperature of 140 ° C. to 150 ° C. to reduce the hole size.
[0013]
However, when the overlay accuracy measurement mark is present in the vicinity of a place where the hole pattern is densely packed, as shown in FIGS. 11A and 11B, it is made of a resist after development and after thermal flow (after high-temperature baking). The second layer pattern 12 is deformed. This is because the resist pattern around the hole pattern is deformed into an asymmetric shape due to the resist volume shrinkage in the region 71 where the hole pattern is dense because high temperature baking is performed. Thus, when the overlay accuracy measurement mark is present around the area 71 where the hole pattern is dense, there is a problem that the overlay accuracy measurement cannot be performed accurately due to the asymmetry of the resist pattern 12.
[0014]
The present invention solves the above-described conventional problems, and an object of the present invention is to provide a method of manufacturing a semiconductor device that can measure overlay accuracy with high accuracy.
[0015]
[Means for Solving the Problems]
In order to achieve this object, a method of manufacturing a semiconductor device according to claim 1 of the present invention forms a first pattern including a first overlay accuracy measurement mark on a semiconductor substrate, and the first pattern. A resist pattern that is shaped like the second overlay accuracy measurement mark is formed in or near the first overlay accuracy measurement mark with the layer formed as a layer to be aligned, and the first and second overlay accuracy measurements are performed. a method of manufacturing a semiconductor device for measuring overlay accuracy than the relative positional relationship between the marks, when forming a resist pattern imitates the second overlay accuracy measurement mark, the second overlay accuracy measurement Forming a resist pattern in the scribe line, and simultaneously forming a resist pattern in the second overlay accuracy measurement mark; Characterized in that crucible is formed in the scribe line so as to be disposed on the resist pattern and symmetry relates centerline imitates the second registration accuracy measurement mark of the same size of the line width of the dummy pattern the scribing line And
[0016]
The semiconductor device manufacturing method according to claim 2 is characterized in that, in the semiconductor device manufacturing method according to claim 1, there is no resist pattern on both outer sides in the width direction of the scribe line.
[0017]
The method for manufacturing a semiconductor device according to claim 3 is the method for manufacturing a semiconductor device according to

claim

1 or 2 , wherein the resist pattern and the dummy pattern that represent the second overlay accuracy measurement mark are Each of the scribe lines is arranged so as to be sandwiched between the center lines of the line width .
[0018]
The method for manufacturing a semiconductor device according to claim 4 is the method for manufacturing a semiconductor device according to any one of claims 1 to 3, wherein the resist pattern that represents the second overlay accuracy measurement mark is an implantation mask pattern. It is formed at the same time.
[0020]
According to the first to fourth aspects of the present invention, when forming a resist pattern that represents the second overlay accuracy measurement mark, the resist pattern around the second overlay accuracy measurement mark is the second overlay. By being arranged symmetrically with respect to the alignment accuracy measurement mark, the edge shape of the resist pattern representing the second overlay accuracy measurement mark is not asymmetrical, and the second overlay is measured when the overlay accuracy is measured. Since the edge position of the accuracy measurement mark can be detected with high accuracy, the overlay accuracy can be measured with high accuracy.
[0025]
According to a fifth aspect of the present invention, there is provided a semiconductor device manufacturing method comprising: forming a first pattern including a first overlay accuracy measurement mark on a semiconductor substrate; and forming a layer on which the first pattern is formed as an alignment layer. Applying a resist on the semiconductor substrate on which the first pattern is formed in order to form a resist pattern that imitates the second overlay accuracy measurement mark in or near the first overlay accuracy measurement mark; A step of forming a resist pattern that embodies a second overlay accuracy measurement mark by exposing and developing the resist, a step of baking the resist pattern at a first predetermined temperature, and a first predetermined temperature. After baking, a step of measuring the overlay accuracy from the relative positional relationship between the first and second overlay accuracy measurement marks, and the overlay After measuring the degree, and a step of baking the resist pattern at the first higher than a predetermined temperature the second predetermined temperature.
[0026]
According to the fifth aspect of the present invention, the baking accuracy measurement is performed before baking at a high temperature (second predetermined temperature) for reducing the size of the contact hole as in the thermal flow process. As a result, the asymmetry of the second overlay accuracy measurement mark accompanying the reduction of the resist in the dense hole can be prevented, and the overlay accuracy can be measured with high accuracy.
[0029]
DETAILED DESCRIPTION OF THE INVENTION
Embodiments of the present invention will be described below with reference to the drawings. In each of the following embodiments, the overlay accuracy calculation method is the same as the conventional calculation method described with reference to FIG.
[0030]
(First embodiment)
FIG. 1 is a plan view of an overlay accuracy measurement mark of a first example according to the first embodiment of the present invention. In FIG. 1, 10 is a resist, 11 is a pattern formed by the first layer of the underlayer, 12 is a pattern formed by the second layer made of the resist 10 formed on the underlayer, and 13 is a scribe line. These are the same as the configuration shown in FIG. 14 is a dummy pattern formed in the present embodiment, and 15 is an outer pattern of the second layer pattern 12.
[0031]
In this first example, the overlay accuracy measurement marks (11, 12) to be measured are formed in the scribe line 13, and the dummy pattern 14 having the same size as the outer pattern 15 is formed on the center line of the scribe line 13. Are formed so as to be symmetrical to the outer pattern 15.
[0032]
Here, the asymmetry of the overlay accuracy measurement mark (asymmetry of the edge shape of the resist) will be examined. As a comparative example, an overlay accuracy measurement mark shown in FIG. 2A is a plan view of the overlay accuracy measurement mark similar to FIG. 10A in which no dummy pattern is arranged with respect to FIG. 1, and the overlay accuracy measurement mark of FIG. In comparison, the asymmetry of the measurement mark is examined. In both FIG. 1 and FIG. 2 (a), the process conditions were as follows: 2.8 μm thick resist was applied on bare Si, exposed with an I-line stepper, PEB was performed at 115 ° C. for 85 seconds, and developed with TMAH 2.38% Went. Then, as shown in FIG. 2B, SEM measurement of the taper widths a and b of the edges near the both ends in the width direction of the scribe line 13 is performed on the second layer pattern 12 of the overlay accuracy measurement mark, and the taper is measured. A value obtained by dividing the difference between the widths a and b by 2 was defined as asymmetry. The results are shown in Table 1. Note that arrows α and β in FIGS. 2A and 2B indicate opposite directions.
[0033]
[Table 1]

[0034]
As shown in Table 1, when there is no dummy pattern as in the comparative example (FIG. 2A), asymmetry of the resist shape occurs about 0.1 μm. On the other hand, when the overlay measurement mark (outer pattern 15) and the dummy pattern 14 are arranged symmetrically with respect to the center line of the scribe line 13 in the scribe line 13 as in the first example (FIG. 1), the resist The edge shape asymmetry is reduced. As a cause of this asymmetry, when both the outer sides in the width direction of the scribe line 13 are exposed, the resist is pulled toward the exposed portion due to the volume reduction of the exposed portion, resulting in an asymmetric shape after development. On the other hand, when the overlay accuracy measurement mark and the dummy pattern 14 are arranged symmetrically with respect to the center line of the scribe line 13 in the scribe line 13, the stress from the exposure portion acts symmetrically, so that the resist edge shape is changed. The asymmetry is considered to be relaxed.
[0035]
In particular, when the second layer is an implantation mask, the dummy pattern 14 arranged symmetrically with the overlay accuracy measurement mark is removed by ashing and cleaning after the implantation step, so that the area of the overlay accuracy measurement mark is increased. Therefore, it is possible to prevent deterioration of overlay accuracy.
[0036]
In addition, when the inside of the scribe line 13 is configured as shown in FIGS. 1 and 2A and resist is formed on both outer sides in the width direction of the scribe line 13, the taper width a, b and asymmetry are as shown in Table 2.
[0037]
[Table 2]

[0038]
In Table 2, in contrast to Table 1, the asymmetry is small in the case of FIG. 2A, whereas the asymmetry is large in the case of FIG. When resist is formed on both outer sides in the width direction of the scribe line 13, as shown in Table 2, if the overlay accuracy measurement mark is configured as shown in FIG. Although the overlay deviation is reduced, when configured as shown in FIG. 1, the dummy pattern 14 with respect to the overlay accuracy measurement mark generates an asymmetry of the resist shape, and the overlay deviation is increased.
[0039]
When there is a resist on both outer sides in the width direction of the scribe line 13 on which the overlay accuracy measurement mark is disposed due to the mechanism of occurrence of the asymmetry of the resist, the dummy pattern 14 is not disposed, and FIG. As shown in the second example, the overlay accuracy measurement mark designed in such a layout that the pattern 12 of the second layer is concave and the large area resist 10 remains around the overlay accuracy measurement mark is used. The asymmetry of the edge shape of the resist that embodies the pattern 12 of the second layer is alleviated.
[0040]
In addition, when there is no resist on both outer sides in the width direction of the scribe line 13, as in the first example (FIG. 1) or as shown in the third example in FIG. By using an overlay accuracy measurement mark designed so that the pattern 12 of the second layer is convex and a resist pattern with a large area is not adjacent to the periphery of the pattern 11 of the first layer and the pattern 12 of the second layer. The asymmetry of the edge shape of the resist that becomes the pattern 12 of the second layer is alleviated.
[0041]
Further, since the asymmetry of the cross-sectional shape of the resist depends on the volume of the remaining resist around the overlay accuracy measurement mark, as shown in the fourth example of FIG. Arrangement of the overlay accuracy measurement mark also relaxes the asymmetry of the resist cross-sectional shape.
[0042]
As described above, according to the present embodiment, since the asymmetry of the edge shape of the second layer pattern 12 of the overlay accuracy measurement mark formed by the resist pattern is alleviated, the first layer pattern 11 and the second layer pattern The overlay accuracy calculated by detecting 12 edge positions can be measured with high accuracy.
[0043]
( Reference Example 1 )
FIG. 4A shows a plan view of the overlay accuracy measurement mark in Reference Example 1 of the present invention.
[0044]
In this reference example , the second layer pattern 12 of the overlay accuracy measurement mark is formed as a rectangular pattern oblique to the x and y directions. Since reduction of a large area resist such as a scribe line acts on the overlay accuracy measurement mark as stress in the x and y directions, the overlay accuracy measurement mark pattern 12 is inclined as in this reference example , thereby reducing the resist. The stress is alleviated and the asymmetry of the second layer pattern 12 of the overlay accuracy measurement mark is reduced. Therefore, the overlay accuracy measurement marks (11, 12) can be arranged at arbitrary positions with respect to the scribe line, and the overlay is calculated by detecting the edge positions of the first layer pattern 11 and the second layer pattern 12. The accuracy can be measured with high accuracy. Here, a method for detecting the edge position of the second layer pattern 12 will be described. For example, the rectangular size of the second layer pattern 12 is 0.3 μm wide and 0.6 μm long, and in the overlay accuracy measuring apparatus using image recognition by an optical microscope, the entire rectangular part becomes dark, for example, on the CC in the x direction. As shown in FIG. 4B, the image signal waveform of FIG. 4 is a downward convex waveform, and therefore, the center of the falling and rising waveforms is detected as the edge of the second layer pattern 12.
[0045]
( Reference Example 2 )
FIG. 5 shows a plan view and a cross-sectional view of an overlay accuracy measurement mark in Reference Example 2 of the present invention.
[0046]
In this reference example , the second layer pattern 12 of the overlay accuracy measurement mark is formed as a rectangular pattern composed of double lines. In the plan view of FIG. 5A, the overlay accuracy measurement marks (11, 12) are arranged on the left side with respect to the scribe line 13 that is long in the vertical direction, and the resist 10 on the scribe line 13 is placed on the overlay accuracy measurement mark. The left side of (11, 12) remains wider than the left side. Since the resist 10 remains left-right asymmetric in this way, the cross section of the second layer pattern 12 in the left-right direction is as shown in FIG. As shown in the sectional view of FIG. 5B, the left edges A and A ′, B and B ′ of the double lines of the second layer pattern 12 are detected, and the respective midpoints are defined as edge detection positions. As a result, the edges of the patterns having the same cross-sectional shape are detected, so that the asymmetry of the resist shape can be canceled, so that an overlay accuracy measurement error does not occur and the overlay accuracy can be measured with high accuracy.
[0047]
In this reference example , the left edge of the double line is detected, but the right edge may be detected.
[0048]
In the first embodiment and the reference example , the case where the second layer pattern 12 of the overlay accuracy measurement mark is arranged inside the first layer pattern 11 has been described. The same applies to the case of being arranged inside the second layer pattern 12.
[0049]
(Second Embodiment)
FIG. 6 shows a flow at the time of forming and measuring an overlay accuracy measurement mark in the second embodiment of the present invention.
[0050]
As shown in FIG. 6, after applying a resist on the semiconductor wafer on which the first layer pattern including the first layer overlay accuracy measurement mark is formed (S11), the second layer pattern is formed by a reduction projection exposure apparatus. Development is performed after overlay exposure on the pattern of the first layer (S12, S13). After the resist pattern is baked on a hot plate at 100 ° C. (S14), the overlay accuracy is measured by the relative position relationship between the first layer pattern and the second layer pattern by the overlay accuracy measuring device (S15). Thereafter, the resist pattern is baked on a hot plate at a temperature higher than the post-baking temperature (for example, 145 ° C.) (S16).
[0051]
Thus, by performing overlay accuracy measurement before high-temperature baking to reduce the size of contact holes in the thermal flow process, the asymmetry of overlay accuracy measurement marks due to resist reduction in dense holes generated by high-temperature baking Therefore, overlay accuracy can be measured with high accuracy.
[0052]
In the present embodiment, the overlay accuracy measuring apparatus is a stand-alone type as an example. However, if an overlay accuracy measuring apparatus connected inline to a coater / developer as shown in FIG. 8 is used, throughput decreases. Highly accurate overlay accuracy can be measured.
[0053]
(Reference Example 3 )
FIG. 7 shows a flow during formation and measurement of the overlay accuracy measurement mark in Reference Example 3 of the present invention.
[0054]
This reference example is a case where a high-temperature baking process such as a thermal flow process is not performed as in the second embodiment.
[0055]
As shown in FIG. 7, a resist is applied on the semiconductor wafer on which the first layer pattern including the first layer overlay accuracy measurement mark is formed (S21), and the second layer pattern is reduced by a reduction projection exposure apparatus. Development is performed after overlay exposure on the pattern of the first layer (S22, S23). After the overlay accuracy measurement apparatus performs overlay accuracy measurement (S24) based on the relative positional relationship between the first layer pattern and the second layer pattern, the resist pattern is baked on a hot plate (S25).
[0056]
Thus, by performing overlay accuracy measurement after development and before post-baking, it is possible to prevent the asymmetry of overlay accuracy measurement marks due to large-area resist reduction that occurs in post-baking, and to improve overlay accuracy. It can be measured with high accuracy.
[0057]
In this reference example, as in the second embodiment, the overlay accuracy measuring device is a stand-alone type as an example. However, an overlay accuracy measuring device connected inline to a coater / developer as shown in FIG. If used, it is possible to perform highly accurate overlay accuracy measurement without a decrease in throughput.
[0058]
【The invention's effect】
As described above, according to the present invention, the overlay accuracy can be measured with high accuracy.
[Brief description of the drawings]
FIG. 1 is a plan view showing an overlay accuracy measurement mark of a first example according to the first embodiment of the present invention. FIG. 2 is an overlay for comparison with the first example according to the first embodiment of the present invention. FIG. 3 is a plan view showing an overlay accuracy measurement mark according to a reference example of the present invention. FIG. 4 is a plan view showing an overlay accuracy measurement mark and an edge detection method according to Reference Example 1 of the present invention. FIG. 5 is a diagram showing an overlay accuracy measurement mark in Reference Example 2 of the present invention. FIG. 6 is a flowchart for forming and measuring an overlay accuracy measurement mark in the second embodiment of the present invention. a second embodiment of the present flow diagram during formation and measurement of overlay accuracy measurement mark in reference example 3 of the invention [8] the present invention, superposition is preferably used in reference example 3-precision measurement instrumentation FIG. 9 is a diagram showing an optical system of a conventional overlay accuracy measuring apparatus and an overlay accuracy measurement mark. FIG. 10 is a diagram for explaining a problem of a conventional overlay accuracy measurement mark. Diagram for explaining other problems of overlay accuracy measurement mark
10 resist 11 first layer pattern 12 second layer pattern 13 scribe line 14 dummy pattern 51 illumination light source 52 condenser lens 53 homogenizer 54 half mirror 55 objective lens 56 wafer 57 CCD sensor 58 image lens 71 dense pattern

Claims

A first pattern including a first overlay accuracy measurement mark is formed on a semiconductor substrate, and a layer on which the first pattern is formed is used as an alignment layer in or near the first overlay accuracy measurement mark. A method for manufacturing a semiconductor device, comprising: forming a resist pattern that represents two overlay accuracy measurement marks; and measuring the overlay accuracy from a relative positional relationship between the first and second overlay accuracy measurement marks,
When forming a resist pattern that embodies the second overlay accuracy measurement mark, a resist pattern that embodies the second overlay accuracy measurement mark is formed in the scribe line, and at the same time, the second overlay accuracy measurement mark is formed. A dummy pattern that is approximately the same size as the resist pattern that represents the alignment accuracy measurement mark is arranged symmetrically with the resist pattern that represents the second overlay accuracy measurement mark with respect to the center line of the line width of the scribe line. A method of manufacturing a semiconductor device, wherein the semiconductor device is formed in the scribe line.

2. The method of manufacturing a semiconductor device according to claim 1, wherein there is no resist pattern on both outer sides in the width direction of the scribe line.

3. The resist pattern and the dummy pattern, each representing the second overlay accuracy measurement mark, are arranged one by one across the center line of the line width of the scribe line, respectively. The manufacturing method of the semiconductor device as described in any one of Claims 1-3.

4. The method of manufacturing a semiconductor device according to claim 1, wherein a resist pattern that embodies the second overlay accuracy measurement mark is formed simultaneously with an implantation mask pattern.

Forming a first pattern including a first overlay accuracy measurement mark on a semiconductor substrate;
In order to form a resist pattern that represents the second overlay accuracy measurement mark in or near the first overlay accuracy measurement mark using the layer on which the first pattern is formed as a layer to be aligned, Applying a resist on a semiconductor substrate on which a pattern is formed;
Forming a resist pattern that represents the second overlay accuracy measurement mark by exposing and developing the resist; and
Baking the resist pattern at a first predetermined temperature;
After baking at the first predetermined temperature, measuring the overlay accuracy from the relative positional relationship between the first and second overlay accuracy measurement marks;
And bake the resist pattern at a second predetermined temperature higher than the first predetermined temperature after measuring the overlay accuracy.