まず、非特許文献1を参考にした比較例について説明する。図1(a)は、比較例に係る遅延回路のブロック図、図1(b)は、タイミングチャートである。図1(a)に示すように、遅延回路100aは、インバータ90、キャパシタアレイ91、比較器92および電圧生成回路93を備えている。インバータ90はクロックCKを反転させノード94に出力する。ノード94は、キャパシタアレイ91に電気的に接続されている。キャパシタアレイ91は、ノード94をスイッチSW0およびキャパシタC1からCnを介し接地させる。キャパシタC1からCnはそれぞれ異なる容量値を備える。キャパシタアレイ91は、制御コードに基づきノード94に接続するスイッチSW0を選択する。電圧生成回路93は参照電圧Vthを生成する。比較器92はノード94の電圧と参照電圧Vthを比較する。
図1(b)は、ノード94の電圧のタイミングチャートである。図1(b)に示すように、キャパシタアレイ91が制御コードに基づきノード94とグランドとの間の容量値を変化させると、電圧の立ち上がりの傾きを変化させることできる。よって、参照電圧Vthを横切る時間T1からT3を設定できる。これにより、出力信号であるクロックCKDをクロックCKに対し遅延させることができる。
比較例において、高精度に遅延時間を制御するためには、キャパシタアレイ91のキャパシタを多くすることとなる。これにより、ノード94の負荷が増え、高周波数での動作が難しくなる。このように、比較例においては、高周波動作と高精度化との両立が困難となる。
さらに、特許文献1から3および比較例によれば、信号(例えばクロックCK)の立ち上がり傾きの変動および参照電圧の変動に起因し遅延時間が変動してしまう。立ち上がり傾きの変動および参照電圧の変動は、電源電圧の変動、温度の変動、または回路の製造ばらつきに起因して生じる。よって、高精度な遅延時間の設定が難しい。以下に、高精度な遅延時間の設定が可能な実施例について、図面を参照し、説明する。
図2は、実施例1に係る遅延回路のブロック図である。図2に示すように、実施例1に係る遅延回路100は、波形回路10、サンプル回路20、電圧生成回路30および比較器40を備えている。波形回路10には、入力信号が入力する。入力信号は例えばクロックCKである。入力信号はデータ信号でもよい。クロックCKは例えば矩形信号である。波形回路10は、クロックCKから三角波を生成する。また、波形回路10は、入力信号からサンプルするタイミングに対応するサンプルクロックSVLおよびSVHを生成する。サンプル回路20は、三角波からサンプルクロック信号SVLおよびSVHに基づき、サンプル電圧VLおよびVHを生成する。電圧生成回路30は、サンプル電圧VLおよびVHから制御コードに基づき参照電圧Vthを生成する。比較器40は三角波と参照電圧Vthとを比較し、三角波が参照電圧Vthより高い場合ハイレベル、低い場合ローレベルを出力信号(例えば遅延クロックCKD)として出力する。
図3は、実施例1のタイミングチャートを示す図である。図3に示すように、波形回路10は、クロックCKからサンプルクロックSVLとSVHとを生成する。波形回路10は、クロックCKに基づき三角波Vを生成する。三角波Vの立ち上がりは、例えば連続的で単調なランプ波形である。図2において、クロックCKの立ち上がりは時間T0である。サンプルクロックSVLおよびSVHの立ち上がりはそれぞれT1およびT5である。サンプル回路20は、サンプルクロックSVLおよびSVHが立ち上がるとき(時間T1およびT5のとき)の三角波Vをそれぞれサンプル電圧VLおよびVHとしてサンプリングする。電圧生成回路30は、サンプル電圧VLおよびVHから参照電圧Vth1、Vth2またはVth3を生成する。例えば、参照電圧Vth1の場合、比較器40は、時間T2において立ち上がる遅延クロックCKDを生成する。同様に、参照電圧Vth2またはVth3の場合、比較器40は、時間T3またはT4において立ち上がる遅延クロックCKDを生成する。このように、参照電圧Vthにより遅延時間を制御できる。
実施例1によれば、波形回路10は、2つのクロックSVLおよびSVH間に時間に対し傾斜した波形(例えば三角波)を生成する。サンプル回路20は、複数のクロックSVLおよびSVHのタイミング(例えばクロックの立ち上がりまたは立ち下り)において波形のサンプル電圧VLおよびVH(複数の電圧値)をそれぞれサンプリングする。電圧生成回路30は、サンプル電圧VLおよびVHから参照電圧Vthを生成する。このように、サンプル電圧VLおよびVHは、一定間隔のサンプルクロックSVLおよびSVHに対応している。そして、電圧生成回路30は、サンプル電圧VLおよびVHを用い参照電圧Vthを生成する。これにより、波形回路10が生成した三角波Vの傾きが変動した場合も、三角波Vの傾きの変動に応じ参照電圧Vthを変動させることができる。よって、高精度な遅延回路を実現できる。
また、波形回路10は、複数のクロックSVLおよびSVH間の波形が線形領域88となるように三角波Vを生成することが好ましい。これにより、クロックSVLとSVHとの間隔がほぼ同じであれば、三角波Vの波形の傾きが変動しても目標とする遅延時間を得るための制御コードは一定でよくなる。また、目標とする遅延時間をサンプル電圧VLおよびVHに対し一次補間で得ることができる。このため、電圧生成回路30の構成を簡素化できる。
さらに、電圧生成回路30は、参照電圧Vthをサンプル電圧VLとVHとの間の電圧とすることが好ましい。これにより、サンプル電圧VLとVHとから内挿により参照電圧Vthを生成できるため、高精度な遅延回路を実現できる。
図4は、実施例2に係る遅延回路のブロック図である。図4に示すように、遅延回路100bの波形回路10には、クロックCK、第1電圧V1および第2電圧V2が入力する。波形回路10は、三角波およびサンプルクロックSVLおよびSVHを出力する。サンプル回路20は、サンプルホールド回路21、アナログデジタル変換回路(ADC)22、VHレジスタ23およびVLレジスタ24を備えている。選択回路25は、サンプルクロックSVLまたはSVHを選択する。サンプルホールド回路21は、選択されたサンプルクロックSVLまたはSVHに基づき三角波Vの電圧値をサンプルし、電圧V_SHを出力する。ADC22は、サンプルクロックSVLのときのサンプル電圧VLまたはサンプルクロックSVHのときのサンプル電圧VHをデシタル値に変換し、VLレジスタ24またはVHレジスタ23に出力する。バッファ27は、サンプルクロックSVLおよびSVHを遅延させる。VHレジスタ23およびVLレジスタ24は、遅延したサンプルクロックSVHおよびSVLのタイミングでデジタル化したサンプル電圧VHおよびVLをそれぞれ保持する。
電圧生成回路30は、Vth算出回路31およびデジタルアナログ変換回路(DAC)32を備えている。Vth算出回路31は、VHレジスタ23およびVLレジスタ24からサンプル電圧VHのデジタルデータVH[n:1]およびサンプル電圧VLのデジタルデータVL[n:1]を取得する。Vth算出回路31は、制御コードに基づき、Vthコードを算出する。DAC32は、Vthコードから参照電圧Vthを出力する。制御コードは、例えばサンプル電圧VLとVHとの比を示すコードである。例えば制御コードをkとし、Vth=k×VL+(1−k)VH(ただし0≦k≦1)により、参照電圧Vthを算出する。このように、制御コードはサンプル電圧VLとVHから参照電圧Vthを一次補間するための係数とすることができる。
図5は、実施例2の各信号のタイミングチャートであり、三角波V、サンプルクロックSVLおよびSVH、電圧V_SH、デジタルデータVL[n:1]およびVH[n:1]および参照電圧Vthを示している。図5のように、三角波Vは、時間t0においてグランド電圧GNDから立ち上がり始める。時間t5において、三角波Vの電圧がピークとなる。時間t7において、三角波Vの電圧が下降し始める。時間t10において、三角波の電圧はグランド電圧GNDに戻る。サンプルクロックSVLは、1つ目の三角波でローからハイとなる。サンプルホールド回路21は時間t1に三角波Vの電圧をサンプルする。サンプルホールド回路21の出力電圧V_SHが三角波Vの時間t1における電圧VL1となる。ADC22は、時間t11からの電圧VL1をデジタルコードに変換する。VLレジスタ24は、VL1のデジタルデータVL[n:1]を保持する。Vth算出回路31は、更新されたVL1を用い参照電圧Vth1を算出する。比較器40は、参照電圧Vth1を用い遅延クロックCDKを算出する。2つ目の三角波Vに参照電圧Vth1を適用する。
サンプルクロックSVHは、2つ目の三角波でローからハイとなる。サンプルホールド回路21は時間t4に三角波Vの電圧をサンプルする。サンプルホールド回路21の出力電圧V_SHが三角波Vの時間t4における電圧VH2となる。ADC22は、時間t12からの電圧VH2をデジタルコードに変換する。VHレジスタ23は、VH2のデジタルデータVH[n:1]を保持する。Vth算出回路31は、更新されたVH2を用い参照電圧Vth2を算出する。比較器40は、参照電圧Vth2を用い遅延クロックCDKを算出する。3つ目の三角波Vに参照電圧Vth2を適用する。
このように、実施例2によれば、クロック周期Tのm倍間隔(m≧2)でサンプル電圧VL、VHおよび参照電圧Vthを更新できる。サンプルホールド回路21が1つのため、サンプルホールド回路21は、サンプル電圧VLとVHとを交互に保持する。よって、回路規模および消費電力を他の実施例に比べ小さくできる。
また、サンプル回路20は、複数のサンプル電圧VLおよびVH(電圧値)を複数のデジタルデータとして電圧生成回路30に出力する。電圧生成回路30は、複数のデジタルデータに基づき参照電圧Vthを算出する。このように、参照電圧Vthをデジタル的に算出することにより、より正確に参照電圧Vthを算出できる。
図6(a)および図6(b)は、実施例2の波形回路のブロック図である。図6(a)は、クロック生成回路50、図6(b)は、三角波生成回路54を示している。図6(a)に示すように、クロック生成回路50において、クロックCK1(図5のクロックCRに対応する)およびクロックCK2が、それぞれAND回路51に入力する。AND回路51の出力は複数のインバータ52を介しサンプルクロックSVLおよびSVHとして出力される。このように、クロック生成回路50は、クロックCK1およびCK2を一定時間遅延させサンプルクロックSVLおよびSVHを生成する。
図6(b)を参照し、三角波生成回路54は、傾斜制御回路60、入力回路65、波形生成回路70およびリセット回路80を備える。傾斜制御回路60は、三角波の立ち上がりの傾斜を制御する回路である。傾斜制御回路60は、回路61、62、カウンタ63およびRSフリップフロップ(RSFF)64を備える。回路61には、サンプル電圧VHのデジタルデータVH[n:1]と第2電圧V2が入力する。回路62には、サンプル電圧VLのデジタルデータVL[n:1]と第1電圧V1が入力する。第2電圧V2は、サンプル電圧VHの目標の電圧である。波形回路10は、サンプル電圧VHを第2電圧V2以上とすることを目標とする。第1電圧V1は、サンプル電圧VLの目標の電圧である。波形回路10は、サンプル電圧VLを第1電圧V1以下とすることを目標とする。回路61は、カウンタ63のアップ端Upに信号を出力する。回路61は、サンプル電圧VHが第2電圧V2より小さければハイを、その他のときはローを出力する。回路62は、カウンタ63のダウン端Dnに信号を出力する。回路62は、サンプル電圧VLが第1電圧V1であればハイを、その他のときはローを出力する。カウンタ63は、RSFF64を介し波形生成回路70に制御信号Ctrl1およびCtrl2を出力する。
入力回路65は、AND回路72、バッファ74およびインバータ73を備える。入力回路65にはクロックCK1が入力する。バッファ74は、クロックCK1を一定時間遅延させクロックCK2を生成する。AND回路72は、クロックCK1とクロックCK2の反転とのAND信号UPを出力する。インバータ73は、信号UPを反転させ信号UPXを出力する。
波形生成回路70は、抵抗R1からRn、キャパシタCおよびインバータ71を備えている。波形生成回路70の入力ノードNinと中間ノードNmとの間には、複数の抵抗R1からRnが並列に電気的に接続されている。抵抗R1からRn−1と入力ノードNinとの間にはそれぞれFETF1からFn−1が直列に接続されている。FETF1からFn−1のゲートには傾斜制御回路60から制御信号Ctrl1からCtrln−1がそれぞれ入力する。なお、傾斜制御回路60は、制御信号Ctrl1およびCtrl2を出力しているが、FETF1からFn−1の個数に応じ複数の制御信号Ctrl1からCtrln−1を出力できる。中間ノードNmと出力ノードNoutとの間には、キャパシタCとインバータ71が並列に接続されている。入力ノードNinに入力する信号UPXがローになると、キャパシタCは抵抗R1からRn−1を介し充電される。制御信号Ctrl1からCtrln−1により、入力ノードNinと中間ノードNmとの間の抵抗を可変できる。抵抗R1からRnの抵抗値を異ならせることにより、入力ノードNinと中間ノードNmとの間の抵抗を大きな範囲で変更できる。入力ノードNinと中間ノードNmとの間の抵抗が低いと、キャパシタCを早く充電できる。よって、三角波Vの立ち上がりの傾斜を大きくできる。入力ノードNinと中間ノードNmとの間の抵抗が高いと、キャパシタCを遅く充電できる。よって、三角波Vの立ち上がりの傾斜を小さくできる。インバータ71は中間ノードNmの電位を反転して三角波Vとして出力ノードNoutに出力する。出力ノードNoutは、FET85等のスイッチを介し接地されている。
リセット回路80は、FET85をオンするリセット信号RSTを生成する。リセット回路80は、インバータ76、AND回路77、比較器78およびRSFF79を備えている。1または複数のインバータ76はサンプルクロックSVHを遅延させ信号SVH´とする。AND回路77は、信号UPVと信号SVH´とのAND処理を行なう。比較器78は、三角波Vとグランド電圧GNDとを比較し、信号EQ_GNDを出力する。信号EQ_GNDは三角波Vがグランド以下のときハイ、その他のときローとなる。RSFF79のS端子にはAND回路77の出力が、R端子には信号EQ_GNDが入力する。RSFF79の出力端子Qからリセット信号RSTが出力される。
図7は、実施例2の各信号のタイミングチャートであり、CK1、CK2、UP、UPX,三角波V、SVL、SVH、GE_V2、EQ_GNDおよびRSTを示している。なお、信号GE_V2は、三角波Vが第2電圧V2より小さければロー、大きければハイとなる信号である。1つ目の三角波と2つ目の三角波との間には時間を経ており、クロックCK1とクロックCK2との間隔が異なってしまった場合を示している。また、実施例2では、図5のように、異なる三角波Vにおいてサンプル電圧VLとVHとをサンプリングしているが、図7では、簡略化のため同じ三角波においてサンプル電圧VLとVHをサンプリングするように図示している。
図7に示すように、入力回路65は、クロックCK1およびCK2から信号UPXを生成する。信号UPVは、クロックCK1がハイかつクロックCK2がローのときローとなり、その他のときハイとなる信号である。三角波Vは電源電圧Vddとグランド電圧GNDとの間に生成される。
時間t1において、信号UPXがローとなると、キャパシタCの充電が始まり、三角波Vがグランド電圧GNDから立ち上がり始める。時間t2において、サンプルクロックSVLがハイとなるときの三角波Vがサンプル電圧VL1である。時間t3において、三角波Vがグランド電圧GNDより大きくなり、時間差を経て信号EQ_GNDはハイからローレベルとなる。時間t3において、三角波Vが第2電圧V2より高くなると信号GE_V2がハイとなる。時間t4において、サンプルクロックSVHがハイとなるときの三角波Vがサンプル電圧VH1である。時間t5において、キャパシタCへの充電が停止する。このため、三角波Vは一定となる。サンプルクロックSVHから遅延して信号SVH´がハイとなる。このとき、信号UPXはハイのためAND回路77の出力はハイとなる。信号EQ_GNDがローのため、時間t6においてRSFF79はリセット信号RSTをハイとする。時間t7において、FET85がキャパシタCを放電し始める。これにより、三角波Vの電圧が低下する。時間t8において、三角波Vが第2電圧V2より低くなると信号GE_V2がローとなる。時間t9において、三角波Vの電圧がほぼグランド電圧GNDとなると、信号EQ_GNDはハイとなる。時間t10において、リセット信号RSTがローとなる。
例えば、サンプル電圧VHが低いと、三角波Vの傾斜が小さくなり、遅延時間の高精度制御が難しくなる。また、サンプル電圧VLがグランド電圧となると、サンプル電圧VLとVHとの間に三角波がグランド電圧の期間が生じてしまい、遅延時間の制御が難しくなる。実施例2によれば、サンプル電圧VHが第2電圧V2より低い場合、カウンタ63はオンするFETF1からFn−1を増やすように制御信号を出力する。よって、入力ノードNinと中間ノードNmとの間の抵抗が小さくなり、三角波の傾斜が大きくなる。サンプル電圧VLがグランド電圧と同じ場合、カウンタ63はオンするFETF1からFn−1を減らすように制御信号を出力する。よって、入力ノードNinと中間ノードNmとの間の抵抗が高くなり、三角波の傾斜が小さくなる。
このように、波形回路10は、サンプル電圧VH(複数の電圧値のうち高い方の電圧値)が第2電圧V2(第1所定電圧)以上となるように、三角波Vの波形を形成する。これにより、サンプル電圧VLとVHとの電圧差を大きくできる。よって、遅延時間の高精度制御が可能となる。
さらに、波形回路10は、2つの電源電圧VddとGND間に三角波Vの波形を生成する。波形回路10は、サンプル電圧VL(複数の電圧値のうち低い方の電圧値)がグランド電圧GND(2つの電源電圧の低い方の電圧)より高くなるように、三角波Vの波形を生成する。これにより、サンプル電圧VLとVHとの間で三角波Vが一定となる領域をなくすことができる。よって、遅延時間の高精度制御が可能となる。
さらに、波形回路10は、三角波の出力に一端が接続されたキャパシタCと、キャパシタCの他端と入力ノードNinとの間の可変抵抗と、を備える。波形回路10は、可変抵抗の抵抗値を変化させることにより、三角波Vの波形の傾斜を調整する。これにより、中間ノードNm(キャパシタCの他端)の電圧は時間に対し線形的に変化する。よって、三角波の立ち上がりを線形的に変化させることができる。
さらに、波形回路10は、オンすることによりキャパシタCを放電するFET85(スイッチ)を備える。波形回路10は、サンプル電圧VHに相当するクロックSVHから一定時間経過後にFET85をオンする。これにより、サンプル電圧VHに達した後、三角波の電圧を下降できる。
図8に示すように、実施例3の遅延回路100bは、遅延ライン14および選択回路11および12を備えている。遅延ライン14はクロックCKから3つのクロックCK1からCK3を生成する。選択回路11は、クロックCK1およびCK2のいずれかを選択し波形回路10に出力する。選択回路12はクロックCK2およびCK3のいずれかを選択し波形回路10に出力する。サンプル回路20は、サンプルホールド回路21aおよび21b、選択回路25および26、バッファ27、ADC22、VHレジスタ23およびVLレジスタ24を備えている。選択回路25は、クロックCK1からCK3のうち時間的に隣接するクロックを選択する。早い方のクロックをCKE、遅い方のクロックをCKLとする。クロックCKEとCKLとはそれぞれサンプルホールド回路21aおよび21bに入力する。サンプルホールド回路21aおよび21bは、それぞれサンプルクロックSVHおよびSVLのタイミングで三角波Vをサンプリングする。選択回路26は、サンプルホールド回路21aおよび21bのいずれかを選択しADC22に出力する。バッファ27は、クロックCKEおよびCKLを遅延させVLレジスタ24およびVHレジスタ23に出力する。その他の構成は、実施例2の図4と同じであり説明を省略する。
図9は、実施例3の各信号のタイミングチャートであり、三角波V、サンプルクロックSVLおよびSVH、電圧V_SHa、V_SHb、デジタルデータVL[n:1]およびVH[n:1]および参照電圧Vthを示している。実施例3においては、2つのサンプルホールド回路21aおよび21bがそれぞれサンプル電圧VHおよびVLをサンプリングする。これにより、1つ目の三角波において、サンプルホールド回路21aおよび21bの出力電圧V_SHaおよびV_SHbよりサンプル電圧VL1およびVH1をサンプリングできる。よって、2つ目の三角波に1つ目の三角波においてサンプリングしたサンプル電圧VL1およびVH1を用い算出した参照電圧Vth1を適用できる。その他のタイミングは実施例2の図5と同じであり、説明を省略する。
以上のように、実施例3によれば、サンプル回路20が複数のサンプル電圧VLおよびVHに対応する複数のサンプルホールド回路21aおよび21bを備える。これにより、参照電圧Vthを実施例2に比べ早く算出することができる。
また、サンプル回路20は、複数のクロックCK1からCK3のうち隣接する2つのクロックを選択し、2つのクロックに基づき、それぞれ2つのサンプル電圧VLおよびVH(電圧値)をサンプリングする。これにより、クロックが不安定な場合も適切なクロックを選択することができる。
図10は、実施例3の波形回路のブロック図である。図10を参照し、傾斜制御回路60は、カウンタ66を備えている。カウンタ66には、信号GE_V2およびLE_V1が入力し、制御信号Ctrl1からCtrln−1が出力する。入力回路65は、AND回路72およびインバータ73を備えている。AND回路72には、クロックCK1(選択回路11が選択したCK1とCK2のいずれか)と、クロックCK2(選択回路12が選択したCK2とCK3のいずれか)の反転と、が入力する。AND回路72が出力する信号UPはインバータ73に入力する。インバータ73は信号UPを反転させ信号UPXとして波形生成回路70に入力する。波形生成回路70は、実施例2の図6と同じであり、説明を省略する。
リセット回路80は、比較器81および82、AND回路83およびRSFF72を備えている。比較器81は、三角波Vと第2電圧V2とを比較する。比較器81は、三角波Vの電圧が第2電圧V2以上であれば信号GE_V2としてハイを、三角波の電圧が第2電圧V2より小さければ、信号GE_V2としてローを出力する。比較器82は、三角波の電圧と第1電圧V1とを比較する。比較器82は、三角波の電圧が第1電圧V1以下であれば信号LE_V1としてハイを、三角波が第1電圧V1より大きければ、信号LE_V1としてローを出力する。AND回路83は、信号UPXと信号GE_V2とをANDする。RSFF79のS端子にはAND回路83の出力が、R端子には信号LE_V1が入力する。RSFF79の出力端子Qからリセット信号RSTが出力される。
図11は、実施例3の各信号のタイミングチャートであり、CK1、CK2、UP、UPX,三角波V、SVL、SVH、GE_V2、LE_V1およびRSTを示している。図11に示すように、実施例2と比較し、信号EQ_GNDの代わりに信号LE_V1を用いる。信号LE_V1は、三角波Vの電圧が第1電圧V1以下となるとローとなり、三角波Vの電圧が第1電圧V1より大きくなるとハイとなる。その他のタイミングは、実施例2と同じであり、説明を省略する。
実施例3によれば、サンプル電圧VHが第2電圧V2より低い場合、カウンタ66はオンするFETを増やすように制御信号を出力する。よって、入力ノードNinと中間ノードNmとの間の抵抗が小さくなり、傾斜が大きくなる。サンプル電圧VLが第1電圧V1より高い場合、カウンタ66はオンするFETを減らすように制御信号を出力する。よって、入力ノードNinと中間ノードNmとの間の抵抗が高くなり、傾斜が小さくなる。このように、波形回路10は、サンプル電圧VHが第2電圧V2(第1所定電圧)以上となり、サンプル電圧VLが第1電圧V1(第2予定電圧)以下となるように、三角波Vの波形を形成する。これにより、サンプル電圧VLとサンプル電圧VHとの電圧差を大きくできる。よって、よって、遅延時間の高精度制御が可能となる。
実施例3によれば、波形回路10は、オンすることによりキャパシタCを放電するFET85(スイッチ)を備える。波形回路10は、三角波の波形が第2電圧V2(第1所定電圧)より大きくなる(信号GE_V2がハイとなる)とFET85をオンする。三角波の波形が第1電圧V1(第2所定電圧)より小さくなると(信号LE_V1がハイとなる)とFET85をオフする。これにより、第2電圧V2と第1電圧V1との間に立ち上がる三角波を生成できる。
図12は、実施例4に係る遅延回路のブロック図である。図12に示すように、遅延回路100cにおいて、バッファ55は、クロックCKを遅延させサンプルクロックSVLおよびSVHを生成する。サンプル回路20は、サンプルホールド回路21aおよび21bを備えている。サンプルホールド回路21aおよび21bは、それぞれサンプルクロックSVLおよびSVHのタイミングで三角波Vをサンプリングする。サンプルホールド回路21aおよび21bのそれぞれの出力はそれぞれ電圧V_SHaおよびV_SHbである。電圧生成回路30は、キャパシタアレイ33および34を備えている。キャパシタアレイ33および34は、各々、複数のキャパシタC1からCnと各キャパシタC1からCnを切り換えるスイッチSWを備えている。キャパシタC1からCnはそれぞれ異なる容量値を備える。例えば、キャパシタC2の容量値はキャパシタC1の2倍とする。キャパシタC3の容量値はキャパシタC2の2倍とする。スイッチSWは制御コードWLおよびWHに基づき切り換えられる。
インバータ56により遅延されたサンプルクロックSVHがスイッチ35に入力すると、スイッチ35がオンする。制御コードWLおよびWHにより選択されたキャパシタに、ノードNaおよびNbの各サンプル電圧VLおよびVHに対応する電荷が保持される。クロックCK0がサンプルクロックSVHがインバータ56により遅延され生成される。スイッチ36にクロックCK0が入力すると、スイッチ36がオンする。これにより、キャパシタの電荷が合成され参照電圧Vthが生成される。このとき、サンプル電圧VLとVHとは、キャパシタC1からCnの容量値に応じた比率で合成される。例えば、Vth=(WL×VL+WH×VH)/(WL+WH)となるように参照電圧Vthが生成される。その他の構成は、実施例3の図8と同じであり説明を省略する。
図13は、実施例4の各信号のタイミングチャートであり、三角波V、サンプルクロックSVLおよびSVH、電圧V_SHb、V_SHa、Vth生成およびクロックCK0を示している。図13に示すように、時間t1およびt5において、サンプルクロックSVLおよびSVHがハイになると、サンプル電圧V_SHaおよびV_SHbがそれぞれVL1およびVH1となる。ノードNaおよびNbがそれぞれサンプル電圧VL1およびVH1となる。時間t13において、クロックCK0がハイとなると、サンプル電圧VL1とVH1とがキャパシタアレイ33および34の選択されたキャパシタC1からCnの容量値に比率で合成され、参照電圧Vthが生成される。その他のタイミングは実施例3と同じであり説明を省略する。
実施例4によれば、サンプル回路20は、複数のサンプル電圧VLおよびVH(電圧値)を複数のアナログデータとして電圧生成回路30に出力する。電圧生成回路30は、複数のアナログデータを合成することにより参照電圧Vthを生成する。これにより、簡単な回路でサンプル回路20および電圧生成回路30を実現できる。
図14は、実施例4の波形回路のブロック図である。図14に示すように、傾斜制御回路60は、DFF67aおよび67b、NOR回路68、AND回路69およびカウンタ66を備えている。DFF67aのD端子にクロックCK2が、クロック端子に信号GE_V2が入力する。DFF67bのD端子に信号GE_V2が、クロック端子にクロックCK2が入力する。DFF67aの反転出力とDFF67bの出力がAND回路69に入力する。AND回路69は信号VoverをカウンタのDn端子に出力する。信号VoverとDFF67aの出力がNOR回路68に入力する。NOR回路68は信号Vunderをカウンタ66のUp端子に入力する。波形生成回路70は、実施例3の図10と同じであり説明を省略する。比較器81の動作は実施例3の図10と同じであり説明を省略する。
カウンタ66は、クロックCK2に同期しUp端子にハイが入力する度に、FETF1からFnのうちオンのFETを1つ増やす。これにより、波形生成回路70の入力ノードNinと中間ノードNmとの間の抵抗が低くなり、三角波の立ち上がりの傾きが急峻になる。カウンタ66は、クロックCK2に同期しDn端子にハイが入力する度に、FETF1からFnのうちオンのFETを1つ減らす。これにより、波形生成回路70の入力ノードNinと中間ノードNmとの間の抵抗が高くなり、三角波の立ち上がりの傾きが緩やかになる。カウンタ66は、信号Voverがハイになって所定時間後、FET85にリセット信号RSTを出力する。
図15は、実施例4の各信号のタイミングチャートであり、三角波V、GE_V2、VoverおよびVunderを示している。図15を参照し、時間t20において、傾斜制御回路60の制御が開始される。1つ目、2つ目の三角波においては、三角波Vの電圧が第2電圧V2に達せず、サンプル電圧VHは第2電圧V2より小さい。信号GE_V2はローであり、Voverはロー、Vunderはハイである。よって、傾斜制御回路60は、クロック毎にFETF1からFnのうちオンのFETを1つづつ増やす。
3つ目の三角波では、時間t21において三角波Vの電圧が第2電圧V2を越える。信号GE_V2はハイとなる。時間t22において、信号Voverがハイ、信号VUunderがローとなる。時間t23において、三角波Vの電圧は下降する。信号Voverがハイとなったため、傾斜制御回路60は、FETF1からFnのうちオンのFETを1つ減らす。これにより、4番目の三角波では立ち上がりの傾斜が緩くなる。しかし、時間t24において、三角波Vの電圧が第2電圧V2を越える。信号GE_V2はハイとなる。時間t25において、信号Voverがハイとなる。傾斜制御回路60は、FETF1からFnのうちオンのFETを1つ減らす。5番目の三角波では、時間t26において、三角波Vの電圧と第2電圧V2が等しくなる。信号GE_V2はハイとならず、信号VoverおよびVunderはローのままである。傾斜制御回路60は、FETF1からFnのオンおよびオフ状態を維持する。5番目の三角波では、三角波の立ち上がりの傾斜が維持される。
実施例4によれば、三角波の最大電圧が第2電圧V2とほぼ等しくなるように維持される。このように、波形回路10は、三角波の高さが第2電圧V2(所定電圧)より低い場合、三角波Vの波形の高さを大きくする。また、三角波Vの高さが第2電圧V2より高い場合、三角波の高さを小さくする。これにより、三角波Vの最大高さ高さを一定とすることができる。よって、三角波Vの波形の傾きを一定にできる。
図16(a)は、実施例4の三角波の立ち上がりをシミュレーションした結果を示す図、図16(b)は、線形性誤差を示す図である。シミュレータはSPICEを用いている。波形生成回路70のキャパシタCの容量値を10fF、抵抗R1の抵抗値を100Ω、抵抗R2およびRnの抵抗値を200Ωとした。抵抗R1、R2およびRnは、抵抗R1、R2およびRnの3個とした。第1電圧V1を0.2V、第2電圧V2を0.8Vとした。線C00は、制御信号Ctrl1およびCtrl2がともにローの場合の三角波の立ち上がりを示している。線C00、C01、C10およびC11は、それぞれ制御信号Ctrl1およびCtrl2が、ローおよびハイ、ハイおよびロー、ハイおよびハイの場合を示している。図16(a)のように、制御信号により、三角波の立ち上がりの傾斜を制御できている。
図16(b)は、A点とB点との間の線形性誤差を示す図である。実線は、時間に対する信号の電圧を示している。点Aと点Bとを直線で結んだ破線から実線のずれのうち、時間軸に平行な誤差の最大値を時間的誤差Δtmax、電圧軸に平行な誤差の最大値を電圧レベル的誤差ΔVmaxとする。図16(a)より、三角波Vの0.2Vと0.8Vとの間の線形性誤差は、時間的誤差Δtmaxが0.5ps以下、電圧レベル的誤差ΔVmaxが6mV以下であった。
図17は、実施例5に係る遅延回路のブロック図である。図17に示すように、遅延回路100dにおいて、遅延ライン14がクロックCKを遅延させクロックCK1からCK3を生成する。遅延ライン14は、例えばDDR(Double Data Rate)2またはDDR3等メモリ制御装置で用いられるCDL(Coarse Delay Line)またはFDL(Fine Delay Line)である。選択回路13は3つのクロックから時間的に隣接するクロックCK1とCK2、またはCK2とCK3を選択する。波形回路10は2つのクロックに対応し2つの三角波VT1およびVT2を生成する。サンプル回路20は複数のサンプルホールド回路21cおよび21d、複数のレジスタ23aおよび23bおよび選択回路25を備えている。選択回路25はクロックCK1からCK3から2つのクロックを選択し、遅延させクロックSVLおよびSVHを生成する。サンプルホールド回路21cおよび21dは、2つの三角波VT1およびVT2の電圧を同時にサンプリングできる。レジスタ23aはサンプルホールド回路21cがサンプリングした三角波VT1のサンプル電圧VL1およびVH1のデジタルデータを保持する。レジスタ23bは、サンプルホールド回路21dがサンプリングした三角波VT2のサンプル電圧VL2およびVH2のデジタルデータを保持する。
電圧生成回路30は、複数のVth算出回路31aおよび31b、選択回路37およびDAC32を備える。Vth算出回路31aは、レジスタ23aに保持された三角波VT1サンプル電圧VL1およびVH1のデジタルデータに基づき、参照電圧Vth1のデジタルデータを算出する。Vth算出回路31bは、レジスタ23bに保持された三角波VT2サンプル電圧VL2およびVH2のデジタルデータに基づき、参照電圧Vth2のデジタルデータを算出する。選択回路37は、Vth算出回路31aおよび31bのいずれかを選択しDAC32にVthコードを出力する。その他の構成は、実施例2の図4と同じであり説明を省略する。
図18は、実施例5の各信号のタイミングチャートであり、三角波V、クロックCK1、CK2、CK3、SVL、SVHおよびSVH2を示している。図18に示すように、波形回路10は、クロックCK1およびCK2に同期し三角波VT1およびVT2を生成する。時間t00およびt02において三角波VT1およびVT2が立ち上がり出す。サンプルホールド回路21cは、クロックSVLのタイミングt01において、サンプル電圧VL1をサンプリングし、クロックSVHのタイミングt03においてサンプル電圧VH1をサンプリングする。サンプルホールド回路21dは、クロックSVHのタイミングt03において、サンプル電圧VL2をサンプリングし、クロックSVH2のタイミングt05においてサンプル電圧VH2をサンプリングする。このようにして、サンプルホールド回路21cと21dとがクロックに同期し交互にサンプル電圧をサンプリングする。
実施例5によれば、波形回路10は、複数の三角波VT1およびVT2を同時に生成する。これにより、遅延ライン14が連続的に生成する複数のクロックに対し遅延クロックCKDを生成することができる。
また、サンプル回路20は、サンプル電圧VH1(2つの電圧値のうち高い方)と、次の三角波のサンプル電圧VL2(2つの電圧値のうち低い方)とを同時にサンプリングする。例えば、サンプルホールド回路21cおよび21dは、それぞれクロックSHVのタイミングにおいて三角波VT1のサンプル電圧VH1と三角波VT2のサンプル電圧VL2とを同時にサンプリングする。これにより、遅延ライン14が連続的に生成する複数のクロックに対し遅延クロックCKDを生成することができる。
図19は、実施例5の時間に対する三角波の電圧をシミュレーションした図である。シミュレータはSPICEを用いている。図19に示すように、波形回路10は、三角波VT1とVT2を生成することができる。
図20は、実施例5の時間に対する三角波の電圧をシミュレーションした図である。シミュレータはSPICEを用いている。図20に示すように、周期が約200p秒、周波数が約5GHzの三角波を生成できる。これにより、ビットレート10Gbpsの信号に適用できる。第1電圧V1および第2電圧V2の間の領域は線形領域を確保できる領域である。電源電圧Vddとグランド電圧との間の電圧1Vの約70%の領域を線形領域として用いることができる。
図21(a)は、インバータ方式により生成した三角波を示す図、図21(b)は、実施例5により生成した三角波を示す図である。シミュレータはSPICEを用いている。図21(a)に示すように、インバータ方式により生成した三角波においては、電源電圧Vddの1/2の振幅しか確保できない。図21(b)に示すように、実施例5により生成した三角波においては、ほぼ電源電圧Vddの振幅が確保できる。
以上により、実施例5に係る遅延回路100dは、例えばメモリ回路またはメモリ制御回路のCDLまたはFDLに適用することができる。
図22は、実施例6に係る遅延回路を示すブロック図である。図22に示すように、遅延回路100eにおいて、サンプル回路20はサンプルホールド回路21cおよび21dを備える。サンプルホールド回路21cは、サンプル電圧VL1およびVL2をサンプリングする。サンプルホールド回路21dは、サンプル電圧VH1およびVH2をサンプリングする。電圧生成回路30は、4つのキャパシタアレイ33a、33b、34aおよび34bを備える。キャパシタアレイ33aおよび33bはそれぞれサンプル電圧VL1およびVL2を保持する。信号キャパシタアレイ34aおよび34bはそれぞれサンプル電圧VH1およびVH2を保持する。スイッチ36は、サンプル電圧VL1とVH1とで参照電圧Vthを生成するか、サンプル電圧VL2とVH2とで参照電圧Vthを生成するか、を選択する。その他の構成は、実施例4の図12と同じである説明を省略する。
図23は、実施例6の各信号のタイミングチャートであり、三角波V、クロックSVL、SVH、V_SHd1、V_SHc1、V_SHd2、V_SHc2およびCK0を示している。電圧V_SHc1およびVSHc2はサンプルホールド回路21cの出力、電圧V_SHd1およびVSHd2はサンプルホールド回路21dの出力である。図23に示すように、時間t31においてクロックSVLがハイになると、サンプルホールド回路21cは、サンプル電圧VL1をサンプリングする。時間t32においてクロックSVHがハイになると、サンプルホールド回路21dは、サンプル電圧VH1をサンプリングする。時間t33において、クロックCK0がハイになると、サンプル電圧VL1とVH1とから参照電圧Vthが生成される。時間t34においてクロックSVLがローになると、サンプルホールド回路21cは、サンプル電圧VL2をサンプリングする。時間t35においてクロックSVHがローになると、サンプルホールド回路21dは、サンプル電圧VH2をサンプリングする。時間t36において、クロックCK0がローになると、サンプル電圧VL2とVH2とから参照電圧Vthが生成される。
実施例5および6によれば、電圧生成回路30が参照電圧Vth1を生成している間に、サンプル回路20は、次の三角波の複数のサンプル電圧VL2およびVH2をサンプリングする。これにより、連続したクロックCKについても遅延クロックCKDを生成することができる。
実施例2の図6の波形回路10、実施例3の図10の波形回路、または実施例4の図14の波形回路は、実施例2から6のいずれに適用することもできる。
以上、本発明の実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
なお、以上の説明に関して更に以下の付記を開示する。
(付記1)時間に対し傾斜した波形を生成する波形回路と、入力信号から生成した複数のクロックのタイミングにおいて前記波形の複数の電圧値をそれぞれサンプリングするサンプル回路と、前記複数の電圧値から参照電圧を生成する電圧生成回路と、前記波形の電圧と前記参照電圧とを比較し、出力信号を生成する比較器と、を具備することを特徴とする遅延回路。
(付記2)前記波形回路は、前記複数の電圧値のうち高い方の電圧値が第1所定電圧以上となるように、前記波形を生成することを特徴とする付記1記載の遅延回路。
(付記3)前記波形回路は、2つの電源電圧間に前記波形を生成し、前記複数の電圧値のうち低い方の電圧値が前記2つの電源電圧の低い方の電圧より高くなるように、前記波形を生成することを特徴とする付記2記載の遅延回路。
(付記4)前記波形回路は、前記複数の電圧値のうち低い方の電圧値が第2所定電圧以下となるように、前記波形を生成することを特徴とする付記2記載の遅延回路。
(付記5)前記サンプル回路は、複数のクロックのうち隣接する2つのクロックを選択し、前記隣接する2つのクロックに基づき、それぞれ2つの電圧値をサンプリングすることを特徴とする付記1から4のいずれか一項記載の遅延回路。
(付記6)前記波形回路は、複数の前記波形を同時に生成することを特徴とする付記1から5のいずれか一項記載の遅延回路。
(付記7)前記サンプル回路は、前記複数の電圧値のうち高い方と、次の波形の前記複数の電圧値のうち低い方と、を同時にサンプリングすることを特徴とする付記6記載の遅延回路。
(付記8)前記電圧生成回路が前記参照電圧を生成している間に、前記サンプル回路は、次の波形の複数の電圧値をサンプリングすることを特徴とする付記6または7記載の遅延回路。
(付記9)前記波形回路は、出力に一端が接続されたキャパシタと、前記キャパシタの他端と入力との間に直列に接続された可変抵抗と、を備え、前記可変抵抗の抵抗値を変化させることにより、前記波形の傾斜を調整することを特徴とする付記1から8のいずれか一項記載の遅延回路。
(付記10)前記波形回路は、前記複数のクロックのタイミング間の前記波形が線形領域となるように前記波形を生成することを特徴とする付記1から9のいずれか一項記載の遅延回路。
(付記11)前記波形回路は、前記波形の高さが所定電圧より低い場合、次の波形の高さを前の波形の高さより大きくすることを特徴とする付記1から10のいずれか一項記載の記載の遅延回路。
(付記12)前記波形回路は、オンすることにより前記キャパシタを放電するスイッチを備え、前記波形回路は、前記波形が第1所定電圧より大きくなると前記スイッチをオンし、前記波形が第2所定電圧より小さくなると前記スイッチをオフすることを特徴とする付記1から11のいずれか一項記載の遅延回路。
(付記13)前記サンプル回路は、前記複数の電圧値を複数のデジタルデータとして前記電圧生成回路に出力し、前記電圧生成回路は、前記複数のデジタルデータに基づき前記参照電圧を算出することを特徴とする付記1から12のいずれか一項記載の遅延回路。
(付記14)前記サンプル回路は、前記複数の電圧値を複数のアナログデータとして前記電圧生成回路に出力し、前記電圧生成回路は、前記複数のアナログデータを合成することにより前記参照電圧を生成することを特徴とする付記1から12のいずれか一項記載の遅延回路。