JP5803765B2 - 遅延回路 - Google Patents

Description

本発明は、遅延回路に関し、例えば、時間に対し傾斜した波形を用いた遅延回路に関する。

通信基幹向け装置やサーバ等の情報処理機器の性能向上に伴い、これらの装置間、装置内、チップ内およびチップ間における信号の送受信のデータレートが高くなりつつある。データレートの高速化にともない、クロックまたはデータ間に発生する遅延の補償、チップの製造プロセスの変動または電源電圧もしくは温度の変動の補償を行なうため、高精度な可変遅延回路が用いられる。

積分回路により入力信号の波形の立ち上がり時間を大きくし、比較器が積分回路の出力と任意の参照電圧とを比較することにより信号を遅延させる遅延回路が知られている（例えば特許文献１）。鋸歯状波発生回路が入力信号より鋸歯を生成し、比較器が鋸歯状波発生回路の出力と任意の参照電圧とを比較することにより信号を遅延させる遅延回路が知られている（例えば特許文献２）。キャパシタに充電させることにより入力信号より傾斜を有するランプ信号を生成し、比較器がランプ信号と参照電圧とを比較することにより信号を遅延させる遅延回路が知られている（例えば特許文献３）。信号の立ち上がり時間を変化させ、比較器が信号と一定の参照電圧とを比較することにより信号を遅延させる遅延回路が知られている（例えば非特許文献１）。

実開昭６１−１１１２２７号公報 特開昭６３−２３６４０９号公報 特表２００３−５３３９００号公報

"A 12-Bit Digital-to-Time Converter (DTC) for Time-to-Digital Converter (TDC) and Other Time Domain Signal Processing Applications" IEEE NORCHIP (2010)

しかしながら、特許文献１から３の方法では、信号の立ち上がり傾きの変動および参照電圧の変動に起因し遅延時間が変動してしまう。よって、高精度な遅延時間の設定が難しい。また、非特許文献１の方法では、高周波動作と高精度化との両立が困難である。

本遅延回路は、高精度な遅延時間の設定を可能とすることを目的とする。

時間に対し傾斜した波形を生成する波形回路と、入力信号から生成した複数のクロックのタイミングにおいて前記波形の複数の電圧値をそれぞれサンプリングするサンプル回路と、前記複数の電圧値から参照電圧を生成する電圧生成回路と、前記三角波と前記参照電圧とを比較し、出力信号を生成する比較器と、を具備することを特徴とする遅延回路を用いる。

本遅延回路によれば、高精度な遅延時間の設定が可能となる。

図１（ａ）は、比較例に係る遅延回路のブロック図、図１（ｂ）は、タイミングチャートである。 図２は、実施例１に係る遅延回路のブロック図である。 図３は、実施例１のタイミングチャートを示す図である。 図４は、実施例２に係る遅延回路のブロック図である。 図５は、実施例２の各信号のタイミングチャートである。 図６（ａ）および図６（ｂ）は、実施例２の波形回路のブロック図である。 図７は、実施例２の各信号のタイミングチャートである。 図８は、実施例３に係る遅延回路のブロック図である。 図９は、実施例３の各信号のタイミングチャートである。 図１０は、実施例３の波形回路のブロック図である。 図１１は、実施例３の各信号のタイミングチャートである。 図１２は、実施例４に係る遅延回路のブロック図である 図１３は、実施例４の各信号のタイミングチャートである。 図１４は、実施例４の波形回路のブロック図である。 図１５は、実施例４の各信号のタイミングチャートである。 図１６（ａ）は、実施例４の三角波の立ち上がりをシミュレーションした結果を示す図、図１６（ｂ）は、線形性誤差を示す図である。 図１７は、実施例５に係る遅延回路のブロック図である。 図１８は、実施例５の各信号のタイミングチャートである。 図１９は、実施例５の時間に対する三角波の電圧をシミュレーションした図である。 図２０は、実施例５の時間に対する三角波の電圧をシミュレーションした図である。 図２１（ａ）は、インバータ方式により生成した三角波を示す図、図２１（ｂ）は、実施例５により生成した三角波を示す図である。 図２２は、実施例６に係る遅延回路を示すブロック図である。 図２３は、実施例６の各信号のタイミングチャートである。

まず、非特許文献１を参考にした比較例について説明する。図１（ａ）は、比較例に係る遅延回路のブロック図、図１（ｂ）は、タイミングチャートである。図１（ａ）に示すように、遅延回路１００ａは、インバータ９０、キャパシタアレイ９１、比較器９２および電圧生成回路９３を備えている。インバータ９０はクロックＣＫを反転させノード９４に出力する。ノード９４は、キャパシタアレイ９１に電気的に接続されている。キャパシタアレイ９１は、ノード９４をスイッチＳＷ０およびキャパシタＣ１からＣｎを介し接地させる。キャパシタＣ１からＣｎはそれぞれ異なる容量値を備える。キャパシタアレイ９１は、制御コードに基づきノード９４に接続するスイッチＳＷ０を選択する。電圧生成回路９３は参照電圧Ｖｔｈを生成する。比較器９２はノード９４の電圧と参照電圧Ｖｔｈを比較する。

図１（ｂ）は、ノード９４の電圧のタイミングチャートである。図１（ｂ）に示すように、キャパシタアレイ９１が制御コードに基づきノード９４とグランドとの間の容量値を変化させると、電圧の立ち上がりの傾きを変化させることできる。よって、参照電圧Ｖｔｈを横切る時間Ｔ１からＴ３を設定できる。これにより、出力信号であるクロックＣＫＤをクロックＣＫに対し遅延させることができる。

比較例において、高精度に遅延時間を制御するためには、キャパシタアレイ９１のキャパシタを多くすることとなる。これにより、ノード９４の負荷が増え、高周波数での動作が難しくなる。このように、比較例においては、高周波動作と高精度化との両立が困難となる。

さらに、特許文献１から３および比較例によれば、信号（例えばクロックＣＫ）の立ち上がり傾きの変動および参照電圧の変動に起因し遅延時間が変動してしまう。立ち上がり傾きの変動および参照電圧の変動は、電源電圧の変動、温度の変動、または回路の製造ばらつきに起因して生じる。よって、高精度な遅延時間の設定が難しい。以下に、高精度な遅延時間の設定が可能な実施例について、図面を参照し、説明する。

図２は、実施例１に係る遅延回路のブロック図である。図２に示すように、実施例１に係る遅延回路１００は、波形回路１０、サンプル回路２０、電圧生成回路３０および比較器４０を備えている。波形回路１０には、入力信号が入力する。入力信号は例えばクロックＣＫである。入力信号はデータ信号でもよい。クロックＣＫは例えば矩形信号である。波形回路１０は、クロックＣＫから三角波を生成する。また、波形回路１０は、入力信号からサンプルするタイミングに対応するサンプルクロックＳＶＬおよびＳＶＨを生成する。サンプル回路２０は、三角波からサンプルクロック信号ＳＶＬおよびＳＶＨに基づき、サンプル電圧ＶＬおよびＶＨを生成する。電圧生成回路３０は、サンプル電圧ＶＬおよびＶＨから制御コードに基づき参照電圧Ｖｔｈを生成する。比較器４０は三角波と参照電圧Ｖｔｈとを比較し、三角波が参照電圧Ｖｔｈより高い場合ハイレベル、低い場合ローレベルを出力信号（例えば遅延クロックＣＫＤ）として出力する。

図３は、実施例１のタイミングチャートを示す図である。図３に示すように、波形回路１０は、クロックＣＫからサンプルクロックＳＶＬとＳＶＨとを生成する。波形回路１０は、クロックＣＫに基づき三角波Ｖを生成する。三角波Ｖの立ち上がりは、例えば連続的で単調なランプ波形である。図２において、クロックＣＫの立ち上がりは時間Ｔ０である。サンプルクロックＳＶＬおよびＳＶＨの立ち上がりはそれぞれＴ１およびＴ５である。サンプル回路２０は、サンプルクロックＳＶＬおよびＳＶＨが立ち上がるとき（時間Ｔ１およびＴ５のとき）の三角波Ｖをそれぞれサンプル電圧ＶＬおよびＶＨとしてサンプリングする。電圧生成回路３０は、サンプル電圧ＶＬおよびＶＨから参照電圧Ｖｔｈ１、Ｖｔｈ２またはＶｔｈ３を生成する。例えば、参照電圧Ｖｔｈ１の場合、比較器４０は、時間Ｔ２において立ち上がる遅延クロックＣＫＤを生成する。同様に、参照電圧Ｖｔｈ２またはＶｔｈ３の場合、比較器４０は、時間Ｔ３またはＴ４において立ち上がる遅延クロックＣＫＤを生成する。このように、参照電圧Ｖｔｈにより遅延時間を制御できる。

実施例１によれば、波形回路１０は、２つのクロックＳＶＬおよびＳＶＨ間に時間に対し傾斜した波形（例えば三角波）を生成する。サンプル回路２０は、複数のクロックＳＶＬおよびＳＶＨのタイミング（例えばクロックの立ち上がりまたは立ち下り）において波形のサンプル電圧ＶＬおよびＶＨ（複数の電圧値）をそれぞれサンプリングする。電圧生成回路３０は、サンプル電圧ＶＬおよびＶＨから参照電圧Ｖｔｈを生成する。このように、サンプル電圧ＶＬおよびＶＨは、一定間隔のサンプルクロックＳＶＬおよびＳＶＨに対応している。そして、電圧生成回路３０は、サンプル電圧ＶＬおよびＶＨを用い参照電圧Ｖｔｈを生成する。これにより、波形回路１０が生成した三角波Ｖの傾きが変動した場合も、三角波Ｖの傾きの変動に応じ参照電圧Ｖｔｈを変動させることができる。よって、高精度な遅延回路を実現できる。

また、波形回路１０は、複数のクロックＳＶＬおよびＳＶＨ間の波形が線形領域８８となるように三角波Ｖを生成することが好ましい。これにより、クロックＳＶＬとＳＶＨとの間隔がほぼ同じであれば、三角波Ｖの波形の傾きが変動しても目標とする遅延時間を得るための制御コードは一定でよくなる。また、目標とする遅延時間をサンプル電圧ＶＬおよびＶＨに対し一次補間で得ることができる。このため、電圧生成回路３０の構成を簡素化できる。

さらに、電圧生成回路３０は、参照電圧Ｖｔｈをサンプル電圧ＶＬとＶＨとの間の電圧とすることが好ましい。これにより、サンプル電圧ＶＬとＶＨとから内挿により参照電圧Ｖｔｈを生成できるため、高精度な遅延回路を実現できる。

図４は、実施例２に係る遅延回路のブロック図である。図４に示すように、遅延回路１００ｂの波形回路１０には、クロックＣＫ、第１電圧Ｖ１および第２電圧Ｖ２が入力する。波形回路１０は、三角波およびサンプルクロックＳＶＬおよびＳＶＨを出力する。サンプル回路２０は、サンプルホールド回路２１、アナログデジタル変換回路（ＡＤＣ）２２、ＶＨレジスタ２３およびＶＬレジスタ２４を備えている。選択回路２５は、サンプルクロックＳＶＬまたはＳＶＨを選択する。サンプルホールド回路２１は、選択されたサンプルクロックＳＶＬまたはＳＶＨに基づき三角波Ｖの電圧値をサンプルし、電圧Ｖ＿ＳＨを出力する。ＡＤＣ２２は、サンプルクロックＳＶＬのときのサンプル電圧ＶＬまたはサンプルクロックＳＶＨのときのサンプル電圧ＶＨをデシタル値に変換し、ＶＬレジスタ２４またはＶＨレジスタ２３に出力する。バッファ２７は、サンプルクロックＳＶＬおよびＳＶＨを遅延させる。ＶＨレジスタ２３およびＶＬレジスタ２４は、遅延したサンプルクロックＳＶＨおよびＳＶＬのタイミングでデジタル化したサンプル電圧ＶＨおよびＶＬをそれぞれ保持する。

電圧生成回路３０は、Ｖｔｈ算出回路３１およびデジタルアナログ変換回路（ＤＡＣ）３２を備えている。Ｖｔｈ算出回路３１は、ＶＨレジスタ２３およびＶＬレジスタ２４からサンプル電圧ＶＨのデジタルデータＶＨ［ｎ：1］およびサンプル電圧ＶＬのデジタルデータＶＬ［ｎ：1］を取得する。Ｖｔｈ算出回路３１は、制御コードに基づき、Ｖｔｈコードを算出する。ＤＡＣ３２は、Ｖｔｈコードから参照電圧Ｖｔｈを出力する。制御コードは、例えばサンプル電圧ＶＬとＶＨとの比を示すコードである。例えば制御コードをｋとし、Ｖｔｈ＝ｋ×ＶＬ＋（１−ｋ）ＶＨ（ただし０≦ｋ≦１）により、参照電圧Ｖｔｈを算出する。このように、制御コードはサンプル電圧ＶＬとＶＨから参照電圧Ｖｔｈを一次補間するための係数とすることができる。

図５は、実施例２の各信号のタイミングチャートであり、三角波Ｖ、サンプルクロックＳＶＬおよびＳＶＨ、電圧Ｖ＿ＳＨ、デジタルデータＶＬ［ｎ：１］およびＶＨ［ｎ：1］および参照電圧Ｖｔｈを示している。図５のように、三角波Ｖは、時間ｔ０においてグランド電圧ＧＮＤから立ち上がり始める。時間ｔ５において、三角波Ｖの電圧がピークとなる。時間ｔ７において、三角波Ｖの電圧が下降し始める。時間ｔ１０において、三角波の電圧はグランド電圧ＧＮＤに戻る。サンプルクロックＳＶＬは、１つ目の三角波でローからハイとなる。サンプルホールド回路２１は時間ｔ１に三角波Ｖの電圧をサンプルする。サンプルホールド回路２１の出力電圧Ｖ＿ＳＨが三角波Ｖの時間ｔ１における電圧ＶＬ１となる。ＡＤＣ２２は、時間ｔ１１からの電圧ＶＬ１をデジタルコードに変換する。ＶＬレジスタ２４は、ＶＬ１のデジタルデータＶＬ［ｎ：１］を保持する。Ｖｔｈ算出回路３１は、更新されたＶＬ１を用い参照電圧Ｖｔｈ１を算出する。比較器４０は、参照電圧Ｖｔｈ１を用い遅延クロックＣＤＫを算出する。２つ目の三角波Ｖに参照電圧Ｖｔｈ１を適用する。

サンプルクロックＳＶＨは、２つ目の三角波でローからハイとなる。サンプルホールド回路２１は時間ｔ４に三角波Ｖの電圧をサンプルする。サンプルホールド回路２１の出力電圧Ｖ＿ＳＨが三角波Ｖの時間ｔ４における電圧ＶＨ２となる。ＡＤＣ２２は、時間ｔ１２からの電圧ＶＨ２をデジタルコードに変換する。ＶＨレジスタ２３は、ＶＨ２のデジタルデータＶＨ［ｎ：１］を保持する。Ｖｔｈ算出回路３１は、更新されたＶＨ２を用い参照電圧Ｖｔｈ２を算出する。比較器４０は、参照電圧Ｖｔｈ２を用い遅延クロックＣＤＫを算出する。３つ目の三角波Ｖに参照電圧Ｖｔｈ２を適用する。

このように、実施例２によれば、クロック周期Ｔのｍ倍間隔（ｍ≧２）でサンプル電圧ＶＬ、ＶＨおよび参照電圧Ｖｔｈを更新できる。サンプルホールド回路２１が１つのため、サンプルホールド回路２１は、サンプル電圧ＶＬとＶＨとを交互に保持する。よって、回路規模および消費電力を他の実施例に比べ小さくできる。

また、サンプル回路２０は、複数のサンプル電圧ＶＬおよびＶＨ（電圧値）を複数のデジタルデータとして電圧生成回路３０に出力する。電圧生成回路３０は、複数のデジタルデータに基づき参照電圧Ｖｔｈを算出する。このように、参照電圧Ｖｔｈをデジタル的に算出することにより、より正確に参照電圧Ｖｔｈを算出できる。

図６（ａ）および図６（ｂ）は、実施例２の波形回路のブロック図である。図６（ａ）は、クロック生成回路５０、図６（ｂ）は、三角波生成回路５４を示している。図６（ａ）に示すように、クロック生成回路５０において、クロックＣＫ１（図５のクロックＣＲに対応する）およびクロックＣＫ２が、それぞれＡＮＤ回路５１に入力する。ＡＮＤ回路５１の出力は複数のインバータ５２を介しサンプルクロックＳＶＬおよびＳＶＨとして出力される。このように、クロック生成回路５０は、クロックＣＫ１およびＣＫ２を一定時間遅延させサンプルクロックＳＶＬおよびＳＶＨを生成する。

図６（ｂ）を参照し、三角波生成回路５４は、傾斜制御回路６０、入力回路６５、波形生成回路７０およびリセット回路８０を備える。傾斜制御回路６０は、三角波の立ち上がりの傾斜を制御する回路である。傾斜制御回路６０は、回路６１、６２、カウンタ６３およびＲＳフリップフロップ（ＲＳＦＦ）６４を備える。回路６１には、サンプル電圧ＶＨのデジタルデータＶＨ［ｎ：１］と第２電圧Ｖ２が入力する。回路６２には、サンプル電圧ＶＬのデジタルデータＶＬ［ｎ：１］と第１電圧Ｖ１が入力する。第２電圧Ｖ２は、サンプル電圧ＶＨの目標の電圧である。波形回路１０は、サンプル電圧ＶＨを第２電圧Ｖ２以上とすることを目標とする。第１電圧Ｖ１は、サンプル電圧ＶＬの目標の電圧である。波形回路１０は、サンプル電圧ＶＬを第１電圧Ｖ１以下とすることを目標とする。回路６１は、カウンタ６３のアップ端Ｕｐに信号を出力する。回路６１は、サンプル電圧ＶＨが第２電圧Ｖ２より小さければハイを、その他のときはローを出力する。回路６２は、カウンタ６３のダウン端Ｄｎに信号を出力する。回路６２は、サンプル電圧ＶＬが第１電圧Ｖ１であればハイを、その他のときはローを出力する。カウンタ６３は、ＲＳＦＦ６４を介し波形生成回路７０に制御信号Ｃｔｒｌ１およびＣｔｒｌ２を出力する。

入力回路６５は、ＡＮＤ回路７２、バッファ７４およびインバータ７３を備える。入力回路６５にはクロックＣＫ１が入力する。バッファ７４は、クロックＣＫ１を一定時間遅延させクロックＣＫ２を生成する。ＡＮＤ回路７２は、クロックＣＫ１とクロックＣＫ２の反転とのＡＮＤ信号ＵＰを出力する。インバータ７３は、信号ＵＰを反転させ信号ＵＰＸを出力する。

波形生成回路７０は、抵抗Ｒ１からＲｎ、キャパシタＣおよびインバータ７１を備えている。波形生成回路７０の入力ノードＮｉｎと中間ノードＮｍとの間には、複数の抵抗Ｒ１からＲｎが並列に電気的に接続されている。抵抗Ｒ１からＲｎ−１と入力ノードＮｉｎとの間にはそれぞれＦＥＴＦ１からＦｎ−１が直列に接続されている。ＦＥＴＦ１からＦｎ−１のゲートには傾斜制御回路６０から制御信号Ｃｔｒｌ１からＣｔｒｌｎ−１がそれぞれ入力する。なお、傾斜制御回路６０は、制御信号Ｃｔｒｌ１およびＣｔｒｌ２を出力しているが、ＦＥＴＦ１からＦｎ−１の個数に応じ複数の制御信号Ｃｔｒｌ１からＣｔｒｌｎ−１を出力できる。中間ノードＮｍと出力ノードＮｏｕｔとの間には、キャパシタＣとインバータ７１が並列に接続されている。入力ノードＮｉｎに入力する信号ＵＰＸがローになると、キャパシタＣは抵抗Ｒ１からＲｎ−１を介し充電される。制御信号Ｃｔｒｌ１からＣｔｒｌｎ−１により、入力ノードＮｉｎと中間ノードＮｍとの間の抵抗を可変できる。抵抗Ｒ１からＲｎの抵抗値を異ならせることにより、入力ノードＮｉｎと中間ノードＮｍとの間の抵抗を大きな範囲で変更できる。入力ノードＮｉｎと中間ノードＮｍとの間の抵抗が低いと、キャパシタＣを早く充電できる。よって、三角波Ｖの立ち上がりの傾斜を大きくできる。入力ノードＮｉｎと中間ノードＮｍとの間の抵抗が高いと、キャパシタＣを遅く充電できる。よって、三角波Ｖの立ち上がりの傾斜を小さくできる。インバータ７１は中間ノードＮｍの電位を反転して三角波Ｖとして出力ノードＮｏｕｔに出力する。出力ノードＮｏｕｔは、ＦＥＴ８５等のスイッチを介し接地されている。

リセット回路８０は、ＦＥＴ８５をオンするリセット信号ＲＳＴを生成する。リセット回路８０は、インバータ７６、ＡＮＤ回路７７、比較器７８およびＲＳＦＦ７９を備えている。１または複数のインバータ７６はサンプルクロックＳＶＨを遅延させ信号ＳＶＨ´とする。ＡＮＤ回路７７は、信号ＵＰＶと信号ＳＶＨ´とのＡＮＤ処理を行なう。比較器７８は、三角波Ｖとグランド電圧ＧＮＤとを比較し、信号ＥＱ＿ＧＮＤを出力する。信号ＥＱ＿ＧＮＤは三角波Ｖがグランド以下のときハイ、その他のときローとなる。ＲＳＦＦ７９のＳ端子にはＡＮＤ回路７７の出力が、Ｒ端子には信号ＥＱ＿ＧＮＤが入力する。ＲＳＦＦ７９の出力端子Ｑからリセット信号ＲＳＴが出力される。

図７は、実施例２の各信号のタイミングチャートであり、ＣＫ１、ＣＫ２、ＵＰ、ＵＰＸ，三角波Ｖ、ＳＶＬ、ＳＶＨ、ＧＥ＿Ｖ２、ＥＱ＿ＧＮＤおよびＲＳＴを示している。なお、信号ＧＥ＿Ｖ２は、三角波Ｖが第２電圧Ｖ２より小さければロー、大きければハイとなる信号である。１つ目の三角波と２つ目の三角波との間には時間を経ており、クロックＣＫ１とクロックＣＫ２との間隔が異なってしまった場合を示している。また、実施例２では、図５のように、異なる三角波Ｖにおいてサンプル電圧ＶＬとＶＨとをサンプリングしているが、図７では、簡略化のため同じ三角波においてサンプル電圧ＶＬとＶＨをサンプリングするように図示している。

図７に示すように、入力回路６５は、クロックＣＫ１およびＣＫ２から信号ＵＰＸを生成する。信号ＵＰＶは、クロックＣＫ１がハイかつクロックＣＫ２がローのときローとなり、その他のときハイとなる信号である。三角波Ｖは電源電圧Ｖｄｄとグランド電圧ＧＮＤとの間に生成される。

時間ｔ１において、信号ＵＰＸがローとなると、キャパシタＣの充電が始まり、三角波Ｖがグランド電圧ＧＮＤから立ち上がり始める。時間ｔ２において、サンプルクロックＳＶＬがハイとなるときの三角波Ｖがサンプル電圧ＶＬ１である。時間ｔ３において、三角波Ｖがグランド電圧ＧＮＤより大きくなり、時間差を経て信号ＥＱ＿ＧＮＤはハイからローレベルとなる。時間ｔ３において、三角波Ｖが第２電圧Ｖ２より高くなると信号ＧＥ＿Ｖ２がハイとなる。時間ｔ４において、サンプルクロックＳＶＨがハイとなるときの三角波Ｖがサンプル電圧ＶＨ１である。時間ｔ５において、キャパシタＣへの充電が停止する。このため、三角波Ｖは一定となる。サンプルクロックＳＶＨから遅延して信号ＳＶＨ´がハイとなる。このとき、信号ＵＰＸはハイのためＡＮＤ回路７７の出力はハイとなる。信号ＥＱ＿ＧＮＤがローのため、時間ｔ６においてＲＳＦＦ７９はリセット信号ＲＳＴをハイとする。時間ｔ７において、ＦＥＴ８５がキャパシタＣを放電し始める。これにより、三角波Ｖの電圧が低下する。時間ｔ８において、三角波Ｖが第２電圧Ｖ２より低くなると信号ＧＥ＿Ｖ２がローとなる。時間ｔ９において、三角波Ｖの電圧がほぼグランド電圧ＧＮＤとなると、信号ＥＱ＿ＧＮＤはハイとなる。時間ｔ１０において、リセット信号ＲＳＴがローとなる。

例えば、サンプル電圧ＶＨが低いと、三角波Ｖの傾斜が小さくなり、遅延時間の高精度制御が難しくなる。また、サンプル電圧ＶＬがグランド電圧となると、サンプル電圧ＶＬとＶＨとの間に三角波がグランド電圧の期間が生じてしまい、遅延時間の制御が難しくなる。実施例２によれば、サンプル電圧ＶＨが第２電圧Ｖ２より低い場合、カウンタ６３はオンするＦＥＴＦ１からＦｎ−１を増やすように制御信号を出力する。よって、入力ノードＮｉｎと中間ノードＮｍとの間の抵抗が小さくなり、三角波の傾斜が大きくなる。サンプル電圧ＶＬがグランド電圧と同じ場合、カウンタ６３はオンするＦＥＴＦ１からＦｎ−１を減らすように制御信号を出力する。よって、入力ノードＮｉｎと中間ノードＮｍとの間の抵抗が高くなり、三角波の傾斜が小さくなる。

このように、波形回路１０は、サンプル電圧ＶＨ（複数の電圧値のうち高い方の電圧値）が第２電圧Ｖ２（第１所定電圧）以上となるように、三角波Ｖの波形を形成する。これにより、サンプル電圧ＶＬとＶＨとの電圧差を大きくできる。よって、遅延時間の高精度制御が可能となる。

さらに、波形回路１０は、２つの電源電圧ＶｄｄとＧＮＤ間に三角波Ｖの波形を生成する。波形回路１０は、サンプル電圧ＶＬ（複数の電圧値のうち低い方の電圧値）がグランド電圧ＧＮＤ（２つの電源電圧の低い方の電圧）より高くなるように、三角波Ｖの波形を生成する。これにより、サンプル電圧ＶＬとＶＨとの間で三角波Ｖが一定となる領域をなくすことができる。よって、遅延時間の高精度制御が可能となる。

さらに、波形回路１０は、三角波の出力に一端が接続されたキャパシタＣと、キャパシタＣの他端と入力ノードＮｉｎとの間の可変抵抗と、を備える。波形回路１０は、可変抵抗の抵抗値を変化させることにより、三角波Ｖの波形の傾斜を調整する。これにより、中間ノードＮｍ（キャパシタＣの他端）の電圧は時間に対し線形的に変化する。よって、三角波の立ち上がりを線形的に変化させることができる。

さらに、波形回路１０は、オンすることによりキャパシタＣを放電するＦＥＴ８５（スイッチ）を備える。波形回路１０は、サンプル電圧ＶＨに相当するクロックＳＶＨから一定時間経過後にＦＥＴ８５をオンする。これにより、サンプル電圧ＶＨに達した後、三角波の電圧を下降できる。

図８に示すように、実施例３の遅延回路１００ｂは、遅延ライン１４および選択回路１１および１２を備えている。遅延ライン１４はクロックＣＫから３つのクロックＣＫ１からＣＫ３を生成する。選択回路１１は、クロックＣＫ１およびＣＫ２のいずれかを選択し波形回路１０に出力する。選択回路１２はクロックＣＫ２およびＣＫ３のいずれかを選択し波形回路１０に出力する。サンプル回路２０は、サンプルホールド回路２１ａおよび２１ｂ、選択回路２５および２６、バッファ２７、ＡＤＣ２２、ＶＨレジスタ２３およびＶＬレジスタ２４を備えている。選択回路２５は、クロックＣＫ１からＣＫ３のうち時間的に隣接するクロックを選択する。早い方のクロックをＣＫＥ、遅い方のクロックをＣＫＬとする。クロックＣＫＥとＣＫＬとはそれぞれサンプルホールド回路２１ａおよび２１ｂに入力する。サンプルホールド回路２１ａおよび２１ｂは、それぞれサンプルクロックＳＶＨおよびＳＶＬのタイミングで三角波Ｖをサンプリングする。選択回路２６は、サンプルホールド回路２１ａおよび２１ｂのいずれかを選択しＡＤＣ２２に出力する。バッファ２７は、クロックＣＫＥおよびＣＫＬを遅延させＶＬレジスタ２４およびＶＨレジスタ２３に出力する。その他の構成は、実施例２の図４と同じであり説明を省略する。

図９は、実施例３の各信号のタイミングチャートであり、三角波Ｖ、サンプルクロックＳＶＬおよびＳＶＨ、電圧Ｖ＿ＳＨａ、Ｖ＿ＳＨｂ、デジタルデータＶＬ［ｎ：１］およびＶＨ［ｎ：1］および参照電圧Ｖｔｈを示している。実施例３においては、２つのサンプルホールド回路２１ａおよび２１ｂがそれぞれサンプル電圧ＶＨおよびＶＬをサンプリングする。これにより、１つ目の三角波において、サンプルホールド回路２１ａおよび２１ｂの出力電圧Ｖ＿ＳＨａおよびＶ＿ＳＨｂよりサンプル電圧ＶＬ１およびＶＨ１をサンプリングできる。よって、２つ目の三角波に１つ目の三角波においてサンプリングしたサンプル電圧ＶＬ１およびＶＨ１を用い算出した参照電圧Ｖｔｈ１を適用できる。その他のタイミングは実施例２の図５と同じであり、説明を省略する。

以上のように、実施例３によれば、サンプル回路２０が複数のサンプル電圧ＶＬおよびＶＨに対応する複数のサンプルホールド回路２１ａおよび２１ｂを備える。これにより、参照電圧Ｖｔｈを実施例２に比べ早く算出することができる。

また、サンプル回路２０は、複数のクロックＣＫ１からＣＫ３のうち隣接する２つのクロックを選択し、２つのクロックに基づき、それぞれ２つのサンプル電圧ＶＬおよびＶＨ（電圧値）をサンプリングする。これにより、クロックが不安定な場合も適切なクロックを選択することができる。

図１０は、実施例３の波形回路のブロック図である。図１０を参照し、傾斜制御回路６０は、カウンタ６６を備えている。カウンタ６６には、信号ＧＥ＿Ｖ２およびＬＥ＿Ｖ１が入力し、制御信号Ｃｔｒｌ１からＣｔｒｌｎ−１が出力する。入力回路６５は、ＡＮＤ回路７２およびインバータ７３を備えている。ＡＮＤ回路７２には、クロックＣＫ１（選択回路１１が選択したＣＫ１とＣＫ２のいずれか）と、クロックＣＫ２（選択回路１２が選択したＣＫ２とＣＫ３のいずれか）の反転と、が入力する。ＡＮＤ回路７２が出力する信号ＵＰはインバータ７３に入力する。インバータ７３は信号ＵＰを反転させ信号ＵＰＸとして波形生成回路７０に入力する。波形生成回路７０は、実施例２の図６と同じであり、説明を省略する。

リセット回路８０は、比較器８１および８２、ＡＮＤ回路８３およびＲＳＦＦ７２を備えている。比較器８１は、三角波Ｖと第２電圧Ｖ２とを比較する。比較器８１は、三角波Ｖの電圧が第２電圧Ｖ２以上であれば信号ＧＥ＿Ｖ２としてハイを、三角波の電圧が第２電圧Ｖ２より小さければ、信号ＧＥ＿Ｖ２としてローを出力する。比較器８２は、三角波の電圧と第１電圧Ｖ１とを比較する。比較器８２は、三角波の電圧が第１電圧Ｖ１以下であれば信号ＬＥ＿Ｖ１としてハイを、三角波が第１電圧Ｖ１より大きければ、信号ＬＥ＿Ｖ１としてローを出力する。ＡＮＤ回路８３は、信号ＵＰＸと信号ＧＥ＿Ｖ２とをＡＮＤする。ＲＳＦＦ７９のＳ端子にはＡＮＤ回路８３の出力が、Ｒ端子には信号ＬＥ＿Ｖ１が入力する。ＲＳＦＦ７９の出力端子Ｑからリセット信号ＲＳＴが出力される。

図１１は、実施例３の各信号のタイミングチャートであり、ＣＫ１、ＣＫ２、ＵＰ、ＵＰＸ，三角波Ｖ、ＳＶＬ、ＳＶＨ、ＧＥ＿Ｖ２、ＬＥ＿Ｖ１およびＲＳＴを示している。図１１に示すように、実施例２と比較し、信号ＥＱ＿ＧＮＤの代わりに信号ＬＥ＿Ｖ１を用いる。信号ＬＥ＿Ｖ１は、三角波Ｖの電圧が第１電圧Ｖ１以下となるとローとなり、三角波Ｖの電圧が第１電圧Ｖ１より大きくなるとハイとなる。その他のタイミングは、実施例２と同じであり、説明を省略する。

実施例３によれば、サンプル電圧ＶＨが第２電圧Ｖ２より低い場合、カウンタ６６はオンするＦＥＴを増やすように制御信号を出力する。よって、入力ノードＮｉｎと中間ノードＮｍとの間の抵抗が小さくなり、傾斜が大きくなる。サンプル電圧ＶＬが第１電圧Ｖ１より高い場合、カウンタ６６はオンするＦＥＴを減らすように制御信号を出力する。よって、入力ノードＮｉｎと中間ノードＮｍとの間の抵抗が高くなり、傾斜が小さくなる。このように、波形回路１０は、サンプル電圧ＶＨが第２電圧Ｖ２（第１所定電圧）以上となり、サンプル電圧ＶＬが第１電圧Ｖ１（第２予定電圧）以下となるように、三角波Ｖの波形を形成する。これにより、サンプル電圧ＶＬとサンプル電圧ＶＨとの電圧差を大きくできる。よって、よって、遅延時間の高精度制御が可能となる。

実施例３によれば、波形回路１０は、オンすることによりキャパシタＣを放電するＦＥＴ８５（スイッチ）を備える。波形回路１０は、三角波の波形が第２電圧Ｖ２（第１所定電圧）より大きくなる（信号ＧＥ＿Ｖ２がハイとなる）とＦＥＴ８５をオンする。三角波の波形が第１電圧Ｖ１（第２所定電圧）より小さくなると（信号ＬＥ＿Ｖ１がハイとなる）とＦＥＴ８５をオフする。これにより、第２電圧Ｖ２と第１電圧Ｖ１との間に立ち上がる三角波を生成できる。

図１２は、実施例４に係る遅延回路のブロック図である。図１２に示すように、遅延回路１００ｃにおいて、バッファ５５は、クロックＣＫを遅延させサンプルクロックＳＶＬおよびＳＶＨを生成する。サンプル回路２０は、サンプルホールド回路２１ａおよび２１ｂを備えている。サンプルホールド回路２１ａおよび２１ｂは、それぞれサンプルクロックＳＶＬおよびＳＶＨのタイミングで三角波Ｖをサンプリングする。サンプルホールド回路２１ａおよび２１ｂのそれぞれの出力はそれぞれ電圧Ｖ＿ＳＨａおよびＶ＿ＳＨｂである。電圧生成回路３０は、キャパシタアレイ３３および３４を備えている。キャパシタアレイ３３および３４は、各々、複数のキャパシタＣ１からＣｎと各キャパシタＣ１からＣｎを切り換えるスイッチＳＷを備えている。キャパシタＣ１からＣｎはそれぞれ異なる容量値を備える。例えば、キャパシタＣ２の容量値はキャパシタＣ１の２倍とする。キャパシタＣ３の容量値はキャパシタＣ２の２倍とする。スイッチＳＷは制御コードＷＬおよびＷＨに基づき切り換えられる。

インバータ５６により遅延されたサンプルクロックＳＶＨがスイッチ３５に入力すると、スイッチ３５がオンする。制御コードＷＬおよびＷＨにより選択されたキャパシタに、ノードＮａおよびＮｂの各サンプル電圧ＶＬおよびＶＨに対応する電荷が保持される。クロックＣＫ０がサンプルクロックＳＶＨがインバータ５６により遅延され生成される。スイッチ３６にクロックＣＫ０が入力すると、スイッチ３６がオンする。これにより、キャパシタの電荷が合成され参照電圧Ｖｔｈが生成される。このとき、サンプル電圧ＶＬとＶＨとは、キャパシタＣ１からＣｎの容量値に応じた比率で合成される。例えば、Ｖｔｈ＝（ＷＬ×ＶＬ＋ＷＨ×ＶＨ）／（ＷＬ＋ＷＨ）となるように参照電圧Ｖｔｈが生成される。その他の構成は、実施例３の図８と同じであり説明を省略する。

図１３は、実施例４の各信号のタイミングチャートであり、三角波Ｖ、サンプルクロックＳＶＬおよびＳＶＨ、電圧Ｖ＿ＳＨｂ、Ｖ＿ＳＨａ、Ｖｔｈ生成およびクロックＣＫ０を示している。図１３に示すように、時間ｔ１およびｔ５において、サンプルクロックＳＶＬおよびＳＶＨがハイになると、サンプル電圧Ｖ＿ＳＨａおよびＶ＿ＳＨｂがそれぞれＶＬ１およびＶＨ１となる。ノードＮａおよびＮｂがそれぞれサンプル電圧ＶＬ１およびＶＨ１となる。時間ｔ１３において、クロックＣＫ０がハイとなると、サンプル電圧ＶＬ１とＶＨ１とがキャパシタアレイ３３および３４の選択されたキャパシタＣ１からＣｎの容量値に比率で合成され、参照電圧Ｖｔｈが生成される。その他のタイミングは実施例３と同じであり説明を省略する。

実施例４によれば、サンプル回路２０は、複数のサンプル電圧ＶＬおよびＶＨ（電圧値）を複数のアナログデータとして電圧生成回路３０に出力する。電圧生成回路３０は、複数のアナログデータを合成することにより参照電圧Ｖｔｈを生成する。これにより、簡単な回路でサンプル回路２０および電圧生成回路３０を実現できる。

図１４は、実施例４の波形回路のブロック図である。図１４に示すように、傾斜制御回路６０は、ＤＦＦ６７ａおよび６７ｂ、ＮＯＲ回路６８、ＡＮＤ回路６９およびカウンタ６６を備えている。ＤＦＦ６７ａのＤ端子にクロックＣＫ２が、クロック端子に信号ＧＥ＿Ｖ２が入力する。ＤＦＦ６７ｂのＤ端子に信号ＧＥ＿Ｖ２が、クロック端子にクロックＣＫ２が入力する。ＤＦＦ６７ａの反転出力とＤＦＦ６７ｂの出力がＡＮＤ回路６９に入力する。ＡＮＤ回路６９は信号ＶｏｖｅｒをカウンタのＤｎ端子に出力する。信号ＶｏｖｅｒとＤＦＦ６７ａの出力がＮＯＲ回路６８に入力する。ＮＯＲ回路６８は信号Ｖｕｎｄｅｒをカウンタ６６のＵｐ端子に入力する。波形生成回路７０は、実施例３の図１０と同じであり説明を省略する。比較器８１の動作は実施例３の図１０と同じであり説明を省略する。

カウンタ６６は、クロックＣＫ２に同期しＵｐ端子にハイが入力する度に、ＦＥＴＦ１からＦｎのうちオンのＦＥＴを１つ増やす。これにより、波形生成回路７０の入力ノードＮｉｎと中間ノードＮｍとの間の抵抗が低くなり、三角波の立ち上がりの傾きが急峻になる。カウンタ６６は、クロックＣＫ２に同期しＤｎ端子にハイが入力する度に、ＦＥＴＦ１からＦｎのうちオンのＦＥＴを１つ減らす。これにより、波形生成回路７０の入力ノードＮｉｎと中間ノードＮｍとの間の抵抗が高くなり、三角波の立ち上がりの傾きが緩やかになる。カウンタ６６は、信号Ｖｏｖｅｒがハイになって所定時間後、ＦＥＴ８５にリセット信号ＲＳＴを出力する。

図１５は、実施例４の各信号のタイミングチャートであり、三角波Ｖ、ＧＥ＿Ｖ２、ＶｏｖｅｒおよびＶｕｎｄｅｒを示している。図１５を参照し、時間ｔ２０において、傾斜制御回路６０の制御が開始される。１つ目、２つ目の三角波においては、三角波Ｖの電圧が第２電圧Ｖ２に達せず、サンプル電圧ＶＨは第２電圧Ｖ２より小さい。信号ＧＥ＿Ｖ２はローであり、Ｖｏｖｅｒはロー、Ｖｕｎｄｅｒはハイである。よって、傾斜制御回路６０は、クロック毎にＦＥＴＦ１からＦｎのうちオンのＦＥＴを１つづつ増やす。

３つ目の三角波では、時間ｔ２１において三角波Ｖの電圧が第２電圧Ｖ２を越える。信号ＧＥ＿Ｖ２はハイとなる。時間ｔ２２において、信号Ｖｏｖｅｒがハイ、信号ＶＵｕｎｄｅｒがローとなる。時間ｔ２３において、三角波Ｖの電圧は下降する。信号Ｖｏｖｅｒがハイとなったため、傾斜制御回路６０は、ＦＥＴＦ１からＦｎのうちオンのＦＥＴを１つ減らす。これにより、４番目の三角波では立ち上がりの傾斜が緩くなる。しかし、時間ｔ２４において、三角波Ｖの電圧が第２電圧Ｖ２を越える。信号ＧＥ＿Ｖ２はハイとなる。時間ｔ２５において、信号Ｖｏｖｅｒがハイとなる。傾斜制御回路６０は、ＦＥＴＦ１からＦｎのうちオンのＦＥＴを１つ減らす。５番目の三角波では、時間ｔ２６において、三角波Ｖの電圧と第２電圧Ｖ２が等しくなる。信号ＧＥ＿Ｖ２はハイとならず、信号ＶｏｖｅｒおよびＶｕｎｄｅｒはローのままである。傾斜制御回路６０は、ＦＥＴＦ１からＦｎのオンおよびオフ状態を維持する。５番目の三角波では、三角波の立ち上がりの傾斜が維持される。

実施例４によれば、三角波の最大電圧が第２電圧Ｖ２とほぼ等しくなるように維持される。このように、波形回路１０は、三角波の高さが第２電圧Ｖ２（所定電圧）より低い場合、三角波Ｖの波形の高さを大きくする。また、三角波Ｖの高さが第２電圧Ｖ２より高い場合、三角波の高さを小さくする。これにより、三角波Ｖの最大高さ高さを一定とすることができる。よって、三角波Ｖの波形の傾きを一定にできる。

図１６（ａ）は、実施例４の三角波の立ち上がりをシミュレーションした結果を示す図、図１６（ｂ）は、線形性誤差を示す図である。シミュレータはＳＰＩＣＥを用いている。波形生成回路７０のキャパシタＣの容量値を１０ｆＦ、抵抗Ｒ１の抵抗値を１００Ω、抵抗Ｒ２およびＲｎの抵抗値を２００Ωとした。抵抗Ｒ１、Ｒ２およびＲｎは、抵抗Ｒ１、Ｒ２およびＲｎの３個とした。第１電圧Ｖ１を０．２Ｖ、第２電圧Ｖ２を０．８Ｖとした。線Ｃ００は、制御信号Ｃｔｒｌ１およびＣｔｒｌ２がともにローの場合の三角波の立ち上がりを示している。線Ｃ００、Ｃ０１、Ｃ１０およびＣ１１は、それぞれ制御信号Ｃｔｒｌ１およびＣｔｒｌ２が、ローおよびハイ、ハイおよびロー、ハイおよびハイの場合を示している。図１６（ａ）のように、制御信号により、三角波の立ち上がりの傾斜を制御できている。

図１６（ｂ）は、Ａ点とＢ点との間の線形性誤差を示す図である。実線は、時間に対する信号の電圧を示している。点Ａと点Ｂとを直線で結んだ破線から実線のずれのうち、時間軸に平行な誤差の最大値を時間的誤差Δｔｍａｘ、電圧軸に平行な誤差の最大値を電圧レベル的誤差ΔＶｍａｘとする。図１６（ａ）より、三角波Ｖの０．２Ｖと０．８Ｖとの間の線形性誤差は、時間的誤差Δｔｍａｘが０．５ｐｓ以下、電圧レベル的誤差ΔＶｍａｘが６ｍＶ以下であった。

図１７は、実施例５に係る遅延回路のブロック図である。図１７に示すように、遅延回路１００ｄにおいて、遅延ライン１４がクロックＣＫを遅延させクロックＣＫ１からＣＫ３を生成する。遅延ライン１４は、例えばＤＤＲ（Double Data Rate）２またはＤＤＲ３等メモリ制御装置で用いられるＣＤＬ（Coarse Delay Line）またはＦＤＬ（Fine Delay Line）である。選択回路１３は３つのクロックから時間的に隣接するクロックＣＫ１とＣＫ２、またはＣＫ２とＣＫ３を選択する。波形回路１０は２つのクロックに対応し２つの三角波ＶＴ１およびＶＴ２を生成する。サンプル回路２０は複数のサンプルホールド回路２１ｃおよび２１ｄ、複数のレジスタ２３ａおよび２３ｂおよび選択回路２５を備えている。選択回路２５はクロックＣＫ１からＣＫ３から２つのクロックを選択し、遅延させクロックＳＶＬおよびＳＶＨを生成する。サンプルホールド回路２１ｃおよび２１ｄは、２つの三角波ＶＴ１およびＶＴ２の電圧を同時にサンプリングできる。レジスタ２３ａはサンプルホールド回路２１ｃがサンプリングした三角波ＶＴ１のサンプル電圧ＶＬ１およびＶＨ１のデジタルデータを保持する。レジスタ２３ｂは、サンプルホールド回路２１ｄがサンプリングした三角波ＶＴ２のサンプル電圧ＶＬ２およびＶＨ２のデジタルデータを保持する。

電圧生成回路３０は、複数のＶｔｈ算出回路３１ａおよび３１ｂ、選択回路３７およびＤＡＣ３２を備える。Ｖｔｈ算出回路３１ａは、レジスタ２３ａに保持された三角波ＶＴ１サンプル電圧ＶＬ１およびＶＨ１のデジタルデータに基づき、参照電圧Ｖｔｈ１のデジタルデータを算出する。Ｖｔｈ算出回路３１ｂは、レジスタ２３ｂに保持された三角波ＶＴ２サンプル電圧ＶＬ２およびＶＨ２のデジタルデータに基づき、参照電圧Ｖｔｈ２のデジタルデータを算出する。選択回路３７は、Ｖｔｈ算出回路３１ａおよび３１ｂのいずれかを選択しＤＡＣ３２にＶｔｈコードを出力する。その他の構成は、実施例２の図４と同じであり説明を省略する。

図１８は、実施例５の各信号のタイミングチャートであり、三角波Ｖ、クロックＣＫ１、ＣＫ２、ＣＫ３、ＳＶＬ、ＳＶＨおよびＳＶＨ２を示している。図１８に示すように、波形回路１０は、クロックＣＫ１およびＣＫ２に同期し三角波ＶＴ１およびＶＴ２を生成する。時間ｔ００およびｔ０２において三角波ＶＴ１およびＶＴ２が立ち上がり出す。サンプルホールド回路２１ｃは、クロックＳＶＬのタイミングｔ０１において、サンプル電圧ＶＬ１をサンプリングし、クロックＳＶＨのタイミングｔ０３においてサンプル電圧ＶＨ１をサンプリングする。サンプルホールド回路２１ｄは、クロックＳＶＨのタイミングｔ０３において、サンプル電圧ＶＬ２をサンプリングし、クロックＳＶＨ２のタイミングｔ０５においてサンプル電圧ＶＨ２をサンプリングする。このようにして、サンプルホールド回路２１ｃと２１ｄとがクロックに同期し交互にサンプル電圧をサンプリングする。

実施例５によれば、波形回路１０は、複数の三角波ＶＴ１およびＶＴ２を同時に生成する。これにより、遅延ライン１４が連続的に生成する複数のクロックに対し遅延クロックＣＫＤを生成することができる。

また、サンプル回路２０は、サンプル電圧ＶＨ１（２つの電圧値のうち高い方）と、次の三角波のサンプル電圧ＶＬ２（２つの電圧値のうち低い方）とを同時にサンプリングする。例えば、サンプルホールド回路２１ｃおよび２１ｄは、それぞれクロックＳＨＶのタイミングにおいて三角波ＶＴ１のサンプル電圧ＶＨ１と三角波ＶＴ２のサンプル電圧ＶＬ２とを同時にサンプリングする。これにより、遅延ライン１４が連続的に生成する複数のクロックに対し遅延クロックＣＫＤを生成することができる。

図１９は、実施例５の時間に対する三角波の電圧をシミュレーションした図である。シミュレータはＳＰＩＣＥを用いている。図１９に示すように、波形回路１０は、三角波ＶＴ１とＶＴ２を生成することができる。

図２０は、実施例５の時間に対する三角波の電圧をシミュレーションした図である。シミュレータはＳＰＩＣＥを用いている。図２０に示すように、周期が約２００ｐ秒、周波数が約５ＧＨｚの三角波を生成できる。これにより、ビットレート１０Ｇｂｐｓの信号に適用できる。第１電圧Ｖ１および第２電圧Ｖ２の間の領域は線形領域を確保できる領域である。電源電圧Ｖｄｄとグランド電圧との間の電圧１Ｖの約７０％の領域を線形領域として用いることができる。

図２１（ａ）は、インバータ方式により生成した三角波を示す図、図２１（ｂ）は、実施例５により生成した三角波を示す図である。シミュレータはＳＰＩＣＥを用いている。図２１（ａ）に示すように、インバータ方式により生成した三角波においては、電源電圧Ｖｄｄの１／２の振幅しか確保できない。図２１（ｂ）に示すように、実施例５により生成した三角波においては、ほぼ電源電圧Ｖｄｄの振幅が確保できる。

以上により、実施例５に係る遅延回路１００ｄは、例えばメモリ回路またはメモリ制御回路のＣＤＬまたはＦＤＬに適用することができる。

図２２は、実施例６に係る遅延回路を示すブロック図である。図２２に示すように、遅延回路１００ｅにおいて、サンプル回路２０はサンプルホールド回路２１ｃおよび２１ｄを備える。サンプルホールド回路２１ｃは、サンプル電圧ＶＬ１およびＶＬ２をサンプリングする。サンプルホールド回路２１ｄは、サンプル電圧ＶＨ１およびＶＨ２をサンプリングする。電圧生成回路３０は、４つのキャパシタアレイ３３ａ、３３ｂ、３４ａおよび３４ｂを備える。キャパシタアレイ３３ａおよび３３ｂはそれぞれサンプル電圧ＶＬ１およびＶＬ２を保持する。信号キャパシタアレイ３４ａおよび３４ｂはそれぞれサンプル電圧ＶＨ１およびＶＨ２を保持する。スイッチ３６は、サンプル電圧ＶＬ１とＶＨ１とで参照電圧Ｖｔｈを生成するか、サンプル電圧ＶＬ２とＶＨ２とで参照電圧Ｖｔｈを生成するか、を選択する。その他の構成は、実施例４の図１２と同じである説明を省略する。

図２３は、実施例６の各信号のタイミングチャートであり、三角波Ｖ、クロックＳＶＬ、ＳＶＨ、Ｖ＿ＳＨｄ１、Ｖ＿ＳＨｃ１、Ｖ＿ＳＨｄ２、Ｖ＿ＳＨｃ２およびＣＫ０を示している。電圧Ｖ＿ＳＨｃ１およびＶＳＨｃ２はサンプルホールド回路２１ｃの出力、電圧Ｖ＿ＳＨｄ１およびＶＳＨｄ２はサンプルホールド回路２１ｄの出力である。図２３に示すように、時間ｔ３１においてクロックＳＶＬがハイになると、サンプルホールド回路２１ｃは、サンプル電圧ＶＬ１をサンプリングする。時間ｔ３２においてクロックＳＶＨがハイになると、サンプルホールド回路２１ｄは、サンプル電圧ＶＨ１をサンプリングする。時間ｔ３３において、クロックＣＫ０がハイになると、サンプル電圧ＶＬ１とＶＨ１とから参照電圧Ｖｔｈが生成される。時間ｔ３４においてクロックＳＶＬがローになると、サンプルホールド回路２１ｃは、サンプル電圧ＶＬ２をサンプリングする。時間ｔ３５においてクロックＳＶＨがローになると、サンプルホールド回路２１ｄは、サンプル電圧ＶＨ２をサンプリングする。時間ｔ３６において、クロックＣＫ０がローになると、サンプル電圧ＶＬ２とＶＨ２とから参照電圧Ｖｔｈが生成される。

実施例５および６によれば、電圧生成回路３０が参照電圧Ｖｔｈ１を生成している間に、サンプル回路２０は、次の三角波の複数のサンプル電圧ＶＬ２およびＶＨ２をサンプリングする。これにより、連続したクロックＣＫについても遅延クロックＣＫＤを生成することができる。

実施例２の図６の波形回路１０、実施例３の図１０の波形回路、または実施例４の図１４の波形回路は、実施例２から６のいずれに適用することもできる。

以上、本発明の実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。

なお、以上の説明に関して更に以下の付記を開示する。
（付記１）時間に対し傾斜した波形を生成する波形回路と、入力信号から生成した複数のクロックのタイミングにおいて前記波形の複数の電圧値をそれぞれサンプリングするサンプル回路と、前記複数の電圧値から参照電圧を生成する電圧生成回路と、前記波形の電圧と前記参照電圧とを比較し、出力信号を生成する比較器と、を具備することを特徴とする遅延回路。
（付記２）前記波形回路は、前記複数の電圧値のうち高い方の電圧値が第１所定電圧以上となるように、前記波形を生成することを特徴とする付記１記載の遅延回路。
（付記３）前記波形回路は、２つの電源電圧間に前記波形を生成し、前記複数の電圧値のうち低い方の電圧値が前記２つの電源電圧の低い方の電圧より高くなるように、前記波形を生成することを特徴とする付記２記載の遅延回路。
（付記４）前記波形回路は、前記複数の電圧値のうち低い方の電圧値が第２所定電圧以下となるように、前記波形を生成することを特徴とする付記２記載の遅延回路。
（付記５）前記サンプル回路は、複数のクロックのうち隣接する２つのクロックを選択し、前記隣接する２つのクロックに基づき、それぞれ２つの電圧値をサンプリングすることを特徴とする付記１から４のいずれか一項記載の遅延回路。
（付記６）前記波形回路は、複数の前記波形を同時に生成することを特徴とする付記１から５のいずれか一項記載の遅延回路。
（付記７）前記サンプル回路は、前記複数の電圧値のうち高い方と、次の波形の前記複数の電圧値のうち低い方と、を同時にサンプリングすることを特徴とする付記６記載の遅延回路。
（付記８）前記電圧生成回路が前記参照電圧を生成している間に、前記サンプル回路は、次の波形の複数の電圧値をサンプリングすることを特徴とする付記６または７記載の遅延回路。
（付記９）前記波形回路は、出力に一端が接続されたキャパシタと、前記キャパシタの他端と入力との間に直列に接続された可変抵抗と、を備え、前記可変抵抗の抵抗値を変化させることにより、前記波形の傾斜を調整することを特徴とする付記１から８のいずれか一項記載の遅延回路。
（付記１０）前記波形回路は、前記複数のクロックのタイミング間の前記波形が線形領域となるように前記波形を生成することを特徴とする付記１から９のいずれか一項記載の遅延回路。
（付記１１）前記波形回路は、前記波形の高さが所定電圧より低い場合、次の波形の高さを前の波形の高さより大きくすることを特徴とする付記１から１０のいずれか一項記載の記載の遅延回路。
（付記１２）前記波形回路は、オンすることにより前記キャパシタを放電するスイッチを備え、前記波形回路は、前記波形が第１所定電圧より大きくなると前記スイッチをオンし、前記波形が第２所定電圧より小さくなると前記スイッチをオフすることを特徴とする付記１から１１のいずれか一項記載の遅延回路。
（付記１３）前記サンプル回路は、前記複数の電圧値を複数のデジタルデータとして前記電圧生成回路に出力し、前記電圧生成回路は、前記複数のデジタルデータに基づき前記参照電圧を算出することを特徴とする付記１から１２のいずれか一項記載の遅延回路。
（付記１４）前記サンプル回路は、前記複数の電圧値を複数のアナログデータとして前記電圧生成回路に出力し、前記電圧生成回路は、前記複数のアナログデータを合成することにより前記参照電圧を生成することを特徴とする付記１から１２のいずれか一項記載の遅延回路。

１０ 波形回路
２０ サンプル回路
３０ 電圧生成回路
４０ 比較器

Claims (8)

1. 時間に対し傾斜した波形を生成する波形回路と、
   入力信号から生成した複数のクロックのタイミングにおいて前記波形の複数の電圧値をそれぞれサンプリングするサンプル回路と、
   前記複数の電圧値から参照電圧を生成する電圧生成回路と、
   前記波形の電圧と前記参照電圧とを比較し、出力信号を生成する比較器と、
   を具備することを特徴とする遅延回路。
2. 前記波形回路は、前記複数の電圧値のうち高い方の電圧値が前記波形が立ち上がり始める電圧より所定電圧以上高い第１所定電圧以上となるように、前記波形を生成することを特徴とする請求項１記載の遅延回路。
3. 前記波形回路は、２つの電源電圧間に前記波形を生成し、前記複数の電圧値のうち低い方の電圧値が前記２つの電源電圧の低い方の電圧より高くなるように、前記波形を生成することを特徴とする請求項２記載の遅延回路。
4. 前記波形回路は、前記複数の電圧値のうち低い方の電圧値が前記第１所定電圧より所定電圧以上低い第２所定電圧以下となるように、前記波形を生成することを特徴とする請求項２記載の遅延回路。
5. 前記サンプル回路は、複数のクロックのうち隣接する２つのクロックを選択し、前記隣接する２つのクロックに基づき、それぞれ２つの電圧値をサンプリングすることを特徴とする請求項１から４のいずれか一項記載の遅延回路。
6. 前記波形回路は、複数の前記波形を同時に生成することを特徴とする請求項１から５のいずれか一項記載の遅延回路。
7. 前記サンプル回路は、前記複数の電圧値のうち高い方と、次の波形の前記複数の電圧値のうち低い方と、を同時にサンプリングすることを特徴とする請求項６記載の遅延回路。
8. 前記電圧生成回路が前記参照電圧を生成している間に、前記サンプル回路は、次の波形の複数の電圧値をサンプリングすることを特徴とする請求項５または７記載の遅延回路。

Images