JP5799897B2 - 通信装置および整合回路の印加電圧調整方法 - Google Patents
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Description
本発明は上記問題に鑑みたもので、より簡素な構成で、かつ、簡単な操作で、可変容量素子の容量値の初期ばらつきによる影響が抑制されるように可変容量素子の印加電圧調整を行うことを目的とする。
の各端子と、容量測定器2の測定端子を接続するためのテストピンP1、P2が設けられている。
2 容量測定器
3 制御ボード
10 アンテナ
20 整合回路
21 バリキャップダイオード
30 受信IC
40 制御部
50 電圧回路
Claims (5)
- 電圧回路(50)より出力される印加電圧に応じて容量値が変化する可変容量素子(21)を有する整合回路(20)と、前記電圧回路(50)より出力される印加電圧を制御する制御部(40)を備えた通信装置であって、
前記制御部(40)は、前記電圧回路(50)より出力される印加電圧を変化させて前記可変容量素子に接続された容量測定器(2)に前記可変容量素子の前記印加電圧の変化前後の各容量値(C1、C2)を計測させる容量値計測手段と、
前記可変容量素子の前記印加電圧の変化前後の各容量値(C1、C2)および変化前後の各印加電圧値(V1、V2)を用いて前記可変容量素子(21)の容量値の初期ばらつきを補正するための電圧補正値(α)を算出する電圧補正値算出手段と、
前記電圧補正値(α)を用いて前記可変容量素子(21)の容量値の初期ばらつきを打ち消すような前記可変容量素子(21)の補正電圧を算出する補正電圧算出手段と、
前記電圧回路(50)から前記補正電圧が出力されるように前記電圧回路(50)より出力される印加電圧を調整する電圧回路制御手段と、を備えたことを特徴とする通信回路。 - 前記制御部(40)は、前記可変容量素子の前記印加電圧の変化前後の各容量値(C1、C2)および変化前後の各印加電圧値(V1、V2)を前記可変容量素子(21)の標準的なC−V特性を表す近似式に代入して前記電圧補正値(α)を算出することを特徴とする請求項1に記載の通信回路。
- 前記電圧回路(50)から前記補正電圧が出力されるようにするためのデータを記憶する記憶手段(40a)を備え、
前記電圧回路制御手段は、前記記憶手段(40a)に記憶された前記データに基づいて前記電圧回路(50)より出力される印加電圧を調整することを特徴とする請求項1または2に記載の通信回路。 - 前記可変容量素子の電圧印加端子には、当該可変容量素子の容量値を測定するためのテストピン(P1、P2)が接続されていることを特徴とする請求項1または2に記載の通信回路。
- 電圧回路(50)より出力される印加電圧に応じて容量値が変化する可変容量素子(21)を有する整合回路の印加電圧調整方法であって、
前記電圧回路(50)より出力される印加電圧を変化させて前記可変容量素子に接続された容量測定器(2)に前記可変容量素子の前記印加電圧の変化前後の各容量値(C1、C2)を計測させる第1のステップと、
前記可変容量素子の前記印加電圧の変化前後の各容量値(C1、C2)および変化前後の各印加電圧値(V1、V2)を用いて前記可変容量素子(21)の容量値の初期ばらつきを補正するための電圧補正値(α)を算出する第2のステップと、
前記電圧補正値(α)を用いて前記可変容量素子(21)の容量値の初期ばらつきを打ち消すような前記可変容量素子(21)の補正電圧を算出する第3のステップと、
前記電圧回路(50)から前記補正電圧が出力されるように前記電圧回路(50)より出力される印加電圧を調整する第4のステップと、を備えたことを特徴とする整合回路の印加電圧調整方法。
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