JP5799322B2 - Game machine - Google Patents
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Description
グループに分割された演出装置を制御する複数のグループ単位制御手段と、複数のグループ単位制御手段を制御するグループ統括制御手段とを備える遊技機に関し、特に、グループ統括制御手段からグループ単位制御手段へのデータ送信方法に関する。 The present invention relates to a gaming machine including a plurality of group unit control means for controlling a production device divided into groups and a group overall control means for controlling a plurality of group unit control means, in particular, from the group overall control means to the group unit control means. It relates to the data transmission method.
サブ中継基板と電飾基板との間の配線を簡素化することができる遊技機として、トップ電飾領域の中央部に配置されたトップＬＥＤ中央基板をサブ中継基板とシリアル接続し、トップ電飾領域の右側部に配置されたトップＬＥＤ右基板及びトップ電飾領域の左側部に配置されたトップＬＥＤ左基板をトップＬＥＤ中央基板から分離して配線により接続した構成の遊技機が知られている。これにより、サブ中継基板からトップ電飾領域への配線数を減らして配線を簡素化することができる（例えば、特許文献１参照）。 As a gaming machine that can simplify the wiring between the sub-relay board and the illumination board, the top LED central board arranged in the center of the top illumination area is serially connected to the sub-relay board, and the top illumination A gaming machine having a configuration in which a top LED right substrate disposed on the right side of the region and a top LED left substrate disposed on the left side of the top illumination region are separated from the top LED central substrate and connected by wiring. . Thereby, the number of wirings from the sub relay board to the top illumination area can be reduced to simplify the wiring (for example, see Patent Document 1).
また、信号線の数を削減することができると共に不正行為の発見を容易に行うことができる遊技機として、主基板と副基板との間での信号送信をＩ2Ｃバス方式により行い、主基板及び副基板にそれぞれ双方向バスバッファを設けたものがある。この双方向バスバッファは、Ｉ2Ｃバスを構成する二つの双方向シリアルライン（ＳＤＡ、ＳＣＬ）をそれぞれ二つの片方向シリアルラインに分岐させるためのものであり、主基板に設けられた双方向バスバッファと副基板に設けられた双方向バスバッファとの間を、それらによって分岐された片方向シリアルラインの信号伝送方向が互いに一致するようにして、四つのシリアル線で接続した構成としている（例えば、特許文献２参照）。 In addition, as a gaming machine that can reduce the number of signal lines and easily detect fraudulent activities, signal transmission between the main board and the sub board is performed by the I 2 C bus method. Some boards and sub-boards are each provided with a bidirectional bus buffer. This bidirectional bus buffer is for bifurcating the two bidirectional serial lines (SDA, SCL) constituting the I 2 C bus into two unidirectional serial lines, respectively. The bus buffer and the bidirectional bus buffer provided on the sub-board are connected by four serial lines so that the signal transmission directions of the one-way serial lines branched by them match each other ( For example, see Patent Document 2).
しかしながら、従来の遊技機では、異なるグループ単位制御手段同士を効率よく制御することができなかった。However, in conventional gaming machines, different group unit control means cannot be controlled efficiently.
本発明は、異なるグループ単位制御手段同士を効率よく制御することを目的とする。 An object of the present invention is to efficiently control different group unit control means .
本発明は、遊技の演出を行う複数の演出装置を制御する演出制御手段を備え、前記複数の演出装置を複数グループに分割し、該分割されたグループに属する演出装置を制御するためのグループ単位制御手段をグループ毎に設け、前記演出制御手段を、前記グループ単位制御手段の各々を統括的に制御するグループ統括制御手段として構成するとともに、前記グループ統括制御手段と前記グループ単位制御手段との間にデータ線とタイミング信号線を備えることによって、前記グループ統括制御手段から前記グループ単位制御手段にデータの伝達を可能とし、前記伝達されるデータには、前記グループ単位制御手段を指定するためのアドレスデータと、前記演出装置の態様に関する制御情報と、前記グループ単位制御手段が前記演出装置の態様を更新させるタイミングを規定する更新規定情報が含まれ、前記グループ統括制御手段は、前記グループ単位制御手段の一部と接続されて、該グループ単位制御手段との間のデータ線とタイミング信号線の信号レベルを制御する第１の信号レベル制御手段と、前記第１の信号レベル制御手段に接続されていないグループ単位制御手段と接続されて、該グループ単位制御手段との間のデータ線とタイミング信号線の信号レベルを制御する第２の信号レベル制御手段と、を含んで構成され、前記第１の信号レベル制御手段及び前記第２の信号レベル制御手段は、互いに異なる周期で接続されているグループ単位制御手段とデータの伝達を行い、前記グループ単位制御手段は、前記各グループ単位制御手段の間で共通となる共通アドレスと、各グループ単位制御手段同士で相違する個別アドレスと、が予め割り当てられ、前記グループ統括制御手段から伝達されたアドレスデータが自身の個別アドレス又は共通アドレスを示す場合に、伝達される制御情報の取り込みを行い、前記共通アドレスを示すアドレスデータは、複数のビットで構成されるとともに、全ての複数のビットがともに同一とならない値とし、前記グループ単位制御手段は、前記グループ統括制御手段から伝達される更新規定情報に規定されるタイミングで、前記演出装置の態様を前記制御情報に対応する態様に更新する。 The present invention includes an effect control means for controlling a plurality of effect devices that perform an effect of a game, and divides the plurality of effect devices into a plurality of groups, and controls the effect devices belonging to the divided groups. A control means is provided for each group, and the effect control means is configured as a group overall control means for overall control of each of the group unit control means, and between the group overall control means and the group unit control means. Data lines and timing signal lines are provided to enable transmission of data from the group overall control means to the group unit control means, and in the transmitted data, an address for designating the group unit control means Data, control information related to the aspect of the effect device, and the group unit control means is an aspect of the effect device Update definition information which defines the timing for updating is included, the group supervisory controlling means, the connected part of the group-unit control unit, data line and the timing signal line between the group-unit control unit a first signal level control means for controlling the signal level, is connected to the group-unit control unit that is not connected to the first signal level control means, the data line between the group-unit control unit And a second signal level control means for controlling the signal level of the timing signal line , and the first signal level control means and the second signal level control means are connected at different periods. and have line transmission of each group control unit and data are, the group-unit control unit, said common address as a common between each group unit control means, each group When the individual address which is different between the group control means is pre-assigned and the address data transmitted from the group overall control means indicates its own individual address or common address, the control information transmitted is taken in. The address data indicating the common address is composed of a plurality of bits, and all the plurality of bits are set to values that are not the same, and the group unit control means is an update rule transmitted from the group overall control means. The aspect of the effect device is updated to an aspect corresponding to the control information at a timing specified by the information .
本発明によれば、異なるグループ単位制御手段同士を効率よく制御することができる。 According to the present invention, different group unit control means can be efficiently controlled.
以下、本発明の実施の形態について、図面を参照しながら説明する。 Hereinafter, embodiments of the present invention will be described with reference to the drawings.
（実施の形態）
図１は、本発明の実施の形態の遊技機１の説明図である。
(Embodiment)
FIG. 1 is an explanatory diagram of a
遊技機１の前面枠（遊技枠）３は、本体枠（外枠）２にヒンジ４を介して、遊技機１の前面に開閉回動可能に組み付けられる。前面枠３の表側には、遊技盤１０（図２参照）が収装される。また、前面枠３には、遊技盤１０の前面を覆うカバーガラス（透明部材）を備えたガラス枠１８が取り付けられている。
A front frame (game frame) 3 of the
ガラス枠１８のカバーガラスの周囲には、装飾光が発光される装飾部材９ａ、９ｂが備えられている。装飾部材９ａ、９ｂの内部にはランプやＬＥＤ等からなる装飾装置が備えられている。装飾装置を所定の発光態様によって発光させることによって、装飾部材９ａ、９ｂが所定の発光態様によって発光する。
Around the cover glass of the
ガラス枠１８の左右には、音響（例えば、効果音）を発するスピーカ３０が備えられている。また、ガラス枠１８の上方には照明ユニット１１が備えられている。
照明ユニット１１には、第１可動式照明１３及び第２可動式照明１４が左右に配置されている。第１可動式照明１３及び第２可動式照明１４には、ＬＥＤなどの照明部材の他に、照明駆動第１モータ（ＭＯＴ）１３ａ及び照明駆動第２モータ（ＭＯＴ）１４ａが備えられており、演出内容に応じて動作するように制御される。
In the
照明ユニット１１の右下方には、遊技機１において異常が発生したことを報知するための異常報知ＬＥＤ２９が備えられている。
An
前面枠３の下部の開閉パネル２０には図示しない打球発射装置に遊技球を供給する上皿が、固定パネル２２には下皿２３及び打球発射装置の操作部２４等が備えられる。下皿２３には、下皿２３に貯まった遊技球を排出するための下皿球抜き機構１６が備えられる。前面枠３下部右側には、ガラス枠１８を施錠するための鍵２５が備えられている。
The open /
また、遊技者が操作部２４を回動操作することによって、打球発射装置は、上皿２１から供給される遊技球を発射する。
Further, when the player turns the
また、上皿２１の上縁部には、遊技者からの操作入力を受け付けるための演出ボタン１７が備えられている。遊技者が演出ボタン１７を操作することによって、遊技盤１０に設けられた表示装置５３（図２参照）における特図変動表示ゲームの演出内容を選択して、表示装置５３における特図変動表示ゲームに、遊技者の操作を介入させた演出を行うことができる。
In addition, the upper edge portion of the
特図変動表示ゲームは、発射された遊技球が遊技盤１０に備わる始動口３６（図２参照）に入賞した場合に開始される。特図変動表示ゲームでは、表示装置５３において複数の識別情報が変動表示する。そして、変動表示していた識別情報が停止し、停止した識別情報の結果態様が特定の結果態様である場合に、遊技機１の状態が遊技者に有利な状態（特典が付与される状態）である特別遊技状態に遷移する。
The special figure variation display game is started when the launched game ball wins a start opening 36 (see FIG. 2) provided in the
上皿２１の右上部には、遊技者が遊技球を借りる場合に操作する球貸ボタン２６、及び、図示しないカードユニットからプリペイドカードを排出させるために操作される排出ボタン２７が設けられている。さらに、これらの球貸ボタン２６と排出ボタン２７との間には、プリペイドカードの残高を表示する残高表示部２８が設けられる。
In the upper right portion of the
図２は、本発明の実施の形態の遊技盤１０の正面図である。
FIG. 2 is a front view of the
図１に示す遊技機１は、内部の遊技領域１０ａ内に遊技球を発射して（弾球して）遊技を行うもので、ガラス枠１８のカバーガラスの奥側には、遊技領域１０ａを構成する遊技盤１０が設置されている。
The
遊技盤１０は、各種部材の取付ベースとなる平板状の遊技盤本体１０ｂ（木製又は合成樹脂製）を備え、該遊技盤本体１０ｂの前面にガイドレール３２で囲まれた遊技領域１０ａを有している。また、遊技盤本体１０ｂの前面であってガイドレール３２の外側には、前面構成部材３３が取り付けられている。そして、このガイドレール３２で囲まれた遊技領域１０ａ内に発射装置から遊技球（打球；遊技媒体）を発射して遊技を行う。
The
遊技領域１０ａの略中央には、特図変動表示ゲームの表示領域となる窓部５２を形成するセンターケース５１が取り付けられている。センターケース５１に形成された窓部５２の後方には、複数の識別情報を変動表示する特図変動表示ゲームの演出を実行可能な演出表示装置としての表示装置５３が配される。表示装置５３は、例えば、液晶ディスプレイを備え、表示内容が変化可能な表示部５３ａがセンターケース５１の窓部５２を介して遊技盤１０の前面側から視認可能となるように配されている。なお、表示装置５３は、液晶ディスプレイを備えるものに限らず、ＥＬ、ＣＲＴ等のディスプレイを備えるものであってもよい。
A
また、センターケース５１の上部には、大当たりの可能性（信頼度）を報知する信頼度報知装置１５が備えられる。信頼度報知装置１５には、複数色のＬＥＤ（例えば、赤、青、緑の３色のＬＥＤ）が備えられており、信頼度に応じた色及び態様で発光するように制御される。
In addition, a
さらに、センターケース５１の左部には、遊技球が流下可能な球導入路（ワープ流路）５０が設けられ、遊技領域１０ａに向けて入口５０ａが開放した状態で開設されている。球導入路５０は、センターケース５１の内部に連通しており、入口５０ａから流入した遊技球は、センターケース５１の裏側を通過して、ユニット側ステージ部４９ｂ上に排出される。さらに、ユニット側ステージ部４９ｂ上で転動した遊技球が当該ユニット側ステージ部４９ｂの下方に配置されたベース側ステージ部４９ａ上に流下できるように構成されている。
Further, a ball introduction path (warp flow path) 50 through which a game ball can flow down is provided on the left portion of the
センターケース５１の周縁部には、複数の装飾具４７が配置される。センターケース５１の左下部には、装飾ランプ４８が配置される、センターケース５１の上部には、複数の装飾ピース４６を上下動可能な状態で配置される。装飾具４７、装飾ランプ４８及び装飾ピース４６は、後述する演出制御装置５５０からの命令に従って演出動作を行う。センターケース５１の構成については、図３を参照しながらさらに詳細に説明する。
A plurality of
また、遊技領域１０ａのうちセンターケース５１の下方には、遊技球を受入可能（入賞可能）な特図変動表示ゲームを始動させるための始動口３６が配置される。さらに、センターケース５１の側方（左側方）には、普図変動表示ゲームを始動させるための普図始動ゲート３４が配置される。
Further, in the
さらに、遊技領域１０ａには、センターケース５１の左下方及び右下方に、発光によって各種装飾表示を行うサイドランプ４５が配置される。また、サイドランプ４５には、一般入賞口４４が備えられている。
Further, in the
さらに、始動口３６の下方には大入賞口４２が配置され、該大入賞口４２の下方であって遊技領域１０ａの下縁部には、入賞せずに流下した遊技球を回収するアウト口４３が開設される。大入賞口４２は、上端側が手前側に倒れる方向に回動して開放可能になっているアタッカ形式の開閉扉４２ａを備える。特図変動表示ゲームの結果によって開閉扉４２ａを閉じた状態（遊技者にとって不利な状態）から開放状態（遊技者にとって有利な状態）に変換する。
Further, a big winning
また、センターケース５１、始動口３６やサイドランプ４５等の取付部分を除いた遊技領域１０ａ内には、この他、遊技領域１０ａには、打球方向変換部材としての風車（図示略）、及び多数の障害釘（図示略）などが配設されている。そして、センターケース５１と、該センターケース５１を挟んで普図始動ゲート３４とは反対側に位置する前面構成部材３３との間に縦長な円弧状の遊技球通路５７が形成されている。
In addition, in the
さらに、遊技盤１０には、特図変動表示ゲーム及び普図変動表示ゲームを実行する普図・特図表示器３５が備えられている。普図・特図表示器３５には、特図変動表示ゲームの未処理回数（特図始動記憶数）及び普図変動表示ゲームの未処理回数（普図始動記憶数）が表示される。普図・特図表示器３５は、遊技状態を表す遊技状態表示ＬＥＤ（図示略）と併せて、セグメントＬＥＤとして設けられている。
Further, the
普図始動ゲート３４内には、該普図始動ゲート３４を通過した遊技球を検出するためのゲートＳＷ３４ａ（図９参照）が設けられている。そして、遊技領域１０ａ内に打ち込まれた遊技球が普図始動ゲート３４内を通過すると、普図変動表示ゲームが開始される。
A
また、普図変動表示ゲームを開始できない状態で、普図始動ゲート３４を遊技球が通過すると、普図始動記憶数が上限数未満であるならば、普図始動記憶数が１加算されて、当該普図変動表示ゲームが当りとなるか否かを示す乱数が普図始動記憶として一つ記憶される。
In addition, when the game ball passes through the general chart start
普図変動表示ゲームが開始できない状態とは、例えば、普図変動表示ゲームが既に行われ、その普図変動表示ゲームが終了していない状態や、普図変動表示ゲームに当選して始動口３６が開状態に変換されている状態のことをいう。 The state in which the general map change display game cannot be started is, for example, a state in which the general map change display game has already been performed and the normal map change display game has not been completed, Is the state that has been converted to the open state.
なお、普図変動表示ゲームは、表示装置５３の表示領域の一部で普図変動表示ゲームを表示するようにしてもよく、この場合は識別図柄として、例えば、数字、記号、キャラクタ図柄などを用い、この識別図柄を所定時間変動表示させた後、停止表示させることによって行うようにする。
It should be noted that the universal map change display game may display the universal map change display game in a part of the display area of the
普図変動表示ゲームの停止表示が特別の結果態様となった場合には、普図変動表示ゲームに当選したものとして、始動口３６の開閉部材３６ａが所定時間（例えば、０．５秒間）開放される。これにより、始動口３６に遊技球が入賞しやすくなり、特図変動表示ゲームの始動が容易となる。始動口３６の開閉部材３６ａは、通常時は遊技球の直径程度の間隔をおいて閉じた状態（遊技者にとって不利な状態）を保持しているが、普図変動表示ゲームの結果が所定の停止表示態様となった場合（普図変動表示ゲームに当選した場合）には、ソレノイド（普電ＳＯＬ３６ｂ、図９参照）によって、逆「ハ」の字状に開いて始動口３６に遊技球が流入し易い状態（遊技者にとって有利な状態）に変化させられる。
When the stop display of the normal map change display game becomes a special result mode, the opening / closing
また、本発明の実施の形態の遊技機１は、特図変動表示ゲームの結果態様に基づいて、遊技状態として、表示装置５３における特図変動表示ゲームの変動表示時間を短縮する時短動作状態（第２動作状態）を発生可能となっている。時短動作状態（第２動作状態）は、通常動作状態（第１動作状態）と比較して始動口３６の開閉部材３６ａが開放状態となりやすい状態である。
In addition, the
時短動作状態においては、普図変動表示ゲームの実行時間が通常動作状態における実行時間よりも短くなるように制御され（例えば、１０秒が１秒）、単位時間当りの始動口３６の開放回数が実質的に多くなるように制御される。また、時短動作状態においては、普図変動表示ゲームに当選したことによって始動口３６が開放される場合に、開放時間が通常動作状態の開放時間よりも長くなるように制御される（例えば、０．３秒が１．８秒）。また、時短動作状態においては、普図変動表示ゲームの１回の当選結果に対して、始動口３６が１回ではなく、複数回（例えば、２回）開放される。さらに、時短動作状態においては普図変動表示ゲームの当選結果となる確率が通常動作状態よりも高くなるように制御される。すなわち、通常動作状態よりも始動口３６の開放回数が増加され、始動口３６に遊技球が入賞しやすくなり、特図変動表示ゲームの始動が容易となる。
In the short-time operation state, the execution time of the normal variation display game is controlled to be shorter than the execution time in the normal operation state (for example, 10 seconds is 1 second), and the number of opening of the
また、始動口３６の内部には、始動口３６を通過した遊技球を検出するための、始動口ＳＷ３６ｄ（図９参照）が備えられる。始動口ＳＷ３６ｄによって遊技球を検出すると、補助遊技としての特図変動表示ゲームを開始する始動権利が発生する。このとき、特図変動表示ゲームを開始する始動権利は、所定の上限数（例えば４）の範囲内で特図始動記憶として記憶される。
In addition, a start port SW 36 d (see FIG. 9) for detecting a game ball that has passed through the
特図変動表示ゲームを直ちに開始できない状態、例えば、既に特図変動表示ゲームが行われ、その特図変動表示ゲームが終了していない状態や、特別遊技状態となっている場合に、始動口３６に遊技球が入賞すると、特図始動記憶数が上限数未満（例えば、４個未満）ならば、特図始動記憶数が１加算され、始動口３６に遊技球が入賞したタイミングで抽出された乱数が特図始動記憶として一つ記憶される。そして、特図変動表示ゲームが開始可能な状態となると、特図始動記憶に基づき特図変動表示ゲームが開始される。
When the special figure fluctuation display game cannot be started immediately, for example, when the special figure fluctuation display game has already been performed and the special figure fluctuation display game has not been completed, or when the special game state has been entered, the
補助遊技としての特図変動表示ゲームは、遊技盤１０に設けられた普図・特図表示器３５で実行され、複数の識別情報を変動表示したのち、所定の結果態様を停止表示することで行われる。また、表示装置５３にて特図変動表示ゲームに対応して複数種類の識別情報（例えば、数字、記号、キャラクタ図柄など）が変動表示される。そして、特図変動表示ゲームの結果として、普図・特図表示器３５の表示態様が特別結果態様となった場合には、大当たりとなって特別遊技状態（いわゆる、大当たり状態）となる。また、これに対応して表示装置５３の表示態様も特別結果態様（例えば、「７，７，７」等のゾロ目数字の何れか）となる。なお、普図・特図表示器３５ではなく、表示装置５３のみで特図変動表示ゲームを実行するように構成してもよい。
The special figure variation display game as an auxiliary game is executed by the general figure / special
また、本発明の実施の形態の遊技機１は、特図変動表示ゲームの結果態様に基づき、遊技状態として確変状態（第２確率状態）を発生可能となっている。この確変状態（第２確率状態）は、特図変動表示ゲームでの当り結果となる確率が、通常確率状態（第１確率状態）に比べて高い状態である。なお、確変状態と上述した時短動作状態はそれぞれ独立して発生可能であり、両方を同時に発生することも可能であるし、一方のみを発生させることも可能である。
Further, the
図３は、本発明の実施の形態のセンターケース５１の分解斜視図である。
FIG. 3 is an exploded perspective view of the
センターケース５１は、遊技盤本体１０ｂ（遊技盤１０）の表面側に前面構成部として配置される枠装飾部６５と、遊技盤本体１０ｂの裏面側に裏面構成部として配置される枠体基部６０とを前後に重合して構成されている。枠装飾部６５は、遊技盤本体１０ｂの表面に止着される環状の装飾ベース６６を備える。装飾ベース６６の裏面側には、装飾ベース６６と略同じ大きさで円形状に形成された装飾パネルユニット６７を備え、枠装飾部６５は、装飾ベース６６と装飾パネルユニット６７とを前後に重合して構成されている。
The
装飾ベース６６の下部には、上面に遊技球を前後方向及び左右方向に転動可能なベース側ステージ部４９ａが配置され、該ベース側ステージ部４９ａと遊技球通路５７との間には装飾ランプ４８が配置されている（図２参照）。そして、ベース側ステージ部４９ａを挟んで装飾ランプ４８とは反対側には、遊技球が流下可能な球導入路（ワープ流路）５０が設けられ、球導入路５０の入口５０ａを装飾ベース６６の外方へ向けて開放した状態で開設し、球導入路５０の出口５０ｂを後述する装飾パネルユニット６７の裏側へ連通している。
Under the
装飾パネルユニット６７は、略円形状の透明樹脂板で形成されたカバーパネル部６９を備え、該カバーパネル部６９の前面側の周縁に複数の装飾具４７を配置している。装飾パネルユニット６７と枠装飾部６５とを重合すると、装飾具４７が装飾ベース６６の内周縁に沿って配置されるように設定されている（図２参照）。また、カバーパネル部６９の上部には、信頼度報知装置１５が配置されている。
The
また、カバーパネル部６９の裏面側の下部には、上面に遊技球を前後方向及び左右方向に転動可能なユニット側ステージ部４９ｂが配置される。ユニット側ステージ部４９ｂは、装飾ベース６６のベース側ステージ部４９ａよりも上方に配置される。
In addition, a unit-
さらに、カバーパネル部６９のうち球導入路５０の出口５０ｂに重合する箇所には球流入口６８を開設し、該球流入口６８を介して球導入路５０とユニット側ステージ部４９ｂとを連通している。したがって、遊技領域１０ａを流下する遊技球が球導入路５０に流入すると、球導入路５０がこの遊技球をユニット側ステージ部４９ｂ上に導入できるように構成されている。
Further, a
枠体基部６０は、遊技盤１０の裏面側に止着される額縁状の基部ケース６１を前側が開放した状態で備え、該基部ケース６１の内側（言い換えるとセンターケース５１の内部）に、開口部６２ａが前面側に設けられた凹室６２を形成している。
The
また、基部ケース６１のうち凹室６２の後方には矩形状の窓部５２を前後方向へ貫通して開設し、基部ケース６１の後方から表示装置５３を装着して、表示装置５３の表示部５３ａを窓部５２及び凹室６２を通してセンターケース５１の前方へ臨ませている。
In addition, a
さらに、窓部５２の上縁部の前側には、役物駆動ソレノイド（図示せず）によって上下動可能な複数の装飾ピース４６が配置され、窓部５２の左右両側の周縁には、表示部５３ａの前方へ移動して演出動作を行う可動演出装置５８が備えられる。
Further, a plurality of
そして、枠体基部６０の前方に枠装飾部６５を重合すると、凹室６２の開口部６２ａ及び窓部５２をカバーパネル部６９で前方から被覆し、表示装置５３の表示部５３ａを枠装飾部６５の内側（カバーパネル部６９が露出した箇所）からセンターケース５１の前方へ臨ませるように構成されている。
Then, when the
図４及び図５は、本発明の実施の形態の可動演出装置５８の構成を説明する図である。
4 and 5 are diagrams illustrating the configuration of the
可動演出装置５８は、第１演出ユニット６３と第２演出ユニット６４とを互いに離間した位置に備えて構成され、第１演出ユニット６３及び第２演出ユニット６４が連動して演出動作が実行される。
The
図４は、可動演出装置５８が動作する前の状態を示す図であり、図５は、可動演出装置５８が動作し、第１演出ユニット６３及び第２演出ユニット６４が動作した結果、当接部（第１当接部１２１及び第２当接部１２２）にて当接している状態を示す図である。
FIG. 4 is a diagram illustrating a state before the
第１演出ユニット６３は、センターケース５１の左側、すなわち、基部ケース６１の窓部５２の周縁の左側に配置される。また、第２演出ユニット６４は、センターケース５１の右側に配置される。センターケース５１の前方から見て第１演出ユニット６３と第２演出ユニット６４との間に凹室６２及び窓部５２を臨ませるように配置される。
The
第１演出ユニット６３は、表示部５３ａの前方へ移動可能な第１演出部材７０と、該第１演出部材７０の駆動力を発生する第１演出駆動源としての役物駆動第１モータ（ＭＯＴ）７１と、役物駆動第１ＭＯＴ７１から発生した駆動力（回動力）を第１演出部材７０へ伝達する第１演出伝達機構（第１主腕部材７３及び第１副腕部材７４）とを備える。
The
また、役物駆動第１ＭＯＴ７１の出力軸（第１出力軸）７１ａがセンターケース５１の前後方向に延在し、第１出力軸７１ａには第１駆動ギア７６を共回り可能に軸着している。
Further, an output shaft (first output shaft) 71a of the accessory driving
第１主腕部材７３は、第１駆動ギア７６と噛合される第１主腕ギア７７が形成され、当該第１駆動ギア７６の上方に軸着される。第１副腕部材７４は、第１駆動ギア７６と噛合される第１副腕ギア７８が形成され、当該第１駆動ギア７６の下方に軸着される。第１主腕部材７３及び第１副腕部材７４は、基部ケース６１と軸着された端部の反対側の端部が互いに異なる位置で第１演出部材７０に軸着し、第１演出部材７０を支持している。
The first
第１演出ユニット６３は、役物駆動第１ＭＯＴ７１を駆動して第１駆動ギア７６をセンターケース５１の正面から見て時計方向へ回動すると、役物駆動第１ＭＯＴ７１の駆動力（回動力）を第１駆動ギア７６及び第１主腕ギア７７を介して第１主腕部材７３へ伝達し、この駆動力により第１主腕部材７３がセンターケース５１の正面から見て反時計方向へ回動する。また、役物駆動第１ＭＯＴ７１の駆動力を第１駆動ギア７６及び第１副腕ギア７８を介して第１副腕部材７４へ伝達し、この駆動力により第１副腕部材７４が第１主腕部材７３と同じ反時計方向へ回動する。この結果、第１演出部材７０が第１主腕部材７３及び第１副腕部材７４に支持された状態で上昇する。
When the
そして、役物駆動第１ＭＯＴ７１の駆動力により第１主腕部材７３及び第１副腕部材７４を上方へ延出して縦向き姿勢に設定すると、図４に示すように、第１演出部材７０を表示部５３ａの前方から外れて位置させた第１演出停止状態となり、第１演出部材７０が窓部５２の側方に位置して、枠装飾部６５の後方及び遊技盤本体１０ｂの後方に隠れる（図２参照）。
Then, when the first
一方、第１演出停止状態から役物駆動第１ＭＯＴ７１を駆動して第１駆動ギア７６をセンターケース５１の正面から見て反時計方向へ回動すると、役物駆動第１ＭＯＴ７１の駆動力（回動力）を第１駆動ギア７６及び第１主腕ギア７７を介して第１主腕部材７３へ伝達し、この駆動力により第１主腕部材７３がセンターケース５１の正面から見て時計方向へ回動する。
On the other hand, when the first
また、役物駆動第１ＭＯＴ７１の駆動力を第１駆動ギア７６及び第１副腕ギア７８を介して第１副腕部材７４へ伝達し、この駆動力により第１副腕部材７４が第１主腕部材７３と同じ時計方向へ回動する。この結果、第１演出部材７０が第１主腕部材７３及び第１副腕部材７４に支持された状態で下降する。
The driving force of the accessory driving
そして、役物駆動第１ＭＯＴ７１の駆動力により第１主腕部材７３及び第１副腕部材７４を表示部５３ａの前方へ延出して横向き姿勢に設定すると、図５に示すように、第１演出部材７０を表示部５３ａの前方へ位置させた第１演出実行状態となり、第１演出部材７０が表示部５３ａとカバーパネル部６９との間の空間部のうち表示部５３ａの中央部分の前方に位置する。
Then, when the first
第２演出ユニット６４は、表示部５３ａの前方へ移動可能な第２演出部材８０と、該第２演出部材８０の駆動力を発生する第２演出駆動源としての役物駆動第２モータ（ＭＯＴ）８１と、役物駆動第２ＭＯＴ８１から発生した駆動力（回動力）を第２演出部材８０へ伝達する第２演出伝達機構（第２主腕部材８３及び第２副腕部材８４）とを備える。
The
また、役物駆動第２ＭＯＴ８１を出力軸（第２出力軸）８１ａがセンターケース５１の前後方向に延在し、第２出力軸８１ａには第２駆動ギア８６を共回り可能に軸着している。
Further, the accessory driving
第２主腕部材８３は、第２駆動ギア８６と噛合される第２主腕ギア８７が形成され、当該第２駆動ギア８６よりも第１演出ユニット６３寄りの位置に軸着される。第２副腕部材８４は、第２駆動ギア８６と噛合される第２副腕ギア８８が形成され、当該第２駆動ギア８６の下方に軸着される。第２主腕部材８３及び第２副腕部材８４は、基部ケース６１と軸着された端部の反対側の端部が互いに異なる位置で第２演出部材８０に軸着し、第２演出部材８０を支持している。
The second
第２演出ユニット６４は、役物駆動第２ＭＯＴ８１を駆動して第２駆動ギア８６をセンターケース５１の正面から見て時計方向へ回動すると、役物駆動第２ＭＯＴ８１の駆動力（回動力）を第２駆動ギア８６及び第２主腕ギア８７を介して第２主腕部材８３へ伝達し、この駆動力により第２主腕部材８３がセンターケース５１の正面から見て反時計方向へ回動する。また、役物駆動第２ＭＯＴ８１の駆動力を第２駆動ギア８６及び第２副腕ギア８８を介して第２副腕部材８４へ伝達し、この駆動力により第２副腕部材８４が第２主腕部材８３と同じ反時計方向へ回動する。この結果、第２演出部材８０が第２主腕部材８３及び第２副腕部材８４に支持された状態で下降する。
When the
そして、役物駆動第２ＭＯＴ８１の駆動力により第２主腕部材８３及び第２副腕部材８４を回動して第２演出部材８０を下死点へ到達させ、引き続き第２主腕部材８３及び第２副腕部材８４を回動して斜め下方へ延出して縦向き姿勢に設定し、第２演出部材８０を下死点から僅かに上昇させると、図４に示すように、第２演出部材８０を表示部５３ａの前方から外れて位置させた第２演出停止状態となり、第２演出部材８０が枠装飾部６５の後方及び遊技盤本体１０ｂの後方に隠れる（図２参照）。
Then, the second
一方、第２演出停止状態から役物駆動第２ＭＯＴ８１を駆動して第２駆動ギア８６をセンターケース５１の正面から見て反時計方向へ回動すると、役物駆動第２ＭＯＴ８１の駆動力（回動力）を第２駆動ギア８６及び第２主腕ギア８７を介して第２主腕部材８３へ伝達し、この駆動力により第２主腕部材８３がセンターケース５１の正面から見て時計方向へ回動する。
On the other hand, when the accessory driving
また、役物駆動第２ＭＯＴ８１の駆動力を第２駆動ギア８６及び第２副腕ギア８８を介して第２副腕部材８４へ伝達し、この駆動力により第２副腕部材８４が第２主腕部材８３と同じ時計方向へ回動する。この結果、第２演出部材８０が第２主腕部材８３及び第２副腕部材８４に支持された状態で上昇する。
Further, the driving force of the accessory driving
そして、役物駆動第２ＭＯＴ８１の駆動力により第２主腕部材８３及び第２副腕部材８４を表示部５３ａの前方へ延出して横向き姿勢に設定すると、図５に示すように、第２演出部材８０を表示部５３ａの前方へ位置させた第２演出実行状態となり、第２演出部材８０が表示部５３ａとカバーパネル部６９との間の空間部のうち表示部５３ａの中央部分の前方に位置する。
Then, when the second
図６は、本発明の実施の形態の第１演出部材７０の分解斜視図である。
FIG. 6 is an exploded perspective view of the
第１演出部材７０は、センターケース５１の正面から見て略半円形状の部材であり、第１演出ユニット６３側に円弧面を配置した姿勢に設定されている。
The
第１演出部材７０には、基部となる第１演出ベース１００が備えられる。第１演出ベース１００は、透明な樹脂によって形成される。第１演出ベース１００の上部には、第１主腕部材７３を第１演出ベース１００の前方から軸着する第１主腕軸着部１０１を形成し、第１演出ベース１００の下部には、第１副腕部材７４を第１演出ベース１００の後方から軸着する第１副腕軸着部１０２を形成している。
The
第１演出ベース１００の前面には、光を拡散しながら透過可能な第１光拡散シート１０３が重合される。さらに、第１光拡散シート１０３の前面に透明な第１保護パネル１０４を重合することによって、第１光拡散シート１０３が第１演出部材７０から脱落することを阻止している。
A first
また、第１演出ベース１００の後部を前方へ窪ませて第１基板収納空間部１０５を形成し、該第１基板収納空間部１０５にＬＥＤなどの発光装置（装飾装置６２０、図１７参照）が実装された第１発光基板１０６を収納する。さらに、この状態で第１基板収納空間部１０５を第１ベース蓋部１０７で閉塞し、第１発光基板１０６が第１演出部材７０から脱落することを阻止している。
Further, the rear portion of the
そして、第１発光基板１０６の発光装置から光を発生すると、この光が第１演出ベース１００、第１光拡散シート１０３、第１保護パネル１０４を透過してセンターケース５１の前方へ照射されるように構成されている。
Then, when light is generated from the light emitting device of the first
さらに、第１当接部１２１の第１基板収納空間部１０５側には、後部が開放された第１演出磁石ホルダ１２４を窪ませて形成されている。第１演出磁石ホルダ１２４には、ボタン形状の永久磁石からなる第１磁石１２５を磁極が第２演出部材８０側へ向いた姿勢で、第１磁石１２５が第１当接部１２１（第１演出磁石ホルダ１２４）から脱落しないように収納されている。
Further, a first
第１発光基板１０６には、装飾装置６２０の発光を制御するためのＩ2ＣＩ／Ｏエクスパンダ６１５（図１７参照）が搭載され、演出制御装置５５０から出力された制御信号（電気信号）など送信するためのデータ線及びクロック線（信号線）が接続される。さらに、装飾装置６２０を発光させるために必要な電力を供給するための電源線などが接続される。これらの接続線は、ケーブル１０８としてまとめられて接続されている。
The first
図７は、本発明の実施の形態の第２演出部材８０の分解斜視図である。
FIG. 7 is an exploded perspective view of the
第２演出部材８０は、センターケース５１の正面から見て上部に切欠部分がある略平行四辺形状となっている。第２演出停止状態においては第２演出部材８０の上下両側面を第２演出ユニット６４側から第１演出ユニット６３側へ向けて下り傾斜させ（図４参照）、第２演出実行状態においては当該第２演出部材８０の左右両側面を第２演出ユニット６４側から第１演出ユニット６３側へ向けて下り傾斜させる姿勢に設定されている（図５参照）。
The
第２演出部材８０には、基部となる第２演出ベース１１０が備えられる。第２演出ベース１１０は、透明な樹脂によって形成される。第２演出ベース１１０の上部には、第２主腕部材８３を第２演出ベース１１０の前方から軸着する第２主腕軸着部１１１を形成し、第２演出ベース１１０の下部には、第２副腕部材８４を第２演出ベース１１０の後方から軸着する第２副腕軸着部１１２を形成している。
The
さらに、第２演出ベース１１０の前面には、光を拡散しながら透過可能な第２光拡散シート１１３を重合される。第２光拡散シート１１３の前面に透明な第２保護パネル１１４を重合することによって、第２光拡散シート１１３が第２演出部材８０から脱落することを阻止している。
Further, a second
また、第２演出ベース１１０の後部を前方へ窪ませて第２基板収納空間部１１５を形成し、該第２基板収納空間部１１５にＬＥＤなどの発光装置（装飾装置６２０）が実装された第２発光基板１１６を収納し、この状態で第２基板収納空間部１１５を第２ベース蓋部１１７で閉塞して、第２発光基板１１６が第２演出部材８０から脱落することを阻止している。
In addition, the rear portion of the
そして、第２発光基板１１６の発光装置から光を発生すると、この光が第２演出ベース１１０、第２光拡散シート１１３、第２保護パネル１１４を透過してセンターケース５１の前方へ照射されるように構成されている。
Then, when light is generated from the light emitting device of the second
さらに、第２当接部１２２の第２基板収納空間部１１５側には、後部が開放された第２演出磁石ホルダ１２８を窪ませて形成されている。第２演出磁石ホルダ１２８には、ボタン形状の永久磁石からなる第２磁石１２９が、第１当接部１２１及び第２当接部１２２を挟んで第１磁石１２５とは対称となる位置に収納されている。
Further, a second
第２発光基板１１６には、第１発光基板１０６と同様に、装飾装置６２０の発光を制御するためのＩ2ＣＩ／Ｏエクスパンダ６１５（図１７参照）が搭載され、演出制御装置５５０から出力された制御信号などを送信するためのデータ線及びクロック線（信号線）が接続される。さらに、装飾装置６２０を発光させるために必要な電力を供給するための電源線などが接続される。これらの接続線は、ケーブル１１８としてまとめられて接続されている。
Similarly to the first
可動演出装置５８は、第１演出部材７０に第１当接部１２１を備えるとともに、第２演出部材８０に第２当接部１２２を備える。そして、第１演出ユニット６３を第１演出実行状態へ変換するとともに、第２演出ユニット６４を第２演出実行状態へ変換すると、第１当接部１２１と第２当接部１２２とが当接し、第１演出部材７０と第２演出部材８０とで１つの装飾体を形成する。このとき、第１磁石１２５と第２磁石１２９との間で吸引力を発生するように第１磁石１２５及び第２磁石１２９が配置されている。さらに、この形成された装飾体を表示部５３ａの中央部の前方に位置させるように構成している。
The
図８は、本発明の実施の形態の遊技機１の配線を説明する図である。
FIG. 8 is a diagram illustrating wiring of the
図８では、遊技盤本体１０ｂにセンターケース５１が取り付けられ、表示装置５３がセンターケース５１に取り付けられる前の状態を示している。また、表示装置５３の背面には、演出制御装置５５０が取り付けられている。演出制御装置５５０には、第１接続端子９０及び第２接続端子９２が備えられており、第１接続端子９０及び第２接続端子９２を介して制御対象となる演出装置に対し、制御信号の送信や電力の供給を行う。具体的には、第１接続端子９０は後述する中継基板６００にケーブル９１を介して接続され、第２接続端子９２は後述する簡易中継基板１６００（図１２参照）に接続される。
FIG. 8 shows a state before the
また、遊技盤本体１０ｂの背面下部には、遊技制御装置５００や各種制御基板を含む制御ユニット７００が配置される。制御ユニット７００に搭載される制御基板には、演出制御装置５５０から送信された制御信号を、装飾制御装置６１０（図１１参照）に中継する中継基板６００が含まれる。装飾制御装置６１０は、詳細については後述するが、遊技を演出するための発光装置（例えば、ＬＥＤ）や可動物（例えば、モータ）などの演出装置の制御を行う。また、中継基板６００は、装飾制御装置６１０と同様に、発光装置や可動物を接続可能である。
In addition, a
中継基板６００には発光装置を制御する装飾制御装置６１０が接続され、簡易中継基板１６００には可動物を制御する装飾制御装置６１０が接続される。
A
中継基板６００には、演出制御装置５５０にケーブル９１を介して接続される上流コネクタ６０１が備えられる。ケーブル９１の一方のコネクタ９１ａは、前述のように、演出制御装置５５０の第１接続端子９０に接続される。ケーブル９１の他方のコネクタ９１ｂは、中継基板６００の上流コネクタ６０１に接続される。さらに、遊技機１に備えられた各演出装置の制御を行う装飾制御装置６１０に接続するためのコネクタ６０２ａ〜６０２ｅを備える。
The
さらに、中継基板６００には、接続されたケーブルの接続状態を示す空き端子モニタ６０３が備えられている。空き端子モニタ６０３の詳細については、図１５にて説明する。
Further, the
また、図示は略するが、遊技制御装置５００を構成するユニットが、中継基板６００のコネクタ装着面を覆うようにして設けられている。そのため、遊技制御装置５００は、中継基板６００の各コネクタに必要なケーブルを装着した後に取り付けられる配置構成となっている。
Although illustration is omitted, units constituting the
遊技盤本体１０ｂには、サイドランプ４５を取り付けるための開口部４５ｂが形成されている。サイドランプ４５には、電力及び信号を送信するケーブル４５ａが接続され、開口部４５ｂから遊技盤１０の裏面側へ導入される。遊技盤１０の裏面側へ導入されたケーブル４５ａは、中継基板６００に接続され、例えば、コネクタ６０２ｄに接続される。
An
また、遊技盤１０の下部には、図２に示したように、始動口３６及び大入賞口４２が配置される。始動口３６が配置されている遊技盤１０の裏側には、普図変動表示ゲームに当選した場合に開放される開閉部材３６ａを開閉するための普電ソレノイド（ＳＯＬ）３６ｂが配置される。また、特図変動表示ゲームに当選した場合に、大入賞口４２を開閉するための大入賞口ＳＯＬ４２ｂも遊技盤１０の裏側に配置されている。普電ＳＯＬ３６ｂ及び大入賞口ＳＯＬ４２ｂには、制御信号の入力を受け付けるためのケーブル（図示略）が接続され、このケーブルは遊技制御装置５００に接続されている。また、ケーブル４２Ｃは、大入賞口４２の内部に備えられる演出用のＬＥＤを点灯させるための電力及び信号を伝達するケーブルとして中継基板６００に接続され、例えば、コネクタ６０２ｆに接続される。
Further, as shown in FIG. 2, a starting
前述のように、遊技盤１０の中央部には、センターケース５１が取り付けられている。センターケース５１の内部には、第１演出部材７０及び第２演出部材８０によって構成される可動演出装置５８が備えられる。図８では、第１演出部材７０及び第２演出部材８０が当接面（１２１，１２２）で当接している状態となっている。
As described above, the
また、可動演出装置５８の第１演出ユニット６３及び第２演出ユニット６４には、前述のように、第１演出部材７０及び第２演出部材８０を稼動させるためのモータ（役物駆動第１モータ７１、役物駆動第２モータ８１）（図１２参照）が備えられている。
Further, as described above, the
また、複数の装飾ピース４６を稼動させるためのソレノイド（役物駆動ソレノイド８２）が備えられている。
In addition, a solenoid (operating article drive solenoid 82) for operating the plurality of
図８には図示しないが、前面枠３には簡易中継基板１６００（図１２参照）が配設される。また、前面枠３に配置されたスピーカ３０、前面枠３の照明ユニット１１の左右に配置された照明駆動モータ（１３ａ、１４ａ）（図１２参照）、遊技盤１０に設けられた役物駆動モータ（７１、８１）、役物駆動ソレノイド８２（図１２参照）などを制御するための信号を送信するケーブル３ｂが簡易中継基板１６００に接続されている。このケーブル３ｂのコネクタは、演出制御装置５５０の第２接続端子９２に接続される。
Although not shown in FIG. 8, a simple relay board 1600 (see FIG. 12) is disposed on the
そして、遊技盤１０に設けられたこれらのモータ及びソレノイドを制御するための信号、並びに、遊技盤１０に設けられたこれらのモータ及びソレノイドを駆動させるための電力を供給するためのケーブル６５２が可動演出装置５８及び装飾ピース４６に接続されている。ケーブル６５２は、センターケース５１の開口部５１ｃから遊技盤１０の裏面側に延びており、簡易中継基板１６００に接続されている。
A
また、可動演出装置５８には、これらのモータの動作状態を検知するための役物駆動モータ位置検出センサ５６０ａ（図１１参照）が備えられており、センシング結果を受信するためのケーブル６５１が接続されている。ケーブル６５１は、センターケース５１の開口部５１ｂから遊技盤１０の裏面側に延びており、中継基板６００に接続される。例えば、ケーブル６５１はコネクタ６０２ｅに接続される。
Further, the
さらに、演出制御装置５５０から出力された制御信号を、センターケース５１の内部に配置されたＬＥＤなどの演出装置を制御するための装飾制御装置６１０（図１１参照）へ伝達するケーブル６５３が接続される。ケーブル６５３は、センターケース５１に設けられた開口部５１ａから遊技盤１０の裏面側の中継基板６００に接続され、例えば、コネクタ６０２ａに接続される。
Furthermore, a cable 653 is connected to transmit the control signal output from the
図９は、本発明の実施の形態の遊技機１の構成を示すブロック図である。
FIG. 9 is a block diagram showing a configuration of the
遊技機１は、遊技を統括的に制御する遊技制御装置５００、各種演出を行うために表示装置５３及びスピーカ３０等を制御する演出制御装置５５０、遊技球を払い出すために図示しない払出モータを制御する払出制御装置５８０を備える。
The
まず、遊技制御装置５００の構成について説明する。なお、演出制御装置５５０については、図１０にて説明する。
First, the configuration of the
遊技制御装置５００は、遊技用マイコン５０１、入力Ｉ／Ｆ（Ｉｎｔｅｒｆａｃｅ）５０５、出力Ｉ／Ｆ（Ｉｎｔｅｒｆａｃｅ）５０６、及び外部通信端子５０７を備える。
The
遊技用マイコン５０１は、ＣＰＵ５０２、ＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）５０３及びＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）５０４を備える。
The
ＣＰＵ５０２は、遊技を統括的に制御する主制御装置であって、遊技制御を司る。ＲＯＭ５０３は、遊技制御のための不変の情報（プログラム、データ等）を記憶している。ＲＡＭ５０４は、遊技制御時にワークエリアとして利用される。
The CPU 502 is a main control device that controls the game in an integrated manner, and controls the game. The
外部通信端子５０７は、遊技制御装置５００の設定情報等を検査する検査装置等の外部機器に遊技制御装置５００を接続する。
The
ＣＰＵ５０２は、入力Ｉ／Ｆ５０５を介して各種入力装置（始動口ＳＷ３６ｄ、一般入賞口ＳＷ４４ａ〜４４ｎ、ゲートＳＷ３４ａ、カウントＳＷ４２ｄ、ガラス枠開放ＳＷ１８ａ、前面枠開放ＳＷ３ａ、球切れＳＷ５４、振動センサ５５、及び磁気センサ５６）からの検出信号を受けて、大当り抽選等、種々の処理を行う。
The CPU 502 receives various input devices (start opening SW36d, general winning openings SW44a to 44n, gate SW34a, count SW42d, glass frame opening SW18a, front frame opening SW3a, ball break SW54,
始動口ＳＷ３６ｄは、始動口３６に遊技球が入賞したことを検出するスイッチである。一般入賞口ＳＷ４４ａ〜４４ｎは、一般入賞口４４に遊技球が入賞したことを検出するスイッチである。
The start port SW36d is a switch that detects that a game ball has won the
ゲートＳＷ３４ａは、普図始動ゲート３４を遊技球が通過したことを検出するスイッチである。カウントＳＷ４２ｄは、大入賞口４２に遊技球が入賞したことを検出するスイッチである。
The
ガラス枠開放ＳＷ１８ａは、ガラス枠１８が開放されたことを検出するスイッチである。前面枠開放ＳＷ３ａは、前面枠３が開放されたことを検出するスイッチである。
The glass
球切れＳＷ５４は、遊技機１の内部に貯留され、払い出しに用いられる遊技球の数が所定数以下になったことを検出するスイッチである。
The ball cut
振動センサ５５は、遊技機１に与えられた振動を検出するセンサであり、遊技機１を振動させるなどの不正行為を検出する。磁気センサ５６は、始動口３６、一般入賞口４４、大入賞口４２、及び普図始動ゲート３４付近に設けられ、磁力を検出するセンサである。磁気センサ５６は、各入賞口付近に磁石を近づけて、遊技領域１０ａに発射された遊技球を各入賞口に導く不正を検出する。
The
また、ＣＰＵ５０２は、出力Ｉ／Ｆ５０６を介して、普図・特図表示器３５、普電ＳＯＬ３６ｂ、大入賞口ＳＯＬ４２ｂ、払出制御装置５８０、及び演出制御装置５５０に指令信号を送信して、遊技を統括的に制御する。
In addition, the CPU 502 transmits a command signal to the ordinary / special-
普図・特図表示器３５には、前述のように、特図変動表示ゲーム及び普図変動表示ゲームが実行される。さらに、特図変動表示ゲームの未処理回数（特図始動記憶数）及び普図変動表示ゲームの未処理回数（普図始動記憶数）が表示される。普図変動表示ゲームが当りとなるか否かを示す乱数を含む普図始動記憶、及び特図変動表示ゲームが当りとなるか否かを示す乱数を含む特図始動記憶が記憶されている。
As described above, the special figure change display game and the universal figure change display game are executed on the special figure / special
普電ＳＯＬ３６ｂは、普図変動表示ゲームの停止表示が特別の結果態様となった場合に、開閉部材３６ａを開放することによって、始動口３６に遊技球が入賞しやすい状態にする。
The general
大入賞口ＳＯＬ４２ｂは、特図変動表示ゲームの結果が特別の結果態様となって、特別遊技状態（大当たり状態）となった場合に、大入賞口４２の開閉扉４２ａを開放して、遊技球が入賞しやすい状態に変換する。
The special winning opening SOL42b opens the open /
遊技制御装置５００は、図示しない外部情報端子から図示しない情報収集端末装置を介して、遊技機データを図示しない遊技場管理装置に出力する。遊技場管理装置は、遊技場に設置された遊技機１の遊技データを収集管理する計算機である。
The
払出制御装置５８０は、遊技球が一般入賞口４４又は大入賞口４２に入賞した場合に、入賞した入賞口に対応する数の遊技球の払出指令を遊技制御装置５００から受信する。また、球貸ボタン２６が操作された場合にも所定数の遊技球の払い出しを行う払出指令を遊技制御装置５００から受信する。払出制御装置５８０は、受信した払出指令に基づいて、図示しない払出モータを制御し、払出指令に指定された数の遊技球を払い出す。
The
遊技制御装置５００は、変動開始コマンド、客待ちデモコマンド、ファンファーレコマンド、確率情報コマンド、及びエラー指定コマンド等を、遊技の状況を示す遊技データとして、出力Ｉ／Ｆ５０６を介して、演出制御装置５５０へ送信する。
The
図１０は、本発明の実施の形態の演出制御装置５５０の構成を示すブロック図である。
FIG. 10 is a block diagram showing a configuration of the
演出制御装置５５０は、遊技制御装置５００から入力される遊技データに基づいて、演出内容を決定し、表示装置５３を制御するとともに、遊技盤１０及び前面枠３に備えられた各種演出装置を制御する。演出装置には、ＬＥＤなどの発光装置やモータ又はソレノイドなどの可動物が含まれる。
The
演出制御装置５５０は、ＣＰＵ５５１、制御ＲＯＭ５５２、ＲＡＭ５５３、画像ＲＯＭ５５４、音ＲＯＭ５５５、ＶＤＰ５５６、音ＬＳＩ５５７、入力Ｉ／Ｆ５５８ｂ、出力Ｉ／Ｆ５５８ａ、電源投入検出回路５５９、第１マスタＩＣ５７０ａ、第２マスタＩＣ５７０ｂ、ＮＯＲゲート回路５６１及び監視タイマ回路５６２を備える。さらに、演出制御装置５５０は、中継基板６００に接続される第１接続端子９０と簡易中継基板１６００に接続される第２接続端子９２を備える。
The
中継基板６００は、発光装置を制御する装飾制御装置６１０に接続されるものであり、簡易中継基板１６００は、可動物を制御する装飾制御装置６１０に接続されるものである。
The
なお、第１マスタＩＣ５７０ａ及び第２マスタＩＣ５７０ｂに共通の機能については、単に「マスタＩＣ」として説明する。
The functions common to the
ＣＰＵ５５１は、遊技制御装置５００から送信された指令信号が通信割込としての割込信号（ＩＮＴ）として入力され、入力された指令信号に基づいて、各種演出を制御する。また、ＣＰＵ５５１には、第１マスタＩＣ５７０ａ及び第２マスタＩＣ５７０ｂからマスタ割込としての割込信号（ＩＮＴ）が入力されるとともに、ＶＤＰ５５６からも画像更新割込としての割込信号（ＩＮＴ）が入力される。
The
さらに、ＣＰＵ５５１は、監視タイマ回路５６２からもタイムアウト割込としての割込信号（ＩＮＴ）が入力される。監視タイマ回路５６２は、複数種類の監視タイマが内蔵されており、ＣＰＵ５５１によって設定された監視タイマ値がタイムアップすると、ＣＰＵ５５１に割込信号を出力する。ＣＰＵ５５１は、割込信号の入力を受け付けると、実行中の処理を中断し、入力された割込信号に対応する処理を実行する。
Further, the
制御ＲＯＭ５５２には、演出制御のための不変の情報（プログラム、データ等）が格納されている。ＲＡＭ５５３は、演出制御時にワークエリアとして利用される。
The
画像ＲＯＭ５５４は、ＶＤＰ５５６に接続され、表示装置５３に表示される画像データを格納する。ＶＤＰ５５６は、表示装置５３への画像出力を制御するプロセッサである。
The image ROM 554 is connected to the
また、ＶＤＰ５５６は、表示装置５３に表示される画像を更新する周期（３３ｍｓ周期）と同期する同期信号を発生させる同期信号発生手段を備える。同期信号発生手段は、同期信号を発生させるごとに、発生させた同期信号をＣＰＵ５５１に割込信号として入力する。
In addition, the
音ＲＯＭ５５５は、音ＬＳＩ５５７に接続され、前面枠３に備えられたスピーカ３０から出力される音データを格納する。音ＬＳＩ５５７は、スピーカ３０からの音声出力を制御する回路である。
The
入力Ｉ／Ｆ５５８ｂは、フィルタ５６５ａ及び５６５ｂを介して外部から入力された情報を受け付けるインタフェースである。具体的には、前面枠３に備えられた演出ボタン１７が操作されたことを示す信号の入力を受け付けたり、遊技盤１０に備えられた役物駆動モータ位置検出センサ５６０ａ（図１１参照）によって検出された各モータの位置情報などの入力を受け付けたりする。
The input I /
電源投入検出回路５５９は、演出制御装置５５０に電源が投入された場合に、第１マスタＩＣ５７０ａ及び第２マスタＩＣ５７０ｂのレジスタをデフォルト状態（すべて０）に初期化するリセット信号（初期化信号）を発生させ、ＮＯＲゲート回路５６１に出力する。
The power-on
また、ＣＰＵ５５１は、所定の条件が成立した場合に、バス５６３を介してリセット信号を出力Ｉ／Ｆ５５８ａに出力する。そして、出力Ｉ／Ｆ５５８ａは、入力されたリセット信号をＮＯＲゲート回路５６１に出力し、さらに、ＮＯＲゲート回路５６１から、第１マスタＩＣ５７０ａ及び第２マスタＩＣ５７０ｂに当該リセット信号を出力する。所定の条件とは、例えば、すべての装飾制御装置６１０において、エラーフラグが「ＯＮ」になった場合などである（図３２及び図３３参照）。
Further, the
なお、電源投入検出回路５５９からＮＯＲゲート回路５６１に入力されるリセット信号と、ＣＰＵ５５１から出力Ｉ／Ｆ５５８ａを介してＮＯＲゲート回路５６１に入力されるリセット信号は、いずれの場合にもＬＯＷレベルの状態のときにリセットを指令する信号として機能する。そのため、電源投入検出回路５５９及びＣＰＵ５５１の少なくとも一方からＮＯＲゲート回路５６１にリセット信号が出力されていれば、ＮＯＲゲート回路５６１を介してリセット信号が第１マスタＩＣ５７０ａ及び第２マスタＩＣ５７０ｂに入力される。
Note that the reset signal input from the power-on
監視タイマ回路５６２は、演出制御装置５５０にて時間を計測するための回路であり、設定された時間が経過するとＣＰＵ５５１に割込信号を入力する。
The
図１１は、本発明の実施の形態の演出制御装置５５０に備えられた第１マスタＩＣ５７０ａと演出装置の構成を示すブロック図である。
FIG. 11 is a block diagram showing the configuration of the
遊技盤１０は、第１マスタＩＣ５７０ａに接続される中継基板６００、当該中継基板６００に接続される補助遊技装置ユニット１２を備える。
The
中継基板６００は、装飾制御装置６１０が遊技盤１０及び前面枠３に設けられているかに拘らず、発光装置を制御する装飾制御装置６１０に接続される。
The
中継基板６００は、第１マスタＩＣ５７０ａから送信された電気信号を、遊技盤１０及び前面枠３に備えられた発光装置を制御する装飾制御装置６１０に送信（中継）する。また、中継基板６００には、装飾制御装置６１０と同様に、演出装置を制御する機能を有し、当該中継基板６００に直接接続された装飾装置基板６２５を制御する。
The
ここで、発光装置となる装飾装置６２０は、装飾制御装置６１０に備えられるＩ2ＣＩ／Ｏエクスパンダ６１５（図１７参照）によって制御され、電流を流すことによって光が点滅して演出を行うものであり、例えばＬＥＤなどである。装飾装置基板６２５は、サイドランプ４５（図８参照）に設けられる基板であり、サイドランプ４５の発光装置（ＬＥＤ）が搭載されている。このサイドランプ４５の発光装置は、中継基板６００に備えられるＩ2ＣＩ／Ｏエクスパンダ６１５によって、直接制御される。
Here, the
補助遊技装置ユニット１２には、ＬＥＤなどの発光装置である装飾装置６２０、可動物である役物駆動第１モータ（ＭＯＴ）７１、役物駆動第２ＭＯＴ８１、及び役物駆動ソレノイド８２が含まれるが、第１マスタＩＣ５６０は、発光装置である装飾装置６２０を制御する装飾制御装置６１０に接続される。
The auxiliary
なお、補助遊技装置ユニット１２に含まれる役物駆動第１ＭＯＴ７１、及び役物駆動第２ＭＯＴ８１を制御する装飾制御装置６１０は、簡易中継基板１６００を介して、第２マスタＩＣ５７０ｂに接続される（図１２参照）。
Note that the
役物駆動第１ＭＯＴ７１及び役物駆動第２ＭＯＴ８１は、電流が流れると回転動作することによって演出動作を行う駆動装置である。
The first
本発明の実施の形態では、役物駆動第１ＭＯＴ７１及び役物駆動第２ＭＯＴ８１は、可動演出装置５８に含まれ、具体的には、役物駆動第１ＭＯＴ７１は第１演出ユニット６３、役物駆動第２ＭＯＴ８１は第２演出ユニット６４に含まれている。
In the embodiment of the present invention, the accessory driving
演出制御装置５５０は、役物駆動第１ＭＯＴ７１及び役物駆動第２ＭＯＴ８１を制御することによって、第１演出ユニット６３及び第２演出ユニット６４が連動した演出動作を実行させる。
The
第１マスタＩＣ５７０ａは、制御対象となる装飾装置６２０を制御する装飾制御装置６１０に個別に割り当てられたアドレスを指定して、指定した個別アドレスの装飾制御装置６１０に装飾装置６２０の制御内容を出力する。なお、装飾制御装置６１０の個別アドレスは、正確には、装飾制御装置６１０に含まれるＩ2ＣＩ／Ｏエクスパンダ６１５（図１７参照）の個別アドレスである。
The
第１マスタＩＣ５７０ａは、接続線ＳＤＡ、接続線ＳＣＬ、接続線ＧＮＤ、接続線Ｖｃｃ、接続線Ｖｌｅｄ、及び接続線Ｖｓｅの６種類の接続線を介して、中継基板（装飾制御装置）６００に接続される。これらの接続線は、第１マスタＩＣ５７０ａと中継基板６００とを接続するケーブル９１（図８参照）により構成される。
The
接続線ＳＤＡは、演出制御装置５５０と装飾制御装置６１０との間でデータ信号を授受するための接続線であり、本発明の実施の形態におけるデータ線（データ信号線）として機能する。接続線ＳＣＬは、接続線ＳＤＡでのデータ通信に用いられるクロック信号を入出力するための接続線であり、本発明の実施の形態におけるタイミング信号線として機能する。接続線ＧＮＤは、接続線Ｖｃｃ、接続線Ｖｌｅｄ、及び接続線Ｖｓｅで供給される電源のグランドである。
Connection line SDA is a connection line for exchanging data signals between
接続線Ｖｃｃは、中継基板６００及び装飾制御装置６１０にロジック用の電源を供給するための接続線である。接続線Ｖｌｅｄは、ＬＥＤ（装飾装置６２０）を発光させるための電源を供給するための接続線である。接続線Ｖｓｅは、各種センサ（演出装置に含まれるモータの状態を検出する状態検出センサであって、具体的には、役物駆動モータ位置検出センサ５６０ａが相当する）に電源を供給するための接続線である。
The connection line Vcc is a connection line for supplying logic power to the
中継基板６００と補助遊技装置ユニット１２との間は、演出制御装置５５０と中継基板６００との間を接続する７種類の接続線が接続される。本発明の実施の形態では、役物駆動モータ位置検出センサ５６０ａは、中継基板６００によって直接制御されるため、前述した６種類の接続線のうち、接続線Ｖｓｅ以外の５種類の接続線が、補助遊技装置ユニット１２の最上流に配置された装飾制御装置６１０に接続される。具体的には、中継基板６００と装飾制御装置６１０との間は、接続線Ｖｃｃ、接続線Ｖｌｅｄ、接続線ＳＤＡ、接続線ＳＣＬ及び接続線ＧＮＤが接続される。
Between the
なお、図８に示した配線（ケーブル）と各接続線を対応させると、演出制御装置５５０から中継基板６００に引き渡される各種接続線（接続線Ｖｃｃ、接続線Ｖｌｅｄ、接続線ＳＤＡ、接続線ＳＣＬ、接続線Ｖｓｅ、及び接続線ＧＮＤ）（図１１参照）は、ケーブル９１に含まれている。
When the wiring (cable) shown in FIG. 8 is associated with each connection line, various connection lines (connection line Vcc, connection line Vled, connection line SDA, connection line SCL) delivered from the
また、演出制御装置５５０から中継基板６００に引き渡される各種接続線は、中継基板６００からさらに分岐して別の基板に引き渡され、中継基板６００から分岐する接続線Ｖｃｃ、接続線Ｖｌｅｄ、接続線ＳＤＡ、及び接続線ＳＣＬはケーブル６５３に、接続線Ｖｓｅはケーブル６５１に含まれている。また、中継基板６００から分岐する接続線ＧＮＤが、ケーブル６５１、６５３の全てに含まれている。
Further, the various connection lines delivered from the
演出制御装置５５０から簡易中継基板１６００に引き渡される各種接続線（接続線Ｖｃｃ、接続線Ｖｍｓ、接続線ＳＤＡ、接続線ＳＣＬ、接続線Ｖｓｅ、及び接続線ＧＮＤ）は、ケーブル３ｂに含まれている。
Various connection lines (connection line Vcc, connection line Vms, connection line SDA, connection line SCL, connection line Vse, and connection line GND) delivered from the
また、演出制御装置５５０から簡易中継基板１６００に引き渡される各種接続線は、簡易中継基板１６００からさらに分岐して別の基板に引き渡され、簡易中継基板１６００から分岐する接続線Ｖｃｃ、接続線Ｖｍｓ、接続線ＳＤＡ、接続線Ｖｓｅ、接続線ＧＮＤ、及び接続線ＳＣＬはケーブル６５２に含まれている。
Further, the various connection lines delivered from the
第１マスタＩＣ５７０ａと装飾制御装置６１０とは、接続線ＳＤＡ及び接続ＳＣＬによって２ライン双方向通信を行う。第１マスタＩＣ５７０ａは、ＣＰＵ５５１からの指令に基づいて、装飾制御装置６１０との間に接続された接続線ＳＤＡ及び接続線ＳＣＬの各信号レベルを制御する（第１の）信号レベル制御手段として機能する。
The
第１マスタＩＣ５７０ａは、中継基板６００及び装飾制御装置６１０にデータを送信する場合には、まず、接続線ＳＣＬの信号レベルをＨＩＧＨに維持したまま、接続線ＳＤＡの信号レベルをＨＩＧＨからＬＯＷに変化させることにより、装飾制御装置６１０へのデータ出力を開始するためのスタート条件を成立させる（装飾制御装置６１０に対してスタートコンディションを発行（出力）する）。
When transmitting data to the
この後、第１マスタＩＣ５７０ａは、接続線ＳＣＬの信号レベルをＬＯＷに変更し、接続線ＳＣＬの信号レベルがＬＯＷである間に接続線ＳＤＡの信号レベルを送信データの最初のビットのレベルに設定し、所定時間後に接続線ＳＣＬの信号レベルをＬＯＷからＨＩＧＨに変化させる。接続線ＳＣＬの信号レベルがＨＩＧＨに変化すると、装飾制御装置６１０は接続線ＳＤＡの信号レベルを取得し、送信データの最初のビットとして認識する。次いで、第１マスタＩＣ５７０ａは、接続線ＳＣＬの信号レベルをＨＩＧＨからＬＯＷに戻す。
Thereafter, the
この手順を１回実行すると、第１マスタＩＣ５７０ａから装飾制御装置６１０へ１ビットのデータが送信され、最終的にはこの手順が８回繰り返されることで、送信データの８ビットすべてが第１マスタＩＣ５７０ａから装飾制御装置６１０へ送信される（１バイト分のデータが送信される）。
When this procedure is executed once, 1-bit data is transmitted from the
そして、第１マスタＩＣ５７０ａは、最後の８ビット目のデータ送信が終了すると、接続線ＳＣＬの信号レベルをＨＩＧＨからＬＯＷに戻した際に、接続線ＳＤＡを解放して装飾制御装置６１０からの返答信号を受信することを待機する受信待機状態にする。
Then, when the data transmission of the last 8 bits is completed, the
受信待機状態になると、装飾制御装置６１０は、接続線ＳＤＡを介して１ビットの返答信号（後述するＡＣＫ又はＮＡＣＫ）を第１マスタＩＣ５７０ａに返す。次いで、第１マスタＩＣ５７０ａは、接続線ＳＣＬの信号レベルをＬＯＷからＨＩＧＨに変化させて返答信号のレベルを取り込み、所定時間後に接続線ＳＣＬの信号レベルをＨＩＧＨからＬＯＷに変化させると、装飾制御装置６１０は接続線ＳＤＡを解放する。
In the reception standby state, the
第１マスタＩＣ５７０ａは、このような１バイト分のデータ送信と１ビット分の返答信号の受信とを交互に繰り返し、装飾制御装置６１０へ出力すべきデータがすべて出力されるまで継続する。第１マスタＩＣ５７０ａは、出力すべきデータの出力が終了した場合には、接続線ＳＣＬの信号レベルをＨＩＧＨに維持したまま、接続線ＳＤＡの信号レベルをＬＯＷからＨＩＧＨに変更させることにより、装飾制御装置６１０へのデータ出力を終了するためのストップ条件を成立させる（装飾制御装置６１０に対してストップコンディションを発行する）。
The
入力用バッファ５７１は、装飾制御装置６１０から接続線ＳＤＡを介して入力されたデータが一時的に記憶される記憶装置である。
The
具体的には、第１マスタＩＣ５７０ａが入力モードに設定された場合において、装飾制御装置６１０から第１マスタＩＣ５７０ａに送信されたデータが、フィルタ５７５ａによりノイズが除去されて入力用バッファ５７１に一時的に記憶される。
Specifically, when the
出力用バッファ５７２は、装飾制御装置６１０に接続線ＳＤＡを介して出力するデータが一時的に記憶される。
The
リセットレジスタ（ＲＥＧ）５７３は、バス５６３に接続され、演出制御装置５５０のＣＰＵ５５１からの指令を受け付けてリセット信号をコントローラ５７４に出力する。コントローラ５７４は、第１マスタＩＣ５７０ａを統括的に制御し、各種処理を実行する。
The reset register (REG) 573 is connected to the
フィルタ５７５ａは、接続線ＳＤＡから入力されたデータのノイズを除去する。ドライバ５７６ａは、接続線ＳＤＡからデータを出力する場合に、トランジスタ５７８ａが動作可能な電圧をトランジスタ５７８ａに印加する。
The
接続線ＳＤＡは、プルアップ抵抗Ｒによって所定の電圧が印加され（図２１参照）、フィルタ５７５ａ及びトランジスタ５７８ａに接続されている。
A predetermined voltage is applied to the connection line SDA by a pull-up resistor R (see FIG. 21), and the connection line SDA is connected to the
トランジスタ５７８ａは、電力消費を抑えるために電界効果トランジスタ（ＦＥＴ）が用いられている。トランジスタ５７８ａのゲートはドライバ５７６ａに接続され、ドレインはプルアップ抵抗Ｒにより所定の電圧が印加された接続線ＳＤＡに接続され、ソースは接地されている。
As the
トランジスタ５７８ａのゲートに印加される電圧がトランジスタ５７８ａを動作させる所定値よりも小さければ、ドレインとソースとの間に電流が流れないので、接続線ＳＤＡに印加された電圧は降下せず、その結果、接続線ＳＤＡはＨＩＧＨレベルとなる。一方、トランジスタ５７８ａのゲートに印加される電圧がトランジスタ５７８ａを動作させる所定値以上であれば、所定値の電圧が印加されたドレインから接地されているソースへ電流が流れることによって、接続線ＳＤＡの電圧が低下し、その結果、接続線ＳＤＡはＬＯＷレベルとなる。
If the voltage applied to the gate of the
なお、トランジスタ５７８ａは、１０ミリアンペア程度の電流をドレインからソースへ流しても破損しない仕様のものを用いている。このため、接続線ＳＤＡには、通常のＩ2Ｃバス使用で用いられる電流値よりもはるかに大きい１０ミリアンペア程度の電流を流すことが可能であり、演出制御装置５５０と装飾制御装置６１０との間のデータ送信が、ノイズによる障害に耐えうる構成となっている。
Note that the
ドライバ５７６ａは、データを接続線ＳＤＡから出力する場合に、トランジスタ５７８ａにドレインとソースとの間に電流を流すためにトランジスタ５７８ａのゲートにトランジスタ５７８ａが動作可能な値の電圧を印加する。そして、ドライバ５７６ａは、接続線ＳＤＡの電圧を、ＨＩＧＨレベル又はＬＯＷレベルに設定することによって、データを接続線ＳＤＡから出力する。
When the
また、フィルタ５７５ｂは、接続線ＳＣＬから入力されたデータのノイズを除去する。ドライバ５７６ｂは、接続線ＳＣＬからデータを出力する場合に、トランジスタ５７８ｂが動作可能な電圧をトランジスタ５７８ｂに印加する。
Further, the
接続線ＳＣＬは、プルアップ抵抗Ｒによって所定の電圧が印加され（図２１参照）、フィルタ５７５ｂ及びトランジスタ５７８ｂに接続されている。
A predetermined voltage is applied to the connection line SCL by the pull-up resistor R (see FIG. 21), and the connection line SCL is connected to the
トランジスタ５７８ｂは、電力消費を抑えるために電界効果トランジスタ（ＦＥＴ）が用いられている。トランジスタ５７８ｂのゲートはドライバ５７６ｂに接続され、ドレインはプルアップ抵抗Ｒにより所定の電圧が印加された接続線ＳＣＬに接続され、ソースは接地されている。
A field effect transistor (FET) is used as the
トランジスタ５７８ｂのゲートに印加される電圧がトランジスタ５７８ｂを動作させる所定値よりも小さければ、ドレインとソースとの間に電流が流れないので、接続線ＳＣＬに印加された電圧は降下せず、その結果、接続線ＳＣＬはＨＩＧＨレベルとなる。一方、トランジスタ５７８ｂのゲートに印加される電圧がトランジスタ５７８ｂを動作させる所定値以上であれば、所定値の電圧が印加されたドレインから接地されているソースへ電流が流れることによって、接続線ＳＣＬの電圧が低下し、その結果、接続線ＳＣＬはＬＯＷレベルとなる。
If the voltage applied to the gate of the
なお、トランジスタ５７８ｂは、１０ミリアンペア程度の電流をドレインからソースへ流しても破損しない仕様のものを用いている。そのため、接続線ＳＣＬには、通常のＩ2Ｃバス使用で用いられる電流値よりもはるかに大きい１０ミリアンペア程度の電流を流すことが可能であり、演出制御装置５５０と装飾制御装置６１０との間のデータ送信が、ノイズによる障害に耐えうる構成となっている。
Note that the
ドライバ５７６ｂは、クロック信号を接続線ＳＣＬから出力する場合に、トランジスタ５７８ｂにドレインとソースとの間に電流を流すためにトランジスタ５７８ｂのゲートにトランジスタ５７８ｂが動作可能な値の電圧を印加する。そして、ドライバ５７６ｂは、接続線ＳＣＬの電圧を、ＨＩＧＨレベルとＬＯＷレベルとに繰り返し変化させることによって、クロック信号を接続線ＳＣＬから出力する。
When the
電源投入リセット回路５７７は、第１マスタＩＣ５７０ａに電源が投入されて、電源投入リセット回路５７７内の電圧が所定値に達した場合に、入力用バッファ５７１及び出力用バッファ５７２などの記憶領域をデフォルト状態にするためのリセット信号をコントローラ５７４に出力する。なお、電源投入リセット回路５７７については、第１マスタＩＣ５７０ａの外部に設け、後述する第２マスタＩＣ５７０ｂの共通としてもよい。
The power-on
コマンドレジスタ（ＲＥＧ）５８１は、演出制御装置５５０のＣＰＵ５５１からコマンドを受け付けるためのレジスタである。本発明の実施の形態では、コマンドレジスタ５８１には、ＳＴＡ、ＳＴＯ、ＳＩ、及びＭＯＤＥの各ビットが予め割り当てられており、ＣＰＵ５５１によって、各ビット毎個別に“０”又は“１”が設定可能となっている。
The command register (REG) 581 is a register for receiving a command from the
ＳＴＡは、第１マスタＩＣ５７０ａが制御対象の装飾制御装置６１０に対し、スタート条件（スタートコンディション）の出力を指示するためのビットである。ＳＴＡに“１”が設定されると、第１マスタＩＣ５７０ａは、制御対象の装飾制御装置６１０に対し、スタートコンディションを発行（出力）し、スタート条件を成立させる。
The STA is a bit for the
ＳＴＯは、第１マスタＩＣ５７０ａが制御対象の装飾制御装置６１０に対し、ストップ条件（ストップコンディション）の出力を指示するためのビットである。ＳＴＯに“１”が設定されると、第１マスタＩＣ５７０ａは、制御対象の装飾制御装置６１０に対し、ストップコンディションを発行（出力）し、ストップ条件を成立させる。
The STO is a bit for the
ＳＩは、第１マスタＩＣ５７０ａから、演出制御装置５５０において割込みを発生させるときに設定されるビットである。第１マスタＩＣ５７０ａからＣＰＵ５５１に割込みを発生させるときには、コントローラ５７４によってＳＩに“１”が設定され、割込信号（ＩＮＴ）がＣＰＵ５５１に入力される。その後、ＳＩに“１”が設定されている間は、第１マスタＩＣ５７０ａは処理を中断しているが、ＣＰＵ５５１によってＳＩに“０”が設定されると、第１マスタＩＣ５７０ａは、割込を中断して処理を再開する。
SI is a bit that is set when an interrupt is generated in the
ＭＯＤＥは、データを送信するモードを指定するビットであり、“１”が設定されている場合には「バッファモード」、“０”が設定されている場合には「バイトモード」が指定される。バッファモードは、最大６８バイトのデータの送信が可能である。また、バイトモードは、１バイトのデータの送信が可能であり、スタートコンディション又はストップコンディションの送信、バイト単位でのデータの送受信に利用される。 MODE is a bit for designating a mode for transmitting data, and “buffer mode” is designated when “1” is set, and “byte mode” is designated when “0” is set. . In the buffer mode, data of up to 68 bytes can be transmitted. The byte mode can transmit 1-byte data, and is used for transmission of a start condition or stop condition and transmission / reception of data in byte units.
ステータスレジスタ（ＲＥＧ）５８２は、第１マスタＩＣ５７０ａのステータスを示す情報が格納される。下位２ビットには常に“０”が設定され、上位５ビットにステータスコードが設定される。 The status register (REG) 582 stores information indicating the status of the first master IC 570a. “0” is always set in the lower 2 bits, and the status code is set in the upper 5 bits.
自身アドレス設定レジスタ（ＲＥＧ）５８３は、第１マスタＩＣ５７０ａがスレーブ（装飾制御装置）として機能する場合に設定されるレジスタである。市販されているマスタＩＣは、通常、マスタとしての機能とスレーブとしての機能を備えており、用途に応じて使用される。自身アドレス設定ＲＥＧ５８３には、第１マスタＩＣ５７０ａがスレーブとして機能する場合に、自身を特定するためのアドレスが設定される。
The own address setting register (REG) 583 is a register that is set when the
図１２は、本発明の実施の形態の演出制御装置５５０に備えられた第２マスタＩＣ５７０ｂと演出装置の構成を示すブロック図である。
FIG. 12 is a block diagram showing a configuration of the
前面枠３は、第２マスタＩＣ５７０ｂに接続される簡易中継基板１６００を備える。
The
簡易中継基板１６００は、前面枠３及び遊技盤１０に設けられた各種装置に接続される。
The
前面枠３に設けられた装置のうち簡易中継基板１６００に接続される装置には、スピーカ３０、照明駆動モータ位置検出センサ５６０ｂ、照明駆動第１ＭＯＴ１３ａ及び照明駆動第２ＭＯＴ１４ａ（以下、照明駆動ＭＯＴ１３ａ、１４ａ）を制御する装飾制御装置６１０、並びに演出ボタン１７などが含まれる。
Among the devices provided on the
補助遊技装置ユニット１２に設けられた装置のうち簡易中継基板１６００に接続される役物駆動第１ＭＯＴ７１、役物駆動第２ＭＯＴ８１、及び役物駆動ソレノイド８２を制御ｓるう装飾制御装置６１０が含まれる。
Among the devices provided in the auxiliary
簡易中継基板１６００は、第２マスタＩＣ５７０ｂから送信された電気信号を、前面枠３及び補助遊技装置ユニット１２に備えられた可動物を制御する装飾制御装置６１０に送信（中継）する。なお、簡易中継基板１６００は、中継基板６００とは異なり、Ｉ2ＣＩ／Ｏエクスパンダ６１５を備えていないので、簡易中継基板１６００に備えた電子部品には、演出装置を制御するための演算処理を実行する機能を有していない。
The
照明駆動第１ＭＯＴ１３ａ及び照明駆動第２ＭＯＴ１４ａは、演出制御装置５５０から送信された信号に基づいて内部に備えられた発光部材を駆動させ、各種演出を実行する。
The illumination drive
また、演出制御装置５５０は、演出ボタン１７から当該演出ボタン１７が操作されたことを示す信号が簡易中継基板１６００を介して入力される。さらに、照明駆動モータ位置検出センサ５６０ｂによって検出された照明駆動ＭＯＴ１３ａ、１４ａの位置情報が、簡易中継基板１６００を介して入力される。
In addition, the
さらに、簡易中継基板１６００は、演出制御装置５５０の音ＬＳＩ５５７からの信号を受信し、スピーカ３０から出力する。
Further, the
なお、第２マスタＩＣ５７０ｂの構成は、第１マスタＩＣ５７０ａと同じ構成であるため、第２マスタＩＣ５７０ｂの各構成には同じ符号を割り当てて説明を省略する。また、第２マスタＩＣ５７０ｂは、第１マスタＩＣ５７０ａと同様に、ＣＰＵ５５１からの指令に基づいて、装飾制御装置６１０との間に接続された接続線ＳＤＡ及び接続線ＳＣＬの各信号レベルを制御する（第２の）信号レベル制御手段として機能する。
Since the configuration of the
なお、演出制御装置５５０と中継基板６００及び簡易中継基板１６００との接続方法、並びに、中継基板６００及び簡易中継基板１６００と装飾制御装置６１０との接続方法については、図１３〜図１５にて詳細を後述する。また、中継基板６００及び装飾制御装置６１０の構成などについては、図１６〜図２０にて詳細を後述する。
Note that the connection method between the
前述したように、第２マスタＩＣ５７０ｂが制御する装飾制御装置６１０は、可動物を可動させる可動制御装置として機能する装飾制御装置６１０である。可動制御装置として機能する装飾制御装置６１０は、センターケース５１、表示装置５３、及び演出制御装置５５０を一体化して構成される補助遊技装置ユニット１２及び前面枠３に取り付けられている。前面枠３に取り付けられた装飾制御装置６１０は、照明駆動ＭＯＴ１３ａ、１４ａを制御するものである。また、補助遊技装置ユニット１２に取り付けられた装飾制御装置６１０は、役物駆動モータ（役物駆動第１ＭＯＴ７１、役物駆動第２ＭＯＴ８１）及び役物駆動ソレノイド８２を制御するものである。
に含まれている。
As described above, the
Included.
図１３は、本発明の実施の形態の遊技盤１０及び通常版の前面枠３に取り付けられる装飾制御装置６１０の接続形態の説明図である。
FIG. 13 is an explanatory diagram of a connection form of the
補助遊技装置ユニット１２を構成するセンターケース５１は、前述したように、枠装飾部６５と枠体基部６０とを組み合わせて構成される。
As described above, the
枠装飾部６５には、変動表示ゲームなどの補助遊技の演出を行うための演出装置や当該演出装置を制御するための装飾制御装置６１０などが複数個備えられる。これらの装飾制御装置６１０同士を所定の信号ケーブルにより相互に接続し、さらに、この装飾制御装置６１０に制御される演出装置もケーブルで接続することにより、当該枠装飾部６５が一体構成される。
The
また、枠体基部６０にも、変動表示ゲームなどの補助遊技の演出を行うための演出装置や当該演出装置を制御するための装飾制御装置６１０が複数個備えられる。これらの装飾制御装置６１０同士を所定の信号ケーブルにより相互に接続し、さらに、この装飾制御装置６１０に制御される演出装置もケーブルで接続することにより、当該枠体基部６０が一体構成される。
The
ゆえに、枠装飾部６５や枠体基部６０は、本実施形態における一体型演出ユニットを構成している。これに対し、サイドランプ４５などは、一体型演出ユニットに含まれない単体の演出装置であるので、分離型演出装置を構成することになる。
Therefore, the
装飾制御装置６１０には、前述のように、装飾装置６２０を制御するためのＩ2ＣＩ／Ｏエクスパンダ６１５が搭載され、Ｉ2ＣＩ／Ｏエクスパンダ６１５には、個々のＩ2ＣＩ／Ｏエクスパンダ６１５を識別するための個別アドレスが割り当てられている。本発明の実施の形態では、前述のように、Ｉ2ＣＩ／Ｏエクスパンダ６１５の個別アドレスが、装飾制御装置６１０の個別アドレスとして利用される。
The
演出制御装置５５０は、Ｉ2ＣＩ／Ｏエクスパンダ６１５の個別アドレスを指定して制御信号を送信することによって、装飾装置６２０を個別に制御して演出動作を実行することが可能となる。各装飾制御装置６１０には、原則的に、それぞれ異なる個別アドレス（図中に「ａｄ＝」で示す）が割り当てられる。
The
また、装飾制御装置６１０は、接続形態によって、分岐型（分岐基板）、連結型（連結基板）及び終端型（終端基板）の三種類に分類される。分岐型、連結型及び終端型いずれの装飾制御装置６１０にも装飾装置６２０を接続可能であり、接続された装飾装置６２０を制御することが可能である。
Further, the
分岐型の装飾制御装置６１０は、下流側に複数の装飾制御装置６１０が直接接続され、これらの複数の装飾制御装置６１０に受信した制御信号を送信する。連結型の装飾制御装置６１０は、下流側に一つの装飾制御装置６１０が接続され、接続された装飾制御装置６１０に受信した制御信号を送信する。終端型の装飾制御装置６１０は、下流側に装飾制御装置６１０が接続されず、装飾装置６２０の制御のみを行う。分岐型、連結型、終端型の装飾制御装置６１０の詳細に関しては、図１６を用いて後述する。
In the branch type
なお、上流側とは、演出制御装置５５０から送信された電気信号を送信する側であり、反対に、下流側とは、演出制御装置５５０から送信された電気信号を受信する側である。
The upstream side is the side that transmits the electrical signal transmitted from the
要するに、演出制御装置５５０から末端の装飾制御装置６１０への信号ケーブルを順に辿っていったときに、より演出制御装置５５０に近い側へ接続されている装飾制御装置６１０が上流側となり、より末端の装飾制御装置６１０に近い側へ接続されている装飾制御装置６１０が下流側となる。例えば、装飾制御装置６１０Ａは、装飾制御装置６１０Ｂ、６１０Ｃ、６１０Ｄの上流側に配置されており、装飾制御装置６１０Ｂ、６１０Ｃ、６１０Ｄは、装飾制御装置６１０Ａの下流側に配置されていることになる。
In short, when the signal cable from the
ここで、本発明の実施の形態では、前述のように、可動演出装置５８を構成する第１演出部材７０及び第２演出部材８０の可動部分に装飾制御装置６１０が配置されている。言い換えれば、図６において、第１演出部材７０の可動部（第１演出ベース１００）に装飾制御装置６１０（第１発光基板１０６）が配置され、図７において、第２演出部材８０の可動部（第２演出ベース１１０）に装飾制御装置６１０（第２発光基板１１６）が配置されている。
Here, in the embodiment of the present invention, as described above, the
このとき、従来のシフトレジスタのように、各装飾制御装置６１０をデイジーチェーンで配線すると、デイジーチェーンの末端となる何れか一方の装飾制御装置６１０だけは、入力用のケーブルのみを接続するだけで済む。しかし、デイジーチェーンの途中に接続される構成となる他方の装飾制御装置６１０には、入力用のケーブルと出力用のケーブルを接続する必要がある。可動部に複数のケーブルが接続されると、可動部とともに装飾制御装置６１０（第１発光基板１０６、第２発光基板１１６）自体が可動する構造となってケーブルも移動するため、配線の引き回しが困難になってしまうおそれがある。さらに、ケーブルの移動により、ケーブルを構成する接続線が断線する可能性が生じ、演出に影響を与えるおそれがある。
At this time, if each
本発明の実施の形態では、第１演出部材７０及び第２演出部材８０に配置された装飾制御装置６１０を終端型とし、これらの装飾制御装置６１０の上流に分岐型の装飾制御装置６１０を配置している。そのため、終端型の装飾制御装置６１０（第１発光基板１０６、第２発光基板１１６）には、第１演出部材７０及び第２演出部材８０の外部に備えた他の装飾制御装置６１０へ信号を伝達するケーブルが、接続されない構造となる。このように装飾制御装置６１０を配置すれば、可動部に配置された装飾制御装置６１０には入力ケーブルのみを接続すればよいことになる。したがって、デイジーチェーンで配線する場合と比較して、配線の引き回しが容易になり、断線する可能性を少なくすることができる。
In the embodiment of the present invention, the
装飾制御装置６１０は、受信した制御信号の宛先アドレスが自宛でない場合、下流側にさらに装飾制御装置６１０が接続されていれば受信した制御信号を送信する。また、送信先がなければ受信した制御信号を破棄する。
When the destination address of the received control signal is not addressed to itself, the
装飾制御装置６１０は、１６個のポートに対応するＬＥＤを制御することが可能であり、装飾制御装置６１０に搭載されたＬＥＤと、当該装飾制御装置６１０に接続された外部の装飾装置基板６２５に搭載されたＬＥＤとの合計数が１６以下であれば、両方のＬＥＤを制御することが可能である。すなわち、一体型の装飾制御装置６１０（Ｉ2ＣＩ／Ｏエクスパンダ６１５と装飾装置６２０がともに配置される主動型基板に相当）では、装飾装置基板６２５（Ｉ2ＣＩ／Ｏエクスパンダ６１５が配置されず、装飾装置６２０が配置される従動型基板に相当）をさらに接続することによって、内部に備えられた装飾装置６２０と外部に接続した装飾装置６２０の両方を制御することが可能である。
The
こうすることによって、離れて配置された装飾装置６２０を１つの装飾制御装置６１０で制御することが可能となり、装飾制御装置６１０の数を最小限にすることができる。
By doing so, it is possible to control the
第１マスタＩＣ５７０ａは、ＬＥＤによって構成される発光型装飾装置６２０に接続される発光型装飾制御装置６１０を制御し、第２マスタＩＣ５７０ｂは、モータやソレノイドによって構成される可動型装飾装置６２０に接続される可動型装飾制御装置６１０を制御する。
The
第１マスタＩＣ５７０ａは、遊技盤１０に取り付けられる中継基板６００に接続され、第２マスタＩＣ５７０ｂは、前面枠３に取り付けられる簡易中継基板１６００に接続される。
The
まず、第１マスタＩＣ５７０ａが制御する発光型装飾制御装置６１０の接続形態について説明する。
First, the connection form of the light emitting
中継基板６００は、上流側では演出制御装置５５０に搭載された第１マスタＩＣ５７０ａに接続し、第１マスタＩＣ５７０ａから送信された制御信号を受信する。また、下流側では補助遊技装置ユニット１２に含まれる装飾制御装置６１０Ａ（正確には一体型演出ユニットである枠体基部６０に含まれる装飾制御装置６１０Ａ）、及び、前面枠３に含まれる装飾制御装置６１０Ｈに接続する。さらに、中継基板６００は、遊技盤１０に備えられた分離型演出装置である装飾装置基板６２５（サイドランプ４５（図８参照）に設けられた基板）に接続し、当該中継基板６００に備えられたＩ2ＣＩ／Ｏエクスパンダ６１５によって、当該装飾装置基板６２５に搭載された装飾装置６２０を制御する。
The
補助遊技装置ユニット１２には、装飾制御装置６１０Ａ〜６１０Ｇ、及び装飾制御装置６１０Ｍ〜６１０Ｏが含まれる。装飾制御装置６１０Ａ〜６１０Ｇは発光型装飾制御装置６１０であるので、第１マスタＩＣ５７０ａによって制御され、装飾制御装置６１０Ｍ〜６１０Ｏは可動型装飾制御装置６１０であるので、第２マスタＩＣ５７０ｂによって制御される。
The auxiliary
装飾制御装置６１０Ａは、分岐型の装飾制御装置であり、装飾制御装置６１０Ｂ及び装飾制御装置６１０Ｃに第１マスタＩＣ５７０ａから受信した制御信号を送信する。また、装飾制御装置６１０Ｂには、装飾装置基板６２５Ｂが接続されており、装飾装置基板６２５Ｂに配置されたＬＥＤなどの演出装置（装飾装置６２０）が装飾制御装置６１０Ｂによって制御される。
The
装飾制御装置６１０Ｃは、連結型の装飾制御装置６１０であり、下流側の装飾制御装置６１０Ｄに受信した制御信号を送信する。装飾制御装置６１０Ｄには、分岐型の装飾制御装置６１０Ｅが接続され、さらに、装飾制御装置６１０Ｄは装飾装置基板６２５Ｄに含まれる装飾装置６２０Ｄを制御する。
The
装飾制御装置６１０Ｅには、第１演出部材７０の発光態様を制御する装飾制御装置６１０Ｆと、第２演出部材８０の発光態様を制御する装飾制御装置６１０Ｇとが接続される。第１演出部材７０及び第２演出部材８０は、連動して演出動作が実行される。装飾制御装置６１０Ｆは、第１演出部材７０に含まれる第１発光基板１０６に配置され（図６）、また、装飾制御装置６１０Ｇは、第２演出部材８０に含まれる第２発光基板１１６に配置されている（図７）。
The
前面枠３には、装飾制御装置６１０Ｈ〜６１０Ｌ、６１０Ｐ、及び６１０Ｑが含まれる。装飾制御装置６１０Ｈ〜６１０Ｌは発光型装飾制御装置６１０であるので、第１マスタＩＣ５７０ａによって制御され、装飾制御装置６１０Ｐ、及び６１０Ｑは可動型装飾制御装置６１０であるので、第２マスタＩＣ５７０ｂによって制御される。
The
中継基板６００に直接接続される装飾制御装置６１０Ｈは、分岐型の装飾制御装置６１０であり、装飾制御装置６１０Ｉ及び装飾制御装置６１０Ｋに第１マスタＩＣ５７０ａから受信した制御信号を送信する。装飾制御装置６１０Ｈは、照明ユニット１１内に配置され、装飾装置基板６２５Ｈに備えられた装飾装置６２０Ｈを制御する。具体的には、照明ユニット１１に含まれるＬＥＤや異常報知ＬＥＤ２９などが制御される。
The
装飾制御装置６１０Ｉ及び装飾制御装置６１０Ｉの下流側の装飾制御装置６１０Ｊは、前面枠３の左側部分の装飾部材９ａを制御する。また、装飾制御装置６１０Ｋ及び装飾制御装置６１０Ｌは、前面枠３の右側部分の装飾部材９ｂを制御する。
The
前面枠３の左側部分の装飾部材９ａは、装飾制御装置６１０Ｉ及び６１０Ｊを含む。
The
装飾制御装置６１０Ｉは、連結型の装飾制御装置６１０であり、下流側の装飾制御装置６１０Ｊに受信した制御信号を送信する。装飾制御装置６１０Ｉは装飾装置基板６２５Ｉに含まれる装飾装置６２０Ｉを制御する。
The
装飾制御装置６１０Ｊは、終端型の装飾制御装置６１０であり、下流側の装飾制御装置に接続されない。装飾制御装置６１０Ｊは装飾装置基板６２５Ｊに含まれる装飾装置６２０Ｊを制御する。
The
前面枠３の右側部分の装飾部材９ｂは、装飾制御装置６１０Ｋ及び６１０Ｌを含む。
The
装飾制御装置６１０Ｋは、連結型の装飾制御装置６１０であり、下流側の装飾制御装置６１０Ｌに受信した制御信号を送信する。さらに、装飾制御装置６１０Ｋは装飾装置基板６２５Ｋに含まれる装飾装置６２０Ｋを制御する。
The
装飾制御装置６１０Ｌは、終端型の装飾制御装置６１０であり、下流側の装飾制御装置に接続されない。装飾制御装置６１０Ｌは装飾装置基板６２５Ｌに含まれる装飾装置６２０Ｌを制御する。
The
第１マスタＩＣ５７０ａに接続される中継基板６００及び装飾制御装置６１０Ａ〜６１０Ｌには、それぞれ異なる個別アドレスが割り当てられており、第１マスタＩＣ５７０ａから送信された制御信号に基づいて、それぞれ別々の演出動作を実行させることができる。
Different individual addresses are assigned to the
まず、中継基板６００の個別アドレスには、「００００」が割り当てられている。補助遊技装置ユニット１２に含まれる装飾制御装置６１０Ａ、６１０Ｂ、６１０Ｃ、６１０Ｄ、６１０Ｅ、６１０Ｆ、及び６１０Ｇの個別アドレスには、「０００１」、「００１０」、「００１１」、「０１００」、「０１０１」、「０１１０」、及び「０１１１」が割り当てられている。
First, “0000” is assigned to the individual address of the
また、照明ユニット１１に含まれる装飾制御装置６１０Ｈの個別アドレスには、「１００１」が割り当てられている。また、装飾部材９ａ及び装飾部材９ｂに含まれる装飾制御装置６１０Ｉ、６１０Ｊ、６１０Ｋ、及び６１０Ｌの個別アドレスには、「１０１０」、「１１００」、「１１０１」、及び「１１１０」が割り当てられている。
Further, “1001” is assigned to the individual address of the
また、第１マスタＩＣ５７０ａは、第１演出部材７０に含まれるＬＥＤなどの発光装置を制御する制御信号を、第１演出部材７０を制御する装飾制御装置６１０Ｆの個別アドレス（「０１１０」）を指定して送信する。同様に、第１マスタＩＣ５７０ａは、第２演出部材８０に含まれるＬＥＤなどの発光装置を制御する制御信号を、第２演出部材８０を制御する装飾制御装置６１０Ｇの個別アドレス（「０１１１」）を指定して送信する。
Further, the
装飾制御装置６１０Ｃは、連結型の装飾制御装置６１０であり、さらに、連結型の装飾制御装置６１０Ｄが接続される。
The
本発明の実施の形態では、装飾制御装置６１０Ｃ及び装飾制御装置６１０Ｄは、信頼度報知装置１５に含まれる演出装置（ＬＥＤ）を制御する。所定の条件を満たした場合には、演出制御装置５５０の第１マスタＩＣ５７０ａから所定の態様を示すようにするための制御信号が送信され、指定された態様で演出を行う。
In the embodiment of the present invention, the
なお、第１マスタＩＣ５７０ａが制御する発光制御装置に関して、第１発光基板１０６自体が装飾制御装置６１０Ｆとして機能し、第２発光基板１１６自体が装飾制御装置６１０Ｇとして機能していてもよい。
Regarding the light emission control device controlled by the
次に、第２マスタＩＣ５７０ｂが制御する発光型装飾制御装置６１０の接続形態について説明する。
Next, a connection form of the light emitting
簡易中継基板１６００は、上流側では演出制御装置５５０に搭載された第２マスタＩＣ５７０ｂに接続し、第２マスタＩＣ５７０ｂから送信された制御信号を受信する。また、下流側では補助遊技装置ユニット１２に含まれる装飾制御装置６１０Ｍ、及び、前面枠３に含まれる装飾制御装置６１０Ｐに接続する。
The
なお、簡易中継基板１６００は、Ｉ2ＣＩ／Ｏエクスパンダ６１５を備えないので、中継基板６００のように、直接接続された装飾装置基板６２５に搭載された装飾装置６２０を制御するものではない。
Since the
装飾制御装置６１０Ｍは、連結型の装飾制御装置であり、装飾制御装置６１０Ｎに第１マスタＩＣ５７０ａから受信した制御信号を送信する。また、装飾制御装置６１０Ｍには、役物駆動ソレノイド８２が接続されており、装飾制御装置６１０Ｍは、役物駆動ソレノイド８２へ通電させるか否かを制御することによって装飾ピース４６（図２参照）の上下動を制御する。
The
装飾制御装置６１０Ｎは、連結型の装飾制御装置６１０であり、下流側の装飾制御装置６１０Ｏに受信した制御信号を送信する。また、装飾制御装置６１０Ｎには、役物駆動第１ＭＯＴ７１が接続され、装飾制御装置６１０Ｎは、役物駆動第１ＭＯＴ７１を制御することによって、第１演出部材７０の可動（駆動）を制御する。
The
装飾制御装置６１０Ｏは、終端型の装飾制御装置６１０であり、下流側には装飾制御装置６１０は接続されない。また、装飾制御装置６１０Ｏには、役物駆動第２ＭＯＴ８１が接続され、装飾制御装置６１０Ｏは、役物駆動第２ＭＯＴ８１を制御することによって、第２演出部材８０の可動（駆動）を制御する。
The decoration control device 610O is a terminal-type
簡易中継基板１６００に直接接続され、前面枠３に取り付けられる装飾制御装置６１０Ｐは、連結型の装飾制御装置６１０であり、装飾制御装置６１０Ｑに第２マスタＩＣ５７０ｂから受信した制御信号を送信する。装飾制御装置６１０Ｐは、照明駆動第１ＭＯＴ１３ａに接続され、照明駆動第１ＭＯＴ１３ａを制御することによって、第１可動式照明１３の可動（駆動）を制御する。
The
装飾制御装置６１０Ｑは、終端型の装飾制御装置６１０であり、下流側には装飾制御装置６１０は接続されない。装飾制御装置６１０Ｑは、照明駆動第２ＭＯＴ１４ａに接続され、照明駆動第２ＭＯＴ１４ａを制御することによって、第２可動式照明１４の可動（駆動）を制御する。
The
第２マスタＩＣ５７０ｂに接続される装飾制御装置６１０Ｍ〜６１０Ｑには、それぞれ異なる個別アドレスが割り当てられており、第２マスタＩＣ５７０ｂから送信された制御信号に基づいて、それぞれ別々の演出動作を実行させることができる。
Different decoration addresses are assigned to the
補助遊技装置ユニット１２に含まれる装飾制御装置６１０Ｍ、６１０Ｎ、及び６１０Ｏの個別アドレスには、「００００」、「０００１」、及び「００１０」が割り当てられている。
“0000”, “0001”, and “0010” are assigned to the individual addresses of the
また、前面枠３に含まれる装飾制御装置６１０Ｐ、及び６１０Ｑの個別アドレスには、「００１１」、及び「０１００」が割り当てられている。
Further, “0011” and “0100” are assigned to the individual addresses of the
演出制御装置５５０は、変動表示ゲーム実行時など、所定の条件を満たすと、第１演出ユニット６３（第１演出部材７０）及び第２演出ユニット６４（第２演出部材８０）を制御して演出動作を実行する。
The
例えば、第２マスタＩＣ５７０ｂは、第１演出ユニット６３に含まれる役物駆動第１ＭＯＴ７１を制御するために、装飾制御装置６１０Ｎの個別アドレス（「０００１」）を指定して役物駆動第１ＭＯＴ７１を動作させるための制御信号を送信し、役物駆動第１ＭＯＴ７１を制御する。また、第２演出ユニット６４に含まれる役物駆動第２ＭＯＴ８１を制御するために、第２マスタＩＣ５７０ｂは、装飾制御装置６１０Ｏの個別アドレス（「００１０」）を指定して役物駆動第２ＭＯＴ８１を動作させるための制御信号を送信し、役物駆動第２ＭＯＴ８１を制御する。
For example, the
図１３では、遊技機に通常版前面枠３が取り付けられる場合について説明したが、通常版前面枠３よりも廉価なコストで構成された装飾部材を備えている前面枠（廉価版前面枠）３が取り付けられる場合がある。廉価版前面枠３’が遊技機１に取り付けられる場合については、図２１で詳細を説明する。
Although the case where the normal
図１４は、本発明の実施の形態の演出制御装置５５０に搭載される第１マスタＩＣ５７０ａと遊技盤１０に含まれる中継基板６００及び当該中継基板６００に接続される装飾制御装置６１０の接続状態を説明する図である。
FIG. 14 shows the connection state of the
図１４では、演出制御装置５５０、中継基板６００、装飾制御装置６１０Ａ、６１０Ｃ、６１０Ｈ、及び６１０Ｉの接続について説明する。また、説明の都合上、装飾制御装置６１０として、装飾制御装置６１０Ｃから分岐した装飾制御装置６１０Ｂ、６１０Ｃよりも下流に接続されている各装飾制御装置（６１０Ｄ〜６１０Ｇ）、装飾制御装置６１０Ｈから分岐した装飾制御装置６１０Ｋ、及び装飾制御装置６１０Ｋの下流に接続されている装飾制御装置６１０Ｌについては記載を省略する。なお、各装飾制御装置６１０間の接続はそれぞれ同じである。
In FIG. 14, connection of the
演出制御装置５５０は、接続線Ｖｃｃ、接続線Ｖｌｅｄ、接続線ＳＤＡ、接続線ＳＣＬ、接続線ＧＮＤ、接続線ＳＥ１〜３、及び接続線Ｖｓｅによって中継基板６００と接続される。
The
接続線Ｖｃｃ、接続線Ｖｌｅｄ、接続線ＳＤＡ、接続線ＳＣＬ、接続線ＧＮＤ、及び接続線Ｖｓｅについては、図１１にて説明した通りである。 The connection line Vcc, the connection line Vled, the connection line SDA, the connection line SCL, the connection line GND, and the connection line Vse are as described in FIG.
中継基板６００には、図１１に示すように、役物駆動モータ（役物駆動第１ＭＯＴ７１、役物駆動第２ＭＯＴ８１）の回転位置を検出するための役物駆動モータ位置検出センサ５６０ａが接続される。接続線ＳＥ１〜３は、役物駆動モータ位置検出センサ５６０ａによる検出結果を受信するための接続線であり、中継基板６００は、役物モータ位置検出センサ５６０ａによって検出された役物駆動モータの回転位置を、接続線ＳＥ１〜３を介して演出制御装置５５０に送信する。
As shown in FIG. 11, the
中継基板６００を含む装飾制御装置６１０は、接続線Ｖｃｃ、接続線Ｖｌｅｄ、接続線ＳＤＡ、接続線ＳＣＬ、及び接続線ＧＮＤ（以下、この５本の接続線を一つのハーネスという）を介して互いに接続される。
The
中継基板６００には２本のハーネスが接続されており、一方のハーネスは、中継基板６００を遊技盤１０の補助遊技装置ユニット１２に含まれる最上流の装飾制御装置６１０Ａに接続するためのハーネスであり、他方のハーネスは、中継基板６００を前面枠３に含まれる最上流の装飾制御装置６１０Ｈに接続するためのハーネスである。
Two harnesses are connected to the
また、装飾制御装置６１０Ａにはハーネスを介して図示しない装飾制御装置６１０Ｂ及び装飾制御装置６１０Ｃが接続され、装飾制御装置６１０Ｃにはハーネスを介して図示しない装飾制御装置６１０Ｄが接続される。
Also, a
また、装飾制御装置６１０Ｈにはハーネスを介して装飾制御装置６１０Ｉ及び図示しない装飾制御装置６１０Ｋが接続され、装飾制御装置６１０Ｉにはハーネスを介して図示しない装飾制御装置６１０Ｊが接続され、装飾制御装置６１０Ｋにはハーネスを介して図示しない装飾制御装置６１０Ｌが接続される。
In addition, a
各装飾制御装置６１０は、ハーネスを自身に接続するための取付口となるコネクタを備える。このコネクタは各装飾制御装置６１０で共通であるため、各接続線の接続順が共通となっており、誤配線を防止することができる。
Each
図１５は、本発明の実施の形態の演出制御装置５５０と、前面枠３に含まれる簡易中継基板１６００及び当該簡易中継基板１６００に接続される装飾制御装置６１０の接続状態を説明する図である。
FIG. 15 is a diagram illustrating a connection state of the
図１５では、演出制御装置５５０、簡易中継基板１６００、装飾制御装置６１０Ｍ、６１０Ｎ、６１０Ｐ、及び６１０Ｑの接続について説明する。また、説明の都合上、装飾制御装置６１０として、装飾制御装置６１０Ｎよりも下流に接続されている装飾制御装置６１０Ｏについては記載を省略する。
FIG. 15 illustrates connection of the
演出制御装置５５０は、接続線Ｖｃｃ、接続線Ｖｍｓ、接続線ＳＤＡ、接続線ＳＣＬ、接続線ＧＮＤ、接続線ＳＥ１〜３、及び接続線Ｖｓｅに加え、演出ボタン１７からのボタン信号を受信する接続線及び音信号をスピーカ３０に送信する接続線によって簡易中継基板１６００と接続される。
The
接続線Ｖｃｃ、接続線Ｖｍｓ、接続線ＳＤＡ、接続線ＳＣＬ、接続線ＧＮＤ、及び接続線Ｖｓｅについては、図１４にて説明したように、下流側に配置されている各装飾制御装置６１０に各種信号を送受信する。
Regarding the connection line Vcc, the connection line Vms, the connection line SDA, the connection line SCL, the connection line GND, and the connection line Vse, as described with reference to FIG. 14, there are various types of
照明駆動ＭＯＴ（照明駆動第１ＭＯＴ１３ａ、照明駆動第２ＭＯＴ１４ａ）、役物駆動モータ（役物駆動第１ＭＯＴ７１、役物駆動第２ＭＯＴ８１）、及び役物駆動ソレノイド８２を駆動するために、接続線Ｖｍｓから供給された電力を各モータなどに供給する。
Supplied from the connection line Vms to drive the illumination drive MOT (illumination drive
また、簡易中継基板１６００には、照明駆動ＭＯＴの回転位置を検出するための照明駆動ＭＯＴ位置検出センサ５６０ｂが接続される。簡易中継基板１６００は、照明駆動ＭＯＴ位置検出センサ５６０ｂによって検出された照明駆動ＭＯＴ（照明駆動第１ＭＯＴ１３ａ、照明駆動第２ＭＯＴ１４ａ）の回転位置を、接続線ＳＥ１〜３を介して演出制御装置５５０に送信する。
The
簡易中継基板１６００に接続される装飾制御装置６１０は、接続線Ｖｃｃ、接続線Ｖｍｓ、接続線ＳＤＡ、接続線ＳＣＬ、及び接続線ＧＮＤ（以下、この５本の接続線を一つのハーネスという）を介して互いに接続される。
The
簡易中継基板１６００には２本のハーネスが接続されており、一方のハーネスは、簡易中継基板１６００を遊技盤１０の補助遊技装置ユニット１２に含まれる最上流の装飾制御装置６１０Ｍに接続するためのハーネスであり、他方のハーネスは、簡易中継基板１６００を前面枠３に含まれる最上流の装飾制御装置６１０Ｐに接続するためのハーネスである。
Two harnesses are connected to the
また、装飾制御装置６１０Ｍにはハーネスを介して装飾制御装置６１０Ｎが接続され、装飾制御装置６１０Ｎにはハーネスを介して図示しない装飾制御装置６１０Ｏが接続される。
In addition, a
また、装飾制御装置６１０Ｐにはハーネスを介して装飾制御装置６１０Ｑが接続される。
In addition, a
各装飾制御装置６１０は、ハーネスを自身に接続するための取付口となるコネクタを備える。このコネクタは各装飾制御装置６１０で共通であるため、各接続線の接続順が共通となっており、誤配線を防止することができる。
Each
なお、遊技機１の構成として、通常版前面枠３の代わりに廉価版前面枠３’を設けた場合でも、廉価版前面枠３’に含まれる各種基板の接続状態は、図１５とほぼ同等の構成となる。
Note that, even when a low-priced
但し、廉価版前面枠３’には、照明駆動ＭＯＴ（照明駆動第１ＭＯＴ１３ａ、照明駆動第２ＭＯＴ１４ａ）が設けられていないので、簡易中継基板１６００’と装飾制御装置６１０Ｐ、及び装飾制御装置６１０Ｑを接続するケーブルが存在しない。
However, since the low
ここで、装飾制御装置６１０に設けられたＩ2ＣＩ／Ｏエクスパンダ６１５（図１７で後述）が装飾装置６２０を制御する方法について説明する。
Here, a method in which the I 2 CI / O expander 615 (described later in FIG. 17) provided in the
演出制御装置５５０は、遊技制御装置５００から入力された遊技データに基づいて、演出装置（装飾装置６２０）の出力態様を決定する。そして、演出制御装置５５０は、決定された出力態様となるように、制御対象となる装飾制御装置６１０の個別アドレス（Ｉ2ＣＩ／Ｏエクスパンダ６１５の個別アドレス）を含む演出制御データ（演出制御情報）を中継基板６００又は簡易中継基板１６００に出力する。このとき、演出制御データは、中継基板６００から接続線ＳＤＡを介してすべての制御対象の装飾制御装置６１０に出力される。
The
第１マスタＩＣ５７０ａが制御する装飾制御装置６１０によって制御される演出装置はＬＥＤ等の発光装置であるため、ＬＥＤの発光態様が演出装置の出力態様に相当する。この場合、演出制御データによって、ＬＥＤの点灯／点滅／消灯が指示され、さらに、ＬＥＤの点滅周期や点灯輝度も指示される。
Since the rendering device controlled by the
また、第２マスタＩＣ５７０ｂが制御する装飾制御装置６１０によって制御される演出装置はモータやソレノイドなどの可動装置であるため、モータやソレノイドの動作態様が演出装置の出力態様に相当する。
In addition, since the rendering device controlled by the
各装飾制御装置６１０には、前述のようにあらかじめ一意な個別アドレスが設定されており、演出制御データが入力されると、入力された演出制御データに含まれるアドレスと設定されている個別アドレスとが一致するか否かを判定する。そして、入力された演出制御データに含まれるアドレスと設定されている個別アドレスとが一致すると判定された場合には、装飾制御装置６１０のＩ2ＣＩ／Ｏエクスパンダ６１５は、演出制御データを取り込んで、対応する装飾装置６２０の出力態様を制御するとともに、８ビット目のデータが入力された直後に返答信号をマスタＩＣ（第１マスタＩＣ５７０ａ、第２マスタＩＣ５７０ｂ）に出力する。
Each
以上のように、マスタＩＣは、当該マスタＩＣに接続されるすべての装飾制御装置６１０に演出制御データを送信し、当該演出制御データに含まれる個別アドレスに対応する装飾制御装置６１０において、要求した出力態様となるように演出装置を制御することができる。
As described above, the master IC transmits the effect control data to all the
なお、各装飾制御装置６１０には、個別アドレス以外にも、装飾制御装置６１０のＩ2ＣＩ／Ｏエクスパンダ６１５を初期化するためのリセット用アドレスが設定されている。このリセットアドレスは、すべてのＩ2ＣＩ／Ｏエクスパンダ６１５に対して共通に設けられたアドレスであり、個別アドレスとして使用することはできない。また、このリセットアドレスの値を変更することもできないように構成されている（詳細は後述する）。
Each
演出制御装置５５０は、装飾制御装置６１０（正確には、装飾制御装置６１０のＩ2ＣＩ／Ｏエクスパンダ６１５）を初期化する場合に、このリセット用の共通アドレスを含んだ初期化指示データを、中継基板６００又は簡易中継基板１６００に出力する。このとき、初期化指示データ及び演出制御データは、中継基板６００又は簡易中継基板１６００を介して、演出制御装置５５０に接続されるすべての装飾制御装置６１０に対して接続線ＳＤＡから出力される。
When the
各装飾制御装置６１０には、リセット用の共通アドレスがあらかじめ設定されているので、入力されたデータに含まれるアドレスと、リセット用の共通アドレスとが一致するか否かを判定する。一致すると判定された場合には、装飾制御装置６１０のＩ2ＣＩ／Ｏエクスパンダ６１５は、返答信号をマスタＩＣに出力するとともに、入力データを初期化指示データとして取り込み、Ｉ2ＣＩ／Ｏエクスパンダ６１５自身を初期化する。
Since a common address for reset is set in advance in each
なお、Ｉ2ＣＩ／Ｏエクスパンダ６１５が初期化されると、当該初期化されたＩ2ＣＩ／Ｏエクスパンダ６１５によって制御される演出装置はオフ状態となる。
When the I 2 CI /
このように、装飾制御装置６１０は、演出制御装置５５０からの指令に基づく制御を行うので、演出制御装置５５０と装飾制御装置６１０との関係は、演出制御装置５５０の第１マスタＩＣ５７０ａ及び第２マスタＩＣ５７０ｂがマスタであり、各装飾制御装置６１０のＩ2ＣＩ／Ｏエクスパンダ６１５がスレーブとなる。
As described above, the
図１６は、本発明の実施の形態の装飾制御装置６１０のブロック図である。
FIG. 16 is a block diagram of the
本発明の実施の形態の装飾制御装置６１０は、前述のように、接続形態に基づいて、分岐型、連結型、及び終端型の３種類に分類される。図１６には、分岐型の装飾制御装置６１０Ｘに終端型の装飾制御装置６１０Ｙが接続されている例を示している。さらに、装飾制御装置６１０Ｙには、装飾装置基板６２５が接続されている。
As described above, the
分岐型の装飾制御装置６１０Ｘとは、Ｉ2ＣＩ／Ｏエクスパンダ６１５と、Ｉ2ＣＩ／Ｏエクスパンダ６１５が受信する信号を受け入れるためのコネクタ（上流コネクタ）と、上流コネクタから受け入れた信号を、複数の装飾制御装置６１０に伝達するコネクタ（下流コネクタ）を備えたものである。例えば、図中の装飾制御装置６１０Ｘのように、内部にＩ2ＣＩ／Ｏエクスパンダ６１５及びＬＥＤ（装飾装置６２０）を備え、さらに、一つの上流コネクタ６１１と二つの下流コネクタ６１２Ａ、６１２Ｂを備える。
The branch type
接続線ＳＤＡ及び接続線ＳＣＬは、装飾制御装置６１０内で二つに分岐し、一方は、そのまま次の装飾制御装置６１０Ｙに出力するための下流コネクタ６１２Ｂに接続される。他方は、さらに分岐し、一方はＩ2ＣＩ／Ｏエクスパンダ６１５に接続され、他方は別の下流コネクタ６１２Ａに接続される。
The connection line SDA and the connection line SCL are branched into two in the
また、装飾制御装置６１０ＸのＩ2ＣＩ／Ｏエクスパンダ６１５の出力側には、制御対象となる装飾装置６２０が接続される。Ｉ2ＣＩ／Ｏエクスパンダ６１５の出力側は、図１８及び図１９で説明するポート０〜１５によって構成される。さらに、装飾制御装置６１０のすべてのポートが、図１８で後述する電流制限抵抗Ｒ０〜Ｒ１５を介して、内部のＬＥＤに接続されている。なお、この電流制限抵抗Ｒ０〜Ｒ１５も、装飾制御装置６１０に備えられている。
Further, a
前述したように、Ｉ2ＣＩ／Ｏエクスパンダ６１５は、演出制御装置５５０から入力された演出制御データに含まれるアドレスと、当該Ｉ2ＣＩ／Ｏエクスパンダ６１５に設定されている個別アドレスとが一致する場合にのみ、演出制御データに含まれる装飾データに基づいて、Ｉ2ＣＩ／Ｏエクスパンダ６１５に接続されている装飾装置６２０を制御する。
As described above, the I 2 CI /
なお、下流コネクタを１個しか備えないために、上流コネクタから受け入れた信号が、一つの装飾制御装置６１０にのみ伝達可能となっている装飾制御装置６１０は、連結型の装飾制御装置となる。例えば、前述した装飾制御装置６１０Ｘにて、下流コネクタ６１２Ｂのみが備えられ、下流コネクタ６１２Ａが存在しないようなものが該当する。
Since only one downstream connector is provided, the
また、終端型の装飾制御装置とは、Ｉ2ＣＩ／Ｏエクスパンダ６１５と、Ｉ2ＣＩ／Ｏエクスパンダ６１５が受信する信号を受け入れるためのコネクタ（上流コネクタ）を有するが、上流コネクタから受け入れた信号を、他の装飾制御装置６１０に伝達しないものである。例えば、図中の装飾制御装置６１０Ｙは、Ｉ2ＣＩ／Ｏエクスパンダ６１５及びＬＥＤ（装飾装置６２０）を備え、装飾制御装置６１０Ｙの外部に接続される装飾装置基板６２５に備わるＬＥＤに電流を流すための接続線、装飾装置基板６２５のＬＥＤに電源電圧を供給する接続線、及び、グランドに接地する接続線を介して、装飾制御装置６１０と装飾装置基板６２５とが接続される。
The terminal-type decoration control device has an I 2 CI /
装飾装置基板６２５は、Ｉ2ＣＩ／Ｏエクスパンダ６１５を備えておらず、ＬＥＤなどの発光装置のみを備えた基板である。この場合、装飾装置基板６２５に備えたＬＥＤに接続される電流制限抵抗を、装飾装置基板６２５に設けることになるが、Ｉ2ＣＩ／Ｏエクスパンダ６１５が備えられた装飾制御装置６１０に設けてもよい。
The
なお、装飾装置基板６２５に設けたＬＥＤの数に対応して、装飾制御装置６１０から装飾装置基板６２５へ渡されることになる、これらのＬＥＤに電流を流すための接続線の数が決定される。例えば、装飾装置基板６２５に二つのＬＥＤを備えた場合には、Ｉ2ＣＩ／Ｏエクスパンダ６１５のポートと対応するＬＥＤとを接続するための２本の制御線と、Ｖｌｅｄから供給された電力を供給する電源線１本とが、少なくとも必要となる。
It should be noted that the number of connection lines for passing current to these LEDs to be passed from the
そして、装飾制御装置６１０Ｙに設けられたＩ2ＣＩ／Ｏエクスパンダ６１５も、演出制御装置５５０から入力された演出制御データに含まれるアドレスと、当該Ｉ2ＣＩ／Ｏエクスパンダ６１５に設定されているアドレスとが一致する場合にのみ、演出制御データに含まれる装飾データに基づいて、Ｉ2ＣＩ／Ｏエクスパンダ６１５に接続されている装飾装置６２０を制御する。この場合、中央の装飾制御装置６１０に設けられた装飾装置６２０と、装飾装置基板６２５に設けられた装飾装置６２０の両方が、Ｉ2ＣＩ／Ｏエクスパンダ６１５によって制御される。
The I 2 CI /
このように、装飾装置基板６２５を設けて、装飾制御装置６１０から一部の装飾装置（ＬＥＤ）を分離させることで、離れた箇所に配置されたＬＥＤであっても、共通のＩ2ＣＩ／Ｏエクスパンダ６１５により制御することができる。
In this way, by providing the
なお、第２マスタＩＣ５７０ｂによって制御される装飾制御装置６１０は、前述したように、ソレノイドやモータなどの可動物を制御するものであり、具体的な構成は、図１９にて後述する。
The
図１７は、本発明の実施の形態のＩ2ＣＩ／Ｏエクスパンダ６１５の構成を示すブロック図である。
FIG. 17 is a block diagram illustrating a configuration of the I 2 CI /
Ｉ2ＣＩ／Ｏエクスパンダ６１５は、接続線ＳＤＡに接続されるトランジスタ６３０、接続線ＳＤＡに接続されるフィルタ６３１、接続線ＳＤＡに接続されるドライバ６３２、接続線ＳＣＬに接続されるフィルタ６３３、バスコントローラ６３４、出力設定レジスタ６３５、出力コントローラ６３６、Ｉ2ＣＩ／Ｏエクスパンダ６１５の出力側の各ポート０〜１５に接続されるドライバ６３７、各ポート０〜１５に接続されるトランジスタ６３８Ａ〜６３８Ｐ、及びリセット信号発生回路６３９を備える。
The I 2 CI /
フィルタ６３１は、接続線ＳＤＡに接続され、接続線ＳＤＡから入力されたデータのノイズを除去し、ノイズが除去されたデータをバスコントローラ６３４に出力する。ドライバ６３２は、返答信号を接続線ＳＤＡから出力する場合に、トランジスタ６３０が動作可能な電圧をトランジスタ６３０に印加する。
The
ドライバ６３２は、接続線ＳＤＡからデータ（返答信号）を出力する場合に、トランジスタ６３０が動作可能な電圧をトランジスタ６３０に印加する。
When the
トランジスタ６３０は、電力消費を抑えるために電界効果トランジスタ（ＦＥＴ）が用いられており、トランジスタ６３０のゲートはドライバ６３２に接続され、ドレインはプルアップ抵抗Ｒにより所定の電圧が印加された接続線ＳＤＡに接続され、ソースは接地されている。
The
トランジスタ６３０のゲートに印加される電圧がトランジスタ６３０を動作させる所定値よりも小さければ、ドレインとソースとの間に電流が流れない。一方、トランジスタ６３０のゲートに印加される電圧がトランジスタ６３０を動作させる所定値以上であれば、所定値の電圧が印加されたドレインから接地されているソースへ電流が流れることによって、接続線ＳＤＡの電圧が低下する。なお、トランジスタ６３０は、１０ミリアンペア程度の電流をドレインからソースへ流しても破損しない仕様のものを用いている。
If the voltage applied to the gate of the
ドライバ６３２は、データ（返答信号）を接続線ＳＤＡから出力する場合に、トランジスタ６３０にドレインとソースとの間に電流を流すためにトランジスタ６３０のゲートにトランジスタ６３０が動作可能な値の電圧を印加する。そして、ドライバ６３２は、接続線ＳＤＡの電圧をＨＩＧＨからＬＯＷへ繰り返し変化させることによって、データを接続線ＳＤＡから出力する。
When the
フィルタ６３３は、接続線ＳＣＬに接続され、接続線ＳＣＬから入力されたデータのノイズを除去し、ノイズが除去されたデータをバスコントローラ６３４に出力する。
The
また、Ｉ2ＣＩ／Ｏエクスパンダ６１５には、当該Ｉ2ＣＩ／Ｏエクスパンダ６１５に備わるアドレス設定用端子Ａ０〜Ａ３によって固有のアドレスが設定されており、バスコントローラ６３４に入力されている。さらに、Ｉ2ＣＩ／Ｏエクスパンダ６１５をリセットするためのアドレスも、あらかじめ設定されている。
In addition, the I 2 CI /
バスコントローラ６３４は、接続線ＳＤＡから入力されたデータのアドレスがＩ2ＣＩ／Ｏエクスパンダ６１５に設定された固有のアドレスと一致するか否かを判定し、一致している場合に当該データを演出制御データとして取り込む。
The
また、バスコントローラ６３４は、接続線ＳＤＡから入力されたデータのアドレスがＩ2ＣＩ／Ｏエクスパンダ６１５に設定されたリセット用のアドレスと一致するか否かを判定し、一致している場合に当該データを初期化指示データとして取り込み、当該Ｉ2ＣＩ／Ｏエクスパンダ６１５を初期化する。
The
また、バスコントローラ６３４は、接続線ＳＣＬの信号レベルのＬＯＷからＨＩＧＨへの変化回数が８回に達し、８ビット目のデータを取り込んだ後、接続線ＳＣＬの信号レベルがＨＩＧＨからＬＯＷへ変化すると、返答信号を接続線ＳＤＡから第１マスタＩＣ５７０ａに出力する。さらに、接続線ＳＣＬの信号レベルがＬＯＷからＨＩＧＨへ変化することが確認され、再度接続線ＳＣＬの信号レベルがＨＩＧＨからＬＯＷへ変化すると、接続線ＳＤＡを開放する。つまり、接続線ＳＣＬの信号レベルのＬＯＷからＨＩＧＨへの変化回数が９回になるタイミングで返答信号を出力する。
In addition, the
出力設定レジスタ６３５には、当該Ｉ2ＣＩ／Ｏエクスパンダ６１５の動作モードやポート０〜１５の出力状態が設定される。バスコントローラ６３４が接続線ＳＤＡから初期化指示データを取り込んで、当該Ｉ2ＣＩ／Ｏエクスパンダ６１５が初期化された場合には、出力設定レジスタ６３５は、すべてのポート０〜１５に電流が流れないように初期状態に設定される。
In the
出力コントローラ６３６は、出力設定レジスタ６３５に設定されたデータに基づいて、ポートドライバ６３７を介して、各ポート０〜１５に接続された演出装置に電流を流すことによって、演出装置の出力状態を実際に制御する。この出力状態は、バスコントローラ６３４が接続線ＳＤＡから演出制御データを取り込むと、演出制御データに指定されている内容に更新される。
Based on the data set in the
すなわち、第１マスタＩＣ５７０ａ又は第２マスタＩＣ５７０ｂから受信した演出制御データに基づいて、出力設定レジスタ６３５に設定し、ストップコンディションを受信した時点で、各ポート０〜１５の出力状態を更新して演出装置に反映させる。したがって、シフトレジスタのように、ＬＡＴ信号を受信する必要もなく、すなわち、ＬＡＴ信号を受信するための配線を必要とすることなく、演出制御を行うことができる。特に、ポート出力状態を、複数のＩ2ＣＩ／Ｏエクスパンダ６１５で同時に更新する必要がある場合に有効であり、異なるＩ2ＣＩ／Ｏエクスパンダ６１５に制御される演出装置であっても、同時に演出動作を実行するように制御できるため、より演出効果を高めることが可能となる。
That is, based on the production control data received from the
ドライバ６３７は、ポートに電流を流す場合に、電流を流すポートに接続されるトランジスタ６３８Ａ〜６３８Ｐが動作可能な電圧を当該トランジスタに印加する。
When a current flows through a port, the
トランジスタ６３８Ａ〜６３８Ｐのゲートはドライバ６３７に接続され、ドレインは図１９及び図２０に示すように演出装置を動作させるための電圧が印加された接続線に接続するポート端子に接続され、ソースは接地されている。
The gates of the
トランジスタ６３８Ａ〜６３８Ｐのゲートに印加される電圧がトランジスタ６３８Ａ〜６３８Ｐを動作させる所定値よりも小さければ、ドレインとソースとの間に電流が流れない。一方、６３８Ａ〜６３８Ｐのゲートに印加される電圧がトランジスタ６３８を動作させる所定値以上であれば、図１８に示す電源Ｖｌｅｄ、又は図１９に示す電源Ｖｍｏｔや電源Ｖｓｏｌからゲートに印加されている所定の電圧が、トランジスタ６３８のドレインを介して接地されているソースへ電流が流れることによって、ポート端子に接続された演出装置の出力状態を制御できる。
If the voltage applied to the gates of the
また、装飾制御装置６１０のＩ2ＣＩ／Ｏエクスパンダ６１５は、Ｉ2ＣＩ／Ｏエクスパンダ６１５のポート端子に接続されたすべての演出装置を同時に制御することが可能であるので、Ｉ2ＣＩ／Ｏエクスパンダ６１５のポート端子に接続された一つの演出装置を一つのグループとして制御することができる。
Also, I 2 CI /
そして、各装飾制御装置６１０に備わるＩ2ＣＩ／Ｏエクスパンダ６１５同士は、互いに異なる個別アドレスが割り当てられているので、演出装置が複数のグループに分割された形態となっている。すなわち、各装飾制御装置６１０に備わるＩ2ＣＩ／Ｏエクスパンダ６１５は、演出装置をグループ単位で制御可能なグループ単位制御手段として構成されているものである。
Since the I 2 CI /
したがって、各装飾制御装置６１０を統括する演出制御装置５５０は、グループ単位制御手段を統括して制御するグループ統括制御手段として機能している。
Therefore, the
リセット信号発生回路６３９には、Ｉ2ＣＩ／Ｏエクスパンダ６１５に電源を供給する接続線Ｖｃｃに接続されるＶｃｃ端子、及び外部からのリセット信号を受け付けるＲＥＳＥＴ端子が接続されている。
The reset
リセット信号発生回路６３９は、Ｉ2ＣＩ／Ｏエクスパンダ６１５に電源が投入され、電圧が所定値まで立ち上がると、リセット信号を発生させ、発生させたリセット信号をバスコントローラ６３４、出力設定レジスタ６３５、及び出力コントローラ６３６に入力することによって初期化する。
The reset
なお、外部からＬＯＷレベルのリセット信号が入力された場合には、リセット信号発生回路６３９はリセット信号を出力するので、演出制御装置５５０のＣＰＵ５５１から、ＮＯＲゲート回路５６１を経由して、ＲＥＳＥＴ端子からリセット信号を入力するようにしてもよい。ＲＥＳＥＴ端子を使用しない場合には、図１８及び図１９に示すようにＲＥＳＥＴ端子はＨＩＧＨにプルアップされていてもよい。
Note that when a LOW level reset signal is input from the outside, the reset
図１８は、本発明の実施の形態の第１マスタＩＣ５７０ａに接続される装飾装置６２０を制御する装飾制御装置６１０のＩ2ＣＩ／Ｏエクスパンダ６１５周辺の回路図である。
FIG. 18 is a circuit diagram around the I 2 CI /
Ｉ2ＣＩ／Ｏエクスパンダ６１５は、入力端子としてＮＣ端子、ＲＥＳＥＴ端子、ＳＣＬ端子、ＳＤＡ端子、Ｖｃｃ端子、Ａ０〜Ａ３端子、及びＧＮＤ端子を備え、出力端子として、ＰＯＲＴ０〜ＰＯＲＴ１５を備える。
The I 2 CI /
ＲＥＳＥＴ端子には、プルアップ抵抗Ｒを介してＩ2ＣＩ／Ｏエクスパンダ６１５に供給される電源が接続されている。このため、リセット端子に印加される電圧は常にＨＩＧＨに維持されている。
A power source supplied to the I 2 CI /
ＳＣＬ端子は接続線ＳＣＬに接続され、ＳＤＡ端子は接続線ＳＤＡに接続される。 The SCL terminal is connected to the connection line SCL, and the SDA terminal is connected to the connection line SDA.
Ｖｃｃ端子には、Ｉ2ＣＩ／Ｏエクスパンダ６１５に供給される電源が接続される。さらに、Ｖｃｃ端子には、電源ノイズを除去するコンデンサＣＰが接続される。
A power supply supplied to the I 2 CI /
Ａ０端子〜Ａ３端子は、Ｉ2ＣＩ／Ｏエクスパンダ６１５に個別アドレスを設定するための端子である。なお、Ｉ2ＣＩ／Ｏエクスパンダ６１５の個別アドレスは、通常、４ビットで表現され、この端子にＩ2ＣＩ／Ｏエクスパンダ６１５の電源が印加されている場合にはバスコントローラ６３４に「１」が設定され、この端子がグランドに接続されている場合にはバスコントローラ６３４に「０」が設定される。
The A0 to A3 terminals are terminals for setting individual addresses in the I 2 CI /
したがって、図１８に示すＩ2ＣＩ／Ｏエクスパンダ６１５の個別アドレスは「０１００」となる。ＧＮＤ端子は、電圧をグランドするための端子である。
Therefore, the individual address of the I 2 CI /
ＰＯＲＴ０端子〜ＰＯＲＴ１５端子は、電流制限抵抗Ｒ０〜Ｒ１５を介してＬＥＤ０〜ＬＥＤ１５からなる装飾装置６２０に接続される。なお、ＰＯＲＴ０にように、ポート１個に対して１個のＬＥＤを接続してもよいが、ＰＯＲＴ１〜１５のように、ポート１個に対して複数個のＬＥＤを接続してもよい。
The PORT0 terminal to the PORT15 terminal are connected to a
すべてのポートにＬＥＤを１個ずつ設ける場合は、１個のＩ2ＣＩ／Ｏエクスパンダ６１５によって、最大で１６個のＬＥＤを制御できることになる。また、各ポートに接続されるＬＥＤの個数が異なる場合は、１個のポートに直列に接続されたすべてのＬＥＤを１種類のＬＥＤということにすれば、１個のＩ2ＣＩ／Ｏエクスパンダ６１５によって、最大で１６種類のＬＥＤを制御できることになる。
When one LED is provided for every port, a maximum of 16 LEDs can be controlled by one I 2 CI /
ＰＯＲＴ０端子〜ＰＯＲＴ１５端子に接続されるトランジスタ６３８Ａ〜６３８Ｐ（図１７参照）のゲートに対してドライバ６３７から電圧が印加されると、電圧が印加されたトランジスタ６３８Ａ〜６３８Ｐのドレインからソースへ電流が流れることが可能になり、ＰＯＲＴ０端子〜ＰＯＲＴ１５端子に接続されるＬＥＤ０〜ＬＥＤ１５に電流が流れ、各ＬＥＤ０〜ＬＥＤ１５は点灯する。
When a voltage is applied from the
一方、ドライバ６３７がトランジスタ６３８Ａ〜６３８Ｐのゲートに電圧を印加しなければ、各ＬＥＤ０〜ＬＥＤ１５に電流が流れない状態になり、各ＬＥＤ０〜ＬＥＤ１５は点灯しない。
On the other hand, if the
図１９は、本発明の実施の形態の第２マスタＩＣ５７０ｂに接続される装飾制御装置６１０のＩ2ＣＩ／Ｏエクスパンダ６１５周辺の回路図であり、モータやソレノイドを制御する場合を示す図である。
FIG. 19 is a circuit diagram around the I 2 CI /
図１９では、説明の都合上、Ｉ2ＣＩ／Ｏエクスパンダ６１５にモータとソレノイドとが接続されているが、図１３に示すように、一つのＩ2ＣＩ／Ｏエクスパンダ６１５（つまり一つの装飾制御装置６１０）に一つのモータ又は一つのソレノイドが接続されるものである。このような構成により、同一グループに属する演出装置を同じタイミングで制御することが可能となるので、高速処理が必要な演出装置だけをグループ化して効率よく制御することも可能となる。
In Figure 19, for convenience of explanation, although the motor and the solenoid in I 2 CI /
ここで使用されるモータはステッピングモータにより構成され、ステッピングモータを駆動する各相の信号端子に、所定の電圧を順次印加することで回動する。本発明の実施の形態では、モータの各相の信号端子がＰＯＲＴ０端子〜ＰＯＲＴ３端子に接続される。 The motor used here is constituted by a stepping motor, and rotates by sequentially applying a predetermined voltage to signal terminals of each phase that drive the stepping motor. In the embodiment of the present invention, the signal terminals of the respective phases of the motor are connected to the PORT0 terminal to the PORT3 terminal.
モータに接続されているＰＯＲＴ０端子〜ＰＯＲＴ３端子に接続されるトランジスタ６３８Ａ〜６３８Ｄのいずれかのゲートに対してドライバ６３７から電圧が印加されると、電圧が印加されたトランジスタ６３８Ａ〜６３８Ｄのドレインからソースへ電流が流れることが可能になり、ＰＯＲＴ０端子〜ＰＯＲＴ３端子に接続されるモータに電流が流れ、役物駆動用のモータが駆動する。
When a voltage is applied from the
なお、各ＰＯＲＴ０端子〜ＰＯＲＴ３端子とモータとを接続する接続線は分岐し、分岐した一方の接続線は、モータに供給される電源にダイオードＤ及びツェナダイオードＺＤを介して接続される。 The connection lines connecting the PORT0 to PORT3 terminals and the motor are branched, and one of the branched connection lines is connected to a power source supplied to the motor via a diode D and a Zener diode ZD.
また、ＰＯＲＴ端子１５は、使用されるソレノイドに接続される。ソレノイドに接続されているＰＯＲＴ１５端子に接続されるトランジスタ６３８Ｐのゲートに対してドライバ６３７から電圧が印加されると、電圧が印加されたトランジスタ６３８Ｐのドレインからソースへ電流が流れることが可能になり、ＰＯＲＴ１５端子に接続されるソレノイドに電流が流れ、ソレノイドによって駆動される図示しない演出装置が駆動する。
The
なお、図１９では、Ｉ2ＣＩ／Ｏエクスパンダ６１５にモータ及びソレノイドの双方が接続されているが、一つのＩ2ＣＩ／Ｏエクスパンダ６１５に対して、モータ及びソレノイドを接続した構成でもよい。
In FIG 19, although both the motors and solenoids to I 2 CI /
図２０は、本発明の実施の形態の装飾制御装置６１０、中継基板６００及び簡易中継基板１６００の回路構成を説明するための図であり、特に、信号線や電源線の入出力に関する接続状態を説明するための図である。
FIG. 20 is a diagram for explaining circuit configurations of the
本図においては、装飾制御装置６１０、中継基板６００及び簡易中継基板１６００のうち、分岐型の装飾制御装置６１０（例えば、装飾制御装置６１０Ａなど）について説明を行うこととし、最後に、連結型の装飾制御装置６１０、終端型の装飾制御装置６１０、中継基板６００、簡易中継基板１６００との相違点の説明を行うことにする。
In this figure, among the
なお、本図においては、図１６に示す分岐型の装飾制御装置６１０Ｘに備えられる部品と、同一の付番を付けて説明を行う。
In the drawing, the same reference numerals are assigned to the parts provided in the branch type
分岐型の装飾制御装置６１０は、上流コネクタ６１１、下流コネクタ６１２（６１２Ａ、６１２Ｂ）、及びＩ2ＣＩ／Ｏエクスパンダ６１５を備える。
The branch type
上流コネクタ６１１は、当該装飾制御装置６１０よりも上流の装飾制御装置６１０に接続されるコネクタである。下流コネクタ６１２Ａ及び６１２Ｂは、当該装飾制御装置６１０よりも下流側の装飾制御装置６１０に接続される。
The
二つの下流コネクタ６１２Ａ、６１２Ｂに接続線ＳＤＡを接続するために、上流コネクタ６１１から延びる内部接続線ＳＤＡ２０１１は分岐２００１で第１接続線ＳＤＡ２０２１と第２接続線ＳＤＡ２０３１とに分岐する。第１接続線ＳＤＡ２０２１は下流コネクタ６１２Ａに接続され、第２接続線ＳＤＡ２０３１は下流コネクタ６１２Ｂに接続される。
In order to connect the connection line SDA to the two
同じく、上流コネクタ６１１から延びる内部接続線ＳＣＬ２０１２は分岐２００２で第１接続線ＳＣＬ２０２２と第２接続線ＳＣＬ２０３２とに分岐する。第１接続線ＳＣＬ２０２２は下流コネクタ６１２Ａに接続され、第２接続線ＳＣＬ２０３２は下流コネクタ６１２Ｂに接続される。
Similarly, the internal connection line SCL2012 extending from the
さらに、接続線ＳＤＡをＩ2ＣＩ／Ｏエクスパンダ６１５に接続するために、第２接続線ＳＤＡ２０３１は分岐２００３で分岐し、分岐した第２接続線ＳＤＡ２０３１はＩ2ＣＩ／Ｏエクスパンダ６１５の図１８及び図１９に示すＳＤＡ端子に接続される。また、接続線ＳＣＬをＩ2ＣＩ／Ｏエクスパンダ６１５に接続するために、第２接続線ＳＣＬ２０３２は分岐２００４で分岐し、分岐した第２接続線ＳＣＬ２０３２はＩ2ＣＩ／Ｏエクスパンダ６１５の図１８及び図１９に示すＳＣＬ端子に接続される。以下、Ｉ2ＣＩ／Ｏエクスパンダ６１５、分岐２００３からＩ2ＣＩ／Ｏエクスパンダ６１５に接続される接続線ＳＤＡ、及び分岐２００４からＩ2ＣＩ／Ｏエクスパンダ６１５に接続される接続線ＳＣＬを含む構成をＩ2ＣＩ／Ｏエクスパンダ部２０８１とする。
Further, in order to connect the connection line SDA to the I 2 CI /
なお、Ｉ2ＣＩ／Ｏエクスパンダ６１５には、Ｉ2ＣＩ／Ｏエクスパンダ６１５の電源電圧となる電圧Ｖｃｃが供給されている。また、図２０では図示されていないが、Ｉ2ＣＩ／Ｏエクスパンダ６１５からは、装飾制御装置６１０に設けられたＬＥＤなど（装飾装置６２０）を駆動する各ポート０〜１５の信号線（図１８、１９参照）が出力されている。
Note that the I 2 CI /
さらに、当該装飾制御装置６１０のＩ2ＣＩ／Ｏエクスパンダ６１５が上流の装飾制御装置６１０に接続線ＳＤＡを介して出力する信号、及び上流の装飾制御装置６１０から、当該装飾制御装置６１０のＩ2ＣＩ／Ｏエクスパンダ６１５に接続線ＳＤＡを介して入力される信号のノイズを除去するために、内部接続線ＳＤＡ２０１１にはツェナダイオードＺＤ２０４１が接続されている。
Further, a signal output from the I 2 CI /
具体的には、内部接続線ＳＤＡ２０１１は分岐２００５で分岐し、分岐した内部接続線ＳＤＡ２０１１はツェナダイオードＺＤ２０４１のカソード側に接続され、ツェナダイオードＺＤ２０４１のアノード側は接地されている。 Specifically, the internal connection line SDA2011 branches at a branch 2005, the branched internal connection line SDA2011 is connected to the cathode side of the Zener diode ZD2041, and the anode side of the Zener diode ZD2041 is grounded.
このため、内部接続線ＳＤＡ２０１１に印加された所定以上の電圧（例えば、パルス性のノイズ信号）は、ツェナダイオードＺＤ２０４１によって逃がされる。 For this reason, a voltage (for example, a pulsed noise signal) higher than a predetermined voltage applied to the internal connection line SDA2011 is released by the Zener diode ZD2041.
また、上流の装飾制御装置６１０から、当該装飾制御装置６１０のＩ2ＣＩ／Ｏエクスパンダ６１５へ接続線ＳＣＬを介して入力される信号のノイズを除去するために、内部接続線ＳＣＬ２０１２にはツェナダイオードＺＤ２０４２が接続されている。
Further, in order to remove noise of a signal input from the upstream
具体的には、内部接続線ＳＣＬ２０１２は分岐２００６で分岐し、分岐した内部接続線ＳＣＬ２０１２はツェナダイオードＺＤ２０４２のカソード側に接続され、ツェナダイオードＺＤ２０４２のアノード側は接地されている。
Specifically, the internal connection line SCL2012 branches at the
このため、内部接続線ＳＣＬ２０１２に印加された所定以上の電圧（例えば、パルス性のノイズ信号）は、ツェナダイオードＺＤ２０４２によって逃がされる。 For this reason, a voltage (for example, a pulsed noise signal) higher than a predetermined voltage applied to the internal connection line SCL2012 is released by the Zener diode ZD2042.
また、当該装飾制御装置６１０のＩ2ＣＩ／Ｏエクスパンダ６１５が、下流コネクタ６１２Ａに接続された装飾制御装置６１０に接続線ＳＤＡを介して出力する信号、及び下流コネクタ６１２Ａに接続された装飾制御装置６１０から装飾制御装置６１０のＩ2ＣＩ／Ｏエクスパンダ６１５へ接続線ＳＤＡを介して入力される信号のノイズを除去するために、第１接続線ＳＤＡ２０２１にはツェナダイオードＺＤ２０４３が接続されている。
Further, the I 2 CI /
具体的には、第１接続線ＳＤＡ２０２１は分岐２００７で分岐し、分岐した第１接続線ＳＤＡ２０２１はツェナダイオードＺＤ２０４３のカソード側に接続され、ツェナダイオードＺＤ２０４３のアノード側は接地されている。
Specifically, the first connection line SDA2021 branches at a
このため、第１接続線ＳＤＡ２０２１に印加された所定以上の電圧（例えば、パルス性のノイズ信号）は、ツェナダイオードＺＤ２０４３によって逃がされる。 For this reason, a voltage (for example, a pulsed noise signal) higher than a predetermined voltage applied to the first connection line SDA2021 is released by the Zener diode ZD2043.
また、第１接続線ＳＤＡ２０２１に接続されるツェナダイオードＺＤ２０４３と同じく、第２接続線ＳＤＡ２０３１にもツェナダイオードＺＤ２０４５が接続される。 Similarly to the Zener diode ZD2043 connected to the first connection line SDA2021, the Zener diode ZD2045 is also connected to the second connection line SDA2031.
また、装飾制御装置６１０のＩ2ＣＩ／Ｏエクスパンダ６１５から下流コネクタ６１２Ａに接続された装飾制御装置６１０へ接続線ＳＣＬを介して入力される信号のノイズを除去するために、第１接続線ＳＣＬ２０２２にはツェナダイオードＺＤ２０４４が接続されている。
Further, in order to remove noise of a signal input from the I 2 CI /
具体的には、第１接続線ＳＣＬ２０２２は分岐２００８で分岐し、分岐した第１接続線ＳＣＬ２０２２はツェナダイオードＺＤ２０４４のカソード側に接続され、ツェナダイオードＺＤ２０４４のアノード側は接地されている。
Specifically, the first connection line SCL2022 branches at a
このため、第１接続線ＳＣＬ２０２２に印加された所定以上の電圧（例えば、パルス性のノイズ信号）は、ツェナダイオードＺＤ２０４４によって逃がされる。 For this reason, a voltage (for example, a pulse noise signal) higher than a predetermined voltage applied to the first connection line SCL2022 is released by the Zener diode ZD2044.
また、第１接続線ＳＣＬ２０２２に接続されるツェナダイオードＺＤ２０４４と同じく、第２接続線ＳＣＬ２０３２にもツェナダイオードＺＤ２０４６が接続される。 Similarly to the Zener diode ZD2044 connected to the first connection line SCL2022, the Zener diode ZD2046 is also connected to the second connection line SCL2032.
さらに、当該装飾制御装置６１０のＩ2ＣＩ／Ｏエクスパンダ６１５に電源電圧を供給する接続線Ｖｃｃに接続される上流コネクタ６０１のＶｃｃ端子から延びる内部接続線Ｖｃｃ２０７１と、上流コネクタ６０１のＧＮＤ端子から延び、接地されている内部接続線ＧＮＤ２０７２とは、平滑コンデンサＣ２０６１及びバイパスコンデンサＣＰ２０６２を介して接続されている。
Further, from the internal
平滑コンデンサＣ２０６１は、電源の電圧波形を滑らかにするためのコンデンサであり、バイパスコンデンサＣＰ２０６２は、電源の電圧のノイズを除去するためのコンデンサである。 The smoothing capacitor C2061 is a capacitor for smoothing the voltage waveform of the power supply, and the bypass capacitor CP2062 is a capacitor for removing noise of the power supply voltage.
このため、装飾制御装置６１０のＩ2ＣＩ／Ｏエクスパンダ６１５に供給される電源電圧は、平滑コンデンサＣ２０６１により電圧が平滑化され、バイパスコンデンサＣＰ２０６２によりノイズが除去されて、Ｉ2ＣＩ／Ｏエクスパンダ６１５に供給される。
Therefore, the power supply voltage supplied to the I 2 CI /
同じく、下流コネクタ６１２Ａ、６１２ＢのＶｃｃ端子から延びる内部接続線Ｖｃｃ２０７３と、ＧＮＤ端子から延びる内部接続線ＧＮＤ２０７４とは、平滑コンデンサＣ２０６１及びバイパスコンデンサＣＰ２０６２を介して接続されている。これによって、平滑化され、ノイズが除去された電圧が下流の装飾制御装置６１０に接続される接続線Ｖｃｃに印加される。
Similarly, the internal
以上、分岐型の装飾制御装置６１０について説明を行ったが、次に、連結型の装飾制御装置６１０について説明する。
The branch type
なお、下流コネクタ６１２Ａに加え、接続線ＳＤＡに接続されるツェナダイオードＺＤ２０４３、及び接続線ＳＣＬに接続されるツェナダイオードＺＤ２０４４、内部接続線Ｖｃｃ２０７３、内部接続線ＧＮＤ２０７４、平滑コンデンサＣ２０６１及びバイパスコンデンサＣＰ２０６２を備える構成を第１の下流コネクタ部２０８２とする。
In addition to the
また、下流コネクタ６１２Ｂに加え、接続線ＳＤＡに接続されるツェナダイオードＺＤ２０４５、及び接続線ＳＣＬに接続されるツェナダイオードＺＤ２０４６、内部接続線Ｖｃｃ２０７３、内部接続線ＧＮＤ２０７４、平滑コンデンサＣ２０６１及びバイパスコンデンサＣＰ２０６２を備える構成を第２の下流コネクタ部２０８３とする。
In addition to the
装飾制御装置６１０が連結型の場合には、基板内に一つの下流コネクタのみを備える構成となるので、下流コネクタ６１２Ａは存在するが下流コネクタ６１２Ｂが存在しない。
In the case where the
そのため、内部接続線ＳＤＡ２０１１及び内部接続線ＳＣＬ２０１２は、分岐２００３、２００４では分岐しない構成となり、第２接続線ＳＤＡ２０３１及び第２接続線ＳＣＬ２０３２は存在しない点が、分岐型の装飾制御装置６１０とは異なる構成となる。
Therefore, the internal connection line SDA2011 and the internal connection line SCL2012 are configured not to branch at the
また、連結型の装飾制御装置６１０は、第２の下流コネクタ部２０８３を構成する電子部品が存在しない点も、分岐型の装飾制御装置６１０と異なる構成となる。他の構成は分岐型の装飾制御装置６１０と同様の構成となる。
Further, the connection type
次に、終端型の装飾制御装置６１０について説明する。
Next, the terminal type
装飾制御装置６１０が終端型の場合には、基板内に下流コネクタを備えない構成となるので、下流コネクタ６１２Ａ、６１２Ｂがともに存在しない。
In the case where the
そのため、内部接続線ＳＤＡ２０１１及び内部接続線ＳＣＬ２０１２は、分岐２００１、２００２、２００３、２００４で分岐することなく、Ｉ2ＣＩ／Ｏエクスパンダ６１５へ接続される点が、分岐型の装飾制御装置６１０とは異なる構成となる。
Therefore, the internal connection line SDA2011 and the internal connection line SCL2012 are connected to the I 2 CI /
また、終端型の装飾制御装置６１０は、第１の下流コネクタ部２０８２及び第２の下流コネクタ部２０８３を構成する電子部品が存在しない点も、分岐型の装飾制御装置６１０と異なる構成となる。他の構成は分岐型の装飾制御装置６１０と同様の構成となる。
The terminal-type
次に、中継基板６００について説明する。
Next, the
中継基板６００は、連結型の装飾制御装置６１０と同様に、基板内に一つの下流コネクタのみを備える構成となるので、下流コネクタ６１２Ａは存在するが下流コネクタ６１２Ｂが存在しない。
Since the
そのため、内部接続線ＳＤＡ２０１１及び内部接続線ＳＣＬ２０１２は、分岐２００３、２００４では分岐しない構成となり、第２接続線ＳＤＡ２０３１及び第２接続線ＳＣＬ２０３２が存在しないので、連結型の装飾制御装置６１０と同様の構成となる。
Therefore, the internal connection line SDA2011 and the internal connection line SCL2012 are configured not to branch at the
但し、中継基板６００は、接続線ＳＤＡ及び接続線ＳＣＬの電圧をプルアップするためのプルアップ抵抗を備えている点で、連結型の装飾制御装置６１０と異なる。
However, the
具体的には、図２０に示すように、中継基板６００では、第１マスタＩＣ５７０ａに接続される上流側の接続線ＳＤＡ、及び装飾制御装置６１０に接続される下流側の接続線ＳＤＡの電圧をプルアップするためのプルアップ抵抗Ｒ２０５１が、第１接続線ＳＤＡ２０２１に接続される。同じく、第１マスタＩＣ５７０ａに接続される上流側の接続線ＳＣＬ、及び装飾制御装置６１０に接続される下流側の接続線ＳＣＬの電圧をプルアップするためのプルアップ抵抗Ｒ２０５２が、第１接続線ＳＣＬ２０２２に接続される。
Specifically, as shown in FIG. 20, in the
より詳しく説明すると、第１接続線ＳＤＡ２０２１は分岐２００９で分岐し、分岐した第１接続線ＳＤＡ２０２１はプルアップ抵抗Ｒ２０５１に接続される。同じく第１接続線ＳＣＬ２０２２は分岐２０１０で分岐し、分岐した第１接続線ＳＣＬ２０２２はプルアップ抵抗Ｒ２０５２に接続される。以下、接続線ＳＤＡの電圧をプルアップするためのプルアップ抵抗Ｒ２０５１、及び接続線ＳＣＬの電圧をプルアップするためのプルアップ抵抗Ｒ２０５２をあわせてプルアップ抵抗部２０８０とする。
More specifically, the first connection line SDA2021 branches at a branch 2009, and the branched first connection line SDA2021 is connected to a pull-up resistor R2051. Similarly, the first connection line SCL2022 branches at the
次に、簡易中継基板１６００について説明する。
Next, the
簡易中継基板１６００は、分岐型の装飾制御装置６１０と同様に、基板内に複数の下流コネクタ（下流コネクタ６１２Ａ、６１２Ｂ）を備える。但し、簡易中継基板１６００は、Ｉ2ＣＩ／Ｏエクスパンダ部２０８１に相当する回路を備えておらず、代わりに、中継基板６００に備えている前述のプルアップ抵抗部２０８０に相当する回路が設けられている点が、分岐型の装飾制御装置６１０と異なる構成である。他の構成は分岐型の装飾制御装置６１０と同様の構成となる。
The
なお、前述のプルアップ抵抗部２０８０の構成は、本実施形態では、中継基板６００と簡易中継基板１６００だけに設けられており、装飾制御装置６１０や演出制御装置５５０には設けていない構成となっているが、接続線ＳＤＡ及び接続線ＳＣＬのレベルが正しく生成できるのであれば、装飾制御装置６１０や演出制御装置５５０に設けられていてもよい。要するに、プルアップ抵抗Ｒ２０５１及び２０５２は、接続線ＳＤＡ及び接続線ＳＣＬを駆動するトランジスタのドレインの端子に電圧Ｖｃｃを供給可能な箇所に備えられていればよい。
Note that the configuration of the pull-up
例えば、プルアップ抵抗Ｒ２０５１及び２０５２が第１マスタＩＣ５７０ａに備えられていれば、中継基板６００、簡易中継基板１６００若しくは装飾制御装置６１０内にプルアップ抵抗部２０８０が備えられている必要はない。
For example, if the pull-up resistors R2051 and 2052 are provided in the
図２１は、本発明の実施の形態の遊技盤１０及び廉価版前面枠３’に取り付けられる装飾制御装置６１０の接続形態の説明図である。
FIG. 21 is an explanatory diagram of a connection form of the
本発明の実施の形態の遊技機１には、図１３で説明した通常版遊技機１と廉価版遊技機１がある。通常版遊技機１は、標準仕様の装飾部材を備えている前面枠３（以下、通常版前面枠３とする）を備えている。廉価版遊技機１は、標準仕様の装飾部材よりも廉価なコストで構成された装飾部材を備えている前面枠３（以下、廉価版前面枠３’とする）を備えている。遊技機１では、何れか一方の仕様の前面枠３のみが取り付けられて演出制御装置５５０と接続されるので、第２マスタＩＣ５７０ｂには、通常版前面枠３か廉価版前面枠３’の何れか一方に設けられた簡易中継基板１６００のみが接続される。
The
廉価版前面枠３’は、通常版前面枠３と同様に、第２マスタＩＣ５７０ｂに接続される簡易中継基板１６００と、ほぼ同様の機能を有する基板（以下、廉価版の簡易中継基板１６００’とする）を備える。但し、廉価版前面枠３’では、中継基板６００に分岐型の装飾制御装置６１０Ｒのみが接続されており、また、廉価版前面枠３’は、照明駆動ＭＯＴ（１３ａ、１４ａ）を備えないので、簡易中継基板１６００’は、遊技盤１０に配置される装飾制御装置６１０Ｍに接続されるのみで、コストダウンが図られている。
Similar to the normal
装飾制御装置６１０Ｒは、照明ユニット１１内に配置されており、装飾装置基板６２５Ｈに備えられた装飾装置６２０を制御する。具体的には、照明ユニット１１に含まれるＬＥＤや異常報知ＬＥＤ２９などが制御され、通常版前面枠３と同様である。また、装飾制御装置６１０Ｒは、通常版前面枠３の照明ユニット１１を制御する装飾制御装置６１０Ｈと同一の基板であり、同じ個別アドレス（「１００１」）が割り当てられている。そのため、通常版前面枠３の装飾制御装置６１０Ｈと、廉価版前面枠３’の装飾制御装置６１０Ｒでは、同じ制御が実行される。
The
装飾制御装置６１０Ｒは、分岐型の装飾制御装置であり、装飾制御装置６１０Ｓ及び装飾制御装置６１０Ｔに受信した制御信号を送信する。装飾制御装置６１０Ｓは、廉価版前面枠３’の左側部分の装飾部材９ａ’を制御する。また、装飾制御装置６１０Ｔは、廉価版前面枠３’の右側部分の装飾部材９ｂ’を制御する。
The
また、廉価版前面枠３’では、左側の装飾部材９ａ’を制御する装飾制御装置６１０Ｓ、及び右側の装飾部材９ｂ’を制御する装飾制御装置６１０Ｔが取り付けられている。装飾制御装置６１０Ｓと装飾制御装置６１０Ｔとは、同じ個別アドレス（「１１１１」）が割り当てられている。このため、廉価版前面枠３’の装飾制御装置６１０Ｓと、廉価版前面枠３’の装飾制御装置６１０Ｔとでは、同じ制御が実行されるので、廉価版前面枠３’では、左側の装飾部材９ａ’と右側の装飾部材９ｂ’とは同じ発光態様で制御される。
In addition, the inexpensive
なお、これらの装飾制御装置６１０Ｓ及び６１０Ｔには割り当てられた個別アドレスは、通常版前面枠３の装飾制御装置６１０に割り当てられていない個別アドレスである。
The individual addresses assigned to these
そして、通常版前面枠３と廉価版前面枠３’の何れに使用される場合であっても、演出制御装置５５０からは、装飾部材９ａ、９ｂ、９ａ’、９ｂ’に含まれる装飾制御装置６１０のＩ2ＣＩ／Ｏエクスパンダ６１５に割り当てられたすべての個別アドレスに対して演出制御データが送信される。
The decoration control device included in the
以上のように、廉価版前面枠３’には、備えられている装飾制御装置のうち、発光装置を制御する装飾制御装置６１０Ｉ、６１０Ｊ、６１０Ｋ、６１０Ｌ、並びに、可動物を制御する装飾制御装置６１０Ｐ及び６１０Ｑ（図１３参照）（第１の仕様依存型グループ単位制御手段）に相当するものが存在せず、代わりに、装飾制御装置６１０Ｓ及び６１０Ｔ（第２の仕様依存型グループ単位制御手段）が取り付けられている。換言すると、通常版前面枠３には、装飾制御装置６１０Ｉ、６１０Ｊ、６１０Ｋ及び６１０Ｌ（第１の仕様依存型グループ単位制御手段）が取り付けられているのに対し、廉価版前面枠３’には、より少ない数の装飾制御装置６１０Ｓ及び６１０Ｔ（第２の仕様依存型グループ単位制御手段）が取り付けられている。
As described above, among the decoration control devices provided in the inexpensive plate
また、装飾制御装置６１０Ｈと装飾制御装置６１０Ｒとは、互いに、通常版前面枠３と廉価版前面枠３’とに共通利用可能な基板として構成されている。
Further, the
したがって、本発明の実施の形態の演出制御装置５５０は、通常版用の制御と廉価版用の制御とを共通化することが可能となり、前面枠ごとに制御を変更する必要が無く、演出制御装置５５０の製造コストを削減することができる。
Therefore, the
通常版前面枠３と廉価版前面枠３’とは、装飾部材９ａ、９ｂに含まれる装飾装置６２０の数が相違し、さらに、装飾装置６２０を制御する装飾制御装置６１０の数も相違する。具体的には、通常版前面枠３の装飾部材９ａ、９ｂは四つの装飾制御装置６１０Ｉ、６１０Ｊ、６１０Ｋ、６１０Ｌによって制御され、廉価版前面枠３’の装飾部材は二つの装飾制御装置６１０Ｒ、６１０Ｓによって制御される。通常版前面枠３の装飾部材９ａ、９ｂは、廉価版前面枠３’の装飾部材９ａ’、９ｂ’よりも多くのＬＥＤによって照射するので、通常版前面枠３のほうが廉価版前面枠３’よりも明るくなり、実行可能な演出のバリエーションを増やすことも可能である。
The normal
また、廉価版前面枠３’には、照明駆動ＭＯＴ１３ａ、１４ａが取り付けられていないので、第２マスタＩＣ５７０ｂが制御する装飾制御装置６１０Ｐ及び６１０Ｑも不要となる。
In addition, since the
このため、通常版前面枠３が取り付けられた場合の装飾装置６２０の制御と、廉価版前面枠３’が取り付けられた場合の装飾装置６２０の制御が相違する。
Therefore, the control of the
したがって、通常版前面枠３に取り付けられる装飾制御装置６１０の個別アドレスと廉価版前面枠３’に取り付けられる装飾制御装置６１０の個別アドレスに同じアドレスを割り当てた場合には、演出制御装置５５０から装飾制御装置６１０へ送信する演出制御データを、通常版前面枠３の場合と廉価版前面枠３’の場合とで異ならせる必要があるので、遊技機１に取り付けられる前面枠３に応じて通常版用の演出制御装置５５０と廉価版用の演出制御装置５５０をそれぞれ用意しなければならない。このため、製造メーカーが遊技機１を出荷する場合には、通常版用の演出制御装置５５０と廉価版用の演出制御装置５５０とを用意しなければならず、製造コストが上昇してしまう。
Therefore, when the same address is assigned to the individual address of the
そこで、本発明の実施の形態では、通常版前面枠３と廉価版前面枠３’とで制御が異なる装飾制御装置６１０の個別アドレスには、異なるアドレスを割り当て、演出制御装置５５０から装飾制御装置６１０へ送信する演出制御データが、通常版前面枠３の場合と廉価版前面枠３’の場合とで共通となるように構成することで、一つの演出制御装置５５０で通常版用の制御と廉価版用の制御とを実行できるように構成した。こうすることによって、通常版用の演出制御装置５５０と廉価版用の演出制御装置５５０とをそれぞれ用意する必要がなくなり、製造コストを抑えることができる。なお、本発明の実施の形態では、遊技盤１０の構成については、通常版であっても廉価版であっても同じ構成となっている。
Therefore, in the embodiment of the present invention, different addresses are assigned to the individual addresses of the
したがって、本発明の実施の形態の演出制御装置５５０は、通常版用の制御と廉価版用の制御とを共通化することが可能となり、前面枠ごとに制御を変更する必要が無く、演出制御装置５５０の製造コストを削減することができる。なお、以降の説明では、特に断らない限り、本発明の実施の形態の遊技機１では通常版前面枠が取り付けられているものとする。
Therefore, the
廉価版前面枠３’を図２１を用いて詳細に説明する。なお、図２１では、図１３と同じ番号を付与した装飾制御装置６１０には、図１３と同じアドレスが割り当てられているものとする。
The inexpensive plate front frame 3 'will be described in detail with reference to FIG. In FIG. 21, it is assumed that the same address as in FIG. 13 is assigned to the
廉価版前面枠３’では、分岐型の装飾制御装置６１０Ｈには、二つの終端型の装飾制御装置６１０Ｒ、６１０Ｓが接続される。装飾制御装置６１０Ｒ及び装飾制御装置６１０Ｓの個別アドレスには、「１１１１」が割り当てられる。
In the low-
このため、装飾制御装置６１０Ｒ及び装飾制御装置６１０Ｓは、個別アドレス「１１１１」が指定された演出制御データを受信すると、同じ制御を行うものである。
For this reason, the
また、廉価版前面枠３’は、照明駆動第１ＭＯＴ１３ａ及び照明駆動第２ＭＯＴ１４ａを備えないので、装飾制御装置６１０Ｐ、６１０Ｑを備えない。このため、簡易中継基板１６００には、遊技盤１０の補助遊技装置ユニット１２に含まれる装飾制御装置６１０Ｍが接続されるのみである。
Further, the inexpensive front frame 3 'does not include the illumination drive
このように、廉価版前面枠３’では、第１マスタＩＣ５７０ａに対する個別アドレスが「１１００」及び「１１１０」、並びに、第２マスタＩＣ５７０ｂに対する個別アドレスが「００１１」及び「０１００」となるＩ2ＣＩ／Ｏエクスパンダ６１５は使用されない。そのため、いずれの前面枠３であっても、異常判定テーブル３３００（図３３参照）において、接続されないＩ2ＣＩ／Ｏエクスパンダ６１５が存在することになる。
In this way, cheaper version front frame 3 ', "1100" and "1110" individual address for the first master IC570a, and individual address for the second master IC570b is "0011" and "0100" I 2 CI The /
しかしながら、後述するように、異常判定テーブル３３００に登録されている少なくとも１つのＩ2ＣＩ／Ｏエクスパンダ６１５と、第２マスタＩＣ５７０ｂとの間で正常にデータ送信が行われていれば、正常に動作していると判定されるため、これが原因で処理が中断することはない。
However, as will be described later, if data is normally transmitted between at least one I 2 CI /
図２２は、本発明の実施の形態の演出制御装置５５０から装飾制御装置６１０に出力されるデータに含まれるスレーブアドレス２２００の説明図である。
FIG. 22 is an explanatory diagram of the
スレーブアドレス２２００は、上位３ビットからなる固定アドレス部２２０１及び下位５ビットからなる可変アドレス部２２０２によって構成される。
The
固定アドレス部２２０１は、「１１０」の値があらかじめ設定され、Ｉ2ＣＩ／Ｏエクスパンダ６１５によって変更することができない。
The fixed
可変アドレス部２２０２は、Ｉ2ＣＩ／Ｏエクスパンダ６１５によって設定可能である。可変アドレス部２２０２は、制御対象となるＩ2ＣＩ／Ｏエクスパンダ６１５のＡ０〜Ａ３の端子に設定されているパターンに対応した４ビットのＩ2ＣＩ／Ｏエクスパンダアドレス２２０３と、当該データが読み出し要求であるのか書き込み要求であるのかを示す１ビットのＲ／Ｗ識別データ２２０４とによって構成される。
The
演出制御装置５５０から装飾制御装置６１０に出力される演出制御データは、書き込み要求であるので、Ｒ／Ｗ識別データ２２０４には、通常「０」が登録される。
Since the effect control data output from the
図２３は、本発明の実施の形態のＩ2ＣＩ／Ｏエクスパンダアドレステーブル２３００の説明図である。 FIG. 23 is an explanatory diagram of the I 2 CI / O expander address table 2300 according to the embodiment of this invention.
Ｉ2ＣＩ／Ｏエクスパンダアドレステーブル２３００は、第１マスタＩＣ５７０ａ及び第２マスタＩＣ５７０ｂによって管理されるテーブルである。Ｉ2ＣＩ／Ｏエクスパンダアドレステーブル２３００は、スレーブアドレス２３０１とＩ2ＣＩ／Ｏエクスパンダアドレス２３０２との対応関係を示している。
The I 2 CI / O expander address table 2300 is a table managed by the
スレーブアドレス２３０１には、演出制御装置５５０により送受信の対象として指定される装飾制御装置６１０のスレーブアドレスが格納されている。スレーブアドレスは、図２２で前述したように、上位３ビットからなる固定アドレス部と、４ビットのＩ2ＣＩ／Ｏエクスパンダアドレスと、１ビットのＲ／Ｗ識別データとを組み合わせて構成される。
The
Ｉ2ＣＩ／Ｏエクスパンダアドレス２３０２には、図１８や図１９で前述したように、各スレーブアドレスに対応する４ビットのＩ2ＣＩ／Ｏエクスパンダアドレスが登録される。
In the I 2 CI /
ただし、Ｉ2ＣＩ／Ｏエクスパンダアドレスのうち、アドレス「１０００」及びアドレス「１０１１」（図２３の網掛けされたエントリ）は、各Ｉ2ＣＩ／Ｏエクスパンダ６１５を相互に識別するための固有のアドレスとしては使用できない。
However, among the I 2 CI / O expander addresses, the address “1000” and the address “1011” (shaded entries in FIG. 23) are used to identify each I 2 CI /
アドレス「１０００」は、すべての装飾制御装置６１０に対して共通の指令を出力する場合に指定されるアドレス（オールコールアドレス）の電源投入時のデフォルト値として用いられる。アドレス「１０１１」は、ソフトウェアによって、第１マスタＩＣ５７０ａに接続されているすべての装飾制御装置６１０を無条件にリセットする場合に用いられる共通アドレスである。
The address “1000” is used as a default value at power-on of an address (all call address) specified when a common command is output to all the
以上のように、装飾制御装置６１０のＩ2ＣＩ／Ｏエクスパンダ６１５に設定可能なアドレスは１４個であるため、演出制御装置５５０は、１４個のＩ2ＣＩ／Ｏエクスパンダ６１５を制御することができる。また、各装飾制御装置６１０には、ＰＯＲＴ０〜ＰＯＲＴ１５が備えられているので、１６個（言い換えれば１６種類）のＬＥＤを制御することが可能である。よって、演出制御装置５５０は、２２４個（言い換えれば２２４種類）のＬＥＤを制御することが可能である。
As described above, since there are 14 addresses that can be set in the I 2 CI /
図２４は、本発明の実施の形態のＩ2ＣＩ／Ｏエクスパンダ６１５に備えられる出力設定レジスタ６３５に割り当てられたワークレジスタを説明するための図である。
FIG. 24 is a diagram for describing work registers assigned to the
Ｉ2ＣＩ／Ｏエクスパンダ６１５の出力設定レジスタ６３５には、ワークレジスタ（デバイスレジスタ）と、コントロールレジスタ（制御レジスタ）とが割り当てられている。
A work register (device register) and a control register (control register) are assigned to the
ワークレジスタは、Ｉ2ＣＩ／Ｏエクスパンダ６１５に対してあらかじめ定義されている設定を行うための情報や、Ｉ2ＣＩ／Ｏエクスパンダ６１５に接続されている演出装置（装飾装置６２０、例えば、ＬＥＤやモータやソレノイド）の出力態様を特定するための情報を記憶するものである。
Work register, I 2 CI / O Aix information and for performing settings that are predefined for
また、コントロールレジスタは、ワークレジスタへのデータ書き込み手順を規定する情報を記憶する。なお、ワークレジスタは、複数の情報を異なる記憶領域に分散して記憶する構成となっており、記憶領域毎に異なるレジスタ番号が付与されている。 In addition, the control register stores information defining a procedure for writing data to the work register. The work register is configured to store a plurality of pieces of information in different storage areas, and a different register number is assigned to each storage area.
レジスタ番号「００ｈ」及びレジスタ番号「０１ｈ」は、Ｉ2ＣＩ／Ｏエクスパンダ６１５の初期設定を行うためのモードレジスタに対応する。レジスタ番号「００ｈ」の記憶領域にはレジスタ名「ＭＯＤＥ１」が付与されている。また、レジスタ番号「０１ｈ」の記憶領域にはレジスタ名「ＭＯＤＥ２」が付与されている。レジスタ番号「００ｈ」及び「０１ｈ」の記憶領域に値が書き込まれると、書き込まれた値に基づいて、Ｉ2ＣＩ／Ｏエクスパンダ６１５の初期設定が行われる。
The register number “00h” and the register number “01h” correspond to a mode register for performing the initial setting of the I 2 CI /
なお、「ＭＯＤＥ２」のレジスタのビット３（ＯＣＨ）は、Ｉ2ＣＩ／Ｏエクスパンダ６１５の出力設定レジスタ６３５に格納された演出制御データを演出装置に実際に反映させるタイミングを規定するパラメータである。本発明の実施の形態では、図１７にて説明したように、「０」が設定されており、ストップコンディションを受信した時点で出力設定レジスタ６３５に格納された演出制御データを出力し、演出装置の出力状態を実際に制御するように設定されている。
Note that bit 3 (OCH) of the “MODE2” register is a parameter that defines the timing at which the effect control data stored in the
レジスタ番号「０２ｈ」〜「１１ｈ」（レジスタ名「ＰＷＭ０」〜「ＰＷＭ１５」）には、装飾装置６２０に含まれるＬＥＤなどの制御対象のパラメータが設定される。レジスタ番号「０２ｈ」〜「１１ｈ」の記憶領域のいずれかに値が書き込まれると、Ｉ2ＣＩ／Ｏエクスパンダ６１５に接続される発光装置（装飾装置６２０）を構成する１６個のＬＥＤのうち、値が書き込まれたレジスタ番号に対応するＬＥＤの輝度が、書き込まれた値に基づいて調整される。例えば、レジスタ番号「０２ｈ」の記憶領域に値が書き込まれた場合には、図１８に示すポート０に接続されたＬＥＤ０の輝度が調整される。
Parameters to be controlled such as LEDs included in the
なお、Ｉ2ＣＩ／Ｏエクスパンダ６１５は、前述のように、モータやソレノイドといった可動物を制御することも可能である。Ｉ2ＣＩ／Ｏエクスパンダ６１５にソレノイドが接続される場合には、ソレノイドが接続されるポートに対応するレジスタ番号には、ソレノイドを通電させて作動させるか、通電せずに未作動の状態にするかを示す値が書き込まれる。また、Ｉ2ＣＩ／Ｏエクスパンダ６１５にモータが接続される場合には、モータが接続されるポートに対応するレジスタ番号には、モータの目標回転位置を示す値が書き込まれる。
Note that the I 2 CI /
レジスタ番号「１２ｈ」（レジスタ名「ＧＲＰＰＷＭ」）及びレジスタ番号「１３ｈ」（レジスタ名「ＧＲＰＦＲＥＱ」）には、制御対象全体の動作パターンなどを指定するパラメータが設定される。レジスタ番号「１２ｈ」及び「１３ｈ」の記憶領域に値が書き込まれると、書き込まれた値に基づいて、ＬＥＤ（１６個のＬＥＤ）全体の点滅パターンが設定される。具体的には、レジスタ番号「１２ｈ」には、ＬＥＤ全体のオン・オフ比率であるデューティサイクルが設定され、レジスタ番号「１３ｈ」には、ＬＥＤ全体の点滅周期が設定される。 In the register number “12h” (register name “GRPPWM”) and the register number “13h” (register name “GRPFREQ”), parameters for specifying the operation pattern of the entire control target are set. When a value is written in the storage areas of the register numbers “12h” and “13h”, the blinking pattern of the entire LED (16 LEDs) is set based on the written value. Specifically, a duty cycle that is an on / off ratio of the entire LED is set in the register number “12h”, and a blinking cycle of the entire LED is set in the register number “13h”.
レジスタ番号「１４ｈ」（レジスタ名「ＬＥＤＯＵＴ０」）〜「１７ｈ」（レジスタ名「ＬＥＤＯＵＴ３」）には、各ポートで制御されるＬＥＤの出力状態が設定される。各レジスタには、それぞれ四つのＬＥＤの出力状態を設定することが可能となっている。 In register numbers “14h” (register name “LEDOUT0”) to “17h” (register name “LEDOUT3”), the output state of the LED controlled by each port is set. Each register can set the output state of four LEDs.
レジスタ番号「１４ｈ」の記憶領域に値が書き込まれると、書き込まれた値に基づいて、ＬＥＤ０〜ＬＥＤ３の出力状態が設定される。同様に、レジスタ番号「１５ｈ」の記憶領域にはＬＥＤ４〜ＬＥＤ７の出力状態、レジスタ番号「１６ｈ」の記憶領域にはＬＥＤ８〜ＬＥＤ１１の出力状態、レジスタ番号「１７ｈ」の記憶領域にはＬＥＤ１２〜ＬＥＤ１５の出力状態が設定される。
When a value is written in the storage area of the register number “14h”, the output states of the
レジスタ番号「１８ｈ」〜「１Ａｈ」（レジスタ名「ＳＵＢＡＤＲ１」〜「ＳＵＢＡＤＲ３」）にはサブアドレスが設定される。レジスタ番号「１８ｈ」〜「１Ａｈ」の記憶領域に値が書き込まれると、書き込まれた値に基づいて、第１サブアドレス〜第３サブアドレスが設定される。 Sub-addresses are set in the register numbers “18h” to “1Ah” (register names “SUBADR1” to “SUBADR3”). When values are written in the storage areas of the register numbers “18h” to “1Ah”, the first subaddress to the third subaddress are set based on the written values.
レジスタ番号「１Ｂｈ」（レジスタ名「ＡＬＬＣＡＬＬＡＤＲ」）にはすべての装飾制御装置６１０に対する指令を出力するためのオールコールアドレスが設定される。オールコールアドレスは、例えば、電源投入時などにすべての装飾制御装置６１０で初期化処理を実行する場合などに使用される。
In the register number “1Bh” (register name “ALLCALLADR”), an all call address for outputting a command to all the
図２５は、本発明の実施の形態のマスタＩＣ（第１マスタＩＣ５７０ａ及び第２マスタＩＣ５７０ｂ）が接続線ＳＤＡ及び接続線ＳＣＬを介してデータを出力するスタート条件及びストップ条件の説明図である。
FIG. 25 is an explanatory diagram of a start condition and a stop condition for the master IC (
接続線ＳＣＬは、データの非送信時には信号レベルがＨＩＧＨになっている。マスタＩＣは、装飾制御装置６１０にデータを出力する際に、接続線ＳＣＬの信号レベルをＬＯＷからＨＩＧＨに変化させ、装飾制御装置６１０が接続線ＳＤＡのデータを取り込むためのストローブ信号として作用させる。
The connection line SCL has a signal level of HIGH when data is not transmitted. When outputting data to the
接続線ＳＤＡは、データの非送信時には信号レベルがＨＩＧＨになっており、接続線ＳＣＬのクロック信号に合わせて接続線ＳＤＡからデータが出力される。 The connection line SDA has a high signal level when data is not transmitted, and data is output from the connection line SDA in accordance with the clock signal of the connection line SCL.
マスタＩＣは、接続線ＳＣＬの信号レベルをＨＩＧＨに維持したまま、接続線ＳＤＡの信号レベルをＨＩＧＨからＬＯＷに変化させることで、データの出力が開始することを示すスタート条件となる信号を出力する。 The master IC changes the signal level of the connection line SDA from HIGH to LOW while maintaining the signal level of the connection line SCL at HIGH, and outputs a signal serving as a start condition indicating that data output starts. .
装飾制御装置６１０のＩ2ＣＩ／Ｏエクスパンダ６１５は、接続線ＳＤＡ及び接続線ＳＣＬからスタート条件となる信号が入力されると、データの出力が開始されることを認識する。
The I 2 CI /
マスタＩＣは、接続線ＳＣＬの信号レベルをＨＩＧＨに維持したまま、接続線ＳＤＡの信号レベルをＬＯＷからＨＩＧＨに変化させることで、データの出力が終了することを示すストップ条件となる信号を出力する。 The master IC changes the signal level of the connection line SDA from LOW to HIGH while maintaining the signal level of the connection line SCL at HIGH, and outputs a signal that becomes a stop condition indicating that the output of data ends. .
装飾制御装置６１０のＩ2ＣＩ／Ｏエクスパンダ６１５は、ストップ条件となる信号が入力されると、データの出力が終了することを認識する。本発明の実施の形態では、前述のように、装飾制御装置６１０がストップ条件となる信号を受信すると、当該装飾制御装置６１０が制御する演出装置（装飾装置６２０）の制御を開始する。
The I 2 CI /
図２６は、本発明の実施の形態のマスタＩＣから出力されたデータが入力された装飾制御装置６１０が返答信号を出力するタイミングチャートである。
FIG. 26 is a timing chart at which the
装飾制御装置６１０は、スタート条件が成立してから接続線ＳＣＬの信号レベルの変化回数を計数し、接続線ＳＣＬのクロック信号に合わせて接続線ＳＤＡから入力されるデータを取り込む。
The
そして、装飾制御装置６１０は、スタート条件が成立してから接続線ＳＣＬの信号レベルの変化回数が９回に達する直前に、返答信号をマスタＩＣに接続線ＳＤＡを介して出力する。換言すると、装飾制御装置６１０は、接続線ＳＤＡから８ビット目のデータを取り込んだ後に、接続線ＳＣＬの信号レベルがＨＩＧＨからＬＯＷに変化する契機に、当該接続線ＳＤＡを介して返答信号を出力する。
Then, the
なお、図２６に示すように、データの受信に成功したことを示す返答信号（ＡＣＫの返答信号）はＬＯＷレベルによって示され、データの受信に失敗したことを示す返答信号（ＮＡＣＫの返答信号、図ではＡＣＫ出力なしに相当）はＨＩＧＨレベルによって示される。 As shown in FIG. 26, a response signal (ACK response signal) indicating that data reception has been successful is indicated by a LOW level, and a response signal (NACK response signal, indicating that data reception has failed), In the figure, this corresponds to no ACK output) is indicated by a HIGH level.
また、マスタＩＣは、スタート条件が成立してから接続線ＳＣＬの信号レベルが８回変化すると、接続線ＳＤＡを解放することによって、装飾制御装置６１０から返答信号の入力を待機する。そして、マスタＩＣは、接続線ＳＤＡを解放したまま、接続線ＳＣＬの信号レベルを変化させて、装飾制御装置６１０からの返答信号を取り込む。
Further, when the signal level of the connection line SCL changes eight times after the start condition is satisfied, the master IC waits for a response signal from the
図２７は、本発明の実施の形態のマスタＩＣが演出制御データを出力する場合の接続線ＳＤＡ及び接続線ＳＣＬの信号レベルのタイミングチャートである。 FIG. 27 is a timing chart of signal levels of connection line SDA and connection line SCL when the master IC according to the embodiment of the present invention outputs effect control data.
まず、マスタＩＣは、データの出力を開始する場合には、接続線ＳＣＬの信号レベルをＨＩＧＨに維持したまま、接続線ＳＤＡの信号レベルをＨＩＧＨからＬＯＷに変化させることによって、スタート条件を示す信号を出力し、データの出力を開始することを装飾制御装置６１０に通知する。
First, when starting output of data, the master IC changes the signal level of the connection line SDA from HIGH to LOW while maintaining the signal level of the connection line SCL at HIGH, thereby indicating a start condition signal. And the
次に、マスタＩＣは、合計７ビットからなる制御対象となる装飾制御装置６１０のスレーブアドレスを出力する。さらに、マスタＩＣは、読み出し要求である書き込み要求であるかを示す情報を８ビット目に出力する。
Next, the master IC outputs the slave address of the
そして、マスタＩＣは、接続線ＳＣＬの信号レベルが９回目にＨＩＧＨになるときに、装飾制御装置６１０から返答信号が入力されるので、ＡＣＫの返答信号であれば接続線ＳＤＡの信号レベルがＬＯＷに変化し、ＮＡＣＫの返答信号であれば接続線ＳＤＡの信号レベルがＨＩＧＨに変化する。
The master IC receives a response signal from the
次に、マスタＩＣは、アドレスデータの出力後、８の倍数となるビット数でデータを出力する。さらに、データの８ビット目を出力した後、ＡＣＫの返答信号が入力されるのを待ってデータの９ビット目を出力する。以降、８の倍数番目に相当するビットのデータを出力すると、ＡＣＫの返答信号が入力されるのを確認してから、（８の倍数＋１）番目のビットを出力し、全データが出力されるまで繰り返す。 Next, after outputting the address data, the master IC outputs the data with a bit number that is a multiple of eight. Further, after the eighth bit of data is output, the ninth bit of data is output after an ACK response signal is input. Thereafter, when data of a bit corresponding to a multiple of 8 is output, after confirming that an ACK response signal is input, a (multiple of 8 + 1) th bit is output and all data is output. Repeat until.
なお、マスタＩＣは、データの８の倍数番目となるビットを出力した後、所定時間経過してもＡＣＫの返答信号が入力されない場合には、データの送信に失敗したものとみなして、再度スタート条件を送信する。次いで、接続線ＳＤＡを介して、再度アドレスデータを出力し、ＡＣＫの返答信号を確認しながら、もう一度、データを１ビット目から出力する。 If the master IC outputs a bit that is a multiple of 8 after the data has been output and the ACK response signal is not input even after a predetermined time has elapsed, the master IC assumes that the data transmission has failed and starts again. Send the condition. Next, the address data is output again via the connection line SDA, and the data is output again from the first bit while confirming the ACK response signal.
また、マスタＩＣは、データの最後のビットのデータを出力した後、ＡＣＫの返答信号が入力されるのを待って、ストップ条件を示す信号を出力する。 The master IC outputs the signal indicating the stop condition after outputting the data of the last bit of the data and waiting for the ACK response signal to be input.
なお、図２７では、スタート条件を示す信号を出力してからストップ条件を示す信号を出力するまでの間に、合計２４ビット（スレーブアドレス８ビット、データ１６ビット）のデータを出力しているが、送信するデータのサイズに応じて、２４ビット以上であってもよいし、２４ビット以下であってもよい。
In FIG. 27, a total of 24 bits (
図２８は、本発明の実施の形態のマスタＩＣが、スレーブの個別アドレスを指定して装飾制御装置６１０に演出制御データを設定する場合において、マスタＩＣとＩ2ＣＩ／Ｏエクスパンダ６１５との間で送受信されるデータのフォーマットを説明する図である。
FIG. 28 shows the relationship between the master IC and the I 2 CI /
最初に出力される８ビットのデータ２８０１には、データ送信の対象となる装飾制御装置６１０のアドレス「Ａ０〜Ａ６」と、当該データが読み出し要求であるのか書き込み要求であるのかを示す１ビットのＲ／Ｗ識別データとが含まれる。アドレス「Ａ０〜Ａ６」のうち、「Ａ４〜Ａ６」は値「１１０」となる固定アドレス部であり、「Ａ０〜Ａ３」はＩ2ＣＩ／Ｏエクスパンダ６１５のＡ０〜Ａ３の端子に設定されている個別アドレスに相当する（図１８及び図１９参照）。なお、データ２８０１は、図２７における「ＡＤＤＲＥＳＳ」及び「Ｒ／Ｗ」に対応するデータである。
The 8-
次に出力される８ビットのデータ２８０２には、Ｉ2ＣＩ／Ｏエクスパンダ６１５の出力設定レジスタ６３５（図１７参照）に割り当てられているコントロールレジスタへの設定データが含まれる。データ２８０２は、図２７において１番目に送信される「ＤＡＴＡ」に対応するデータである。
The 8-
ここで、コントロールレジスタについて説明する。コントロールレジスタは８ビットからなり、上位３ビット「ＡＩ０〜ＡＩ２」が出力設定レジスタ６３５のワークレジスタへの書き込み又は読み出し方法を指定する自動書込パラメータであり、下位５ビット「Ｄ０〜Ｄ４」がワークレジスタにおけるアクセス開始位置（書き込みを開始する先頭位置、又は読み出しを開始する先頭位置）を指定するレジスタアドレスである。
Here, the control register will be described. The control register consists of 8 bits, and the upper 3 bits “AI0 to AI2” are automatic write parameters for designating the writing or reading method to the work register of the
自動書込パラメータは、マスタＩＣによって、レジスタアドレスが指定するアクセス開始位置の領域のみをアクセス（オートインクリメントを禁止）するのか、指定するアクセス開始位置の領域に隣接する領域も含んでアクセス（オートインクリメントを許可）するのかを指定するパラメータであり、具体的には「０００」、「１００」、「１０１」、「１１０」、「１１１」の何れかの値を設定することができる。 The auto-write parameter is accessed by the master IC including only the access start position area specified by the register address (auto-increment is prohibited) or including the area adjacent to the access start position area specified (auto-increment). (Specifically, “000”, “100”, “101”, “110”, “111”) can be set.
自動書込パラメータに「０００」の値を設定すると、オートインクリメントが禁止され、レジスタアドレスが指定するアクセス開始位置の領域のみをアクセスし、開始位置以外の領域はアクセスしない。例えば、レジスタアドレスが「１０１００」であれば、レジスタ番号が「１４ｈ」となる記憶領域のみがアクセスされ、他の記憶領域にはアクセスされない。すなわち、特定のレジスタアドレスの記憶領域の値のみを変更する場合に使用される。複数のレジスタアドレスの記憶領域の値を連続して変更する場合には、以下に示すように、オートインクリメントを許可することによって、アドレスの指定を省略することができる。 When a value of “000” is set in the automatic writing parameter, auto-increment is prohibited, and only the area at the access start position specified by the register address is accessed, and the area other than the start position is not accessed. For example, if the register address is “10100”, only the storage area with the register number “14h” is accessed, and the other storage areas are not accessed. That is, it is used when only the value of the storage area of a specific register address is changed. When the values of the storage areas of a plurality of register addresses are changed continuously, the address designation can be omitted by permitting auto-increment as described below.
自動書込パラメータに「１００」の値を設定すると、オートインクリメントが許可され、レジスタアドレスが指定するアクセス開始位置の領域をアクセスした後は、レジスタ番号が増加する方向に領域を移動しながら順にアクセスを繰り返す。そして、レジスタ番号が最終の「１Ｂｈ」となる記憶領域をアクセスした後は、レジスタ番号が「００ｈ」となる記憶領域をアクセスし、再度、レジスタ番号が増加する方向に領域を移動しながら順にアクセスを繰り返す。例えば、レジスタアドレスが「１０１００」であれば、レジスタ番号が「１４ｈ」となる記憶領域にアクセスした後は、レジスタ番号が「１５ｈ」→「１６ｈ」→・・→「１Ｂｈ」→「００ｈ」→「０１ｈ」→・・となる領域（すなわち、すべての領域）を、繰り返しアクセスする。 When the value of “100” is set in the auto-write parameter, auto-increment is permitted, and after accessing the area at the access start position specified by the register address, access is made sequentially while moving the area in the direction of increasing the register number. repeat. Then, after accessing the storage area where the register number is “1Bh” at the end, the storage area where the register number is “00h” is accessed and accessed again sequentially while moving the area in the direction in which the register number increases. repeat. For example, if the register address is “10100”, after accessing the storage area where the register number is “14h”, the register number is “15h” → “16h” →→→ “1Bh” → “00h” → “01h” →... (Ie, all areas) are repeatedly accessed.
自動書込パラメータに「１０１」の値を設定すると、自動書込パラメータに「１００」の値を設定した場合と同様に、レジスタアドレスが指定するアクセス開始位置の領域をアクセスした後は、レジスタ番号が増加する方向に領域を移動しながら順にアクセスを繰り返す。ただし、一旦、レジスタ番号が「１１ｈ」となる記憶領域をアクセスした後は、レジスタ番号が「０２ｈ」となる記憶領域をアクセスし、以降、レジスタ番号が「０２ｈ」〜「１１ｈ」となる区間の記録領域（ＬＥＤの輝度調整に関する領域）を繰り返しアクセスする。例えば、レジスタアドレスが「１０１００」であれば、レジスタ番号が「１４ｈ」となる記憶領域をアクセスした後は、レジスタ番号が「１５ｈ」→「１６ｈ」→・・→「１Ｂｈ」→「００ｈ」→「０１ｈ」→・・となる領域を、順にアクセスする。そして、レジスタ番号が「１１ｈ」となる記憶領域をアクセスした後は、レジスタ番号が「０２ｈ」→「０３ｈ」→・・→「１１ｈ」→「０２ｈ」→「０３ｈ」→・・となる領域を、繰り返しアクセスする。 When the value of “101” is set in the automatic write parameter, the register number is set after accessing the area at the access start position specified by the register address, as in the case of setting the value of “100” in the automatic write parameter. Access is repeated in order while moving the area in the direction of increasing. However, once the storage area whose register number is “11h” is accessed, the storage area whose register number is “02h” is accessed, and thereafter, the section where the register numbers are “02h” to “11h”. The recording area (area relating to LED brightness adjustment) is repeatedly accessed. For example, if the register address is “10100”, after accessing the storage area where the register number is “14h”, the register number is “15h” → “16h” →. →→ “1Bh” → “00h” → The area which becomes “01h” →... Is accessed in order. After accessing the storage area where the register number is “11h”, the area where the register number is “02h” → “03h” → ··· “11h” → “02h” → “03h” → ··· , Repeatedly access.
自動書込パラメータに「１１０」の値を設定すると、自動書込パラメータに「１００」の値を設定した場合と同様に、レジスタアドレスが指定するアクセス開始位置の領域をアクセスした後は、レジスタ番号が増加する方向に領域を移動しながら順にアクセスを繰り返す。ただし、一旦、レジスタ番号が「１３ｈ」となる記憶領域をアクセスした後は、レジスタ番号が「１２ｈ」となる記憶領域をアクセスし、以降、レジスタ番号が「１２ｈ」〜「１３ｈ」となる区間の記録領域（ＬＥＤの点滅周期に関する領域）を繰り返しアクセスする。例えば、レジスタアドレスが「１０１００」であれば、レジスタ番号が「１４ｈ」となる記憶領域をアクセスした後は、レジスタ番号が「１５ｈ」→「１６ｈ」→・・→「１Ｂｈ」→「００ｈ」→「０１ｈ」→・・となる領域を、順にアクセスする。そして、レジスタ番号が「１３ｈ」となる記憶領域をアクセスした後は、レジスタ番号が「１２ｈ」→「１３ｈ」→「１２ｈ」→「１３ｈ」→・・となる領域を、繰り返しアクセスする。 When the value “110” is set in the automatic write parameter, the register number is set after accessing the area at the access start position specified by the register address, as in the case where the value “100” is set in the automatic write parameter. Access is repeated in order while moving the area in the direction of increasing. However, once the storage area whose register number is “13h” is accessed, the storage area whose register number is “12h” is accessed, and thereafter, the section where the register numbers are “12h” to “13h”. The recording area (area related to the LED blinking cycle) is repeatedly accessed. For example, if the register address is “10100”, after accessing the storage area where the register number is “14h”, the register number is “15h” → “16h” →. →→ “1Bh” → “00h” → The area which becomes “01h” →... Is accessed in order. Then, after accessing the storage area where the register number is “13h”, the area where the register number is “12h” → “13h” → “12h” → “13h” →... Is repeatedly accessed.
自動書込パラメータに「１１１」の値を設定すると、自動書込パラメータに「１００」の値を設定した場合と同様に、レジスタアドレスが指定するアクセス開始位置の領域をアクセスした後は、レジスタ番号が増加する方向に領域を移動しながら順にアクセスを繰り返す。ただし、一旦、レジスタ番号が「１３ｈ」となる記憶領域をアクセスした後は、レジスタ番号が「０２ｈ」となる記憶領域をアクセスし、以降、レジスタ番号が「０２ｈ」〜「１３ｈ」となる区間の記録領域（ＬＥＤの輝度及び点滅周期に関する領域）を繰り返しアクセスする。例えば、レジスタアドレスが「１０１００」であれば、レジスタ番号が「１４ｈ」となる記憶領域をアクセスした後は、レジスタ番号が「１５ｈ」→「１６ｈ」→・・→「１Ｂｈ」→「００ｈ」→「０１ｈ」→・・となる領域を、順にアクセスする。そして、レジスタ番号が「１３ｈ」となる記憶領域をアクセスした後は、レジスタ番号が「０２ｈ」→「０３ｈ」→・・→「１３ｈ」→「０２ｈ」→「０３ｈ」→・・となる領域を、繰り返しアクセスする。 When the value “111” is set in the automatic write parameter, the register number is set after accessing the access start position area specified by the register address, as in the case where the value “100” is set in the automatic write parameter. Access is repeated in order while moving the area in the direction of increasing. However, once the storage area whose register number is “13h” is accessed, the storage area whose register number is “02h” is accessed, and thereafter, the section where the register numbers are “02h” to “13h”. The recording area (area related to LED brightness and blinking cycle) is repeatedly accessed. For example, if the register address is “10100”, after accessing the storage area where the register number is “14h”, the register number is “15h” → “16h” →. →→ “1Bh” → “00h” → The area which becomes “01h” →... Is accessed in order. After accessing the storage area where the register number is “13h”, the area where the register number is “02h” → “03h” → ··· “13h” → “02h” → “03h” → ··· , Repeatedly access.
ここで、図２８の説明に戻ると、コントロールレジスタの設定データ２８０２に続いて、ワークレジスタの設定データ２８０３が出力される。設定データ２８０３は、図２７において２番目以降に送信される「ＤＡＴＡ」に対応するデータである。
Here, returning to the description of FIG. 28, the work
自動書込パラメータを「０００」とした場合には、設定データ２８０３は、レジスタアドレスが指定する１箇所の記憶領域を更新するための８ビットのデータとなる。自動書込パラメータを「０００」以外の値とした場合には、この設定データ２８０３は、レジスタアドレスが指定する記憶領域を先頭に、複数の領域を繰り返し更新するために必要な８の倍数となるビットのデータとなる。
When the automatic writing parameter is “000”, the setting
図２９は、本発明の実施の形態のマスタＩＣが、スレーブの個別アドレスを指定して装飾制御装置６１０に演出制御データを設定する場合において、マスタＩＣとＩ2ＣＩ／Ｏエクスパンダ６１５との間で送受信される演出制御データに具体的な数値を適用した図である。図２９では、オートインクリメントを禁止して、ワークレジスタの特定の記憶領域を１箇所だけを更新する演出制御データを示しており、具体的には、Ｉ2ＣＩ／Ｏエクスパンダ６１５のＰＯＲＴ０端子〜ＰＯＲＴ３端子に接続されるＬＥＤの発光状態を更新する場合について説明する。
FIG. 29 shows the relationship between the master IC and the I 2 CI /
まず、最初に出力される８ビットのデータ２９０１には、送信先の装飾制御装置６１０のＩ2ＣＩ／Ｏエクスパンダ６１５のスレーブアドレスを示す「１１０１１００」が割り当てられている。
First, “1101100” indicating the slave address of the I 2 CI /
次に出力される８ビットのデータ２９０２には、自動書込パラメータ、及びＬＥＤの出力データを設定するために割り当てられているＩ2ＣＩ／Ｏエクスパンダ６１５の出力設定レジスタ６３５のコントロールレジスタに設定される値が含まれる。
The 8-
ここでは、Ｉ2ＣＩ／Ｏエクスパンダ６１５のＰＯＲＴ０端子〜ＰＯＲＴ３端子に接続されるＬＥＤの発光状態を設定するので、レジスタアドレスにはＬＥＤＯＵＴ０（アドレス＝１０１００）を指定することにする。
Here, since the light emission state of the LED connected to the PORT0 terminal to the PORT3 terminal of the I 2 CI /
なお、自動書込パラメータには、オートインクリメントを禁止するために「０００」が指定されている。 Note that “000” is designated in the auto-write parameter to prohibit auto-increment.
次に、出力される８ビットのデータ２９０３には、送信先の装飾制御装置６１０によって制御される装飾装置６２０の発光態様を設定するデータが含まれる。具体的には、ＬＥＤＯＵＴ０レジスタに設定されるデータが割り当てられている。これにより、Ｉ2ＣＩ／Ｏエクスパンダ６１５のＰＯＲＴ０端子〜ＰＯＲＴ３端子に接続されるＬＥＤの発光状態（点灯、消灯、点滅など）が指定され、指定された状態でＬＥＤが発光する。
Next, the output 8-
このようにして、Ｉ2ＣＩ／Ｏエクスパンダ６１５のＰＯＲＴ０端子〜ＰＯＲＴ３端子のＬＥＤの発光状態が制御されるが、Ｉ2ＣＩ／Ｏエクスパンダ６１５の他のＰＯＲＴ端子（ＰＯＲＴ４〜ＰＯＲＴ１５）も、コントロールレジスタデータ２９０２の値を指定して、出力データ２９０３を設定することで個別に制御可能である。ＰＯＲＴ端子に、モータやソレノイドが接続されていても、同様に制御される。
In this way, the light emission state of the LED PORT0 terminal ~PORT3 terminal I 2 CI /
図３０は、本発明の実施の形態のマスタＩＣの演出制御データを送信する順序を説明する図である。図３０では、オートインクリメントを許可して、ワークレジスタのすべての記憶領域を更新する場合に、演出制御データに含まれる各データを送信する順序を規定している。 FIG. 30 is a diagram illustrating the order in which the production control data of the master IC according to the embodiment of the present invention is transmitted. In FIG. 30, the order in which each data included in the effect control data is transmitted when auto-increment is permitted and all the storage areas of the work register are updated is defined.
まず、マスタＩＣは、制御対象となる装飾制御装置６１０の個別アドレスを特定可能な８ビットのデータ（図２８のデータ２８０１と同一フォーマットのデータ）を送信する。
First, the master IC transmits 8-bit data (data having the same format as the
次に、マスタＩＣは、制御対象のＩ2ＣＩ／Ｏエクスパンダ６１５の出力設定レジスタ６３５のコントロールレジスタに設定されるデータ（図２８のデータ２８０２と同一フォーマットのデータ）を送信する。図３０においては、オートインクリメントを許可してワークレジスタのすべての記憶領域を更新するため、自動書込パラメータには「１００」が指定され、書き込み又は読み出しの開始位置を指定するレジスタアドレスには、ワークレジスタの先頭領域となる「００ｈ」が指定される。
Next, the master IC transmits data set in the control register of the
このため、コントロールレジスタ設定値を受信した後の制御対象となる装飾制御装置６１０のＩ2ＣＩ／Ｏエクスパンダ６１５においては、レジスタ番号「００ｈ」の記憶領域（ＭＯＤＥ１レジスタ）が最初に更新されることになる。
For this reason, in the I 2 CI /
次に、マスタＩＣは、コントロールレジスタ設定値の送信後、ＭＯＤＥ１レジスタに書き込む値（合計８ビット）を送信する。Ｉ2ＣＩ／Ｏエクスパンダ６１５は、当該書き込み値を受信するとＭＯＤＥ１レジスタの値を更新し、レジスタ番号をインクリメントして次の「０１ｈ」の記憶領域（ＭＯＤＥ２レジスタ）を更新するための準備をする。
Next, after transmitting the control register set value, the master IC transmits a value (total of 8 bits) to be written to the MODE1 register. When the I 2 CI /
さらに、マスタＩＣは、ＭＯＤＥ２レジスタに書き込む値（合計８ビット）を送信し、以降、レジスタ番号が「０２ｈ」〜「１Ｂｈ」となる残りの記憶領域のレジスタに対して、順に設定値を送信する。Ｉ2ＣＩ／Ｏエクスパンダ６１５は、当該書き込み値を受信する毎に対応するレジスタの値を更新し、レジスタ番号をインクリメントして次の記憶領域を更新するための準備を繰り返すことで、ワークレジスタに割り当てられた「００ｈ」〜「１Ｂｈ」のすべてのレジスタの値が更新される。
Further, the master IC transmits values (total 8 bits) to be written to the MODE2 register, and thereafter transmits the set values in order to the remaining storage area registers whose register numbers are “02h” to “1Bh”. . Each time the I 2 CI /
なお、Ｉ2ＣＩ／Ｏエクスパンダ６１５は、ワークレジスタの最終となる「１Ｂｈ」の記憶領域を更新すると、レジスタ番号を「００ｈ」に変更して、ＭＯＤＥ１レジスタの更新を待つ状態となる。
When the I 2 CI /
図３１は、本発明の実施の形態のマスタＩＣがＩ2ＣＩ／Ｏエクスパンダ６１５を初期化する場合に、マスタＩＣからＩ2ＣＩ／Ｏエクスパンダ６１５に送信される初期化指示データのフォーマットを説明する図である。
31, when the master IC of the embodiment of the present invention initializes the I 2 CI /
演出制御装置５５０のＣＰＵ５５１がマスタＩＣに対して装飾制御装置６１０の初期化を行うように指示すると、マスタＩＣは、配下に接続されているすべての装飾制御装置６１０に初期化指示データを送信する。
When the
最初に出力される８ビットのデータ３１０１には、図２９に示す固定アドレス「１１０」と、共通アドレスであるリセットアドレス「１０１１」（図２３参照）とが含まれる。なお、このデータ３１０１は、図２７における「ＡＤＤＲＥＳＳ」に対応するものであり、「Ｒ／Ｗ」のビットには、書き込みを示す「０」が設定される。
The 8-
次に出力される８ビットのデータ３１０２には、第１所定値「１０１００１０１」が設定され、次に出力される８ビットのデータ３１０３には、第２所定値「０１０１１０１０」が設定される。なお、データ３１０２は、図２７において１番目に送信される「ＤＡＴＡ」に対応し、データ３１０３は、図２７において２番目に送信される「ＤＡＴＡ」に対応する。
The first predetermined value “10100101” is set in the 8-
マスタＩＣに接続されるすべてのＩ2ＣＩ／Ｏエクスパンダ６１５は、リセットアドレス、第１所定値、及び第２所定値から構成される初期化指示データを受信すると、自身の初期化を行う。
When all the I 2 CI /
リセットアドレスの出力後に、さらに第１所定値及び第２所定値の両方を出力するようにした理由は、マスタＩＣがリセットアドレス「１０１１」を送信していないにもかかわらず、ノイズなどの影響によってＩ2ＣＩ／Ｏエクスパンダ６１５が誤ってリセットアドレス「１０１１」を取り込むことによって、誤ったタイミングで初期化が実行されることを防止するためである。
The reason why both the first predetermined value and the second predetermined value are output after the reset address is output is that the master IC does not transmit the reset address “1011”, but the influence of noise or the like. This is because the I 2 CI /
また、リセットアドレスは、個別アドレスとは異なって、すべて（換言すれば複数）のＩ2ＣＩ／Ｏエクスパンダ６１５に共通なアドレスである。そのため、リセットアドレスを含んだ初期化指示データを１回送信するだけで、すべて（複数）のＩ2ＣＩ／Ｏエクスパンダ６１５を選択して初期化することになるので、Ｉ2ＣＩ／Ｏエクスパンダ６１５を個別に選択して初期化を指示する方法と比較すると、高速に初期化を指示することが可能となる。
Further, the reset address is an address common to all (in other words, a plurality) I 2 CI /
なお、図３１では、第１所定値と第２所定値とを異なる値としたが、同じ値であってもよい。また、第１所定値及び第２所定値のいずれかが１回送信されるようにしてもよい。 In FIG. 31, the first predetermined value and the second predetermined value are different from each other, but may be the same value. Further, either the first predetermined value or the second predetermined value may be transmitted once.
図３２は、本発明の実施の形態の第１マスタＩＣ５７０ａの異常判定テーブル３２００を説明する図である。
FIG. 32 is a diagram illustrating the abnormality determination table 3200 of the
異常判定テーブル３２００は、演出制御装置５５０のＲＡＭ５５３に格納される。異常判定テーブル３２００は、演出制御装置５５０の第１マスタＩＣ５７０ａと、当該第１マスタＩＣ５７０ａに接続されるＩ2ＣＩ／Ｏエクスパンダ６１５との接続状態を監視するために設けられている。異常判定テーブル３２００は、接続状態に応じて、各Ｉ2ＣＩ／Ｏエクスパンダ６１５に対応した情報が格納される。
The abnormality determination table 3200 is stored in the
異常判定テーブル３２００は、Ｉ／Ｏエクスパンダアドレス３２０１、スレーブアドレス３２０２、エラーカウンタ３２０３、比較値３２０４、及びエラーフラグ３２０５を含む。
The abnormality determination table 3200 includes an I /
Ｉ／Ｏエクスパンダアドレス３２０１には、第１マスタＩＣ５７０ａに接続されるＩ2ＣＩ／Ｏエクスパンダ６１５のＡ０〜Ａ３の端子に設定されているアドレス（図１８参照）に対応している。
The I /
スレーブアドレス３２０２には、図２３に示したＩ2ＣＩ／Ｏエクスパンダアドレステーブル２３００に登録されているスレーブアドレスが登録される。
In the
エラーカウンタ３２０３は、第１マスタＩＣ５７０ａからＩ2ＣＩ／Ｏエクスパンダ６１５に演出制御データを送信し、当該Ｉ2ＣＩ／Ｏエクスパンダ６１５からＡＣＫを２回連続して受信できなかった場合にインクリメントされる。
比較値３２０４には、Ｉ2ＣＩ／Ｏエクスパンダ６１５に障害が発生しているか否かを判定するために、エラーカウンタ３２０３の値と比較するための値が登録される。なお、比較値３２０４の値は、制御対象の演出装置の種類に応じて設定してもよい。
In the
エラーフラグ３２０５には、当該エントリのＩ2ＣＩ／Ｏエクスパンダ６１５との接続状態に異常が発生したか否かを示すエラーフラグが登録される。
In the
Ｉ2ＣＩ／Ｏエクスパンダ６１５に障害が発生しているか否かを判定する方法について具体的に説明すると、エラーカウンタ３２０３の値が、比較値３２０４に設定された所定値に達した場合、エラーフラグ３２０５に「ＯＮ」が設定され、当該エントリに対応するＩ2ＣＩ／Ｏエクスパンダ６１５に障害が発生したことが登録される。
The method for determining whether or not a failure has occurred in the I 2 CI /
本発明の実施の形態では、後述するように、演出制御データの出力処理（図３７参照）は、ＶＤＰ割込（約３３．３ｍｓ周期）に同期して実行されるようにしている。 In the embodiment of the present invention, as will be described later, the production control data output process (see FIG. 37) is executed in synchronization with a VDP interrupt (a period of about 33.3 ms).
前述したように、第１マスタＩＣ５７０ａからＩ2ＣＩ／Ｏエクスパンダ６１５への２回目の演出制御データの送信に対して、Ｉ2ＣＩ／Ｏエクスパンダ６１５からのＡＣＫが受信できなければ、エラーカウンタ３００３がインクリメントされる。
As described above, if the ACK from the I 2 CI /
したがって、異常が発生している場合には、データ出力処理の実行周期が３３．３ｍｓで、比較値３００４が「３００」であるので、３３．３ｍｓ×３００≒１０ｓでＩ2ＣＩ／Ｏエクスパンダ６１５に関する異常が発生したことを検出する。 Therefore, when an abnormality has occurred, the execution period of the data output process is 33.3 ms and the comparison value 3004 is “300”. Therefore, the I 2 CI / O expander is 33.3 ms × 300≈10 s. It is detected that an abnormality relating to 615 has occurred.
図３３は、本発明の実施の形態の第２マスタＩＣ５７０ｂの異常判定テーブル３３００を説明する図である。
FIG. 33 is a diagram illustrating the abnormality determination table 3300 of the
第２マスタＩＣ５７０ｂの異常判定テーブル３３００は、第１マスタＩＣ５７０ａの異常判定テーブル３２００と同様に、演出制御装置５５０のＲＡＭ５５３に格納される。異常判定テーブル３３００は、演出制御装置５５０の第２マスタＩＣ５７０ｂと、当該第２マスタＩＣ５７０ｂに接続されるＩ2ＣＩ／Ｏエクスパンダ６１５との接続状態を監視するために設けられている。異常判定テーブル３３００は、接続状態に応じて、各Ｉ2ＣＩ／Ｏエクスパンダ６１５に対応した情報が格納される。
Similar to the abnormality determination table 3200 of the
異常判定テーブル３３００は、Ｉ／Ｏエクスパンダアドレス３２０１、スレーブアドレス３２０２、エラーカウンタ３２０３、比較値３２０４、エラーフラグ３２０５、ＭＳ識別コード３３０１、及び初期化フラグ３３０２を含む。
The abnormality determination table 3300 includes an I /
Ｉ／Ｏエクスパンダアドレス３２０１、スレーブアドレス３２０２、エラーカウンタ３２０３、比較値３２０４、及びエラーフラグ３２０５は、図３２に示す異常判定テーブル３２００と同じ構成であるので、説明を省略する。
The I /
第２マスタＩＣ５７０ｂが制御する装飾制御装置６１０（Ｉ2ＣＩ／Ｏエクスパンダ６１５）は可動物を制御するものであるため、第２マスタＩＣ５７０ｂとＩ2ＣＩ／Ｏエクスパンダ６１５との間の接続状態に異常が発生した場合には、可動物の可動が継続して、当該可動物や他の部材を破損させてしまう可能性があるので、いち早く接続状態の異常を検出できるようにするために、比較値３２０４は、図３２に示す異常判定テーブル３２００の比較値３２０４よりも短い値（「５０」）に設定されている。
Since the decoration control device 610 (I 2 CI / O expander 615) controlled by the
ＭＳ識別コード３３０１は、Ｉ2ＣＩ／Ｏエクスパンダ６１５が制御する可動物がソレノイドであるかモータであるかを示すコードが登録される。ＭＳ識別コード３３０１には、Ｉ2ＣＩ／Ｏエクスパンダ６１５が制御する可動物がソレノイドである場合には「Ｓ」が登録され、Ｉ2ＣＩ／Ｏエクスパンダ６１５が制御する可動物がモータである場合には「Ｍ」が登録される。
In the
このため、図１３に示すように、個別アドレスが「００００」に割り当てられたＩ2ＣＩ／Ｏエクスパンダ６１５（装飾制御装置６１０Ｍ）は役物駆動ＳＯＬ８２を制御するため、Ｉ／Ｏエクスパンダアドレス３２０１に「００００」が登録されたエントリのＭＳ識別コード３３０１には「Ｓ」が登録され、Ｉ／Ｏエクスパンダアドレス３２０１に「０００１」、「００１０」、「００１１」、及び「０１００」が登録されたエントリのＭＳ識別コード３３０１には「Ｍ」が登録される。
For this reason, as shown in FIG. 13, the I 2 CI / O expander 615 (
初期化フラグ３３０２には、モータが初期位置まで回転させる初期化中であるか否かを示す初期化フラグが登録される。初期化フラグ３３０２は、モータが初期化中であるか否かを示すものであるので、ソレノイドを制御するＩ2ＣＩ／Ｏエクスパンダ６１５（Ｉ／Ｏエクスパンダアドレス３２０１に「００００」が登録されたエントリ）のＭＳ識別コード３３０１には「−」が登録される。
In the
本発明の実施の形態では、第１マスタＩＣ５７０ａと第２マスタＩＣ５７０ｂの両方に接続される装飾制御装置６１０が存在しないため、制御対象の各装飾制御装置６１０のＩ／ＯエクスパンダアドレスがマスタＩＣごとに設定される。したがって、図３２及び図３３には、同じ値のＩ／Ｏエクスパンダアドレスが設定されている。なお、Ｉ／Ｏエクスパンダアドレスには一つのアドレスのみ設定可能であるため、一つの装飾制御装置６１０を複数のマスタＩＣが制御する場合には共通のアドレスを設定する必要がある。
In the embodiment of the present invention, since there is no
本発明の実施の形態のマスタＩＣには、デバイスの動作を構成し、シリアルデータを送受信するために使用される複数のレジスタが備えられている。図１１及び図１２に示したコマンドレジスタ（ＲＥＧ）５８１は、このようなレジスタの一つであり、接続された装飾制御装置６１０にスタートコンディションやストップコンディションを出力することなどを指示する。
The master IC according to the embodiment of the present invention includes a plurality of registers that are used to configure device operation and transmit / receive serial data. The command register (REG) 581 shown in FIGS. 11 and 12 is one of such registers, and instructs the connected
演出制御装置５５０は、マスタＩＣを介して装飾制御装置（スレーブ）６１０に演出指示を送信し、各種演出処理を実行する。図３４には各スレーブを初期化する手順、図３５には各スレーブに演出制御データを送信する手順の概要を示す。
The
図３４は、本発明の実施の形態の各装飾制御装置（スレーブ）を初期化（リセット）時にＣＰＵ５５１とマスタＩＣ（第１マスタＩＣ５７０ａ又は第２マスタＩＣ５７０ｂ）との間で送受信される情報を説明する図である。
FIG. 34 illustrates information transmitted and received between the
演出制御装置５５０のＣＰＵ５５１は、スレーブ初期化開始処理が開始されると、コマンドＲＥＧ５８１のスタートコンディション（ＳＴＡ）及びストップコンディション（ＳＴＯ）の実行を指示するビットに“１”を設定する（３４０１）。
When the slave initialization start process is started, the
マスタＩＣは、コマンドＲＥＧ５８１に設定された情報（ＳＴＯ、ＳＴＡ）に従って、制御対象の各装飾制御装置（スレーブ）６１０に対し、まず先にストップコンディションを出力し、次いでスタートコンディションを出力する（３４１１）。ストップコンディションを出力することによってデータの送信が完了した旨を各スレーブに通知し、その後、スタートコンディションを出力することによって、各スレーブにおいてコマンドの入力を受け付ける準備を完了させる。 In accordance with the information (STO, STA) set in the command REG581, the master IC first outputs a stop condition to each decoration control device (slave) 610 to be controlled, and then outputs a start condition (3411). . By outputting a stop condition, each slave is notified that data transmission has been completed, and thereafter, by outputting a start condition, preparation for receiving an input of a command is completed in each slave.
マスタＩＣは、スタートコンディションを出力すると、ＣＰＵ５５１に割込信号（ＩＮＴ）を入力して割込みを発生させる。割込みが発生したＣＰＵ５５１は、送信指示データの送信再開処理（１）を開始する（３４０２）。送信指示データの送信再開処理（１）では、出力用バッファ５７２にリセット用アドレスを設定する。リセット用アドレスは、各スレーブをリセットするために予め定められている固定アドレスである。このとき、コマンドＲＥＧ５８１のＳＴＡ及びＳＴＯには“０”が設定される。
When outputting the start condition, the master IC inputs an interrupt signal (INT) to the
マスタＩＣは、出力用バッファ５７２に設定されたリセット用アドレスに対し、所定のデータ（リセット指令）を出力する（３４１２）。リセット指令は、図３１にて説明した第１所定値（データ３１０２）及び第２所定値（データ３１０３）に対応する。 The master IC outputs predetermined data (reset command) to the reset address set in the output buffer 572 (3412). The reset command corresponds to the first predetermined value (data 3102) and the second predetermined value (data 3103) described in FIG.
マスタＩＣは、リセット用アドレスを出力すると、ＣＰＵ５５１に割込信号を入力して割込みを発生させる。割込みが発生したＣＰＵ５５１は、送信指示データの送信再開処理（２）を開始する（３４０３）。送信指示データの送信再開処理（２）では、出力用バッファ５７２にリセット指令の前半の値を設定する。リセット指令の前半の値は、図３１にて説明した第１所定値（データ３１０２）に対応する。このとき、コマンドＲＥＧ５８１のＳＴＡ及びＳＴＯには“０”が設定される。マスタＩＣは、出力用バッファ５７２に設定されたリセット指令の前半の値を出力する（３４１３）。
When the master IC outputs the reset address, the master IC inputs an interrupt signal to the
その後、マスタＩＣは、リセット指令の前半の値を出力すると、ＣＰＵ５５１に割込信号を入力して割込みを発生させる。割込みが発生したＣＰＵ５５１は、送信指示データの送信再開処理（３）を開始し（３４０４）、出力用バッファ５７２にリセット指令の後半の値を設定する。このとき、コマンドＲＥＧ５８１のＳＴＡ及びＳＴＯには“０”が設定される。マスタＩＣは、出力用バッファ５７２に設定されたリセット指令の後半の値を出力する（３４１４）。リセット指令の後半の値は、図３１にて説明した第２所定値（データ３１０３）に対応する。
Thereafter, when the master IC outputs the first half value of the reset command, it inputs an interrupt signal to the
さらに、マスタＩＣは、リセット指令の後半の値を出力すると、ＣＰＵ５５１に割込信号を入力して割込みを発生させる。割込みが発生したＣＰＵ５５１は、送信指示データの送信再開処理（４）を開始し（３４０５）、コマンドＲＥＧ５８１のＳＴＡに“０”、ＳＴＯに“１”が設定し、マスタＩＣにストップコンディションの出力を指示する。
Further, when the master IC outputs the second half value of the reset command, it inputs an interrupt signal to the
マスタＩＣは、コマンドＲＥＧ５８１に設定された情報に従って、各スレーブにストップコンディションを出力する（３４１５）。 The master IC outputs a stop condition to each slave according to the information set in the command REG 581 (3415).
以上の処理によって、各スレーブが初期化される。なお、初期化に失敗した場合には（３４０６）、ステップ３４０２から処理を再開する。
Through the above processing, each slave is initialized. If the initialization fails (3406), the process is restarted from
図３５は、本発明の実施の形態の各装飾制御装置（スレーブ）に演出制御データを送信する際にＣＰＵ５５１とマスタＩＣ（第１マスタＩＣ５７０ａ又は第２マスタＩＣ５７０ｂ）との間で送受信される情報を説明する図である。
FIG. 35 shows information transmitted and received between the
演出制御装置５５０のＣＰＵ５５１は、演出制御を行う場合に、まず、コマンドＲＥＧ５８１のスタートコンディション（ＳＴＡ）及びストップコンディション（ＳＴＯ）の実行を指示するビットに“１”を設定する（３５０１）。
When performing the effect control, the
マスタＩＣは、コマンドＲＥＧ５８１のＳＴＡ及びＳＴＯに設定された値（“１”）に基づいて、各スレーブにストップコンディションを出力し、その後、スタートコンディションを出力する（３５１１）。
The master IC outputs a stop condition to each slave based on the values (“1”) set in the STA and STO of the
そして、マスタＩＣは、スタートコンディションを各スレーブに出力すると、各スレーブで演出制御データを受信する準備が整うため、ＣＰＵ５５１に割込信号を入力して割込みを発生させる。割込みが発生したＣＰＵ５５１は、出力用バッファ５７２に制御対象のスレーブのアドレス及び制御内容を示す演出制御データを設定する（３５０２）。このとき、コマンドＲＥＧ５８１のＳＴＡ及びＳＴＯには“０”を設定する。
When the master IC outputs a start condition to each slave, the master IC is ready to receive the presentation control data at each slave. Therefore, the master IC inputs an interrupt signal to the
マスタＩＣは、出力用バッファ５７２に設定されたアドレス及び演出制御データを各スレーブに出力する（３５１２）。このとき、出力されたアドレスに対応するスレーブは、受信した演出制御データに基づいて演出処理を実行する。
The master IC outputs the address and effect control data set in the
そして、マスタＩＣは、アドレス及び演出制御データを各スレーブに出力すると、ＣＰＵ５５１に割込信号を入力して割込みを発生させる。割込みが発生したＣＰＵ５５１は、コマンドＲＥＧ５８１のＳＴＡに“１”、ＳＴＯに“０”を設定する（３５０３）。その後、マスタＩＣは、再度スタートコンディションを出力する、いわゆるリスタートコンディションを出力する（３５１３）。
When the master IC outputs the address and the effect control data to each slave, the master IC inputs an interrupt signal to the
続いて、ＣＰＵ５５１及びマスタＩＣは、別のアドレスを指定して同様の処理を行う（３５０４、３５１４、３５０５、３５１５）。ＣＰＵ５５１によって最後のｎ個めのスレーブに対する演出制御データの出力が完了し（３５０６）、さらに、マスタＩＣが演出制御データを対応するスレーブに出力すると（３５１６）、全データの出力が完了したため、ストップコンディションを出力する。具体的には、マスタＩＣが最終のスレーブに演出制御データを出力完了したときに、割込信号を入力してＣＰＵ５５１に割込みを発生させ、割込みが発生したＣＰＵ５５１は、コマンドＲＥＧ５８１のＳＴＡに“０”、ＳＴＯに“１”を設定し（３５０７）、その後、マスタＩＣがストップコンディションを出力する（３５１７）。
Subsequently, the
図３６は、本発明の実施の形態の演出制御装置５５０からマスタＩＣ（第１マスタＩＣ５７０ａ又は第２マスタＩＣ５７０ｂ）に演出制御データを送信する段階を説明する図である。
FIG. 36 is a diagram illustrating the stage of transmitting the effect control data from the
演出制御装置５５０のＣＰＵ５５１は、後述するスレーブ出力データ編集処理が実行されると、ＲＡＭ５５３に出力データ準備領域を確保し、出力データ準備領域に各スレーブに対する演出制御データを格納する。
When the slave output data editing process described later is executed, the
また、出力データ準備領域は、スレーブ毎にさらに領域が分割され、各スレーブに対応するアドレス及び演出内容に対応する演出制御データが格納される。具体的には、アドレスは図３０に示した送信順序１のデータに対応し、演出制御データは図３０に示した送信順序２から３０までのデータに対応する。
In addition, the output data preparation area is further divided for each slave, and stores the production control data corresponding to the address and production content corresponding to each slave. Specifically, the address corresponds to the data of the
さらに、ＣＰＵ５５１は、未送信の演出制御データが上書きされないように、出力データ退避領域をさらにＲＡＭ５５３に確保し、図３７に示すステップ３７０７、及び図４４に示すスレーブ出力データ退避処理によって出力データ準備領域に記憶されたデータを出力データ退避領域に退避させる。その後、図３７に示すステップ３７１０及び図４４に示すステップ４４０５のスレーブ出力開始処理において、マスタＩＣの出力用バッファ５７２に設定する。
Further, the
なお、出力データ準備領域及び出力データ退避領域はマスタＩＣごとにＲＡＭ５５３に確保され、本発明の実施の形態では、第１マスタＩＣ５７０ａ及び第２マスタＩＣ５７０ｂに対応した領域がそれぞれ確保される。
The output data preparation area and the output data saving area are secured in the
図３７は、本発明の実施の形態の演出制御装置５５０による処理の手順を示すフローチャートである。
FIG. 37 is a flowchart showing a procedure of processing performed by the
図３７に示す処理は、演出制御装置５５０のＣＰＵ５５１によって実行される。
The processing shown in FIG. 37 is executed by the
演出制御装置５５０は、演出制御装置５５０に電源が投入されると、まずステップ３７０１〜３７０６の処理を実行し、ステップ３７０７の処理でＶＤＰ５５６から画像更新周期と同期する同期信号（例えば、３３．３ｍｓ周期の同期信号）が割込信号としてＣＰＵ５５１に入力されるまで待機する。そして、以降、ＶＤＰ５５６から画像更新周期と同期する同期信号が割込信号としてＣＰＵ５５１に入力される毎に、ステップ３７０７〜３７１７の処理を繰り返し実行する。
When the
ＶＤＰからの同期信号が入力される毎に実行されるステップ３７０７〜３７１７の処理では、第１マスタＩＣ５７０ａを介して、発光装置を制御する装飾制御装置６１０へ演出制御データを送信する処理が実行される。
In the processing of
なお、第２マスタＩＣ５７０ｂを介して、可動部材を制御する装飾制御装置６１０へ演出制御データを送信する処理も実行されるが、この処理は、画像更新周期よりも短い周期（例えば、２ｍｓ周期）で入力されるタイマ割込が入力されるごとに実行される。
In addition, although the process which transmits production | presentation control data to the
第２マスタＩＣ５７０ｂが装飾制御装置６１０へ演出制御データを送信する周期を、第１マスタＩＣ５７０ａが装飾制御装置６１０へ演出制御データを送信する周期よりも短くする理由は、可動物が可動により当該可動物及び周囲の部材の破損を防止するために、可動物の制御は、通常、発光装置の制御よりも短い周期で行われる必要があるためである。
The reason why the
まず、演出制御装置５５０は、演出制御装置５５０のＲＡＭ５５３の初期化などを含む初期化処理を実行する（３７０１）。このとき、後述する第１マスタＩＣ５７０ａに関する初期化段階番号と、第２マスタＩＣ５７０ｂに関する初期化段階番号とを、ともに“０”に設定しておく。
First, the
そして、演出制御装置５５０のＣＰＵ５５１は、出力Ｉ／Ｆ５５８ａとＮＯＲゲート回路５６１を介してリセットパルスを第１マスタＩＣ５７０ａ及び第２マスタＩＣ５７０ｂに入力し、第１マスタＩＣ５７０ａ及び第２マスタＩＣ５７０ｂをハード的に初期化する（３７０２）。
Then, the
続いて、演出制御装置５５０は、第１マスタＩＣ５７０ａに接続されたすべての装飾制御装置６１０のＩ2ＣＩ／Ｏエクスパンダ６１５を初期化するために、第１マスタＩＣ５７０ａから初期化指示データを出力する第１マスタＩＣ５７０ａ側スレーブ初期化開始処理を実行する（３７０３）。同様に、第２マスタＩＣ５７０ｂに接続されたすべての装飾制御装置６１０のＩ2ＣＩ／Ｏエクスパンダ６１５を初期化するために、第２マスタＩＣ５７０ｂから初期化指示データを出力する第２マスタＩＣ５７０ｂ側スレーブ初期化開始処理を実行する（３７０４）。スレーブ初期化開始処理の詳細については、図３８にて説明する。
Subsequently, the
さらに、演出制御装置５５０は、第１マスタＩＣ５７０ａに関する初期化段階番号と、第２マスタＩＣ５７０ｂに関する初期化段階番号とが、ともに“０”になるまで待機する（３７０５）。初期化段階番号とは、第１マスタＩＣ５７０ａ及び第２マスタＩＣ５７０ｂの各々に関して初期化処理の進捗を示す番号であり、電源投入直後に演出制御装置５５０が起動した直後では“０”となっているが、初期化処理が開始されると、段階を追って “１”から“４”まで１つずつインクリメントされ、初期化処理が完了すると、再度、“０”に戻されるものである。なお、図４２にて説明する初期化指示データの送信再開処理において、設定されている初期化段階番号の値に対応する処理が順次実行される。
Further, the
すべてのマスタ及びスレーブの初期化が完了すると、演出制御装置５５０のＣＰＵ５５１は、ＶＤＰ５５６から画像更新周期と同期する同期信号（ＶＤＰ割込）の受け入れ、及びタイマ割り込みの受け入れを許可する（３７０６）。
When the initialization of all the masters and slaves is completed, the
演出制御装置５５０は、図３６にて説明したように、ＲＡＭ５５３上に格納された演出制御データを上書きされないように退避する第１マスタＩＣ５７０ａのスレーブ出力データ退避処理を実行する（３７０７）。退避領域に退避された出力データは、前述したように、所定のタイミングで第１マスタＩＣ５７０ａに設定される。
As described with reference to FIG. 36, the
そして、演出制御装置５５０のＣＰＵ５５１は、表示装置５３に画像を表示するために、ＶＤＰ５５６に画像を表示させる指令（画像更新の指令）となるデータを出力する（３７０８）。さらに、スピーカ３０から音を遊技状態に応じて出力させるために、音制御データを音ＬＳＩ５５７に出力する。音ＬＳＩ５５７は、入力された音制御データに基づいてスピーカ３０から音を出力させる（３７０９）。
Then, the
次に、演出制御装置５５０は、第１マスタＩＣ５７０ａから装飾制御装置６１０に演出制御データを出力する第１マスタ側スレーブ出力開始処理を実行する（３７１０）。前述したように、第１マスタＩＣ５７０ａが制御する装飾制御装置６１０は、主としてＬＥＤなどの発光体を制御するものであり、発光制御装置又は発光制御スレーブとされる。第１マスタ側スレーブ出力開始処理の詳細については、図３９にて後述する。
Next, the
演出制御装置５５０のＣＰＵ５５１は、スレーブ出力開始処理が終了すると、ＶＤＰ５５６に次に出力されるデータを編集し（３７１１）、さらに、音ＬＳＩ５５７に出力される音制御データを編集する（３７１２）。
When the slave output start process is completed, the
さらに、演出制御装置５５０は、第１マスタＩＣ５７０ａに接続され、発光体を制御する装飾制御装置６１０に送信するための演出制御データを編集する第１マスタ側スレーブ出力データ編集処理を実行する（３７１３）。スレーブ出力データ編集処理では、図３６で説明したように、各スレーブの演出制御データを生成し、ＲＡＭ５５３上に確保された出力データ準備領域に格納する。
Further, the
次に、演出制御装置５５０は、図３２に示した異常判定テーブル３２００を参照し、第１マスタＩＣ５７０ａに接続された発光制御スレーブに関するエラー判定処理を実行する（３７１４）。
Next, the
エラー判定処理では、演出制御装置５５０が、異常判定テーブル３２００の発光制御スレーブに対応するエントリのエラーフラグ３２０５がすべて「ＯＮ」となっているか否か、つまりすべての発光制御スレーブでエラーが発生しているか否かを判定する。言い換えれば、エラーフラグ３２０５が「ＯＦＦ」となっている発光制御スレーブが少なくとも１つ以上あるか否かを判定する。このエラー判定処理によって、すべての発光制御スレーブでエラーが発生していると判定された場合には、第１マスタＩＣ５７０ａ及び第１マスタＩＣ５７０ａに接続されたすべての発光制御スレーブのリセットする条件が成立したものとされる。
In the error determination process, the
演出制御装置５５０は、ステップ３７１４のエラー判定処理の結果に基づいてリセット条件が成立しているか否かを判定する（３７１５）。前述のように、ステップ３７１４のエラー判定処理の時点ですべての発光制御スレーブのエラーフラグ３２０５が「ＯＮ」になっている場合には、リセット条件が成立したと判定される。
The
演出制御装置５５０のＣＰＵ５５１は、リセット条件が成立したと判定された場合には（３７１５の結果が「Ｙ」）、第１マスタＩＣ５７０ａを初期化し（３７１６）、第１マスタＩＣ５７０ａに接続されるすべてのＩ2ＣＩ／Ｏエクスパンダ６１５（装飾制御装置６１０）に対して同時に初期化指示データを出力する第１マスタ側スレーブ初期化開始処理を実行する（３７１７）。
When it is determined that the reset condition is satisfied (the result of 3715 is “Y”), the
一方、演出制御装置５５０のＣＰＵ５５１は、リセット条件が成立していないと判定された場合には（３７１５の結果が「Ｎ」）、ＣＰＵ５５１が次のＶＤＰ５５６から割込信号を受け付けるまで処理を待機する。
On the other hand, if it is determined that the reset condition is not satisfied (the result of 3715 is “N”), the
このように、リセット条件が成立したと判定された場合には、ステップ３７１７の処理で、第１マスタＩＣ５７０ａに接続されるすべてのＩ2ＣＩ／Ｏエクスパンダ６１５に対して、同時に初期化を指示する。すなわち、すべてのＩ2ＣＩ／Ｏエクスパンダ６１５を同時に選択して初期化することになるので、Ｉ2ＣＩ／Ｏエクスパンダ６１５を個別に選択して初期化を指示する方法と比較すると、高速に初期化を行うことが可能となり、Ｉ2ＣＩ／Ｏエクスパンダ６１５を正常な状態へ迅速に復帰させることができる。このとき、ＣＰＵ５５１がバス５６３を介してリセットＲＥＧ５７３に初期化指示情報を書き込むことにより、第１マスタＩＣ５７０ａをソフト的にリセットする。
As described above, when it is determined that the reset condition is satisfied, in
なお、ステップ３７１５の処理でリセット条件成立と見なされた場合は、第１マスタＩＣ５７０ａにおいて異常が発生している可能性があるので、ステップ３７１６の処理で第１マスタＩＣ５７０ａも初期化するようにしている。
If it is determined that the reset condition is satisfied in the process of
第１マスタＩＣ５７０ａは、ＣＰＵ５５１からの指令によって、接続線ＳＤＡとＳＣＬの信号レベルを制御する信号レベル制御手段として機能しているので、すべての発光制御装置にてデータ送信に関する異常が発生している場合には、第１マスタＩＣ５７０ａ自身に異常が発生していることも考えられる。
Since the
そのため、すべての装飾制御装置６１０にてデータ送信に関する異常が発生している場合には、念のために、ＣＰＵ５５１（演算処理手段）により第１マスタＩＣ５７０ａが初期化される。これにより、第１マスタＩＣ５７０ａで異常が発生している場合であっても確実に第１マスタＩＣ５７０ａを制御可能にすることができる。
Therefore, if an abnormality related to data transmission occurs in all the
このように、図３７に示した処理では、表示装置５３の画像を更新する周期と同期して、演出制御装置５５０の第１マスタＩＣ５７０ａから装飾制御装置６１０のＩ2ＣＩ／Ｏエクスパンダ６１５に演出制御データを送信する。そして、Ｉ2ＣＩ／Ｏエクスパンダ６１５は、受信した演出制御データに基づいて装飾装置６２０を制御するため、表示装置５３における演出と装飾装置６２０における演出とが調和し、遊技者に違和感を与えないので、興趣を高めることができる。
As described above, in the processing shown in FIG. 37, the
また、表示装置５３の画像を更新する周期と同期して第１マスタＩＣ５７０ａから送信された演出制御データが装飾制御装置６１０で受信されると、その都度、Ｉ2ＣＩ／Ｏエクスパンダ６１５によってワークレジスタ（図２４参照）の値が更新される。そのため、毎回ワークレジスタの値が最新の状態に更新されるので、ノイズ等でワークレジスタの値が破壊されても、正常な値に復帰することが可能である。
Further, whenever the
また、表示装置５３の画像を更新する周期と同期して、ステップ３７１４でエラー判定処理を実行するので、エラーを判定する頻度を適切に設定することができる。すなわち、エラー判定処理の実行頻度が多すぎると、演出制御装置５５０のＣＰＵ５５１の処理負荷が増大し、逆に、エラー判定処理の実行頻度が少なすぎると、異常の発生を適切なタイミングで検出できなくなる。表示装置５３の画像を更新する周期と同期させてエラー判定を行うことによって、適切なタイミングでエラーを検出することが可能となり、各処理における不具合の発生に対して適切に対応することができる。
In addition, since the error determination process is executed in
図３８は、本発明の実施の形態の第１マスタＩＣ５７０ａ側のスレーブ初期化開始処理及び第２マスタＩＣ５７０ｂ側のスレーブ初期化開始処理の手順を示すフローチャートである。
FIG. 38 is a flowchart illustrating a procedure of slave initialization start processing on the
第１マスタＩＣ５７０ａ側のスレーブ初期化開始処理は、図３７のステップ３７０３及び３７１７で実行され、第２マスタＩＣ５７０ｂ側のスレーブ初期化開始処理は、同じくステップ３７０４及び図４４のステップ４４０９で実行される処理である。
The slave initialization start process on the
第１マスタＩＣ５７０ａ側の初期化開始処理では、まず、演出制御装置５５０のＣＰＵ５５１は、マスタ割込み（マスタＩＣからＣＰＵ５５１へ入力される割込み）及びタイムアウト割込みを禁止する（３８０１）。そして、初期化対象のマスタに第１マスタＩＣ５７０ａを選択する（３８０２）。
In the initialization start process on the
また、第２マスタＩＣ５７０ｂ側のスレーブ初期化開始処理では、第１マスタＩＣ５７０ａ側スレーブ初期化開始処理と同様に、ＣＰＵ５５１は、マスタ割込み及びタイムアウト割込みを禁止する（３８１１）。そして、初期化対象のマスタに第２マスタＩＣ５７０ｂを選択する（３８１２）。
In the slave initialization start process on the
以降の処理では、第１マスタＩＣ５７０ａ側スレーブ初期化開始処理及び第２マスタＩＣ５７０ｂ側スレーブ初期化開始処理について、選択されたマスタに対して共通の処理が実行される。
In the subsequent processes, a common process is executed for the selected master for the
ＣＰＵ５５１は、選択されたマスタの初期化段階番号に“１”を設定する（３８０３）。さらに、選択したマスタに関する監視タイマを設定し（３８０４）、タイムアウトの監視を開始する（３８０５）。
The
ＣＰＵ５５１は、選択されたマスタのコマンドＲＥＧ５８１に対し、ＳＴＡに“１”、ＳＴＯに“１”、ＳＩに“０”、及びＭＯＤＥに“０”を設定する（３８０６）。
In response to the selected master command REG581, the
ＳＴＡは、前述したように、スタートコンディションの出力を指示するためのビットであり、ＳＴＯは、ストップコンディションの出力を指示するためのビットである。各ビットに“１”が設定されると、マスタＩＣによって対応する信号が出力される。ステップ３８０６の処理では、スタートコンディション及びストップコンディションの両方の信号が出力される。
As described above, the STA is a bit for instructing the output of the start condition, and the STO is a bit for instructing the output of the stop condition. When “1” is set in each bit, a corresponding signal is output by the master IC. In the process of
ＳＩは、前述のマスタ割込みの発生を報知するためのビットであり、“１”が設定されている場合にはマスタＩＣからＣＰＵ５５１に割込みの発生が要求された状態となり、このビットが“０”に変更されるまで、割込みを発生させたマスタＩＣは、処理を待機する状態となる。そして、ＣＰＵ５５１によって、このビットに“０”を設定すると、ＣＰＵ５５１に発生している割込みが解除され、処理を待機していたマスタＩＣは、次に行われるべき処理を再開する。ステップ３８０６の処理では、“０”が設定されているため、割込みの発生が解除されて、処理を待機していたマスタＩＣが動作を再開する。
SI is a bit for notifying the occurrence of the aforementioned master interrupt. When “1” is set, the master IC requests the
ＭＯＤＥは、データを送信するモードを指定するためのビットであり、“１”が設定されている場合には「バッファモード」、“０”が設定されている場合には「バイトモード」が指定される。ステップ３８０６の処理では、“０”が設定されているため、バイトモードでデータがやり取りされる。
MODE is a bit for designating a mode for transmitting data. When “1” is set, “buffer mode” is designated, and when “0” is set, “byte mode” is designated. Is done. In
その後、ＣＰＵ５５１は、マスタ割込み及びタイムアウト割込みを許可し（３８０７）、呼び出し元に復帰する。
Thereafter, the
図３９は、本発明の実施の形態の第１マスタ側スレーブ出力開始処理及び第２マスタ側スレーブ出力開始処理の手順を示すフローチャートである。 FIG. 39 is a flowchart illustrating a procedure of first master-side slave output start processing and second master-side slave output start processing according to the embodiment of this invention.
第１マスタ側スレーブ出力開始処理は、図３７に示すステップ３７１０で実行される処理であり、第１マスタＩＣ５７０ａから発光制御スレーブに演出制御データを送信するために必要な処理である。
The first master-side slave output start process is a process executed in
また、第２マスタ側スレーブ出力開始処理は、図４４に示すステップ４４０５で実行される処理であり、第２マスタＩＣ５７０ｂから可動制御スレーブに演出制御データを送信するために必要な処理である。
Further, the second master side slave output start process is a process executed in
第１マスタ側スレーブ出力開始処理では、まず、演出制御装置５５０のＣＰＵ５５１は、マスタ割込み及びタイムアウト割込みを禁止する（３９０１）。そして、演出制御データの出力側のマスタとして、第１マスタＩＣ５７０ａを選択する（３９０２）。
In the first master-side slave output start process, first, the
また、第２マスタ側スレーブ出力開始処理では、まず、演出制御装置５５０のＣＰＵ５５１は、マスタ割込み及びタイムアウト割込みを禁止する（３９１１）。そして、演出制御データの出力側のマスタとして、第２マスタＩＣ５７０ｂを選択する（３９１２）。
In the second master-side slave output start process, first, the
以降の処理では、第１マスタＩＣ５７０ａ側スレーブ出力開始処理及び第２マスタＩＣ５７０ｂスレーブ出力開始処理について、選択されたマスタに対して共通の処理が実行される。
In the subsequent processes, a common process is executed for the selected master for the
ＣＰＵ５５１は、選択されたマスタに対応するスタートフラグを“オン”に設定する（３９０３）。さらに、選択されたマスタの監視タイマを設定し（３９０４）、タイムアウトの監視処理を開始する（３９０５）。スタートフラグとは、スタートコンディションが出力され、演出制御データの送信が開始されたか否かを示すフラグであり、マスタＩＣ毎に設定される。スタートフラグは、演出制御装置５５０のＲＡＭ５５３に記憶される。
The
さらに、ＣＰＵ５５１は、選択したマスタＩＣのコマンドＲＥＧ５８１に対し、ＳＴＡに“１”、ＳＴＯに“１”、ＳＩに“０”、及びＭＯＤＥに“１”を設定する（３９０６）。ステップ３９０６の処理では、ＭＯＤＥに“１”が設定されるため、バッファモードでデータが送受信される。
Further, the
ＣＰＵ５５１は、選択したマスタの先頭のスレーブ（装飾制御装置６１０）を選択する（３９０７）。各マスタＩＣには、演出制御データを送信するスレーブの順序があらかじめ設定されている。ステップ３９０７の処理で当該順序の先頭のスレーブを設定し、後述する演出制御データの送信再開処理（図４３参照）において、選択したマスタに接続される各スレーブに演出制御データを順次送信する。
The
さらに、ＣＰＵ５５１は、選択したマスタＩＣのリトライカウンタを０に設定する（３９０８）。リトライカウンタとは、各マスタに演出制御データを送信する場合において、送信失敗時にインクリメントされるカウンタである。リトライカウンタが所定の数値よりも大きくなった場合には何らかの障害が発生したものと判断することができる。
Further, the
その後、ＣＰＵ５５１は、マスタ割込み及びタイムアウト割込みを許可し（３９０９）、呼び出し元に復帰する。
Thereafter, the
図４０は、本発明の実施の形態の第１マスタＩＣ５７０ａ側及び第２マスタＩＣ５７０ｂ側の送信中断割込み発生時の処理の手順を示すフローチャートである。
FIG. 40 is a flowchart illustrating a processing procedure when a transmission interruption interrupt occurs on the
送信中断割込みは、いわゆるマスタ割込みであり、中断時の状態に応じて処理が実行される。 The transmission interruption interrupt is a so-called master interruption, and processing is executed according to the state at the time of interruption.
ＣＰＵ５５１は、まず、第１マスタＩＣ５７０ａからのマスタ割込みが発生した場合には、第１マスタＩＣ５７０ａに関するタイムアウトの監視を終了する（４００１）。さらに、第１マスタＩＣ５７０ａの初期化段階番号及びスタートフラグを取得する（４００２）。
First, when a master interrupt from the
同じく、ＣＰＵ５５１は、第２マスタＩＣ５７０ｂからのマスタ割込みが発生した場合には、第２マスタＩＣ５７０ｂに関するタイムアウトの監視を終了し（４０１１）、第２マスタＩＣ５７０ｂの初期化段階番号及びスタートフラグを取得する（４０１２）。
Similarly, when a master interrupt from the
ＣＰＵ５５１は、初期化対象のマスタＩＣの初期化段階番号が“０”であるか否かを判定する（４００３）。初期化段階番号が“０”の場合とは、初期化処理が実行中でない状態であることを示している。すなわち、初期化段階番号が“０”以外の場合には初期化処理が実行中であることを示している。
The
ＣＰＵ５５１は、初期化対象のマスタＩＣの初期化段階番号が“０”である場合には（４００３の結果が「Ｙ」）、前述のように、初期化処理中であるため、初期化指示データの送信再開処理を実行する（４００４）。初期化指示データの送信再開処理の詳細については、図４２にて後述する。
When the initialization stage number of the master IC to be initialized is “0” (the result of 4003 is “Y”), the
一方、ＣＰＵ５５１は、初期化対象のマスタＩＣの初期化段階番号が“０”でない場合には（４００３の結果が「Ｎ」）、初期化処理を既に終えており、演出制御データを送信している途中であるため、演出制御データの送信再開処理を実行する（４００５）。演出制御データの送信再開処理の詳細については、図４３にて後述する。
On the other hand, when the initialization stage number of the master IC to be initialized is not “0” (result of 4003 is “N”), the
図４１は、本発明の実施の形態の第１マスタＩＣ５７０ａ及び第２マスタＩＣ５７０ｂによるタイムアウト割込み発生時の処理の手順を示すフローチャートである。
FIG. 41 is a flowchart illustrating a processing procedure when a time-out interrupt is generated by the
本処理は、第１マスタＩＣ５７０ａ又は第２マスタＩＣ５７０ｂにおいて所定の時間が経過しても復帰しない場合に発生するタイムアウト割込みが発生した場合に各マスタＩＣを初期化するために実行される処理である。
This process is a process executed to initialize each master IC when a time-out interrupt occurs when the
ＣＰＵ５５１は、第１マスタＩＣ５７０ａにおいてタイムアウト割込みが発生した場合には、第１マスタＩＣ５７０ａをソフトリセットする（４１０１）。さらに、第１マスタＩＣ５７０ａに接続されたスレーブを初期化する第１マスタＩＣ５７０ａ側スレーブ初期化開始処理（図３８）を実行する（４１０２）。
When a timeout interrupt occurs in the
ＣＰＵ５５１は、第２マスタＩＣ５７０ｂにおいてタイムアウト割込みが発生した場合には、第２マスタＩＣ５７０ｂをソフトリセットする（４１１１）。さらに、第２マスタＩＣ５７０ｂに接続されたスレーブを初期化する第２マスタＩＣ５７０ｂ側スレーブ初期化開始処理（図３８）を実行する（４１１２）。
When a timeout interrupt occurs in the
図４２は、本発明の実施の形態の初期化指示データの送信再開処理の手順を示すフローチャートである。 FIG. 42 is a flowchart illustrating a procedure of the transmission restart process of the initialization instruction data according to the embodiment of this invention.
ＣＰＵ５５１は、まず、初期化段階番号とステータスコードの整合判断を行い（４２０１）、初期化段階番号とステータスコードとが整合するか否かを判定する（４２０２）。初期化段階番号とは、前述のように、初期化処理の進捗を示す番号である。ステータスコードは、マスタＩＣの状態を示す値であり、ステータスレジスタ（ＲＥＧ）５８２に設定されている。ステップ４２０１の処理における整合判断では、初期化段階番号に対応する状態が、ステータスＲＥＧ５８２に設定されたステータスコードと一致するか否かを判定する。以下、初期化段階番号及びステータスコードの詳細について説明する。
First, the
初期化段階番号は、マスタＩＣの初期化を行っているときに、その処理段階に応じて“１”〜“４”の何れかの値が設定されるものであり、マスタＩＣの初期化が完了すると“０”に設定されるものである。但し、マスタＩＣの初期化が完了して、初期化段階番号が “０”になると、当該初期化指示データの送信再開処理が呼び出されない（図４０の呼び出し元の処理にてステップ４００３の分岐がある）ので、ここでは、初期化段階番号が “１”〜“４”となっていることを前提に説明を行う。
The initialization stage number is set to any value from “1” to “4” according to the processing stage when the master IC is being initialized. When completed, it is set to “0”. However, when the initialization of the master IC is completed and the initialization stage number becomes “0”, the transmission restart process of the initialization instruction data is not called (the branch of
初期化段階番号に“１”が設定されている場合は、マスタＩＣからスタートコンディションが出力されたことを意味する。この場合には、ステータスコードは、スタートコンディション又はリスタートコンディションが送信されたことを示す“０８ｈ”又は“１０ｈ”が設定されることになる。したがって、初期化段階番号に“１”が設定されており、かつ、ステータスコードに“０８ｈ”又は“１０ｈ”が設定されている場合には、整合していると判断される。 When “1” is set in the initialization stage number, it means that a start condition is output from the master IC. In this case, the status code is set to “08h” or “10h” indicating that a start condition or a restart condition has been transmitted. Therefore, if the initialization stage number is set to “1” and the status code is set to “08h” or “10h”, it is determined that they are consistent.
初期化段階番号に“２”が設定されている場合は、マスタＩＣの出力用バッファ５７２にリセット用アドレスが設定された状態であることを意味する。この場合には、ステータスコードは、スレーブのアドレス（ここでは、リセット用アドレス）が送信済みであり、かつ、各スレーブから信号を正常に受信したことを示すＡＣＫが応答されたことを示す“１８ｈ”が設定されることになる。但し、ステータスコードは、各スレーブから信号を正常に受信できなかったことを示すＮＡＣＫが応答された場合には“２０ｈ”が設定される。したがって、初期化段階番号に“２”が設定されており、かつ、ステータスコードに“１８ｈ”が設定されている場合には、整合している（データ送信に成功している）と判断される。
When “2” is set in the initialization stage number, it means that the reset address is set in the
初期化段階番号に“３”が設定されている場合は、マスタＩＣの出力用バッファ５７２にリセット指令の前半の値が設定された状態であることを意味する。この場合には、ステータスコードは、出力用バッファ５７２に設定されたデータが送信済みであり、かつ、各スレーブから信号を正常に受信したことを示すＡＣＫが応答されたことを示す“２８ｈ”が設定されることになる。但し、ステータスコードは、各スレーブから信号を正常に受信できなかったことを示すＮＡＣＫが応答された場合には“３０ｈ”が設定される。したがって、初期化段階番号に“３”が設定されており、かつ、ステータスコードに“２８ｈ”が設定されている場合には、整合している（データ送信に成功している）と判断される。
When “3” is set as the initialization stage number, it means that the first half value of the reset command is set in the
初期化段階番号に“４”が設定されている場合は、マスタＩＣの出力用バッファ５７２にリセット指令の後半の値が設定された状態であることを意味する。この場合には、初期化段階番号が“３”の場合と同様に、ステータスコードに“２８ｈ”が設定される。
When “4” is set in the initialization stage number, it means that the latter half value of the reset command is set in the
ＣＰＵ５５１は、初期化段階番号とステータスコードが整合しないとき（ステップ４２０２の結果が「Ｎ」）には、正常な状態ではない（データ送信に失敗した状態）なので、初期化の開始を示す値“１”を初期化段階番号に設定する（４２０３）。さらに、監視タイマを設定し、タイムアウトの監視を開始する（４２０４）。
When the initialization stage number and the status code do not match (the result of
最後に、ＣＰＵ５５１は、ストップコンディション及びスタートコンディションを出力するように、処理対象のマスタＩＣのコマンドＲＥＧ５８１のＳＴＡに“１”、ＳＴＯに“１”、ＳＩに“０”、ＭＯＤＥに“０”を設定し（４２０５）、呼び出し元の処理に復帰する。
Finally, the
一方、ＣＰＵ５５１は、初期化段階番号とステータスコードが整合する場合には（４２０２の結果が「Ｙ」）、初期化処理が実行中であるため、初期化段階番号に基づいて処理を分岐する（４２０６）。初期化段階番号が“１”の場合には、処理対象のマスタＩＣの出力用バッファ５７２にリセット用アドレスを設定する（４２０７）。
On the other hand, if the initialization stage number and the status code match (result of 4202 is “Y”), the
そして、ＣＰＵ５５１は、初期化段階番号をインクリメントし（４２０８）、監視タイマを設定し、タイムアウトの監視を開始する（４２０９）。最後に、処理を継続するために、処理対象のマスタＩＣのコマンドＲＥＧ５８１のＳＴＡ、ＳＴＯ、ＳＩ及びＭＯＤＥにそれぞれ“０”を設定し（４２０５）、呼び出し元の処理に復帰する。
The
また、初期化段階番号が“２”の場合には、ＣＰＵ５５１は、処理対象のマスタＩＣの出力用バッファ５７２にリセット指令を示す値の前半の値を設定する（４２１１）。初期化段階番号が“３”の場合には、処理対象のマスタＩＣの出力用バッファ５７２にリセット指令を示す値の後半の値を設定する（４２１２）。出力用バッファ５７２に値が設定されると、初期化段階番号が“１”の場合と同様に、ステップ４２０８から４２１０までの処理を実行する。
When the initialization stage number is “2”, the
また、初期化段階番号が“４”の場合には、ＣＰＵ５５１は、初期化処理に必要な処理が終了したため、処理対象のマスタＩＣに接続されたすべての装飾制御装置６１０のエラーフラグをオフに設定し（４２１３）、さらに、エラーカウンタを０に設定して初期化する（４２１４）。そして、初期化段階番号を初期化処理中でないことを示す“０”に設定する（４２１５）。最後に、初期化処理を完了させ、処理対象のマスタＩＣから、当該マスタＩＣに接続されたすべての装飾制御装置６１０にストップコンディションを出力するために、処理対象のマスタＩＣのコマンドＲＥＧ５８１のＳＴＯに“１”、ＳＴＡ、ＳＩ及びＭＯＤＥにそれぞれ“０”を設定し（４２１６）、呼び出し元の処理に復帰する。
When the initialization stage number is “4”, the
図４３は、本発明の実施の形態の演出制御データの送信再開処理の手順を示すフローチャートである。 FIG. 43 is a flowchart showing a procedure of resumption of transmission processing of effect control data according to the embodiment of the present invention.
ＣＰＵ５５１は、まず、スタートフラグとステータスコードの整合判断を行い（４３０１）、整合するか否かを判定する（４３０２）。スタートフラグは、第１マスタＩＣ５７０ａ及び第２マスタＩＣ５７０ｂの各々に関して、演出制御データを送信するタイミングを制御するためのフラグである。具体的には、図３９に示す第１マスタ側スレーブスレーブ出力開始処理又は第２マスタ側スレーブ出力開始処理が実行されると、スタートフラグが“オン”に設定される。また、後述するように、出力用バッファ５７２に演出制御データを設定すると、スタートフラグは“オフ”に設定される。ステータスコードについては、図４２にて説明したとおりである。
First, the
以下、スタートフラグとステータスコードとの対応について説明する。スタートフラグが“オン”の場合には、前述のように、スタートコンディションが出力された後であるため、対応するステータスコードは、スタートコンディション又はリスタートコンディションが送信されたことを示す“０８ｈ”又は“１０ｈ”となる。一方、スタートフラグが“オフ”の場合、正常に処理が行われていれば、ステータスコードには正常にデータの送信が完了したことを示す“２８ｈ”が設定されている。 The correspondence between the start flag and the status code will be described below. When the start flag is “ON”, as described above, since the start condition is output, the corresponding status code is “08h” indicating that the start condition or the restart condition is transmitted or “10h”. On the other hand, when the start flag is “off”, if the process is normally performed, “28h” indicating that data transmission has been completed normally is set in the status code.
ＣＰＵ５５１は、スタートフラグとステータスコードとが整合する場合には（４３０２の結果が「Ｙ」）、さらに、スタートフラグが“オン”であるか否かを判定する（４３０３）。
If the start flag matches the status code (the result of 4302 is “Y”), the
ＣＰＵ５５１は、スタートフラグが“オン”である場合には（４３０３の結果が「Ｙ」）、ＲＡＭ５５３上に準備されていたデータを出力用バッファ５７２に設定する（４３０４）。そして、スタートフラグを“オフ”に設定し（４３０５）、監視タイマを設定し、タイムアウトの監視を開始する（４３０６）。最後に、処理対象のマスタＩＣのコマンドＲＥＧ５８１のＳＴＡ、ＳＴＯ及びＳＩをそれぞれ“０”を設定し、出力用バッファ５７２に設定されたデータをバッファモードで送信するために、ＭＯＤＥを“１”に設定し（４３０７）、呼び出し元の処理に復帰する。
If the start flag is “ON” (the result of 4303 is “Y”), the
一方、ＣＰＵ５５１は、スタートフラグが“オフ”である場合には（４３０３の結果が「Ｎ」）、選択されたスレーブ（装飾制御装置６１０）に対応するエラーフラグを“オフ”に設定し（４３０８）、さらに、エラーカウンタを初期化する（４３０９）。
On the other hand, when the start flag is “OFF” (the result of 4303 is “N”), the
その後、ＣＰＵ５５１は、すべてのスレーブに対して送信再開処理が完了したか否かを判定する（４３１０）。そして、すべてのスレーブに対して処理が完了した場合には（４３１０の結果が「Ｙ」）、ストップコンディションを出力し、データを送信するモードを「バッファモード」に指定するようにコマンドＲＥＧ５８１のＳＴＯ及びＭＯＤＥに“１”、ＳＴＡ及びＳＩに“０”を設定し（４３１１）、呼び出し元の処理に復帰する。
Thereafter, the
ＣＰＵ５５１は、すべてのスレーブに対して処理が完了していない場合には（４３１０の結果が「Ｎ」）、リトライカウンタを０に設定し（４３１２）、次の処理対象のスレーブを選択する（４３１３）。そして、選択されたスレーブへの出力データを準備し（４３１４）、スタートフラグを“オン”に設定し（４３１５）、監視タイマを設定し、タイムアウトの監視を開始する（４３１６）。
If the processing has not been completed for all the slaves (the result of 4310 is “N”), the
最後に、ＣＰＵ５５１は、スタートコンディションを出力し、データを送信するモードを「バッファモード」に指定するようにコマンドＲＥＧ５８１のＳＴＡ及びＭＯＤＥに“１”、ＳＴＯ及びＳＩに“０”を設定し（４３１７）、呼び出し元の処理に復帰する。
Finally, the
ＣＰＵ５５１は、スタートフラグとステータスコードとが整合しない場合には（４３０２の結果が「Ｎ」）、リトライカウンタの値をインクリメントする（４３１８）。そして、リトライカウンタの値が、指定された値に到達したか否かを判定する（４３１９）。このときの指定された値は、図３２又は図３３に示した異常判定テーブル３２００又は異常判定テーブル３３００に設定されており、現在選択されているスレーブに対応する比較値３２０４に対応する。
If the start flag and the status code do not match (the result of 4302 is “N”), the
ＣＰＵ５５１は、リトライカウンタの値が指定値に到達していない場合には（４３２２の結果が「Ｎ」）、現在選択中のスレーブを再度選択し（４３２０）、選択スレーブに出力するデータを準備し（４３１４）、ステップ４３１５以降の処理を実行する。
When the value of the retry counter has not reached the specified value (result of 4322 is “N”), the
一方、ＣＰＵ５５１は、リトライカウンタの値が指定値に到達した場合には（４３２２の結果が「Ｙ」）、選択されているスレーブのエラーフラグ３２０５に“ＯＮ”を設定し（４３２３）、ステップ４３１０以降の処理を実行する。
On the other hand, when the value of the retry counter reaches the specified value (result of 4322 is “Y”), the
図４４は、本発明の実施の形態のタイマ割込みが発生した場合の演出制御装置５５０のＣＰＵ５５１によって実行される処理の手順を示すフローチャートである。
FIG. 44 is a flowchart illustrating a procedure of processes executed by the
タイマ割込みは、ＶＤＰ５５６から入力される同期信号がＣＰＵ５５１に入力される周期よりも短い周期（例えば２ｍｓ周期）でＣＰＵ５５１に入力される。
The timer interrupt is input to the
ＣＰＵ５５１は、タイマ割込みが入力されると、タイマ割込みの受け付けを禁止する（４４０１）。そして、ＣＰＵ５５１は、役物駆動第１ＭＯＴ７１、役物駆動第２ＭＯＴ８１、照明駆動第１ＭＯＴ１３ａ、及び照明駆動第２ＭＯＴ１４ａの回転位置を検出するために、役物駆動モータ位置検出センサ５６０ａ及び照明駆動モータ位置検出センサ５６０ｂの出力レベルを取り込む（４４０２）。
When a timer interrupt is input, the
次に、ＣＰＵ５５１は、第２マスタＩＣ５７０ｂａに接続され、可動物を制御する装飾制御装置６１０に送信するための演出制御データを編集する第２マスタ側スレーブ出力データ編集処理を実行する（４４０３）。なお、第２マスタ側スレーブ出力データ編集処理は、図４５で詳述する。
Next, the
そして、演出制御装置５５０は、図３６にて説明したように、ＲＡＭ５５３上に格納された演出制御データを上書きされないように退避する第２マスタＩＣ５７０ｂのスレーブ出力データ退避処理を実行する（４４０４）。退避領域に退避された出力データは、前述したように、所定のタイミングで第２マスタＩＣ５７０ｂに設定される。
Then, as described with reference to FIG. 36, the
次に、演出制御装置５５０は、第２マスタＩＣ５７０ｂから装飾制御装置６１０に演出制御データを出力する第２マスタ側スレーブ出力開始処理を実行する（４４０５）。前述したように、第２マスタＩＣ５７０ｂが制御する装飾制御装置６１０は、主としてモータやＬＥＤなどの可動物を制御するものであり、可動制御装置又は可動制御スレーブとされる。スレーブ出力開始処理の詳細については、図３９で説明したとおりである。
Next, the
このように、ステップ４４０３の第２マスタ側スレーブ出力データ編集処理が、ステップ４４０４の第２マスタ側スレーブ出力データ退避処理よりも先に実行される。このため、演出制御データを編集したタイマ割込みで当該編集された演出制御データが退避領域へ退避するため、演出制御データの編集と当該タイマ割込みで編集された演出制御データの出力とを一回のタイマ割込みで行うことができる。
As described above, the second master side slave output data editing process in
したがって、可動物の可動位置によって制御を刻々と制御する必要がある可動制御スレーブに、最新の可動位置に基づいた演出制御データを出力でき、正確に可動物を制御できるようになる。 Therefore, the production control data based on the latest movable position can be output to the movable control slave that needs to control the moment by the movable position of the movable object, and the movable object can be accurately controlled.
次に、演出制御装置５５０は、図３３に示した異常判定テーブル３３００を参照し、第２マスタＩＣ５７０ｂに接続された可動制御スレーブに関するエラー判定処理を実行する（４４０６）。
Next, the
エラー判定処理では、演出制御装置５５０が、異常判定テーブル３３００の可動制御スレーブに対応するエントリのエラーフラグ３２０５がすべて「ＯＮ」となっているか否か、つまり、すべての可動制御スレーブでエラーが発生しているか否かを判定する。言い換えれば、エラーフラグ３２０５が「ＯＦＦ」となっている発光制御スレーブが少なくとも１つ以上あるか否かを判定する。このエラー判定処理によって、すべての可動制御スレーブでエラーが発生していると判定された場合には、第２マスタＩＣ５７０ｂ及び第２マスタＩＣ５７０ｂに接続されたすべての可動制御スレーブをリセットする条件が成立したものとされる。
In the error determination process, the
演出制御装置５５０は、ステップ４４０６のエラー判定処理の結果に基づいてリセット条件が成立しているか否かを判定する（４４０７）。前述のように、ステップ４４０６のエラー判定処理の時点ですべての可動制御スレーブのエラーフラグ３２０５が「ＯＮ」になっている場合には、リセット条件が成立したと判定される。
The
演出制御装置５５０は、リセット条件が成立したと判定された場合には（４４０７の結果が「Ｙ」）、第２マスタＩＣ５７０ｂを初期化し（４４０８）、第２マスタＩＣ５７０ｂに接続されるすべてのＩ2ＣＩ／Ｏエクスパンダ６１５（装飾制御装置６１０）に対して同時に初期化指示データを出力する第２マスタＩＣスレーブ初期化開始処理を実行し（４４０９）、タイマ割込みの受け付けを許可して（４４１０）、呼び出し元の処理に復帰する。
When it is determined that the reset condition is satisfied (the result of 4407 is “Y”), the
一方、演出制御装置５５０は、リセット条件が成立していないと判定された場合には（４４０７の結果が「Ｎ」）、タイマ割込みの受け付けを許可して（４４１０）、呼び出し元の処理に復帰する。
On the other hand, when it is determined that the reset condition is not satisfied (result of 4407 is “N”), the
このように、リセット条件が成立したと判定された場合には、ステップ４４０９の処理で、第２マスタＩＣ５７０ｂに接続されるすべてのＩ2ＣＩ／Ｏエクスパンダ６１５に対して、同時に初期化を指示する。すなわち、すべてのＩ2ＣＩ／Ｏエクスパンダ６１５を同時に選択して初期化することになるので、Ｉ2ＣＩ／Ｏエクスパンダ６１５を個別に選択して初期化を指示する方法と比較すると、高速に初期化を行うことが可能となり、Ｉ2ＣＩ／Ｏエクスパンダ６１５を正常な状態へ迅速に復帰させることができる。このとき、ＣＰＵ５５１がバス５６３を介してリセットＲＥＧ５７３に情報を書き込むことにより、第２マスタＩＣ５７０ｂをソフト的にリセットする。
As described above, when it is determined that the reset condition is satisfied, in
なお、ステップ４４０７の処理でリセット条件成立と見なされた場合は、第２マスタＩＣ５７０ｂにおいて異常が発生している可能性があるので、ステップ４４０８の処理で第２マスタＩＣ５７０ｂも初期化するようにしている。
If it is determined that the reset condition is satisfied in the process of
第２マスタＩＣ５７０ｂは、ＣＰＵ５５１からの指令によって、接続線ＳＤＡとＳＣＬの信号レベルを制御する信号レベル制御手段として機能しているので、すべての可動制御装置にてデータ送信に関する異常が発生している場合には、第２マスタＩＣ５７０ｂ自身に異常が発生していることも考えられる。
Since the
そのため、すべての装飾制御装置６１０にてデータ送信に関する異常が発生している場合には、念のために、ＣＰＵ５５１（演算処理手段）により第２マスタＩＣ５７０ｂが初期化される。これにより、第２マスタＩＣ５７０ｂで異常が発生している場合であっても確実に第２マスタＩＣ５７０ｂを制御可能にすることができる。
Therefore, if an abnormality related to data transmission occurs in all the
このように、図４４に示した処理では、タイマ割込みがＣＰＵ５５１に入力される周期と同期して、各種モータ位置検出センサの監視と、第２マスタＩＣ５７０ｂから装飾制御装置６１０のＩ2ＣＩ／Ｏエクスパンダ６１５への演出制御データの送信とを行う。換言すると、各種位置モータ位置検出センサの監視周期と第２マスタＩＣ５７０ｂの演出制御データの送信周期とが同期する。
As described above, in the processing shown in FIG. 44, in synchronization with the period when the timer interrupt is input to the
これによって、モータ位置検出センサのモータの回転位置の検出結果に適合した演出制御データを即座に可動制御装置に送信することができる。 Thereby, it is possible to immediately transmit the presentation control data suitable for the detection result of the rotational position of the motor of the motor position detection sensor to the movable control device.
なお、第２マスタＩＣ５７０ｂに接続される装飾制御装置６１０の制御対象が可動物であるため、制御遅延のために当該可動物及び当該可動物付近の部材が破損することを防止するために、各種位置モータ位置検出センサの監視周期と第２マスタＩＣ５７０ｂの演出制御データの送信周期とは、第１マスタＩＣ５７０ａが装飾制御装置６１０へ演出制御データを送信する周期よりも短い周期が要求されている。
In addition, since the controlled object of the
また、タイマ割込み周期と同期して第２マスタＩＣ５７０ｂから送信された演出制御データが装飾制御装置６１０で受信されると、その都度、Ｉ2ＣＩ／Ｏエクスパンダ６１５によってワークレジスタの値が更新される。そのため、毎回ワークレジスタの値が最新の状態に更新されるので、ノイズ等でワークレジスタの値が破壊されても、正常な値に復帰することが可能である。
In addition, each time the
また、タイマ割込み周期と同期して、ステップ４４０６の処理でエラー判定処理を実行するので、エラーを判定する頻度を適切に設定することができる。すなわち、エラー判定処理の実行頻度が多すぎると、演出制御装置５５０のＣＰＵ５５１の処理負荷が増大し、逆に、エラー判定処理の実行頻度が少なすぎると、異常の発生を適切なタイミングで検出できなくなる。タイマ割込み周期と同期させてエラー判定を行うことによって、適切なタイミングでエラーを検出することが可能となり、各処理における不具合の発生に対して適切に対応することができる。
In addition, since the error determination process is executed in the process of
図４５は、本発明の実施の形態の第２マスタ側スレーブ出力データ編集処理の手順を示すフローチャートである。 FIG. 45 is a flowchart illustrating a procedure of second master-side slave output data editing processing according to the embodiment of this invention.
まず、ＣＰＵ５５１は、第２マスタＩＣ５７０ｂに接続されたスレーブから一つのスレーブを選択する（４５０１）。
First, the
そして、ＣＰＵ５５１は、選択したスレーブが制御する可動物がモータであるか否かを判定する（４５０２）。具体的には、ＣＰＵ５５１は、異常判定テーブル３３００を参照して、選択したスレーブが示すエントリのＭＳ識別コード３３０１に「Ｍ」が登録されているか否かを判定する。
The
ステップ４５０２の処理で、選択したスレーブが制御する可動物がモータであると判定された場合、ＣＰＵ５５１は、異常判定テーブル３３００を参照し、選択したスレーブが示すエントリの初期化フラグ３３０２にＯＮが設定されているか否かを判定する（４５０３）。
If it is determined in
ステップ４５０３の処理で、選択したスレーブが示すエントリの初期化フラグ３３０２にＯＮが設定されていると判定された場合には、選択したスレーブによって制御されるモータが回転位置を初期位置まで戻すモータの初期化が実行中であるので、ＣＰＵ５５１は、図４４に示すステップ４４０２の処理で取り込んだモータ位置検出センサのレベルを参照し、選択したスレーブによって制御されるモータの現在の回転位置が初期位置であるか否かを判定する（４５０４）。
If it is determined in
ステップ４５０４の処理で、選択したスレーブによって制御されるモータの現在の回転位置が初期位置であると判定された場合には、ＣＰＵ５５１は、モータの初期化を終了するために、モータを停止させる停止データをデータ準備領域に設定する（４５０５）。そして、ＣＰＵ５５１は、異常判定テーブル３３００に登録されたエントリのうち、選択したスレーブが示すエントリの初期化フラグ３３０２にＯＦＦを登録する（４５０６）。
If it is determined in
次に、ＣＰＵ５５１は、第２マスタＩＣ５７０ｂに接続されたすべてのスレーブに対して、スレーブ出力データ編集処理が終了したか否かを判定する（４５０７）。
Next, the
ステップ４５０７の処理で、第２マスタＩＣ５７０ｂに接続されたすべてのスレーブに対して、スレーブ出力データ編集処理が終了したと判定された場合には、呼び出し元の処理に復帰する。
If it is determined in
一方、ステップ４５０７の処理で、第２マスタＩＣ５７０ｂに接続されたすべてのスレーブに対して、スレーブ出力データ編集処理が終了していないと判定された場合には、ＣＰＵ５５１は、次のスレーブを選択して（４５０８）、ステップ４５０２の処理に進む。
On the other hand, if it is determined in
ステップ４５０４の処理で、選択したスレーブによって制御されるモータの現在の回転位置が初期位置でないと判定された場合には、モータの初期化は完了していないので、ＣＰＵ５５１は、モータの初期化時のモータ出力データをデータ準備領域に設定して（４５０９）、ステップ４５０７の処理に進み、第２マスタＩＣ５７０ｂに接続されたすべてのスレーブに対して、スレーブ出力データ編集処理が終了したかを判定する。
If it is determined in
ステップ４５０３の処理で、選択したスレーブが示すエントリの初期化フラグ３３０２にＯＮが設定されていると判定された場合には、ＣＰＵ５５１は、モータの動作に関する異常を検出したか否かを判定する（４５１０）。
If it is determined in
ここで、モータの動作に関する異常とは、例えば、モータが通常動作を開始してから所定時間が経過しても、モータの回転位置が所定の回転位置に達しない等の異常をいう。 Here, the abnormality relating to the operation of the motor refers to an abnormality such that the rotational position of the motor does not reach the predetermined rotational position even after a predetermined time has elapsed since the motor started normal operation.
ステップ４５１０の処理で、モータの動作に関する異常が検出されたと判定された場合、ＣＰＵ５５１は、異常判定テーブル３３００に登録されたエントリのうち、選択したスレーブが示すエントリの初期化フラグをＯＮに設定し（４５１１）、ステップ４５０９の処理に進み、初期化時のモータ出力データをデータ準備領域に設定する。
If it is determined in
一方、ステップ４５１０の処理で、モータの動作に関する異常が検出されていないと判定された場合、初期化が実行中でなく、モータの異常も検出されないので、モータを通常動作させるべく、ＣＰＵ５５１は、通常動作時のモータ出力データをデータ準備領域に設定し（４５１２）、ステップ４５０７の処理に進み、第２マスタＩＣ５７０ｂに接続されたすべてのスレーブに対して、スレーブ出力データ編集処理が完了したか否かを判定する。
On the other hand, if it is determined in
ステップ４５０２の処理で、選択したスレーブが制御する可動物がモータでないと判定された場合、つまり、選択したスレーブが制御する可動物がソレノイドである場合には、ソレノイド出力データをデータ準備領域に設定して（４５１３）、ステップ４５０７の処理に進み、第２マスタＩＣ５７０ｂに接続されたすべてのスレーブに対して、スレーブ出力データ編集処理が完了したか否かを判定する。
If it is determined in
なお、選択したスレーブが制御する可動物がソレノイドである場合には、ソレノイドの初期化は、ソレノイドを非通電状態にすればよいので、モータの初期化処理のように時間がかかるものではないので、ソレノイドが初期化中にソレノイドを制御するスレーブに送信する出力データは必要ない。 In addition, when the movable object controlled by the selected slave is a solenoid, the initialization of the solenoid only needs to be in a non-energized state, so it does not take time like the initialization process of the motor. No output data is required to be sent to the slave that controls the solenoid during initialization.
図４６は、本発明の実施の形態のマスタＩＣによるデータ送信処理の手順を示すフローチャートである。本処理は、第１マスタＩＣ５７０ａ及び第２マスタＩＣ５７０ｂにおいて共通の処理であり、ＣＰＵ５５１によって、コマンドレジスタ５８１（図１１及び図１２参照）のＳＩのビットに“０”が設定されると、割込み処理の発生によって待機していたマスタＩＣが、当該処理を開始する。
FIG. 46 is a flowchart illustrating a procedure of data transmission processing by the master IC according to the embodiment of this invention. This process is common to the
まず、マスタＩＣのコントローラ５７４は、ストップコンディションの出力が要求されているか否か、すなわち、コマンドＲＥＧ５８１のＳＴＯに“１”が設定されているか否かを判定する（４６０１）。 First, the controller 574 of the master IC determines whether or not the output of the stop condition is requested, that is, whether or not “1” is set in the STO of the command REG 581 (4601).
コントローラ５７４は、ストップコンディションの出力が要求されている場合には（４６０１の結果が「Ｙ」）、送信可能状態を確認する（４６０２）。 When the output of the stop condition is requested (the result of 4601 is “Y”), the controller 574 confirms the transmittable state (4602).
送信可能状態の確認とは、マスタＩＣから装飾制御装置６１０のＩ2ＣＩ／Ｏエクスパンダ６１５にデータを送信可能であるか否かを確認することであり、具体的には、接続線ＳＤＡの信号レベルがＨＩＧＨに設定されている（接続線ＳＤＡが開放されている）かを確認することである。接続線ＳＤＡの信号レベルがＨＩＧＨに設定されていなかった場合には、接続線ＳＤＡの信号レベルがＨＩＧＨに設定されるか、若しくは、タイムアウトするまで待機する。
The confirmation of the transmittable state is to confirm whether or not data can be transmitted from the master IC to the I 2 CI /
接続線ＳＤＡの信号レベルがＨＩＧＨでないと判定された場合、接続線ＳＤＡからデータが出力できないので、ドライバ５７６Ａによってトランジスタ５７８Ａに動作可能な電圧を印加しないことによってトランジスタ５７８Ａをオンにさせずに（接続線ＳＤＡを解放した状態で）、接続ＳＣＬの信号レベルを少なくとも９回変化させる。 When it is determined that the signal level of the connection line SDA is not HIGH, data cannot be output from the connection line SDA. Therefore, the driver 576A does not apply an operable voltage to the transistor 578A without turning on the transistor 578A (connection). With the line SDA released, the signal level of the connection SCL is changed at least nine times.
このような処理を行うことによって、読み出しモードとなったＩ2ＣＩ／Ｏエクスパンダ６１５は、接続ＳＣＬの信号レベルの変化に合わせて接続線ＳＤＡにデータを出力するが、接続ＳＣＬの信号レベルの変化が少なくとも９回行われる途中において、マスタＩＣからのアクノリッジ信号を確認するタイミングが発生する。このとき、接続線ＳＤＡは解放されているのでＨＩＧＨレベルとなり、読み出しモードとなったＩ2ＣＩ／Ｏエクスパンダ６１５は、アクノリッジ信号を受信しなかったと判断するので、データ伝送をやめて接続線ＳＤＡを解放することになる。
By performing such processing, the I 2 CI /
このようにして、読み出しモードとなった装飾制御装置６１０のＩ2ＣＩ／Ｏエクスパンダ６１５から強制的に接続線ＳＤＡを解放させるので、接続線ＳＤＡの信号レベルはＨＩＧＨに維持されるようになる。
In this way, the connection line SDA is forcibly released from the I 2 CI /
続いて、コントローラ５７４は、ストップコンディションを、接続されているスレーブに出力する（４６０３）。さらに、当該マスタＩＣの送信中フラグを“オフ”に設定する（４６０４）。 Subsequently, the controller 574 outputs a stop condition to the connected slave (4603). Further, the transmission flag of the master IC is set to “off” (4604).
コントローラ５７４は、さらに、スタートコンディションの出力が要求されているか否か、すなわち、コマンドＲＥＧ５８１のＳＴＡに“１”が設定されているか否かを判定する（４６０５）。スタートコンディションの出力が要求されている場合には（４６０５の結果が「Ｙ」）、後述するステップ４６０８以降の処理を実行する。
The controller 574 further determines whether or not the output of the start condition is requested, that is, whether or not “1” is set in the STA of the command REG581 (4605). If the output of the start condition is requested (the result of 4605 is “Y”), the processing after
コントローラ５７４は、さらに、スタートコンディションの出力が要求されていない場合には（４６０５の結果が「Ｎ」）、ステータスコードに“Ｆ８Ｈ”を設定し（４６０６）、本処理を終了する。 Further, when the output of the start condition is not requested (the result of 4605 is “N”), the controller 574 sets “F8H” in the status code (4606), and ends this processing.
コントローラ５７４は、ストップコンディションの出力が要求されていない場合には（４６０１の結果が「Ｎ」）、さらに、スタートコンディションの出力が要求されているか否か、すなわち、コマンドＲＥＧ５８１のＳＴＡに“１”が設定されているか否かを判定する（４６０７）。スタートコンディションの出力が要求されている場合には（４６０７の結果が「Ｙ」）、ステップ４６０２の処理と同様に、送信可能状態を確認する（４６０８）。
If the output of the stop condition is not requested (the result of 4601 is “N”), the controller 574 further determines whether or not the output of the start condition is requested, that is, the STA of the command REG581 is “1”. Is set (4607). If the output of the start condition is requested (the result of 4607 is “Y”), the transmission possible state is confirmed (4608) as in the process of
コントローラ５７４は、送信可能であれば、スタートコンディションを接続されているスレーブに出力する（４６０９）。さらに、当該マスタＩＣの先頭バイト識別フラグを“オン”に設定する（４６１０）。 If transmission is possible, the controller 574 outputs a start condition to the connected slave (4609). Further, the head byte identification flag of the master IC is set to “on” (4610).
続いて、コントローラ５７４は、送信フラグがオフであるか否かを判定する（４６１１）。送信フラグがオフでない場合、すなわち、オンの場合には（４６１１の結果が「Ｎ」）、ステータスコードに“１０ｈ”を設定する（４６１４）。この場合は、ストップコンディションが出力されずに、再度スタートコンディションが出力されており、いわゆるリスタートコンディションが出力されたことを示している。さらに、送信中断割込みを発生させるように、コマンドＲＥＧ５８１のＳＩに“１”を設定し（４６１９）、本処理を中断する。
Subsequently, the controller 574 determines whether or not the transmission flag is OFF (4611). If the transmission flag is not off, that is, if it is on (the result of 4611 is “N”), “10h” is set in the status code (4614). In this case, a stop condition is not output, but a start condition is output again, indicating that a so-called restart condition is output. Further, “1” is set to SI of the
一方、コントローラ５７４は、送信フラグがオフの場合には（４６１１の結果が「Ｙ」）、ステータスコードに“０８Ｈ”を設定する（４６１２）。この場合は、ストップコンディションが出力された後にスタートコンディションが出力されたことを示している。さらに、送信中フラグを“オン”に設定し（４６１３）、送信中断割込みを発生させるために、コマンドＲＥＧ５８１のＳＩに“１”を設定し（４６１９）、本処理を中断する。 On the other hand, when the transmission flag is OFF (the result of 4611 is “Y”), the controller 574 sets “08H” in the status code (4612). In this case, it is indicated that the start condition is output after the stop condition is output. Further, the transmission flag is set to “ON” (4613), and in order to generate a transmission interruption interrupt, “1” is set to SI of the command REG581 (4619), and this processing is interrupted.
コントローラ５７４は、スタートコンディションの出力が要求されていない場合には（４６０７の結果が「Ｎ」）、当該マスタＩＣの先頭バイト識別フラグがオンであるか否かを判定する（４６１５）。当該マスタＩＣの先頭バイト識別フラグが“オン”の場合、すなわち、スタートコンディションが出力された直後の場合には（４６１５の結果が「Ｙ」）、最初に送信されるデータがアドレスであるため、アドレスを認識するためのアドレス認識処理を実行する（４６１６）。なお、アドレス認識処理の詳細については、図４７にて後述する。アドレス認識処理が終了すると、先頭バイト識別フラグを“オフ”に設定し（４６１７）、送信中断割込みを発生させるために、コマンドＲＥＧ５８１のＳＩに“１”を設定し（４６１９）、本処理を中断する。 If the output of the start condition is not requested (the result of 4607 is “N”), the controller 574 determines whether or not the leading byte identification flag of the master IC is on (4615). When the first byte identification flag of the master IC is “ON”, that is, immediately after the start condition is output (the result of 4615 is “Y”), the first transmitted data is an address. Address recognition processing for recognizing an address is executed (4616). Details of the address recognition process will be described later with reference to FIG. When the address recognition processing is completed, the head byte identification flag is set to “off” (4617), and “1” is set to SI of the command REG581 to generate a transmission interruption interrupt (4619), and this processing is interrupted. To do.
コントローラ５７４は、当該マスタＩＣの先頭バイト識別フラグが“オン”でない場合、すなわち、アドレスの認識が終了し、データ本体を送信する場合には（４６１５の結果が「Ｎ」）、バイト単位データ送信処理を実行する（４６１８）。バイト単位データ送信処理の詳細については、図４８にて後述する。最後に、送信中断割込みを発生させるために、コマンドＲＥＧ５８１のＳＩに“１”を設定し（４６１９）、本処理を中断する。 When the first byte identification flag of the master IC is not “ON”, that is, when the address recognition is completed and the data body is transmitted (the result of 4615 is “N”), the controller 574 transmits the byte unit data. Processing is executed (4618). Details of the byte unit data transmission processing will be described later with reference to FIG. Finally, in order to generate a transmission interruption interrupt, the SI of the command REG581 is set to “1” (4619), and this processing is interrupted.
図４７は、本発明の実施の形態のアドレス認識処理の手順を示すフローチャートである。 FIG. 47 is a flowchart illustrating a procedure of address recognition processing according to the embodiment of this invention.
コントローラ５７４は、まず、接続線ＳＤＡの信号レベルがＨＩＧＨに設定されているかを確認することによって送信可能状態を確認する（４７０１）。接続線ＳＤＡの信号レベルがＨＩＧＨに設定されていない場合にはＨＩＧＨに設定されるまで待機する。 First, the controller 574 confirms the transmittable state by confirming whether the signal level of the connection line SDA is set to HIGH (4701). If the signal level of the connection line SDA is not set to HIGH, it waits until it is set to HIGH.
次に、コントローラ５７４は、接続線ＳＣＬを作動させながら１ビット目のデータを出力する（４７０２）。そして、８ビットのデータの送信が完了したか否かを判定し（４７０３）、８ビットのデータの送信が完了するまで、接続線ＳＣＬを作動させながらビット毎に順次データを出力する（４７０４）。 Next, the controller 574 outputs the first bit data while operating the connection line SCL (4702). Then, it is determined whether or not transmission of 8-bit data is completed (4703), and data is sequentially output bit by bit while operating the connection line SCL until transmission of 8-bit data is completed (4704). .
コントローラ５７４は、８ビット分のデータの出力が完了すると（４７０３の結果が「Ｙ」）、スレーブから送信された返答信号を取り込む（４７０５）。さらに、取り込まれた返答信号の内容が“ＡＣＫ”であるか否かを判定する（４７０６）。返答信号の内容が“ＡＣＫ”でない場合、すなわち、データを受信できなかったことを示す“ＮＡＣＫ”であった場合には（４７０６の結果が「Ｎ」）、アドレスを認識できなかったことを示す“２０ｈ”をステータスコードとしてステータスＲＥＧ５８２に設定する（４７０７）。
When the output of data of 8 bits is completed (the result of 4703 is “Y”), the controller 574 takes in the response signal transmitted from the slave (4705). Further, it is determined whether or not the content of the fetched response signal is “ACK” (4706). If the content of the response signal is not “ACK”, that is, if it is “NACK” indicating that data could not be received (result of 4706 is “N”), this indicates that the address could not be recognized. “20h” is set in the
一方、コントローラ５７４は、取り込まれた返答信号の内容が“ＡＣＫ”であった場合には（４７０６の結果が「Ｙ」）、アドレスを認識できたことを示す“１８ｈ”をステータスコードとしてステータスＲＥＧ５８２に設定する（４７０８）。さらに、コマンドＲＥＧ５８１のＭＯＤＥの値が“０”であるか否かを判定することによって、データ送信モードがバイトモードか否かを判定する（４７０９）。バイトモードの場合には（４７０９の結果が「Ｙ」）、１バイト（８ビット）分のデータの送信が完了したため、本処理を終了し、呼び出し元の処理に復帰する。
On the other hand, if the content of the response signal fetched is “ACK” (the result of 4706 is “Y”), the controller 574 uses “18h” indicating that the address has been recognized as the status code and the status REG582. (4708). Further, it is determined whether or not the data transmission mode is the byte mode by determining whether or not the MODE value of the
コントローラ５７４は、データ送信モードがバイトモードでない場合には（４７０９の結果が「Ｎ」）、残りのデータをすべて送信するまで（４７１０）、バイト単位データ送信処理を実行する（４７１１）。バイト単位データ送信処理の詳細については、図４８にて後述する。 When the data transmission mode is not the byte mode (the result of 4709 is “N”), the controller 574 executes the byte-unit data transmission process (4711) until all the remaining data is transmitted (4710). Details of the byte unit data transmission processing will be described later with reference to FIG.
図４８は、本発明の実施の形態のバイト単位データ送信処理の手順を示すフローチャートである。 FIG. 48 is a flowchart illustrating a procedure of byte-unit data transmission processing according to the embodiment of this invention.
コントローラ５７４は、まず、接続線ＳＤＡの信号レベルがＨＩＧＨに設定されているかを確認することによって送信可能状態を確認する（４８０１）。接続線ＳＤＡの信号レベルがＨＩＧＨに設定されていない場合にはＨＩＧＨに設定されるまで待機する。続いて、１バイト分のデータを出力する（４８０２）。 First, the controller 574 confirms the transmittable state by confirming whether the signal level of the connection line SDA is set to HIGH (4801). If the signal level of the connection line SDA is not set to HIGH, it waits until it is set to HIGH. Subsequently, 1 byte of data is output (4802).
データ出力後、コントローラ５７４は、スレーブから出力された返答信号を取り込む（４８０３）。さらに、取り込まれた返答信号の内容が“ＡＣＫ”であるか否かを判定する（４８０４）。返答信号の内容が“ＡＣＫ”でない場合、すなわち、データを受信できなかったことを示す“ＮＡＣＫ”であった場合には（４８０４の結果が「Ｎ」）、データを送信できなかったことを示す“３０ｈ”をステータスコードに設定する（４８０５）。 After outputting the data, the controller 574 takes in the response signal output from the slave (4803). Further, it is determined whether or not the content of the fetched response signal is “ACK” (4804). If the content of the response signal is not “ACK”, that is, if it is “NACK” indicating that data could not be received (result of 4804 is “N”), this indicates that data could not be transmitted. "30h" is set as the status code (4805).
一方、コントローラ５７４は、取り込まれた返答信号の内容が“ＡＣＫ”であった場合には（４８０４の結果が「Ｙ」）、データを送信できたことを示す“２８ｈ”をステータスコードに設定する（４８０６）。さらに、コマンドＲＥＧ５８１のＭＯＤＥの値が“０”であるか否かを判定することによって、データ送信モードがバイトモードか否かを判定する（４８０７）。バイトモードの場合には（４８０７の結果が「Ｙ」）、１バイト（８ビット）分のデータの送信が完了したため、本処理を終了し、呼び出し元の処理に復帰する。
On the other hand, when the content of the response signal fetched is “ACK” (the result of 4804 is “Y”), the controller 574 sets “28h” indicating that data could be transmitted as the status code. (4806). Further, it is determined whether or not the data transmission mode is the byte mode by determining whether or not the MODE value of the
また、コントローラ５７４は、データ送信モードがバイトモードでない場合には（４８０７の結果が「Ｎ」）、残りのデータをすべて送信するまでデータの送信を行う（４８０８）。具体的には、次に送信するデータを準備し（４８０９）、ステップ４８０１以降の処理を再度実行する。
If the data transmission mode is not the byte mode (the result of 4807 is “N”), the controller 574 transmits data until all the remaining data is transmitted (4808). Specifically, data to be transmitted next is prepared (4809), and the processing after
次に、本発明の実施の形態において、演出制御装置５５０のＣＰＵ５５１と、第１マスタＩＣ５７０ａ及び第２マスタＩＣ５７０ｂとの間で、データが授受されるタイミングについて説明する。
Next, the timing at which data is exchanged between the
次に、グループ化された演出装置（装飾装置６２０）の構成例について説明する。 Next, a configuration example of the grouped effect device (decoration device 620) will be described.
図４９は、本発明の実施の形態における装飾制御装置６１０のＩ2ＣＩ／Ｏエクスパンダ６１５と、装飾装置６２０との接続例を示す図であり、８セット分のＬＥＤを２つのＩ2ＣＩ／Ｏエクスパンダ６１５によって制御する構成を示す図である。
FIG. 49 is a diagram showing an example of connection between the I 2 CI /
装飾装置６２０は一例としてＬＥＤによって構成されているとし、赤（Ｒ）、緑（Ｇ）、青（Ｂ）の３色のＬＥＤを１セットとして制御することによって、さまざまな色で発光することを可能とする。例えば、赤、緑、青のすべてのＬＥＤを発色させると、白色に発光させることができる。
It is assumed that the
そして、本発明の実施の形態では、一つのＩ2ＣＩ／Ｏエクスパンダ６１５は、１６個のポート（ＰＯＲＴ０〜１５）に対応するＬＥＤを制御することが可能であるため、３色のＬＥＤのセットを５セットまで接続することが可能である。
In the embodiment of the present invention, one I 2 CI /
しかし、より興趣を高める演出を行うために、１６個を超えるポートにＬＥＤ（演出装置）を接続する場合が考えられる。図４９では、５セット以上（８セット）のＬＥＤを、２つのＩ2ＣＩ／Ｏエクスパンダ６１５にまたがって接続して制御する構成について説明する。
However, in order to produce an effect that further enhances interest, there may be a case where an LED (production device) is connected to more than 16 ports. FIG. 49 illustrates a configuration in which five or more sets (eight sets) of LEDs are connected and controlled across two I 2 CI /
前述のように、Ｉ2ＣＩ／Ｏエクスパンダ６１５には１６のポート（ＰＯＲＴ０〜１５）が備えられているため、３色のＬＥＤのセットを５セットまで接続することが可能である。しかしながら、８セットのＬＥＤを１つのグループとして演出が行われる場合には、少なくとも２つのＩ2ＣＩ／Ｏエクスパンダ６１５を必要とする。
As described above, since the I 2 CI /
そこで、図４９に示す構成では、一方のＩ2ＣＩ／Ｏエクスパンダ６１５は、各セットの赤及び緑のＬＥＤを制御し、他方のＩ2ＣＩ／Ｏエクスパンダ６１５（６１５ｂ）は、各セットの青のＬＥＤを制御するように構成している。そして、これらの２つのＩ2ＣＩ／Ｏエクスパンダ６１５を同じグループとして制御し、図５０にて後述するように、演出制御装置５５０から出力されたストップコンディションを受け付けてから演出制御を同時に実行することによって、複数のＩ2ＣＩ／Ｏエクスパンダ６１５によって制御されるＬＥＤによる演出を違和感なく行うことが可能となるのである。
Therefore, in the configuration shown in FIG. 49, one I 2 CI /
図５０は、本発明の実施の形態における装飾制御装置６１０がデータを受信し、演出装置を制御するタイミングを示す図であり、ストップコンディションを出力した時点で受信したデータを反映させる場合について説明する図である。
FIG. 50 is a diagram illustrating the timing at which the
本図において、まず最初に、演出制御装置５５０からスタートコンディションを出力し、次に、演出制御装置５５０から複数のＩ2ＣＩ／Ｏエクスパンダ６１５に演出制御データを順次出力し、最後に、演出制御装置５５０からストップコンディションを出力する状態を示している。説明の都合上、装飾制御装置６１０のＩ2ＣＩ／Ｏエクスパンダ６１５は５個設けられているものとし、それぞれを第１Ｉ2ＣＩ／Ｏエクスパンダ〜第５Ｉ2ＣＩ／Ｏエクスパンダとする。
In this figure, first, the start condition is output from the
ここで、図中で「ｄａｔａ１」となっているものは、演出制御装置５５０から第１Ｉ2ＣＩ／Ｏエクスパンダに送信される演出制御データを示し、以下、「ｄａｔａ２」〜「ｄａｔａ５」は、演出制御装置５５０から、第２Ｉ2ＣＩ／Ｏエクスパンダ〜第５Ｉ2ＣＩ／Ｏエクスパンダの各々へ送信される演出制御データを示す。
Here, “data1” in the figure indicates the effect control data transmitted from the
また、図中で「演出装置（１）」となっているものは、第１Ｉ2ＣＩ／ＯエクスパンダのＩ／Ｏポートに接続されているＬＥＤ等を示し、以下、「演出装置（２）」〜「演出装置（５）」は、第２Ｉ2ＣＩ／Ｏエクスパンダ〜第５Ｉ2ＣＩ／ＯエクスパンダのＩ／Ｏポートに接続されているＬＥＤ等に、それぞれが対応する。 In the figure, “Production device (1)” indicates an LED connected to the I / O port of the first I 2 CI / O expander. "-" effect device (5) "is the first 2I 2 CI / O expander, second 5I 2 CI / O Aix LED is connected to the expander of the I / O ports, etc., respectively correspond.
なお、演出制御装置５５０から、第１Ｉ2ＣＩ／Ｏエクスパンダ〜第５Ｉ2ＣＩ／Ｏエクスパンダの各々へ演出制御データを送信する際には、Ｉ2ＣＩ／Ｏエクスパンダの選択を切り替えるタイミングで、演出制御装置５５０からＩ2ＣＩ／Ｏエクスパンダにスタートコンディション（リスタートコンディションとして機能する）を出力している。但し、最初に演出制御装置５５０がスタートコンディションを出力してから、第１Ｉ2ＣＩ／Ｏエクスパンダ〜第５Ｉ2ＣＩ／Ｏエクスパンダの全てに演出制御データを送信するまでの間（図中にＴで示した期間）はストップコンディションを出力せず、この期間Ｔの経過後にストップコンディションを出力している。
Incidentally, the
本発明の実施の形態では、接続線ＳＤＡからシリアルに演出制御データが送信されるため、各Ｉ2ＣＩ／Ｏエクスパンダ毎に、演出制御データが到達するタイミングに時間差が生じる。各Ｉ2ＣＩ／Ｏエクスパンダは、演出制御装置５５０から演出制御データを受け入れた時点では、バスコントローラ６３４（図１７）に内蔵された図示しないバッファに受信した演出制御データを一次的に確保しているに過ぎない。
In the embodiment of the present invention, the production control data is serially transmitted from the connection line SDA, so that there is a time difference in the timing at which the production control data arrives for each I 2 CI / O expander. Each I 2 CI / O expander temporarily secures the effect control data received in a buffer (not shown) built in the bus controller 634 (FIG. 17) when the effect control data is received from the
ここで、各Ｉ2ＣＩ／Ｏエクスパンダが、単独で演出制御データの受信と同時にＬＥＤの発光態様を変更してしまうような処理を行った場合を想定する。ＬＥＤの発光態様の変化に時間差を生じるため、違和感のある演出が行われる恐れがある。 Here, it is assumed that each I 2 CI / O expander independently performs a process that changes the LED light emission mode simultaneously with the reception of the effect control data. Since a time difference is caused in the change in the light emission mode of the LED, there is a possibility that an uncomfortable effect may be performed.
例えば、前述の図４９のように、赤（Ｒ）、緑（Ｇ）、青（Ｂ）のＬＥＤが、複数のＩ2ＣＩ／Ｏエクスパンダにまたがって接続されているような場合には、遊技者に誤解をあたえるような色彩でＬＥＤが発光する可能性がある。（特定の発光体が赤く光れば大当たりが確定する仕様の遊技機にて、大当たりが発生しないときに、発光体内の赤色ＬＥＤと青色ＬＥＤとを同時に点灯して発光体を紫色で発光させるような制御を行うような場合を想定する。この場合、赤色ＬＥＤが青色ＬＥＤよりも先に光ってしまうことで、遊技者が大当たりするものと誤解し、遊技店と遊技者の間でトラブルになる。）
そこで、本発明の実施の形態では、演出制御装置５５０からストップコンディションを受信した時点で、バッファ内の演出制御データを出力設定レジスタ６３５に上書きし、この出力設定レジスタ６３５の記憶内容を出力コントローラ６３６によってドライバ６３７に反映させ、当該Ｉ2ＣＩ／Ｏエクスパンダに接続されているＬＥＤの発光態様を変化させる処理を行っている。
For example, as shown in FIG. 49, when red (R), green (G), and blue (B) LEDs are connected across a plurality of I 2 CI / O expanders, There is a possibility that the LED emits light in a color that misleads the player. (In a game machine in which the jackpot is determined if a specific light emitter shines red, when the big jackpot does not occur, the red LED and the blue LED in the light emitter are turned on simultaneously so that the light emitter emits purple light. In this case, since the red LED shines before the blue LED, it is misunderstood that the player is a big hit, causing trouble between the game store and the player. .)
Therefore, in the embodiment of the present invention, when the stop condition is received from the
そのため、図５０に示すように、ストップコンディション出力時に、各Ｉ2ＣＩ／Ｏエクスパンダが受信した演出制御データを各演出装置の出力態様に同時に反映させることが可能となり、違和感のない演出を行うことが可能となる。 Therefore, as shown in FIG. 50, when the stop condition is output, the effect control data received by each I 2 CI / O expander can be simultaneously reflected in the output mode of each effect device, and an effect without a sense of incongruity is performed. It becomes possible.
なお、本実施の形態では、Ｉ2ＣＩ／Ｏエクスパンダが受信した演出制御データを各演出装置の出力態様に反映させるタイミングを、更新指令信号として例示したストップコンディションの受信時としているが、他の更新指令信号を用いても構わない。ストップコンディションのように演出制御データの最後に送信されるものに限られず、演出制御データの送信の途中で送信されるものであっても、接続線ＳＤＡ及びＳＣＬの信号変化によって表現できる更新指令信号であれば、適用可能である。 In the present embodiment, the timing at which the effect control data received by the I 2 CI / O expander is reflected in the output mode of each effect device is the time when the stop condition exemplified as the update command signal is received. The update command signal may be used. An update command signal that can be expressed by a signal change of the connection lines SDA and SCL even if it is transmitted in the middle of the transmission of the production control data, not limited to the one transmitted at the end of the production control data as in the stop condition If so, it is applicable.
本発明の実施の形態によれば、演出制御装置５５０（グループ統括制御手段）に含まれる各マスタＩＣ（信号レベル制御手段）が装飾制御装置６１０（グループ単位制御手段）にデータを送信すると、装飾制御装置６１０から演出制御装置５５０に返答信号が送信されるため、データ送信が行われたか否かを確認することが可能となり、誤作動を防止できる。
According to the embodiment of the present invention, when each master IC (signal level control unit) included in the effect control device 550 (group overall control unit) transmits data to the decoration control device 610 (group unit control unit), the decoration is performed. Since a response signal is transmitted from the
また、本発明の実施の形態によれば、演出制御装置５５０は装飾制御装置６１０へ一本のデータ線（接続線ＳＤＡ）を介してデータを送信し、装飾制御装置６１０から演出制御装置５５０へも同じデータ線を介して返答信号が送信されるので、基板間の配線を少なくすることができる。
Further, according to the embodiment of the present invention, the
さらに、本発明の実施の形態によれば、１つのマスタＩＣに接続可能な装飾制御装置６１０の数に上限があったとしても、演出制御装置５５０に複数のマスタＩＣを備えることによって、より多くの装飾制御装置６１０を利用することができる。
Furthermore, according to the embodiment of the present invention, even if there is an upper limit on the number of
また、本発明の実施の形態では、第１マスタＩＣ５７０ａ（第１の信号レベル制御手段）が遊技盤１０に備えられた演出装置を制御し、第２マスタＩＣ５７０ｂ（第２の信号レベル制御手段）が前面枠３に備えられた演出装置を制御するように構成されている。このように、遊技盤１０に備えられた演出装置と前面枠３に備えられた演出装置とを別のグループとすることによって、前面枠３や遊技盤１０を開発する際には、装飾制御装置６１０の上限数を開発対象の各グループに限定して考慮すればよいので、構成毎に並行して機器の開発を行うなど開発の効率化を図ることができる。
In the embodiment of the present invention, the
さらに、本発明の実施の形態によれば、ＣＰＵ５５１によってマスタＩＣが選択され、選択されたマスタＩＣに接続される複数の装飾制御装置６１０（Ｉ2ＣＩ／Ｏエクスパンダ６１５）が、まとめて初期化されるので、装飾制御装置６１０を一つ一つ選択して初期化するような方法と比較すると、高速な初期化処理を行うことができる。
Furthermore, according to the embodiment of the present invention, a master IC is selected by the
このとき、選択されたマスタＩＣに接続される装飾制御装置６１０だけを初期化して、選択されない他のマスタＩＣに接続される装飾制御装置６１０を初期化しないような制御が可能となる。
At this time, it is possible to perform control such that only the
そのため、遊技機に備えた全ての装飾制御装置６１０のうち、必要最小限の範囲に属する装飾制御装置６１０だけを初期化することができるので、装飾制御装置６１０の初期化が行われて演出装置２００の動作が中断する頻度を、低下させることができる。
Therefore, since only the
また、本発明の実施の形態によれば、すべてのマスタＩＣをリセットしようとする場合にはハードリセットを行う構成となっているため、各マスタＩＣを１個ずつソフトリセットする場合と比較して、高速に初期化を行うことが可能となる。 Further, according to the embodiment of the present invention, when all the master ICs are to be reset, a hard reset is performed. Therefore, compared with a case where each master IC is soft reset one by one. Initialization can be performed at high speed.
一方、一部のマスタＩＣをリセットしようとする場合には、データバスを経由するソフトリセットによって初期化を実行するため、すべてのマスタＩＣの初期化信号入力端子に個別に信号入力するような複雑な回路を必要とせずに、１つのポートを備えていればよい。すなわち、起動時に毎回必ず実行されるすべてのマスタＩＣのリセットは高速で行うことが可能となり、非常時にのみ実行される一部のみのマスタＩＣのリセットは、簡素化された回路で実行可能となるため、特に、マスタＩＣの数が多い構成の場合に有効となる。 On the other hand, when a part of the master ICs is to be reset, the initialization is executed by a soft reset via the data bus. Therefore, it is complicated to input signals individually to the initialization signal input terminals of all the master ICs. It is sufficient to provide one port without requiring a simple circuit. In other words, all master ICs that are always executed at the time of startup can be reset at high speed, and only a part of master ICs that are executed only in an emergency can be reset with a simplified circuit. Therefore, this is particularly effective in a configuration with a large number of master ICs.
また、本発明の実施の形態によれば、マスタＩＣによる処理がそれぞれ並列して動作するため、高速な処理が可能となる。さらに、画面更新のタイミングと同期させて演出装置の演出態様が更新するように制御されるため、画面表示と調和のとれた発光の演出が可能となる。 In addition, according to the embodiment of the present invention, since the processing by the master IC operates in parallel, high-speed processing is possible. Further, since the effect mode of the effect device is controlled to be synchronized with the screen update timing, the effect of light emission in harmony with the screen display becomes possible.
さらに、本発明の実施の形態によれば、取り込まれたデータを演出装置の出力態様として反映させるタイミングが、タイミング信号線とデータ線の信号レベル変化（ストップコンディションの受信）によって決定されるので、従来のＬＡＴ信号のような信号が不要となる。そのため、ＬＡＴ信号を送信するための配線が不要になり、配線をより簡素化することが可能となる。 Furthermore, according to the embodiment of the present invention, the timing at which the captured data is reflected as the output mode of the effect device is determined by the signal level change (reception of the stop condition) of the timing signal line and the data line. A signal such as a conventional LAT signal becomes unnecessary. This eliminates the need for wiring for transmitting the LAT signal, and makes it possible to simplify the wiring.
また、本発明の実施の形態によれば、複数の装飾制御装置６１０に対して、個別の演出制御データを同一の信号線を用いて送信することが可能となり、さらに、制御対象の各演出装置の演出態様を同時に更新することが可能となる。
Further, according to the embodiment of the present invention, it is possible to transmit individual effect control data to the plurality of
また、本発明の実施の形態では、２つのマスタＩＣを含む構成となっているが、３以上のマスタＩＣを含む構成としてもよい。複数のマスタＩＣを含むように構成することによって、各マスタＩＣが並列して処理を実行することが可能となり、処理を高速化することができる。また、マスタＩＣごとに各構成を並行して開発することが可能となるため、開発効率を向上させることが可能となる。 In the embodiment of the present invention, the configuration includes two master ICs, but the configuration may include three or more master ICs. By configuring so as to include a plurality of master ICs, it becomes possible for each master IC to execute processing in parallel, thereby speeding up the processing. Further, since it is possible to develop each configuration in parallel for each master IC, it is possible to improve development efficiency.
なお、今回開示した実施の形態は、すべての点で例示であって制限的なものではない。また、本発明の範囲は前述した発明の説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味及び内容の範囲でのすべての変更が含まれることが意図される。 The embodiment disclosed this time is illustrative in all points and is not restrictive. The scope of the present invention is shown not by the above description of the invention but by the scope of the claims, and is intended to include all modifications within the scope and meaning equivalent to the scope of the claims.
また、特許請求の範囲に記載した以外の本発明の観点の代表的なものとして、次のものがあげられる。 Moreover, the following is mentioned as a typical thing of the viewpoint of this invention other than what was described in the claim.
（１）遊技を統括的に制御する遊技制御手段と、該遊技制御手段からの指令に対応して、遊技の演出を行う複数の演出装置を制御する演出制御手段と、を備える遊技機において、前記複数の演出装置を複数グループに分割し、該分割されたグループに属する演出装置を制御するためのグループ単位制御手段をグループ毎に設け、前記演出制御手段を、複数の前記グループ単位制御手段を統括的に制御するグループ統括制御手段として構成し、前記グループ統括制御手段から前記グループ単位制御手段へタイミング信号を伝達するタイミング信号線、及び前記グループ統括制御手段と前記グループ単位制御手段との間でデータを通信するデータ線によって前記グループ統括制御手段と前記グループ単位制御手段とが接続されて、前記グループ統括制御手段と前記各グループ単位制御手段との間で相互にデータ通信を可能とし、前記グループ統括制御手段は、前記データ線の信号レベルを送信データに対応する信号レベルに設定しながら、前記タイミング信号線の信号レベルを繰り返し変化させることによって、前記グループ単位制御手段にデータを順次送信する送信手段と、前記送信手段によるデータ送信の途中又はデータ送信の最後のタイミングにて、当該データの送信時とは異なる態様で前記データ線及びタイミング信号線の信号レベルを制御することにより、所定の更新指令信号を前記グループ単位制御手段に出力する更新指令信号出力手段と、を備え、前記グループ単位制御手段は、前記送信手段が送信したデータを取り込む取込手段と、前記取込手段によって取りこまれたデータに対応させて、前記演出装置の出力態様を更新する出力態様更新手段と、を備えるとともに、前記出力態様更新手段は、前記更新指令信号を受信したタイミングで、前記演出装置の出力態様を更新することを特徴とする遊技機。
（２）前記更新指令信号は、前記送信手段によるデータ送信の最後に送信されるストップコンディションであることを特徴とする（１）に記載の遊技機。
（１）に記載の発明では、グループ単位制御手段の取込手段によって取り込まれたデータを、演出装置の出力態様として反映させるタイミングが、タイミング信号線とデータ線の信号レベル変化によって決定されるので、従来のＬＡＴ信号のような信号が不要となる。そのため、ＬＡＴ信号を送信するための配線が不要になり、配線をより簡素化することが可能となる。
(1) In a gaming machine comprising game control means for comprehensively controlling a game, and effect control means for controlling a plurality of effect devices for effecting a game in response to a command from the game control means, The plurality of effect devices are divided into a plurality of groups, group unit control means for controlling the effect devices belonging to the divided groups is provided for each group, and the effect control means includes a plurality of group unit control means. It is configured as a group overall control means for overall control, a timing signal line for transmitting a timing signal from the group overall control means to the group unit control means, and between the group overall control means and the group unit control means The group control unit and the group unit control unit are connected by a data line for communicating data, and the group control unit is connected. Data communication between the control unit and each group unit control unit is enabled, and the group overall control unit sets the signal level of the data line to a signal level corresponding to transmission data while the timing signal A transmission means for sequentially transmitting data to the group unit control means by repeatedly changing the signal level of the line, and at the time of transmission of the data in the middle of data transmission by the transmission means or at the last timing of data transmission; Is provided with update command signal output means for outputting a predetermined update command signal to the group unit control means by controlling the signal levels of the data line and the timing signal line in different modes, and the group unit control means comprises: , Capture means for capturing data transmitted by the transmission means, and capture by the capture means Output mode update means for updating the output mode of the effect device in correspondence with the data, and the output mode update means changes the output mode of the effect device at the timing of receiving the update command signal. A gaming machine characterized by renewal.
(2) The game machine according to (1), wherein the update command signal is a stop condition transmitted at the end of data transmission by the transmission means.
In the invention described in (1), the timing at which the data captured by the capturing unit of the group unit control unit is reflected as the output mode of the effect device is determined by the signal level change of the timing signal line and the data line. This eliminates the need for a signal such as a conventional LAT signal. This eliminates the need for wiring for transmitting the LAT signal, and makes it possible to simplify the wiring.
また、複数のグループ単位制御手段に対して、個別の演出制御情報を同一の信号線を用いて送信できる上に、同時に更新することができる。
（２）に記載の発明では、グループ単位制御手段は、ストップコンディションの受信によって、演出装置の出力態様として反映させるタイミングだけでなく、送信手段によるデータ送信の終了タイミングも同時に認識することができる。
In addition, individual effect control information can be transmitted to a plurality of group unit control means using the same signal line, and can be simultaneously updated.
In the invention described in (2), the group unit control means can simultaneously recognize not only the timing reflected as the output mode of the effect device but also the end timing of data transmission by the transmission means by receiving the stop condition.
ここで、上記（１）の発明との対比を行うため、ＬＡＴ信号を送信するための配線が必要な技術との対比を行う。 Here, in order to compare with the invention of (1) above, a comparison is made with a technique that requires wiring for transmitting a LAT signal.
まず、特開２００７−０５０１４８号の公開特許公報には、階調制御ＩＣを用いて、定時間タイマ割込処理内に、複数のＬＥＤの階調点灯及びステッピングモータの励磁駆動を行うことが可能な遊技機として、階調制御ＩＣがシリアル送信部からシリアル出力された駆動データを取り込んだのち、出力ポートからラッチ信号を受けると、駆動データに基づいて階調ランプを階調点灯する階調信号を出力するとともにステッピングモータを励磁駆動する励磁信号を出力する遊技機が開示されている。 First, in Japanese Patent Application Laid-Open No. 2007-050148, it is possible to perform gradation lighting of a plurality of LEDs and excitation driving of a stepping motor within a fixed time timer interrupt process using a gradation control IC. As a simple game machine, when the gradation control IC captures the drive data serially output from the serial transmission unit and receives a latch signal from the output port, the gradation signal turns on the gradation lamp based on the drive data And a game machine that outputs an excitation signal for exciting and driving the stepping motor.
この遊技機は、サブ統合基板からランプ駆動基板に、ＤＡＴとＣＬＫの２本の信号線によりシリアル通信でデータを送信する構成なので、両基板間の配線を簡素化することができるようになっている。 Since this gaming machine is configured to transmit data by serial communication from the sub-integrated board to the lamp driving board through two signal lines of DAT and CLK, the wiring between the boards can be simplified. Yes.
さらに、特開２００５−２４５７７４号の公開特許公報には、サブ制御基板を様々な機種仕様を共通化して使用することによって、製造コスト及び開発コストを削減可能な遊技機として、メイン制御基板からの指示に応じて装飾用制御負荷に対する制御信号の出力を行うサブ制御基板と、サブ制御基板とは別基板であって、サブ制御基板にコネクタ接続される負荷駆動基板とからなる遊技機が開示されている。 Furthermore, in the published patent publication of JP-A-2005-245774, as a gaming machine capable of reducing the manufacturing cost and the development cost by using the sub-control board in common with various model specifications, the main control board is used. A gaming machine comprising a sub control board that outputs a control signal for a decorative control load in response to an instruction, and a load drive board that is a separate board from the sub control board and is connected to the sub control board by a connector is disclosed. ing.
この遊技機では、サブ制御基板は、装飾用制御負荷に対する制御信号をシリアルに出力し、負荷駆動基板は、サブ制御基板からシリアルに出力された制御信号に基づいて、装飾用制御負荷の数に対応したビット数のパラレル駆動信号を生成する駆動信号生成手段を搭載しており、特許文献１の遊技機と同様にシリアル通信でデータを送信する構成なので、基板間の配線を簡素化することが可能となっている。
In this gaming machine, the sub control board serially outputs a control signal for the decoration control load, and the load driving board determines the number of decoration control loads based on the control signal serially output from the sub control board. Since the drive signal generating means for generating a parallel drive signal having a corresponding number of bits is mounted and data is transmitted by serial communication as in the gaming machine of
これらの遊技機では、複数のシフトレジスタをデイジーチェーン接続することによって、ＤＡＴとＣＬＫの２本の信号線を用いるだけで、複数のシフトレジスタを制御することが可能である。 In these gaming machines, a plurality of shift registers can be controlled only by using two signal lines of DAT and CLK by daisy chaining the plurality of shift registers.
しかし、特開２００７−０５０１４８号の公開特許公報の遊技機では、シフトレジスタが取り込んだデータを点灯信号として出力させるためには、その出力のタイミングを伝達するために、ＬＡＴ信号（段落［００７２］［００７３］［図６］等）が必要となるので、ＬＡＴ信号のための配線がさらに必要となってしまう。この問題点は、特開２００５−２４５７７４号の公開特許公報の遊技機においても解決されていない。 However, in the gaming machine disclosed in Japanese Patent Laid-Open No. 2007-050148, in order to output the data captured by the shift register as a lighting signal, the LAT signal (paragraph [0072] is used to transmit the output timing. [0073] [FIG. 6], etc.) is required, and therefore a wiring for the LAT signal is further required. This problem is not solved even in the gaming machine disclosed in Japanese Patent Application Laid-Open No. 2005-245774.
そこで、配線を削減するために、ＬＡＴ信号がなくても、取り込んだデータを点灯信号として出力させることが可能な遊技機を提供することが必要となる。上記（１）の発明の遊技機によって、その問題点が解決される。 Therefore, in order to reduce the wiring, it is necessary to provide a gaming machine that can output the captured data as a lighting signal even if there is no LAT signal. The problem is solved by the gaming machine of the invention of (1).
以上のように、本発明は、演出制御装置が複数の装飾制御装置を介して演出装置を制御する遊技機に適用可能である。 As described above, the present invention can be applied to a gaming machine in which an effect control device controls an effect device via a plurality of decoration control devices.
１ 遊技機
２ 本体枠（外枠）
３ 前面枠（遊技枠）
９ａ、９ｂ 装飾部材
１０ 遊技盤
１２ 補助遊技装置ユニット
１３ 第１可動式照明
１３ａ 照明駆動第１モータ（ＭＯＴ）
１４ 第２可動式照明
１４ａ 照明駆動第２モータ（ＭＯＴ）
１５ 信頼度報知装置
２９ 異常報知ＬＥＤ
３０ スピーカ
４５ サイドランプ
５１ センターケース
５３ 表示装置
５８ 可動演出装置
６３ 第１演出ユニット
６４ 第２演出ユニット
７０ 第１演出部材
７１ 役物駆動第１モータ（ＭＯＴ）
８０ 第２演出部材
８１ 役物駆動第２モータ（ＭＯＴ）
５００ 遊技制御装置
５５０ 演出制御装置
５７０ａ 第１マスタＩＣ
５７０ｂ 第２マスタＩＣ
５８１ コマンドレジスタ（ＲＥＧ）
５８２ ステータスレジスタ（ＲＥＧ）
５８３ 自身アドレス設定レジスタ（ＲＥＧ）
６００ 中継基板
６０３ 空き端子モニタ
６１０ 装飾制御装置
６１５ Ｉ2ＣＩ／Ｏエクスパンダ
６２０ 装飾装置
６２５ 装飾装置基板
１６００ 簡易中継基板
３２００、３３００ 異常判定テーブル
1
3 Front frame (game frame)
9a,
14 Second
15
30
80
500
570b Second master IC
581 Command register (REG)
582 Status register (REG)
583 Self-address setting register (REG)
600
Claims (1)
前記複数の演出装置を複数グループに分割し、該分割されたグループに属する演出装置を制御するためのグループ単位制御手段をグループ毎に設け、
前記演出制御手段を、前記グループ単位制御手段の各々を統括的に制御するグループ統括制御手段として構成するとともに、
前記グループ統括制御手段と前記グループ単位制御手段との間にデータ線とタイミング信号線を備えることによって、前記グループ統括制御手段から前記グループ単位制御手段にデータの伝達を可能とし、
前記伝達されるデータには、前記グループ単位制御手段を指定するためのアドレスデータと、前記演出装置の態様に関する制御情報と、前記グループ単位制御手段が前記演出装置の態様を更新させるタイミングを規定する更新規定情報が含まれ、
前記グループ統括制御手段は、
前記グループ単位制御手段の一部と接続されて、該グループ単位制御手段との間のデータ線とタイミング信号線の信号レベルを制御する第１の信号レベル制御手段と、
前記第１の信号レベル制御手段に接続されていないグループ単位制御手段と接続されて、該グループ単位制御手段との間のデータ線とタイミング信号線の信号レベルを制御する第２の信号レベル制御手段と、
を含んで構成され、
前記第１の信号レベル制御手段及び前記第２の信号レベル制御手段は、互いに異なる周期で接続されているグループ単位制御手段とデータの伝達を行い、
前記グループ単位制御手段は、
前記各グループ単位制御手段の間で共通となる共通アドレスと、各グループ単位制御手段同士で相違する個別アドレスと、が予め割り当てられ、
前記グループ統括制御手段から伝達されたアドレスデータが自身の個別アドレス又は共通アドレスを示す場合に、伝達される制御情報の取り込みを行い、
前記共通アドレスを示すアドレスデータは、複数のビットで構成されるとともに、全ての複数のビットがともに同一とならない値とし、
前記グループ単位制御手段は、前記グループ統括制御手段から伝達される更新規定情報に規定されるタイミングで、前記演出装置の態様を前記制御情報に対応する態様に更新することを特徴とする遊技機。 Providing effect control means for controlling a plurality of effect devices for effecting a game,
Dividing the plurality of effect devices into a plurality of groups, and providing group unit control means for each group to control the effect devices belonging to the divided group,
The production control means is configured as a group overall control means for comprehensively controlling each of the group unit control means,
By providing a data line and a timing signal line between the group overall control means and the group unit control means, it is possible to transmit data from the group overall control means to the group unit control means,
The transmitted data defines address data for designating the group unit control means, control information relating to the aspect of the effect device, and timing when the group unit control means updates the effect device aspect. Update regulation information is included,
The group overall control means is:
The connected part of the group-unit control unit, a first signal level control means for controlling the signal level of the data line and the timing signal line between the group-unit control unit,
The first is connected to the signal level are not connected to the control means the group-unit control unit, a second signal level for controlling the signal level of the data line and the timing signal line between the group-unit control unit Control means;
Comprising
It said first signal level control means and the second signal level control means have line transmission of each group control unit and data connected with different periods from each other,
The group unit control means includes:
A common address that is common among the group unit control means and an individual address that is different between the group unit control means are assigned in advance,
When the address data transmitted from the group overall control means indicates its own individual address or common address, the control information transmitted is fetched,
The address data indicating the common address is composed of a plurality of bits, and a value in which all the plurality of bits are not the same,
The gaming machine according to claim 1, wherein the group unit control means updates the aspect of the effect device to an aspect corresponding to the control information at a timing specified in the update specifying information transmitted from the group overall control means .
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