JP5797612B2

JP5797612B2 - Wiring board

Info

Publication number: JP5797612B2
Application number: JP2012167571A
Authority: JP
Inventors: 細井　義博; 義博細井; 貴之田口; 湯川　英敏; 英敏湯川
Original assignee: 京セラサーキットソリューションズ株式会社
Priority date: 2012-07-27
Filing date: 2012-07-27
Publication date: 2015-10-21
Anticipated expiration: 2032-07-27
Also published as: JP2014027173A

Description

本発明は、半導体素子を搭載するための配線基板に関するものである。 The present invention relates to a wiring board for mounting a semiconductor element.

従来、半導体集積回路素子等の半導体素子を搭載するための配線基板として、複数の絶縁層を積層して成る絶縁基板の上面に、半導体素子が搭載される半導体素子搭載部と、外部の電気回路に接続するためのリード端子が接続されるリード接続部とを備えた配線基板がある。 Conventionally, as a wiring board for mounting a semiconductor element such as a semiconductor integrated circuit element, a semiconductor element mounting portion on which the semiconductor element is mounted on an upper surface of an insulating substrate formed by laminating a plurality of insulating layers, and an external electric circuit There is a wiring board provided with a lead connection part to which a lead terminal for connection to the terminal is connected.

このような配線基板の従来例を図５に示す。図５に示すように、従来の配線基板２０は、絶縁層１１と１２とが積層されて成る絶縁基板の上面側に半導体素子Ｅが搭載される半導体素子搭載部Ａ１および外部の電気回路に接続するためのリード端子Ｌが接続されるリード接続部Ａ２を有している。半導体素子搭載部Ａ１には、半導体素子Ｅの電極Ｔがフリップチップ接続される半導体素子接続パッド１３が配設されている。またリード接続部Ａ２には、リード端子Ｌが接続されるリード接続パッド１４が配設されている。 A conventional example of such a wiring board is shown in FIG. As shown in FIG. 5, a conventional wiring board 20 is connected to a semiconductor element mounting portion A1 in which a semiconductor element E is mounted on an upper surface side of an insulating substrate formed by laminating insulating layers 11 and 12, and to an external electric circuit. A lead connection portion A2 to which a lead terminal L is connected. A semiconductor element connection pad 13 to which the electrode T of the semiconductor element E is flip-chip connected is disposed in the semiconductor element mounting portion A1. The lead connection portion A2 is provided with a lead connection pad 14 to which the lead terminal L is connected.

絶縁層１１、１２は、例えばガラスクロスにエポキシ樹脂等の熱硬化性樹脂を含浸させたガラス強化樹脂材料や、エポキシ樹脂等の熱硬化性樹脂に酸化ケイ素粉末等の無機絶縁フィラーを分散させたフィラー強化樹脂材料、ポリイミド系樹脂とエポキシ樹脂系の接着剤からなる２層構造の樹脂材料等から成る。 For the insulating layers 11 and 12, for example, a glass reinforced resin material in which a glass cloth is impregnated with a thermosetting resin such as an epoxy resin, or an inorganic insulating filler such as silicon oxide powder is dispersed in a thermosetting resin such as an epoxy resin. It consists of a filler reinforced resin material, a resin material having a two-layer structure made of a polyimide resin and an epoxy resin adhesive, and the like.

半導体素子接続パッド１３は、絶縁層１１の上面に形成されており、絶縁層１２に設けた開口部１５から露出している。また、リード接続パッド１４は、絶縁層１２の上面に形成されており、絶縁層１２に設けたビアホール１６を介して絶縁層１１上の導体パターンに接続されている。これらの半導体素子接続パッド１３およびリード接続パッド１４は、例えば銅めっき層から成り、その表面に図示しないニッケルめっき層および金めっき層が順次被着されている。 The semiconductor element connection pad 13 is formed on the upper surface of the insulating layer 11 and is exposed from the opening 15 provided in the insulating layer 12. The lead connection pad 14 is formed on the upper surface of the insulating layer 12 and is connected to a conductor pattern on the insulating layer 11 through a via hole 16 provided in the insulating layer 12. The semiconductor element connection pad 13 and the lead connection pad 14 are made of, for example, a copper plating layer, and a nickel plating layer and a gold plating layer (not shown) are sequentially deposited on the surface thereof.

そして、図６に示すように、半導体素子接続パッド１３には、半導体素子Ｅの電極Ｔが半田Ｓ１を介して接続され、リード接続パッド１４には、外部の電気回路と接続するためのリード端子Ｌが半田Ｓ２を介して接続される。さらに、半導体素子Ｅと絶縁層１２との間には、封止樹脂１７が充填され、リード接続パッド１４とリード端子Ｌとの接続部は、補強樹脂１８により被覆される。なお、半導体素子Ｅと絶縁層１２との間に封止樹脂を充填するには、未硬化の熱硬化性樹脂を含む樹脂ペーストを半導体素子Ｅと絶縁層１２との間に注入した後、熱硬化させる方法が採用される。また、リード接続パッド１４とリード端子Ｌとの接続部を補強樹脂１８で被覆するには、未硬化の熱硬化性樹脂を含む樹脂ペーストをリード接続パッド１４とリード端子Ｌとの接続部に滴下した後、熱硬化させる方法が採用される。なお、封止樹脂１７用の樹脂ペーストや補強樹脂１８用の樹脂ペースト中には、封止樹脂１７や補強樹脂１８の熱膨張係数を下げるため等に酸化ケイ素粉末等の無機絶縁フィラーが含有されている。 As shown in FIG. 6, the electrode T of the semiconductor element E is connected to the semiconductor element connection pad 13 via solder S1, and the lead connection pad 14 is a lead terminal for connecting to an external electric circuit. L is connected via the solder S2. Further, the sealing resin 17 is filled between the semiconductor element E and the insulating layer 12, and the connection portion between the lead connection pad 14 and the lead terminal L is covered with the reinforcing resin 18. In order to fill the sealing resin between the semiconductor element E and the insulating layer 12, a resin paste containing an uncured thermosetting resin is injected between the semiconductor element E and the insulating layer 12, A curing method is employed. Further, in order to cover the connection portion between the lead connection pad 14 and the lead terminal L with the reinforcing resin 18, a resin paste containing an uncured thermosetting resin is dropped onto the connection portion between the lead connection pad 14 and the lead terminal L. Then, a method of thermosetting is adopted. The resin paste for the sealing resin 17 and the resin paste for the reinforcing resin 18 contain an inorganic insulating filler such as silicon oxide powder in order to reduce the thermal expansion coefficient of the sealing resin 17 and the reinforcing resin 18. ing.

ところで、このような従来の配線基板２０は、以下のようにして製造されている。先ず、図７（ａ）に示すように、絶縁層１１の上面に半導体素子接続パッド１３を含む導体パターンを形成するとともにその上に絶縁層１２を積層する。
次に、図７（ｂ）に示すように、絶縁層１２にビアホール１６を形成する。ビアホール１６の形成には、例えばパルス状のレーザ光をビアホール６の形成位置に複数回照射して絶縁層２を部分的に除去するレーザ加工法を用いる。
次に図７（ｃ）に示すように、絶縁層１２の上面側からプラズマを照射してビアホール１６内およびその周辺の絶縁層１２上面に付着したスミアを除去する。このとき、絶縁層１２の表面は、プラズマ処理により粗化されて、その表面粗さが算術平均粗さＲａで５０〜８０ｎｍ程度の粗化面となる。
次に、図８（ｄ）に示すように、絶縁層１２の表面にリード接続パッド１４を形成するとともにリード接続パッド１４と一体化されたビア導体によりビアホール１６内を充填する。
次に、図８（ｅ）に示すように、絶縁層１２に開口部１５を形成する。開口部１５の形成にはビアホール１６の形成と同様のレーザ加工法を用いる。
最後に、図８（ｆ）に示すように、絶縁層１２の上面側からプラズマを照射して開口部１５内およびその周辺の絶縁層１２上面に付着したスミアを除去するためにプラズマ処理を行なう。このとき、絶縁層１２の表面は、プラズマ処理により再度粗化されてその表面粗さが算術平均粗さＲａで１００〜１５０ｎｍ程度の粗化面となる。 By the way, such a conventional wiring board 20 is manufactured as follows. First, as shown in FIG. 7A, a conductor pattern including the semiconductor element connection pads 13 is formed on the upper surface of the insulating layer 11, and the insulating layer 12 is laminated thereon.
Next, as shown in FIG. 7B, a via hole 16 is formed in the insulating layer 12. For forming the via hole 16, for example, a laser processing method is used in which the insulating layer 2 is partially removed by irradiating the formation position of the via hole 6 a plurality of times with a pulsed laser beam.
Next, as shown in FIG. 7C, plasma is irradiated from the upper surface side of the insulating layer 12 to remove smear attached to the upper surface of the insulating layer 12 in and around the via hole 16. At this time, the surface of the insulating layer 12 is roughened by plasma treatment, and the surface roughness becomes a roughened surface having an arithmetic average roughness Ra of about 50 to 80 nm.
Next, as shown in FIG. 8D, the lead connection pad 14 is formed on the surface of the insulating layer 12 and the via hole 16 is filled with the via conductor integrated with the lead connection pad 14.
Next, as shown in FIG. 8E, an opening 15 is formed in the insulating layer 12. For the formation of the opening 15, a laser processing method similar to the formation of the via hole 16 is used.
Finally, as shown in FIG. 8F, plasma treatment is performed to remove smears adhering to the upper surface of the insulating layer 12 in and around the opening 15 by irradiating plasma from the upper surface side of the insulating layer 12. . At this time, the surface of the insulating layer 12 is roughened again by plasma treatment, and the surface roughness becomes a roughened surface having an arithmetic average roughness Ra of about 100 to 150 nm.

しかしながら、この従来の配線基板２０によると、絶縁層１２の上面は、上述したように２回のプラズマ処理によりその表面粗さが算術平均粗さＲａで１００〜１５０ｎｍ程度の粗化面となっている。そのため、半導体素子Ｅと絶縁層１２との間に封止樹脂１７用の樹脂ペーストを注入する際に、粗化面を構成する凹凸の間に気泡が残留して封止樹脂１７中にボイドを発生させやすい。このようなボイドは、封止樹脂１７に熱応力が加えられた場合等に封止樹脂におけるクラックの起点となるので、封止樹脂１７による封止の信頼性が低下してしまう。また、封止樹脂１７用の樹脂ペーストが粗化面を構成する凹凸により発生する毛細管現象により絶縁層１２の上面に大きく広がりやすく、樹脂ペースト中の樹脂成分のみが大きく流動してしまい、半導体素子Ｅと絶縁層１２との間の封止樹脂１７中に無機フィラー成分が取り残されることから、半導体素子を封止する封止樹脂がポーラスで脆い樹脂となってしまい、それによっても封止の信頼性が低下してしまう。 However, according to this conventional wiring board 20, the upper surface of the insulating layer 12 becomes a roughened surface having an arithmetic average roughness Ra of about 100 to 150 nm by two plasma treatments as described above. Yes. Therefore, when the resin paste for the sealing resin 17 is injected between the semiconductor element E and the insulating layer 12, bubbles remain between the irregularities constituting the roughened surface and voids are formed in the sealing resin 17. Easy to generate. Since such a void becomes a starting point of a crack in the sealing resin when a thermal stress is applied to the sealing resin 17, the reliability of sealing by the sealing resin 17 is lowered. In addition, the resin paste for the sealing resin 17 easily spreads greatly on the upper surface of the insulating layer 12 due to the capillary phenomenon generated by the unevenness constituting the roughened surface, and only the resin component in the resin paste flows greatly, and the semiconductor element Since the inorganic filler component is left in the sealing resin 17 between the E and the insulating layer 12, the sealing resin for sealing the semiconductor element becomes a porous and brittle resin, and the sealing reliability is also thereby increased. The nature will decline.

特開２０１１−８２３０５号公報JP 2011-82305 A

本発明は、配線基板と半導体素子との間に封止樹脂を充填した場合に、封止樹脂にボイドが形成されること、および封止樹脂が配線基板の絶縁層上に大きく広がることを有効に防止して、封止樹脂による封止の信頼性が高い配線基板を提供することを課題とする。 According to the present invention, when sealing resin is filled between the wiring board and the semiconductor element, it is effective that voids are formed in the sealing resin and that the sealing resin spreads widely on the insulating layer of the wiring board. It is an object of the present invention to provide a wiring board with high reliability of sealing with a sealing resin.

本発明は、第１の絶縁層上に第２の絶縁層が積層されて成る絶縁基板の上面に、半導体素子が搭載される半導体素子搭載部とリード端子が接続されるリード接続部とが形成されており、前記半導体素子搭載部の直下における前記第１の絶縁層上に、前記半導体素子の電極がフリップチップ接続される複数の半導体素子接続パッドが形成されているとともに該半導体素子接続パッドを露出させる開口部が前記第２の絶縁層に形成されており、該第２の絶縁層における前記リード接続部に、前記リード端子が半田接続されるリード接続パッドが形成されて成る配線基板であって、前記第２の絶縁層の上面は、その算術平均粗さＲａが前記半導体素子搭載部において５０〜８０ｎｍであり、前記リード接続部において１００〜１５０ｎｍであることを特徴とするものである。 According to the present invention, a semiconductor element mounting portion on which a semiconductor element is mounted and a lead connection portion to which a lead terminal is connected are formed on the upper surface of an insulating substrate formed by laminating a second insulating layer on the first insulating layer. A plurality of semiconductor element connection pads to which the electrodes of the semiconductor element are flip-chip connected are formed on the first insulating layer immediately below the semiconductor element mounting portion. An opening to be exposed is formed in the second insulating layer, and the lead connecting pad in the second insulating layer is formed with a lead connection pad to which the lead terminal is solder-connected. The arithmetic mean roughness Ra of the upper surface of the second insulating layer is 50 to 80 nm in the semiconductor element mounting portion and 100 to 150 nm in the lead connection portion. It is an feature.

本発明の配線基板によれば、前記第２の絶縁層の上面は、その算術平均粗さＲａが前記半導体素子搭載部において５０〜８０ｎｍと小さいことから、半導体素子と配線基板との間に封止樹脂用の樹脂ペーストを注入した際に、半導体素子搭載部における第２の絶縁層の表面の粗化面を構成する凹凸の間に気泡が残留しにくい。したがって、封止樹脂中にボイドが発生しにくい。また、第２の絶縁層の上面は、半導体素子搭載部における算術表面粗さＲａが５０〜８０ｎｍと小さいことから、この部分で発生する毛細管現象の力が小さくなる。したがって、封止樹脂用のペーストが第２の絶縁層の表面に大きく広がることがない。その結果、封止樹脂による封止の信頼性が高い配線基板を提供することができる。
さらに、第２の絶縁層の上面は、前記リード接続部における算術平均粗さＲａが１００〜１５０ｎｍであることから、補強樹脂とリード接続部とをアンカー効果により強固に密着させることができる。したがって、リード接続パッドとリード端子とを補強樹脂により強固に接続することができる。 According to the wiring board of the present invention, the upper surface of the second insulating layer is sealed between the semiconductor element and the wiring board because the arithmetic average roughness Ra is as small as 50 to 80 nm in the semiconductor element mounting portion. When the resin paste for the stop resin is injected, bubbles are unlikely to remain between the irregularities constituting the roughened surface of the surface of the second insulating layer in the semiconductor element mounting portion. Therefore, voids are unlikely to occur in the sealing resin. Further, since the arithmetic surface roughness Ra of the upper surface of the second insulating layer is as small as 50 to 80 nm in the semiconductor element mounting portion, the capillary action force generated in this portion is reduced. Therefore, the sealing resin paste does not spread significantly on the surface of the second insulating layer. As a result, it is possible to provide a wiring board having high sealing reliability with a sealing resin.
Furthermore, since the arithmetic mean roughness Ra in the lead connection portion is 100 to 150 nm on the upper surface of the second insulating layer, the reinforcing resin and the lead connection portion can be firmly adhered to each other by the anchor effect. Therefore, the lead connection pad and the lead terminal can be firmly connected by the reinforcing resin.

図１は、本発明の配線基板の実施形態の一例を説明するための概略断面図である。FIG. 1 is a schematic cross-sectional view for explaining an example of an embodiment of a wiring board according to the present invention. 図２は、本発明の配線基板の実施形態の一例を説明するための概略断面図である。FIG. 2 is a schematic cross-sectional view for explaining an example of the embodiment of the wiring board of the present invention. 図３は、図１に示す配線基板の製造方法を説明するための工程毎の概略断面図である。FIG. 3 is a schematic cross-sectional view for each step for explaining the method of manufacturing the wiring board shown in FIG. 図４は、図１に示す配線基板の製造方法を説明するための工程毎の概略断面図である。FIG. 4 is a schematic cross-sectional view for each step for explaining the method of manufacturing the wiring board shown in FIG. 図５は、従来配線基板を示す概略断面図である。FIG. 5 is a schematic cross-sectional view showing a conventional wiring board. 図６は、従来配線基板を示す概略断面図である。FIG. 6 is a schematic cross-sectional view showing a conventional wiring board. 図７は、図５に示す配線基板の製造方法を説明するための工程毎の概略断面図である。FIG. 7 is a schematic cross-sectional view for each step for explaining the method of manufacturing the wiring board shown in FIG. 図８は、図５に示す配線基板の製造方法を説明するための工程毎の概略断面図である。FIG. 8 is a schematic cross-sectional view for each step for explaining the method of manufacturing the wiring board shown in FIG.

次に、本発明の実施形態の一例を図１〜４を基に説明する。図１に示すように、本例の配線基板１０は、絶縁層１と２とが積層されて成る絶縁基板の上面側に半導体素子Ｅが搭載される半導体素子搭載部Ａ１および外部の電気回路に接続するためのリード端子Ｌが接続されるリード接続部Ａ２を有している。半導体素子搭載部Ａ１には、半導体素子Ｅの電極Ｔがフリップチップ接続される半導体素子接続パッド３が配設されている。また、リード接続部Ａ２には、リード端子Ｌが接続されるリード接続パッド４が配設されている。 Next, an example of an embodiment of the present invention will be described with reference to FIGS. As shown in FIG. 1, the wiring substrate 10 of this example is provided in a semiconductor element mounting portion A1 in which a semiconductor element E is mounted on an upper surface side of an insulating substrate formed by laminating insulating layers 1 and 2, and an external electric circuit. A lead connection part A2 to which a lead terminal L for connection is connected is provided. A semiconductor element connection pad 3 to which the electrode T of the semiconductor element E is flip-chip connected is disposed in the semiconductor element mounting portion A1. The lead connection portion A2 is provided with a lead connection pad 4 to which the lead terminal L is connected.

絶縁層１、２は、例えばガラスクロスにエポキシ樹脂等の熱硬化性樹脂を含浸させたガラス強化樹脂材料や、エポキシ樹脂等の熱硬化性樹脂に酸化ケイ素粉末等の無機絶縁フィラーを分散させたフィラー強化樹脂材料、ポリイミド系樹脂とエポキシ樹脂系の接着剤からなる２層構造の樹脂材料等から成る。絶縁層１、２の厚みは、それぞれ１０〜３０μｍ程度である。 Insulating layers 1 and 2 are, for example, glass reinforced resin materials in which a glass cloth is impregnated with a thermosetting resin such as an epoxy resin, or an inorganic insulating filler such as silicon oxide powder dispersed in a thermosetting resin such as an epoxy resin. It consists of a filler reinforced resin material, a resin material having a two-layer structure made of a polyimide resin and an epoxy resin adhesive, and the like. The thickness of the insulating layers 1 and 2 is about 10-30 micrometers, respectively.

絶縁層１の上面には、半導体素子接続パッド３を含む導体パターンが形成されている。これら半導体素子接続パッド３を含む導体パターンは、主として厚みが５〜１５μｍ程度の銅めっき層から成り、周知のセミアディティブ法により形成されている。 A conductor pattern including the semiconductor element connection pads 3 is formed on the upper surface of the insulating layer 1. The conductor pattern including these semiconductor element connection pads 3 is mainly composed of a copper plating layer having a thickness of about 5 to 15 μm, and is formed by a known semi-additive method.

絶縁層２には、その上面にリード接続パッド４が形成されているとともに、半導体素子接続パッド３の上に開口部５とリード接続パッド４の下にビアホール６が形成されている。リード接続パッド４は、半導体素子接続パッド３と同様に主として厚みが５〜1５μｍ程度の銅めっき層から成り、周知のセミアディティブ法により形成されている。リード接続パッド４は、例えば短辺が５０〜２００μｍ、長辺が５００〜２０００μｍの長方形である。また、開口部５およびビアホール６は直径が１５〜４０μｍ程度の円形であり、レーザ加工により形成されている。なお、開口部５から露出する半導体素子接続パッド３の表面および絶縁層２上のリード端子４の表面には、図示しないニッケルめっき層および金めっき層が被着されている A lead connection pad 4 is formed on the upper surface of the insulating layer 2, and an opening 5 and a via hole 6 are formed under the lead connection pad 4 on the semiconductor element connection pad 3. Like the semiconductor element connection pad 3, the lead connection pad 4 is mainly composed of a copper plating layer having a thickness of about 5 to 15 μm, and is formed by a known semi-additive method. The lead connection pad 4 is, for example, a rectangle having a short side of 50 to 200 μm and a long side of 500 to 2000 μm. The opening 5 and the via hole 6 are circular with a diameter of about 15 to 40 μm and are formed by laser processing. A nickel plating layer and a gold plating layer (not shown) are deposited on the surface of the semiconductor element connection pad 3 exposed from the opening 5 and the surface of the lead terminal 4 on the insulating layer 2.

そして、図２に示すように、半導体素子接続パッド３には、半導体素子Ｅの電極Ｔが半田Ｓ１を介して接続され、リード接続パッド４には、外部の電気回路と接続するためのリード端子Ｌが半田Ｓ２を介して接続される。さらに、半導体素子Ｅと絶縁層２との間には、封止樹脂７が充填され、リード接続パッド４とリード端子Ｌとの接続部は、補強樹脂８により被覆される。なお、半導体素子Ｅと絶縁層２との間に封止樹脂７を充填するには、未硬化の熱硬化性樹脂を含む樹脂ペーストを半導体素子Ｅと絶縁層２との間に注入した後、熱硬化させる方法が採用される。また、リード接続パッド４とリード端子Ｌとの接続部を補強樹脂８で被覆するには、未硬化の熱硬化性樹脂を含む樹脂ペーストをリード接続パッド４とリード端子Ｌとの接続部に滴下した後、熱硬化させる方法が採用される。なお、封止樹脂７用の樹脂ペーストや補強樹脂８用の樹脂ペースト中には、封止樹脂７や補強樹脂８の熱膨張係数を下げるため等に酸化ケイ素粉末等の無機絶縁フィラーが含有されている。 As shown in FIG. 2, the electrode T of the semiconductor element E is connected to the semiconductor element connection pad 3 via the solder S1, and the lead connection pad 4 is a lead terminal for connecting to an external electric circuit. L is connected via the solder S2. Further, the sealing resin 7 is filled between the semiconductor element E and the insulating layer 2, and the connection portion between the lead connection pad 4 and the lead terminal L is covered with the reinforcing resin 8. In order to fill the sealing resin 7 between the semiconductor element E and the insulating layer 2, after injecting a resin paste containing an uncured thermosetting resin between the semiconductor element E and the insulating layer 2, A thermosetting method is employed. Further, in order to cover the connection portion between the lead connection pad 4 and the lead terminal L with the reinforcing resin 8, a resin paste containing an uncured thermosetting resin is dropped onto the connection portion between the lead connection pad 4 and the lead terminal L. Then, a method of thermosetting is adopted. The resin paste for the sealing resin 7 and the resin paste for the reinforcing resin 8 contain an inorganic insulating filler such as silicon oxide powder in order to reduce the thermal expansion coefficient of the sealing resin 7 and the reinforcing resin 8. ing.

ところで、本発明においては、絶縁層２の上面の算術平均粗さＲａが、半導体素子搭載部Ａ１では５０〜８０ｎｍとなっており、前記リード接続部Ａ２では１００〜１５０ｎｍとなっている。このように、半導体素子搭載部Ａ１における絶縁層２の上面の算術平均粗さＲａが５０〜８０ｎｍと小さなものとなっていることから、半導体素子Ｅと配線基板１０との間に封止樹脂７用の樹脂ペーストを注入した際に、半導体素子搭載部Ａ１における絶縁層２の表面の粗化面を構成する凹凸の間に気泡が残留しにくい。したがって、封止樹脂７中にボイドが発生しにくい。また、絶縁層２の上面は、半導体素子搭載部Ａ１における算術表面粗さＲａが５０〜８０ｎｍと小さいことから、この部分で発生する毛細管現象の力が小さくなる。したがって、封止樹脂７用のペーストが絶縁層２の表面に大きく広がることがない。その結果、封止樹脂７による封止の信頼性が高い配線基板１０を提供することができる。
さらに、絶縁層２の上面は、リード接続部Ａ２における算術平均粗さＲａが１００〜１５０ｎｍであることから、補強樹脂８とリード接続部Ａ２とをアンカー効果により強固に密着させることができる。したがって、リード接続パッド４とリードド端子Ｌとを補強樹脂８により強固に接続することができる。 By the way, in the present invention, the arithmetic average roughness Ra of the upper surface of the insulating layer 2 is 50 to 80 nm in the semiconductor element mounting portion A1, and is 100 to 150 nm in the lead connection portion A2. Thus, since the arithmetic mean roughness Ra of the upper surface of the insulating layer 2 in the semiconductor element mounting portion A1 is as small as 50 to 80 nm, the sealing resin 7 is interposed between the semiconductor element E and the wiring board 10. When the resin paste is injected, bubbles are unlikely to remain between the irregularities constituting the roughened surface of the surface of the insulating layer 2 in the semiconductor element mounting portion A1. Therefore, voids are unlikely to occur in the sealing resin 7. Moreover, since the arithmetic surface roughness Ra in the semiconductor element mounting part A1 is as small as 50 to 80 nm on the upper surface of the insulating layer 2, the capillary action force generated in this part is reduced. Therefore, the paste for the sealing resin 7 does not spread greatly on the surface of the insulating layer 2. As a result, it is possible to provide the wiring board 10 having high sealing reliability with the sealing resin 7.
Furthermore, since the arithmetic mean roughness Ra in the lead connection portion A2 is 100 to 150 nm on the upper surface of the insulating layer 2, the reinforcing resin 8 and the lead connection portion A2 can be firmly adhered to each other by the anchor effect. Therefore, the lead connection pad 4 and the lead terminal L can be firmly connected by the reinforcing resin 8.

ここで、本例の配線基板１０の製造方法について説明する。先ず、図３（ａ）に示すように、絶縁層１の上面に半導体素子接続パッド３を含む導体パターンを形成するとともにその上に絶縁層２を積層する。半導体素子接続パッド３を含む導体パターンは、セミアディティブ法により形成する。具体的には、例えばニッケル−クロム合金から成る厚みが３０〜１００ｎｍの密着金属層及び銅からなる厚みが０．１〜１．０μｍの下地金属層を絶縁層１の上面にスパッタ法等の薄膜形成技術を採用して被着させた後、その下地金属層上に半導体素子接続パッド３を含む導体パターンに対応する開口パターンを有するめっきレジスト層を形成し、しかる後、めっきレジスト層の開口パターン内に露出する下地金属層上に電解銅めっき層を５〜１５μｍの厚みに析出させ、最後に下地金属層上からめっきレジスト層を除去するとともに電解銅めっき層から露出する下地金属層をエッチング除去することにより形成される。 Here, the manufacturing method of the wiring board 10 of this example is demonstrated. First, as shown in FIG. 3A, a conductor pattern including the semiconductor element connection pads 3 is formed on the upper surface of the insulating layer 1, and the insulating layer 2 is laminated thereon. The conductor pattern including the semiconductor element connection pad 3 is formed by a semi-additive method. Specifically, for example, an adhesion metal layer made of nickel-chromium alloy having a thickness of 30 to 100 nm and a base metal layer made of copper having a thickness of 0.1 to 1.0 μm are formed on the upper surface of the insulating layer 1 by a sputtering method or the like. After the deposition technique is applied, a plating resist layer having an opening pattern corresponding to the conductor pattern including the semiconductor element connection pads 3 is formed on the underlying metal layer, and then the opening pattern of the plating resist layer is formed. An electrolytic copper plating layer is deposited to a thickness of 5 to 15 μm on the underlying metal layer exposed inside, and finally the plating resist layer is removed from the underlying metal layer and the underlying metal layer exposed from the electrolytic copper plating layer is removed by etching. It is formed by doing.

次に、図３（ｂ）に示すように、絶縁層２にビアホール６を形成する。ビアホール６の形成には、例えばパルス状のレーザ光をビアホール６の形成位置に複数回照射して絶縁層２を部分的に除去するレーザ加工法を用いる。 Next, as shown in FIG. 3B, a via hole 6 is formed in the insulating layer 2. For forming the via hole 6, for example, a laser processing method is used in which the insulating layer 2 is partially removed by irradiating the formation position of the via hole 6 a plurality of times with a pulsed laser beam.

次に図３（ｃ）に示すように、半導体素子搭載部Ａ１に対応する絶縁層２の上面に保護シートＭを被着するとともに、上面側からプラズマ照射し、ビアホール６内およびその周辺に付着したスミアを除去する。このとき、プラズマの照射により、リード接続部Ａ２における絶縁層２の上面が粗化されて算術平均粗さＲａで５０〜８０ｎｍの粗化面となる。そして、半導体素子搭載部Ａ１における絶縁層２の上面は、プラズマで粗化されずに１５〜３５ｎｍの平滑な面を保つ。保護シートＭとしては、厚みが３０〜４０μｍ程度のポリプロピレンから成るフィルムを用いる。保護シートＭと絶縁層２との間は、例えばアクリル樹脂系の粘着材により剥離可能に密着させる。なお、粘着材は、保護シートＭの一方の主面に予め塗布しておくことが好ましい。 Next, as shown in FIG. 3 (c), a protective sheet M is deposited on the upper surface of the insulating layer 2 corresponding to the semiconductor element mounting portion A1, and plasma is irradiated from the upper surface side to adhere in and around the via hole 6. Remove smear. At this time, the upper surface of the insulating layer 2 in the lead connection portion A2 is roughened by the plasma irradiation, and becomes a roughened surface having an arithmetic average roughness Ra of 50 to 80 nm. And the upper surface of the insulating layer 2 in the semiconductor element mounting portion A1 is kept smooth from 15 to 35 nm without being roughened by plasma. As the protective sheet M, a film made of polypropylene having a thickness of about 30 to 40 μm is used. The protective sheet M and the insulating layer 2 are in close contact with each other by, for example, an acrylic resin adhesive. The adhesive material is preferably applied in advance to one main surface of the protective sheet M.

次に、図４（ｄ）に示すように、保護シートＭを除去した後、絶縁層２の表面にリード接続パッド４を形成するとともにリード接続パッド４と一体化されたビア導体によりビアホール６内を充填する。これらのリード接続パッド４およびビア導体は、半導体素子接続パッド３と同様のセミアディティブ法により形成される。 Next, as shown in FIG. 4D, after the protective sheet M is removed, the lead connection pads 4 are formed on the surface of the insulating layer 2 and the via conductors integrated with the lead connection pads 4 are used in the via holes 6. Fill. These lead connection pads 4 and via conductors are formed by a semi-additive method similar to that for the semiconductor element connection pads 3.

次に、図４（ｅ）に示すように、絶縁層２に開口部５を形成する。開口部５の形成にはビアホール６の形成と同様のレーザ加工法を用いる。 Next, as shown in FIG. 4E, the opening 5 is formed in the insulating layer 2. The laser processing method similar to the formation of the via hole 6 is used to form the opening 5.

最後に図４（ｆ）に示すように、絶縁層２の上面側からプラズマ照射し、開口部５内およびその周辺に付着したスミアを除去する。このとき、プラズマの照射により、半導体素子搭載部Ａ１における絶縁層２の上面が粗化されて算術平均粗さＲａで５０〜８０ｎｍの粗化面となる。また、リード接続部Ａ２における絶縁層２の露出する上面は、２度目のプラズマ照射を受けてその算術平均粗さＲａが１００〜１５０ｎｍの粗化面となる。このようにして、絶縁層２の上面の算術平均粗さＲａが、半導体素子搭載部Ａ１では５０〜８０ｎｍであり、前記リード接続部Ａ２では１００〜１５０ｎｍである本発明の配線基板１０が完成する。 Finally, as shown in FIG. 4F, the plasma irradiation is performed from the upper surface side of the insulating layer 2 to remove smears adhering in and around the opening 5. At this time, due to the plasma irradiation, the upper surface of the insulating layer 2 in the semiconductor element mounting portion A1 is roughened to become a roughened surface with an arithmetic average roughness Ra of 50 to 80 nm. Further, the exposed upper surface of the insulating layer 2 in the lead connection portion A2 is a roughened surface having an arithmetic average roughness Ra of 100 to 150 nm upon receiving the second plasma irradiation. In this way, the wiring substrate 10 of the present invention having an arithmetic average roughness Ra on the upper surface of the insulating layer 2 of 50 to 80 nm in the semiconductor element mounting portion A1 and 100 to 150 nm in the lead connection portion A2 is completed. .

次に、本発明の実施例１について説明する。先ず、縦横がそれぞれ１５０ｍｍで厚みが１５μｍの第１の絶縁層の上面中央部に直径が５０μｍの半導体素子接続パッドを７０μｍのピッチで１０００個含む導体パターン形成した。絶縁層としては、厚みが５μｍのエポキシ系の接着剤層と厚みが５μｍのポリイミド系樹脂を貼り合わせたものを用いた。導体パターンの形成には、セミアディティブ法を用いた。セミアディティブ法における下地金属としては、厚みが３０〜８０ｎｍのニッケル−クロム合金から成る密着金属層に厚みが０．２５〜０．５μｍの銅薄膜をスパッタにより形成した。また、セミアディティブ法における電解銅めっき層としては５〜８μｍの厚みを被着させた。電解銅めっき液としては、荏原ユージライト社製のＶＦ−IVを用い、３０℃の温度で１．０Ａ／ｄｍ^２の電流密度で３０分間めっきを行なった。
次に、導体パターンの露出表面を低粗化タイプのナノ黒化処理液でエッチング処理した。このエッチング処理により半導体素子接続パッドの露出面の表面粗さは、１５０〜１０００ｎｍとなった。
次に、半導体素子接続パッドが形成された第１の絶縁層の上面に第２の絶縁層を積層した。第２の絶縁層としては、第１の絶縁層と実質的に同様のものを用いた。積層には、第２の絶縁層用の接着剤層を含む樹脂シートを絶縁層１の上に真空プレスにより貼り付けた後、１５０〜１８０℃の温度で１００分間加熱して熱硬化させる方法を採用した。
次に、第２の絶縁層にレーザ加工法を用いてビアホールを形成した。ビアホールは、その下に導体パターンが位置するように、リード接続パッドに対応する位置にそれぞれ１〜３個ずつ形成した。レーザとしては、３５５ｎｍＹＡＧレーザを用い、出力が０．５Ｗ、周波数４０ＫＨｚのレーザパルスを１２０ショット照射することにより各ビアホールを穿孔した。ビアホールの直径は、底面側で２３〜２７μｍ、開口部側で３０〜３５μｍであった。
続いて、第２の絶縁層の上面中央部に縦横がそれぞれ１５０ｍｍで、厚みが３０〜４０μｍのポリプロピレンから成る保護シートをアクリル樹脂系の粘着層を介して被着するとともに、上面側からプラズマを照射し、デスミア処理を行なった。プラズマ照射の条件はプロセスガスが酸素で、出力２００W、時間５分で行なった。このとき、第２の絶縁層の上面外周部は、算術平均粗さＲａで５０〜８０ｎｍに粗化された。なお、第２の絶縁層の上面中央部は保護シートにより保護されて粗化されなかった。
次に、保護シートを除去した後、第２の絶縁層の表面に幅が１００μｍで長さが１０００μｍのリード接続パッドを１５０μｍのピッチで１００個形成した。また、これと同時に各リード接続パッドの下のビアホール内をビア導体で充填した。リード接続パッドの形成には、上述した半導体素子接続パッドの場合と実質的に同様のセミアディティブ法を実質的に同様の条件で用いた。
次に、第２の絶縁層における各半導体素子接続パッドに対応する位置にレーザ加工法を用いて開口部を形成した。レーザとしては、３５５ｎｍＹＡＧレーザを用い、出力が０．５Ｗ、周波数４０ＫＨｚのレーザパルスを１２０ショット照射することにより各開口部を穿孔した。開口部の直径は、底面側で２３〜２７μｍ、開口部側で３０〜３５μｍであった。
続いて、上面側から開口部内および第２の絶縁層の表面にプラズマを照射し、デスミア処理を行なった。プラズマ照射の条件は、プロセスガスが酸素、出力２００W、時間５分で行なった。このとき、第２の絶縁層の上面中央部では、プラズマ照射により粗化されて算術平均粗さＲａが５０〜８０ｎｍの粗化面となった。また、第２の絶縁層の上面外周部の露出面では、２度目のプラズマ照射を受けてその算術平均粗さＲａが１００〜１５０ｎｍの粗化面となった。
最後に、開口部内に露出する半導体素子接続パッドの表面および第２の絶縁層上のリード接続パッドの表面に厚みが６〜８μｍの無電解ニッケルめっき層を被着させた。無電解ニッケルめっき液としては、上村工業社製のＮＰＲ４を用い、８５℃の温度でエア攪拌を行ないながら３５分間めっきを行い、実施例１の試料を作成した。 Next, Example 1 of the present invention will be described. First, a conductor pattern including 1000 semiconductor element connection pads having a diameter of 50 μm at a pitch of 70 μm was formed at the center of the upper surface of the first insulating layer having a length and width of 150 mm and a thickness of 15 μm. As the insulating layer, an epoxy adhesive layer having a thickness of 5 μm and a polyimide resin having a thickness of 5 μm bonded together were used. A semi-additive method was used to form the conductor pattern. As a base metal in the semi-additive method, a copper thin film having a thickness of 0.25 to 0.5 μm was formed by sputtering on an adhesion metal layer made of a nickel-chromium alloy having a thickness of 30 to 80 nm. Moreover, the thickness of 5-8 micrometers was deposited as an electrolytic copper plating layer in a semi-additive method. As the electrolytic copper plating solution, VF-IV manufactured by Sugawara Eugleite Co., Ltd. was used, and plating was performed at a temperature of 30 ° C. and a current density of 1.0 A / dm ² for 30 minutes.
Next, the exposed surface of the conductor pattern was etched with a low-roughening type nano blackening solution. By this etching process, the surface roughness of the exposed surface of the semiconductor element connection pad became 150 to 1000 nm.
Next, a second insulating layer was stacked on the upper surface of the first insulating layer on which the semiconductor element connection pads were formed. As the second insulating layer, a layer substantially similar to the first insulating layer was used. For lamination, a resin sheet including an adhesive layer for the second insulating layer is attached to the insulating layer 1 by vacuum press, and then heated and cured at a temperature of 150 to 180 ° C. for 100 minutes. Adopted.
Next, a via hole was formed in the second insulating layer using a laser processing method. One to three via holes were formed at positions corresponding to the lead connection pads so that the conductor pattern was located thereunder. As the laser, a 355 nm YAG laser was used, and each via hole was drilled by irradiating 120 shots of a laser pulse with an output of 0.5 W and a frequency of 40 KHz. The diameter of the via hole was 23 to 27 μm on the bottom side and 30 to 35 μm on the opening side.
Subsequently, a protective sheet made of polypropylene having a length and width of 150 mm and a thickness of 30 to 40 μm is applied to the center of the upper surface of the second insulating layer via an acrylic resin adhesive layer, and plasma is applied from the upper surface side. Irradiation and desmear treatment were performed. The plasma irradiation was carried out with a process gas of oxygen and an output of 200 W for 5 minutes. At this time, the outer peripheral portion of the upper surface of the second insulating layer was roughened to an arithmetic average roughness Ra of 50 to 80 nm. In addition, the upper surface center part of the 2nd insulating layer was protected by the protective sheet, and was not roughened.
Next, after removing the protective sheet, 100 lead connection pads having a width of 100 μm and a length of 1000 μm were formed on the surface of the second insulating layer at a pitch of 150 μm. At the same time, the via holes under the lead connection pads were filled with via conductors. For the formation of the lead connection pad, a semi-additive method substantially the same as that of the semiconductor element connection pad described above was used under substantially the same conditions.
Next, an opening was formed using a laser processing method at a position corresponding to each semiconductor element connection pad in the second insulating layer. As the laser, a 355 nm YAG laser was used, and each opening was perforated by irradiating 120 shots of a laser pulse with an output of 0.5 W and a frequency of 40 KHz. The diameter of the opening was 23 to 27 μm on the bottom side and 30 to 35 μm on the opening side.
Subsequently, plasma was irradiated from the upper surface side to the inside of the opening and the surface of the second insulating layer, and desmear treatment was performed. The plasma irradiation was performed under the conditions that the process gas was oxygen, the output was 200 W, and the time was 5 minutes. At this time, in the central portion of the upper surface of the second insulating layer, the surface was roughened by plasma irradiation to become a roughened surface having an arithmetic average roughness Ra of 50 to 80 nm. Further, the exposed surface of the outer peripheral portion of the upper surface of the second insulating layer was subjected to plasma irradiation for the second time and became a roughened surface having an arithmetic average roughness Ra of 100 to 150 nm.
Finally, an electroless nickel plating layer having a thickness of 6 to 8 μm was deposited on the surface of the semiconductor element connection pad exposed in the opening and the surface of the lead connection pad on the second insulating layer. As the electroless nickel plating solution, NPR4 manufactured by Uemura Kogyo Co., Ltd. was used, and plating was performed for 35 minutes while performing air agitation at a temperature of 85 ° C., thereby preparing a sample of Example 1.

また、比較例として、上述の実施例１と同様にして第２の絶縁層にビアホールを形成した後、第２の絶縁層の上面中央部に保護シートを被着しないでプラズマ照射した以外は上述の実施例１と同様にして比較のための試料を作成した。この比較のための試料では、第２の絶縁層の露出面の算術平均粗さは、１００〜１５０ｎｍであった。 Further, as a comparative example, the same as in Example 1 described above, except that after forming a via hole in the second insulating layer, plasma irradiation was performed without attaching a protective sheet to the center of the upper surface of the second insulating layer. A sample for comparison was prepared in the same manner as in Example 1. In the sample for comparison, the arithmetic average roughness of the exposed surface of the second insulating layer was 100 to 150 nm.

次に、実施例１の試料および比較のための試料について、半導体素子接続パッドに半導体素子をフリップチップ接続した。半導体素子としては、縦横がそれぞれ３ｍｍで厚みが０．３ｍｍのシリコンチップを用いた。半導体素子の下面には直径が５０μｍで高さが１０μｍの銅から成る端子が７０μｍのピッチで１０００個形成されものを用いた。半導体素子の電極と半導体素子接続パッドとは、Ｓｎ−Ａｇ−Ｃｕ合金から成る半田を用いて接続した。半導体素子をフリップチップ接続した後の半導体素子と第２の絶縁層との隙間は６０〜８０μｍであった。さらに、各試料のリード接続パッドの各々に、銅系の合金よりなる、幅が５０μｍで厚みが５０μｍの平板型タイプのリード端子をＳｎ−Ａｇ−Ｃｕ合金からなる半田で接続した。 Next, for the sample of Example 1 and the sample for comparison, the semiconductor element was flip-chip connected to the semiconductor element connection pad. As the semiconductor element, a silicon chip having a length and width of 3 mm each and a thickness of 0.3 mm was used. On the lower surface of the semiconductor element, 1000 terminals made of copper having a diameter of 50 μm and a height of 10 μm were formed at a pitch of 70 μm. The electrode of the semiconductor element and the semiconductor element connection pad were connected using solder made of an Sn—Ag—Cu alloy. The gap between the semiconductor element after flip-chip connection of the semiconductor element and the second insulating layer was 60 to 80 μm. Furthermore, a flat plate type lead terminal made of a copper-based alloy and having a width of 50 μm and a thickness of 50 μm was connected to each lead connection pad of each sample with solder made of Sn—Ag—Cu alloy.

次に、各試料の半導体素子と第２の絶縁層との間に、エポキシから成る粘度が４０Ｐａｓの樹脂ペーストをディスペンサーにより２ｍｇ注入した後、７０〜１２０℃の温度で１時間加熱して樹脂ペーストを硬化させて封止樹脂を形成した。さらに、各試料のリード端子とリード接続パッドとの接続部にエポキシから成る粘度が４０Ｐａｓの樹脂ペーストをディスペンサーにより８００〜１５００ｍｇ滴下した後、７０〜１２０℃の温度で１時間加熱して樹脂ペーストを硬化させて補強樹脂を形成した。 Next, 2 mg of resin paste made of epoxy having a viscosity of 40 Pas is injected between the semiconductor element of each sample and the second insulating layer with a dispenser, and then heated at a temperature of 70 to 120 ° C. for 1 hour. Was cured to form a sealing resin. Furthermore, after adding 800-1500 mg of epoxy resin paste having a viscosity of 40 Pas made of epoxy to the connecting portion between the lead terminal and the lead connection pad of each sample with a dispenser, the resin paste is heated at a temperature of 70-120 ° C. for 1 hour. Cured to form a reinforced resin.

しかる後、封止樹脂が半導体素子から外側にはみ出した幅の最大値を測定した。また、リード端子を基板の上面に対して９０度の角度で引っ張り、リード端子がリード接続パッドから剥がれたときの力を測定し、それをリード端子の接続強度とした。さらに、クロスセクションを行い第２の絶縁層と封止樹脂との間におけるボイドの有無を確認した。その結果を表１に示す。 Thereafter, the maximum value of the width of the sealing resin protruding outward from the semiconductor element was measured. Further, the lead terminal was pulled at an angle of 90 degrees with respect to the upper surface of the substrate, and the force when the lead terminal was peeled off from the lead connection pad was measured, and this was defined as the connection strength of the lead terminal. Furthermore, the cross section was performed and the presence or absence of the void between the 2nd insulating layer and sealing resin was confirmed. The results are shown in Table 1.

表１から分かるように、本発明の実施例１の試料では封止樹脂のはみ出し幅は、４１０μｍであり、大きな広がりは認められなかった。これらに対し、比較のための試料では、封止樹脂のはみ出し幅は、１５６０μｍであり、大幅に樹脂上で広がり、またブリードアウトも発生した。また、本発明の実施例１の試料では、第２の絶縁層と封止樹脂との間にボイドの発生はなかった。これに対し、比較のための試料では、第２の絶縁層と封止樹脂との間に微小なボイドが観察された。なお、本発明の実施例１の試料および比較のための試料ではリード接続強度が０．４０〜０．５２ｋＮ／ｍであり十分に大きな強度を有していた。したがって、本発明による配線基板は、第２の絶縁層と封止樹脂との間にボイドが発生することがないとともに、封止用の樹脂ペーストが第２の絶縁層間表面に大きく広がることがなく、封止樹脂による封止の信頼性を高いものとすることができる。また、リード接続パッドとリード端子とを補強樹脂により強固に接続することができる。 As can be seen from Table 1, in the sample of Example 1 of the present invention, the protruding width of the sealing resin was 410 μm, and no large spread was observed. On the other hand, in the sample for comparison, the protruding width of the sealing resin was 1560 μm, and it greatly spread on the resin, and bleed out occurred. Further, in the sample of Example 1 of the present invention, no void was generated between the second insulating layer and the sealing resin. On the other hand, in the sample for comparison, minute voids were observed between the second insulating layer and the sealing resin. Note that the lead connection strength of the sample of Example 1 of the present invention and the sample for comparison was 0.40 to 0.52 kN / m, which was sufficiently large. Therefore, in the wiring board according to the present invention, no void is generated between the second insulating layer and the sealing resin, and the sealing resin paste is not greatly spread on the surface of the second insulating layer. The reliability of sealing with the sealing resin can be made high. Further, the lead connection pad and the lead terminal can be firmly connected by the reinforcing resin.

１第１の絶縁層
２第２の絶縁層
３半導体素子接続パッド
４リード接続パッド
Ａ１半導体素子搭載部
Ａ２リード接続部
Ｅ半導体素子
Ｌリード端子 DESCRIPTION OF SYMBOLS 1 1st insulating layer 2 2nd insulating layer 3 Semiconductor element connection pad 4 Lead connection pad A1 Semiconductor element mounting part A2 Lead connection part E Semiconductor element L Lead terminal

Claims

A semiconductor element mounting portion on which a semiconductor element is mounted and a lead connection portion to which a lead terminal is connected are formed on the upper surface of an insulating substrate formed by laminating a second insulating layer on the first insulating layer, A plurality of semiconductor element connection pads to which the electrodes of the semiconductor element are flip-chip connected are formed on the first insulating layer immediately below the semiconductor element mounting portion, and an opening through which the semiconductor element connection pads are exposed Is formed on the second insulating layer, and a lead connection pad to which the lead terminal is solder-connected is formed on the lead connecting portion in the second insulating layer, The upper surface of the insulating layer 2 has an arithmetic mean roughness of 50 to 80 nm in the semiconductor element mounting portion and 100 to 150 nm in the lead connection portion. Board.