JP5778477B2 - OBE reset circuit - Google Patents
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Description
本発明は、上位に位置するメイン制御部が下位に位置するサブ制御部を制御する制御回路に関し、特に、メイン制御部がサブ制御部のリセット制御を実行するリセット回路に関する。 The present invention relates to a control circuit in which a main control unit positioned at a higher level controls a sub control unit positioned at a lower level, and more particularly to a reset circuit in which a main control unit executes reset control of the sub control unit.
従来より、２つのＣＰＵ（Control Processing Unit）を備える電子回路において、一方のＣＰＵをメインＣＰＵとして割り当て、他方のＣＰＵをサブＣＰＵとして割り当てたものがある。このような電子回路のなかには、メインＣＰＵがサブＣＰＵに対してリセット処理、すなわち、機器の動作状態を初期状態に戻すためのリセット処理、を命令するものがある。 Conventionally, in an electronic circuit including two CPUs (Control Processing Units), one CPU is assigned as a main CPU and the other CPU is assigned as a sub CPU. Among such electronic circuits, there is one in which the main CPU instructs the sub CPU to perform reset processing, that is, reset processing for returning the operation state of the device to the initial state.
上述のようなリセット制御を実行する電子回路において、メインＣＰＵによるリセット制御に基づかない不慮のリセット処理が、外部からのノイズがサブＣＰＵに作用した場合などに、サブＣＰＵに発生することがある。このようにサブＣＰＵが不慮のリセット処理を実行している期間中には、サブＣＰＵとの間で通信を行えず、通信異常を検出したメインＣＰＵがサブＣＰＵにリセット処理を命令してしまう。この結果、サブＣＰＵがリセット処理を完了することができず、またメインＣＰＵはサブＣＰＵとの間での通信異常が検出され続けることになり、電子回路の動作が不安定となってしまう。 In the electronic circuit that executes the reset control as described above, an unexpected reset process that is not based on the reset control by the main CPU may occur in the sub CPU when external noise acts on the sub CPU. As described above, during the period in which the sub CPU performs the unexpected reset process, communication with the sub CPU cannot be performed, and the main CPU that detects the communication abnormality instructs the sub CPU to perform the reset process. As a result, the sub CPU cannot complete the reset process, and the main CPU continues to detect a communication abnormality with the sub CPU, so that the operation of the electronic circuit becomes unstable.
上述の事態を回避するために、サブＣＰＵがリセット処理を完了するために要する時間よりも、サブＣＰＵとの間での通信異常を検出する時間間隔を長く設定するデータ通信方法が特許文献１に開示されている。
In order to avoid the above situation,
しかしながら、特許文献１に開示されているデータ通信方法であっても、電子回路の動作が不安定となってしまうことを防ぐために十分であるとは言えない。例えば、不慮のリセット処理が連続してサブＣＰＵに発生した場合、サブＣＰＵが不慮のリセット処理を実行している期間中にリセット処理が命令される虞がある。また、サブＣＰＵへの電力供給の遮断によって通信異常が発生した場合、メインＣＰＵにてその遮断を特定できない以上、サブＣＰＵが不慮のリセット処理を実行している期間中にリセット処理が命令される虞が依然として残る。
However, even the data communication method disclosed in
本発明は、上述した事情に鑑みてなされたものであり、その目的は、不慮のリセット処理がサブＣＰＵに発生した場合であっても、電子回路の動作が不安定となってしまうことを防ぐことができる車載器用リセット回路を提供することにある。 The present invention has been made in view of the above-described circumstances, and an object thereof is to prevent the operation of an electronic circuit from becoming unstable even when an unexpected reset process occurs in a sub CPU. An object of the present invention is to provide a reset circuit for an in-vehicle device.
前述した目的を達成するために、本発明に係る車載器用リセット回路は、下記（１）を特徴としている。
（１） 第１制御部と、
前記第１制御部との間で信号の入出力が可能な第２制御部と、
前記第２制御部に対するリセット処理の実行を命令するリセット信号を前記第１制御部に出力する電源回路と、
を備え、
前記第１制御部は、
前記電源回路からの前記リセット信号がない場合、前記第２制御部から入力する、通信異常の有無を示す制御信号に基づいて、前記リセット信号を前記第２制御部に出力し、
前記電源回路からの前記リセット信号がある場合、前記リセット信号を前記第２制御部に出力するとともに、前記第２制御部が当該リセット信号に基づくリセット処理を実行している期間、前記制御信号に基づく前記リセット信号の出力制御を停止する、
こと。
In order to achieve the above-described object, a vehicle-mounted device reset circuit according to the present invention is characterized by the following (1 ) .
(1) a first control unit;
A second control unit capable of inputting and outputting signals to and from the first control unit;
A power supply circuit that outputs a reset signal instructing execution of reset processing to the second control unit to the first control unit;
With
The first controller is
When there is no reset signal from the power supply circuit, based on a control signal indicating presence or absence of communication abnormality input from the second control unit, the reset signal is output to the second control unit,
When there is the reset signal from the power supply circuit, the reset signal is output to the second control unit, and the control signal is output to the control signal during a period in which the second control unit executes reset processing based on the reset signal. Stop the output control of the reset signal based on,
about.
上記（１）の構成の車載器用リセット回路によれば、不慮のリセット処理が第２制御部（サブＣＰＵ）に発生した場合であっても、電子回路の動作が不安定となってしまうことを防ぐことができる。 According to the on-vehicle device reset circuit having the configuration (1), even if an unexpected reset process occurs in the second control unit (sub CPU), the operation of the electronic circuit becomes unstable. Can be prevented.
本発明の車載器用リセット回路によれば、不慮のリセット処理がサブＣＰＵに発生した場合であっても、電子回路の動作が不安定となってしまうことを防ぐことができる。 According to the on-vehicle device reset circuit of the present invention, it is possible to prevent the operation of the electronic circuit from becoming unstable even when an unexpected reset process occurs in the sub CPU.
以上、本発明について簡潔に説明した。更に、以下に説明される発明を実施するための形態（以下、「実施形態」という。）を添付の図面を参照して説明することにより、本発明の詳細を更に明確に示す。 The present invention has been briefly described above. Further, details of the present invention will be shown more clearly by describing a mode for carrying out the invention described below (hereinafter referred to as “embodiment”) with reference to the accompanying drawings.
以下、本発明の実施形態の車載器用リセット回路を適用した電子回路について詳細に説明する。図１は、本発明の実施形態の車載器用リセット回路を適用した電子回路のブロック図である。 Hereinafter, an electronic circuit to which the in-vehicle device reset circuit of the embodiment of the present invention is applied will be described in detail. FIG. 1 is a block diagram of an electronic circuit to which an in-vehicle device reset circuit according to an embodiment of the present invention is applied.
図１に示す電子回路は、電源ＩＣ（Integrated Circuit）Ａ１１と、電源ＩＣＢ１２、ＣＰＵＡ２１、ＣＰＵＢ２２、論理積回路３１、ＲＳ型フリップフロップ（以下、ＲＳ−ＦＦと称する）３２、及び入出力ポート（以下、Ｉ／Ｏポートと称する）４１、を含んで構成される。 The electronic circuit shown in FIG. 1 includes a power supply IC (Integrated Circuit) A11, a power supply ICB12, a CPUA21, a CPUB22, an AND circuit 31, an RS flip-flop (hereinafter referred to as RS-FF) 32, and an input / output port (hereinafter referred to as “input / output port”). , Referred to as I / O port) 41.
電源ＩＣＡ１１は、図示外のバッテリから供給される入力電力からＣＰＵＡ２１を駆動させるために必要とされる電力を生成し、その生成した電力を出力電圧Ｖｃｃ１としてＣＰＵＡ２１に印加する。また、電源ＩＣＡ１１は、ＣＰＵＡ２１の動作状態を初期状態に戻すためのリセット処理を命令するリセット信号（以下、ＲＥＳＥＴ１と称する。ＲＥＳＥＴ１は、「Ｈ」から「Ｌ」への立下りのときにリセット処理の実行を命令する信号となる。）を、ＣＰＵＡ２１に出力することができる。ＣＰＵＡ２１は、ＲＥＳＥＴ１「Ｈ」を入力している期間は正常動作を実行している期間であり、ＲＥＳＥＴ１「Ｌ」を入力している期間はリセット処理を実行をしている期間である。
The power supply ICA11 generates power required to drive the CPUA21 from input power supplied from a battery (not shown), and applies the generated power to the CPUA21 as an output voltage Vcc1. Further, the power supply ICA11 reset signal (hereinafter referred to as RESET1) for instructing a reset process for returning the operation state of the CPU A21 to the initial state. RESET1 is a reset process when falling from “H” to “L”. Can be output to the CPU A21. The
電源ＩＣＢ１２は、図示外のバッテリから供給される入力電力からＣＰＵＢ２２を駆動させるために必要とされる電力を生成し、その生成した電力を出力電圧Ｖｃｃ２としてＣＰＵＢ２２に印加する。また、電源ＩＣＢ１２は、ＣＰＵＢ２２の動作状態を初期状態に戻すためのリセット処理を命令するリセット信号（以下、ＲＥＳＥＴ２と称する。ＲＥＳＥＴ２は、「Ｈ」から「Ｌ」への立下りのときにリセット処理の実行を命令する信号となる。）を、ＣＰＵＡ２１及び論理積回路３１に出力することができる。
The
ＣＰＵＡ２１は、ＣＰＵＢ２２よりも上位に位置するメインＣＰＵである。電源ＩＣＡ１１、電源ＩＣＢ１２、論理積回路３１、ＲＳ−ＦＦ３２、及びＩ／Ｏポート４１との間で信号を入出力する入出力ポートを備えている。電源ＩＣＡ１１からの出力電圧Ｖｃｃ１の印加を受けて駆動するＣＰＵＡ２１は、少なくとも次の処理を実行する。すなわち、ＣＰＵＡ２１は、電源ＩＣＡ１１からＲＥＳＥＴ１「Ｈ」を入力した後ＲＥＳＥＴ１「Ｌ］を入力すると、ＲＥＳＥＴ１の「Ｈ」から「Ｌ」への立下りの時点でＣＰＵＡ２１の動作状態を初期状態に戻すためのリセット処理を実行開始する。また、ＣＰＵＡ２１は、電源ＩＣＡ１１からＲＥＳＥＴ１「Ｈ」を入力している期間は、ＣＰＵＡ２１によるリセット処理の実行を行わない。ＣＰＵＡ２１は、ＲＥＳＥＴ２に基づく信号をポートＰ０１を介して論理積回路３１に出力する。ＣＰＵＡ２１は、ＲＳ−ＦＦ３２の出力を反転させる信号をポートＰ０２を介してＲＳ−ＦＦ３２の入力端子であるＲ端子に出力する。ＣＰＵＡ２１は、ＲＥＳＥＴ２をポートＰ０３を介して電源ＩＣＢ１２から入力する。ＣＰＵＡ２１は、ＣＰＵＡ２１が生成したＩＮＴ信号をポートＰ１を介してＩ／Ｏポート４１に出力する。ＣＰＵＡ２１は、ＣＰＵＢ２２との間での通信に利用する各種信号をポートＳｏｕｔを介してＩ／Ｏポート４１に出力する。ＣＰＵＡ２１は、ＣＰＵＢ２２との間での通信に利用する各種信号をポートＳｉｎを介してＩ／Ｏポート４１から入力する。ＣＰＵＡ２１は、ＣＰＵＢ２２が生成したＩＮＴ信号をポートＩＮＴ１を介してＩ／Ｏポート４１から入力する。ＣＰＵＡ２１による上述した処理の流れについては後述する。
The CPU A21 is a main CPU positioned above the CPUB22. The
ＣＰＵＢ２２は、ＣＰＵＡ２１よりも下位に位置するサブＣＰＵである。電源ＩＣＢ１２、ＲＳ−ＦＦ３２、及びＩ／Ｏポート４１との間で信号を入出力する入出力ポートを備えている。電源ＩＣＢ２２からの出力電圧Ｖｃｃ２の印加を受けて駆動するＣＰＵＢ２２は、少なくとも次の処理を実行する。すなわち、ＣＰＵＢ２２は、ＲＳ−ＦＦ３２からＲＥＳＥＴ２「Ｈ」を入力した後ＲＥＳＥＴ２「Ｌ］を入力すると、ＲＥＳＥＴ２の「Ｈ」から「Ｌ」への立下りの時点でＣＰＵＢ２２の動作状態を初期状態に戻すためのリセット処理を実行開始する。また、ＣＰＵＢ２２は、ＲＳ−ＦＦ３２からＲＥＳＥＴ２「Ｈ」を入力している期間は、ＣＰＵＢ２２によるリセット処理の実行を行わない。ＣＰＵＢ２２は、ＣＰＵＡ２１が生成したＩＮＴ信号をポートＩＮＴ２を介してＩ／Ｏポート４１から入力する。ＣＰＵＢ２２は、ＣＰＵＡ２１との間での通信に利用する各種信号をポートＳｉｎを介してＩ／Ｏポート４１から入力する。ＣＰＵＢ２２は、ＣＰＵＡ２１との間での通信に利用する各種信号をポートＳｏｕｔを介してＩ／Ｏポート４１に出力する。ＣＰＵＢ２２は、ＣＰＵＢ２２が生成したＩＮＴ信号をポートＰ２を介してＩ／Ｏポート４１に出力する。ＣＰＵＢ２２による上述した処理の流れについては後述する。
The CPU B22 is a sub CPU located at a lower level than the CPU A21. An input / output port for inputting / outputting signals to / from the
論理積回路３１は、電源ＩＣＡ１１からのＲＥＳＥＴ１、電源ＩＣＢ１２からのＲＥＳＥＴ２、及びＣＰＵＡ２１からのポートＰ０１を介した信号を入力し、それらの信号の論理積をＲＳ−ＦＦ３２の入力端子であるＳ端子に出力する。 The AND circuit 31 inputs signals from the power supply ICA11 through RESET1, the power supply ICB12 through RESET2, and the CPU A21 via the port P01, and inputs the logical product of these signals to the S terminal that is the input terminal of the RS-FF32. Output.
ＲＳ−ＦＦ３２は、Ｒ端子及びＳ端子に入力される「Ｈ」または「Ｌ」に基づき演算し、その結果である「Ｈ」または「Ｌ」をＲＥＳＥＴ２としてＣＰＵＢ２２に出力する。
The RS-FF 32 performs a calculation based on “H” or “L” input to the R terminal and the S terminal, and outputs the result “H” or “L” to the
Ｉ／Ｏポート４１は、一方のＣＰＵＡ２１及びＣＰＵＢ２２から入力する信号を他方のＣＰＵＡ２１及びＣＰＵＢ２２に出力するインタフェースである。
The I /
次に、本発明の実施形態の車載器用リセット回路を適用した電子回路によるリセット制御について、ＣＰＵＡ２１及びＣＰＵＢ２２の処理を中心にして説明する。
Next, reset control by an electronic circuit to which the on-vehicle device reset circuit of the embodiment of the present invention is applied will be described focusing on the processing of the
［バッテリからの電力供給開始時のリセット制御］
まず、バッテリからの給電を開始して、ＣＰＵＡ２１及びＣＰＵＢ２２の駆動を開始する際の電子回路によるリセット制御について図２、図３及び図４（ａ）〜図４（ｅ）を参照して説明する。図２は、本発明の実施形態の車載器用リセット回路を適用した電子回路における、バッテリからの電力供給開始時のリセット制御を説明するシーケンス図である。図３は、バッテリからの電力供給開始時のリセット制御におけるＣＰＵＡの処理の流れを示すフローチャートである。図４は、リセット制御に用いる信号のタイムチャートであり、図４（ａ）は電源ＩＣＡが出力するＲＥＳＥＴ１のタイムチャート、図４（ｂ）は電源ＩＣＢが出力するＲＥＳＥＴ２のタイムチャート、図４（ｃ）はＲＳ−ＦＦに入力するＲのタイムチャート、図４（ｄ）はＲＳ−ＦＦに入力するＳのタイムチャート、図４（ｅ）はＲＳ−ＦＦから出力するＱのタイムチャートである。尚、ＣＰＵＡ２１及びＣＰＵＢ２２の駆動開始前には、ＲＳ−ＦＦ３２はＲ、Ｓ、Ｑいずれも「Ｌ」を情報として記憶している。尚、以後、ＲＳ−ＦＦ３２のＲ、Ｓ、Ｑそれぞれの「Ｈ」または「Ｌ」を表す際、（Ｒ，Ｓ，Ｑ）＝（Ｘ，Ｘ，Ｘ）として表記する（Ｘには、ＨまたはＬを記載）。例えば、ＣＰＵＡ２１及びＣＰＵＢ２２の駆動開始前には、ＲＳ−ＦＦ３２は、（Ｒ，Ｓ，Ｑ）＝（Ｌ，Ｌ，Ｌ）である。
[Reset control at the start of power supply from the battery]
First, reset control by the electronic circuit when power supply from the battery is started and driving of the
ＣＰＵＡ２１は、電源ＩＣＡ１１から出力電圧Ｖｃｃ１の印加が開始された後、電源ＩＣＡ１１からＲＥＳＥＴ１「Ｈ」を入力し（ステップＳ３０１）、信号「Ｈ」をポートＰ０１を介して論理積回路３１に出力し（ステップＳ３０２）、信号「Ｈ」をポートＰ０２を介してＲＳ−ＦＦ３２の入力端子であるＲ端子に出力する（ステップＳ３０３）。このとき、論理積回路３１は、電源ＩＣＡ１１からＲＥＳＥＴ１「Ｈ」を入力している。この後、ＣＰＵＡ２１は、電源ＩＣＡ１１からＲＥＳＥＴ１「Ｌ」を入力すると（ステップＳ３０４）、ＲＥＳＥＴ１の「Ｈ」から「Ｌ」への立下りのタイミングでリセット処理を実行開始する（ステップＳ３０５）。また、このとき、論理積回路３１は、電源ＩＣＡ１１からＲＥＳＥＴ１「Ｌ」を入力している。ところで、バッテリからの給電が開始された電源ＩＣＢ１２は、ＲＥＳＥＴ２をＣＰＵＡ２１に出力している。しかし、ＲＥＳＥＴ１が「Ｌ」である期間リセット処理を実行しているＣＰＵＡ２１は、電源ＩＣＢ１２からのＲＥＳＥＴ２の入力を受け付けない。 After the application of the output voltage Vcc1 from the power supply ICA11 is started, the CPU A21 inputs RESET1 “H” from the power supply ICA11 (step S301), and outputs a signal “H” to the logical product circuit 31 via the port P01 ( In step S302, the signal “H” is output to the R terminal which is the input terminal of the RS-FF 32 via the port P02 (step S303). At this time, the AND circuit 31 inputs RESET1 “H” from the power supply ICA11. Thereafter, when the RESET1 “L” is input from the power supply ICA11 (step S304), the CPU A21 starts executing the reset process at the falling edge of “RESET1” from “H” to “L” (step S305). At this time, the AND circuit 31 inputs RESET1 “L” from the power supply ICA11. By the way, the power supply ICB12 that has started power supply from the battery outputs RESET2 to the CPUA21. However, the CPU A21 executing the reset process for a period in which RESET1 is “L” does not accept the input of RESET2 from the power supply ICB12.
他方、ＣＰＵＢ２２は、電源ＩＣＢ１２から出力電圧Ｖｃｃ２の印加が開始された後、ＲＳ−ＦＦ３２からのＲＥＳＥＴ２の入力を待ち受けている。このとき、電源ＩＣＢ１２は、ＲＥＳＥＴ２「Ｈ」を論理積回路３１に出力した後、ＲＥＳＥＴ２「Ｌ」を論理積回路３１に出力する。
On the other hand, after the application of the output voltage Vcc2 is started from the power supply ICB12, the CPUB22 waits for the input of RESET2 from the RS-FF 32. At this time, the
論理積回路３１は、電源ＩＣＡ１１からＲＥＳＥＴ１「Ｈ」を入力し、ＣＰＵＡ２１からポートＰ０１を介して信号「Ｈ」を入力し、且つ電源ＩＣＢ１２からＲＥＳＥＴ２「Ｈ」を入力している期間は、ＲＳ−ＦＦ３２のＳ端子にＲＥＳＥＴ２「Ｈ」を出力する。この段階でのＲＳ−ＦＦ３２は、（Ｒ，Ｓ，Ｑ）＝（Ｈ，Ｈ，Ｈ）である。この後、論理積回路３１は、電源ＩＣＡ１１からのＲＥＳＥＴ１「Ｌ」または電源ＩＣＢ１２からのＲＥＳＥＴ２「Ｌ」を入力すると、ＲＳ−ＦＦ３２のＳ端子にＲＥＳＥＴ２「Ｌ」を出力する。ＲＥＳＥＴ２「Ｌ」を入力したＲＳ−ＦＦ３２は、ＲＥＳＥＴ２「Ｈ」を「Ｌ」に反転させ、ＲＥＳＥＴ２「Ｌ」をＣＰＵＢ２２に出力する。ＣＰＵＢ２２は、ＲＳ−ＦＦ３２からＲＥＳＥＴ２「Ｌ」を入力すると、ＲＥＳＥＴ２の「Ｈ」から「Ｌ」への立下りのタイミングでリセット処理を実行開始する。この段階でのＲＳ−ＦＦ３２は、（Ｒ，Ｓ，Ｑ）＝（Ｈ，Ｌ，Ｌ）である。
The AND circuit 31 receives the RESET1 “H” from the power supply ICA11, the signal “H” from the CPUA21 via the port P01, and the RESET2 “H” from the power supply ICB12 during the period when RS− RESET2 “H” is output to the S terminal of FF32. The RS-FF 32 at this stage is (R, S, Q) = (H, H, H). Thereafter, when the RESET1 “L” from the power supply ICA11 or the RESET2 “L” from the power supply ICB12 is input, the AND circuit 31 outputs RESET2 “L” to the S terminal of the RS-FF 32. The RS-FF 32 to which RESET2 “L” is input inverts RESET2 “H” to “L” and outputs RESET2 “L” to the CPU B22. When the RESET 2 “L” is input from the RS-FF 32, the
続いて、ＣＰＵＡ２１は、電源ＩＣＡ１１からＲＥＳＥＴ１「Ｈ」を入力すると（ステップＳ３０６）、リセット処理の実行を停止する（ステップＳ３０７）。ところで、電源ＩＣＢ１２は、電源ＩＣＡ１１がＣＰＵＡ２１にＲＥＳＥＴ１「Ｈ」を出力した時点と略同じ時点に、ＲＥＳＥＴ２「Ｈ」をポートＰ０３を介してＣＰＵＡ２１に出力している。リセット処理が完了したＣＰＵＡ２１は、電源ＩＣＢ１２からポートＰ０３を介してＲＥＳＥＴ２「Ｈ」を入力すると（ステプＳ３０８）、信号「Ｈ」をポートＰ０１を介して論理積回路３１に出力する（ステップＳ３１０）。同時に、ＣＰＵＡ２１は、電源ＩＣＢ１２からＲＥＳＥＴ２「Ｈ」を入力すると（ステップＳ３０７）、信号「Ｌ」をポートＰ０２を介してＲＳ−ＦＦ３２の入力端子であるＲ端子に出力する（ステップＳ３１０）。いずれの入力も「Ｈ」となった論理積回路３１は、ＲＳ−ＦＦ３２のＳ端子にＲＥＳＥＴ２「Ｈ」を出力する。Ｓ端子にＲＥＳＥＴ２「Ｈ」を入力したＲＳ−ＦＦ３２は、ＲＥＳＥＴ２「Ｌ」を「Ｈ」に反転させ、ＲＥＳＥＴ２「Ｈ」をＣＰＵＢ２２に出力する。この段階でのＲＳ−ＦＦ３２は、（Ｒ，Ｓ，Ｑ）＝（Ｌ，Ｈ，Ｈ）である。 Subsequently, when RESET1 “H” is input from the power supply ICA11 (Step S306), the CPU A21 stops the execution of the reset process (Step S307). Meanwhile, the power supply ICB12 outputs RESET2 “H” to the CPUA21 via the port P03 at substantially the same time as when the power supply ICA11 outputs RESET1 “H” to the CPUA21. When the reset process is completed, the CPU A21 inputs RESET2 “H” from the power supply ICB12 via the port P03 (step S308), and outputs a signal “H” to the AND circuit 31 via the port P01 (step S310). At the same time, when the RESET2 “H” is input from the power supply ICB12 (step S307), the CPU A21 outputs the signal “L” to the R terminal which is the input terminal of the RS-FF 32 via the port P02 (step S310). The logical product circuit 31 having both inputs “H” outputs RESET 2 “H” to the S terminal of the RS-FF 32. The RS-FF 32 that has input RESET2 “H” to the S terminal inverts RESET2 “L” to “H” and outputs RESET2 “H” to the CPU B22. The RS-FF 32 at this stage is (R, S, Q) = (L, H, H).
ＣＰＵＢ２２は、ＲＳ−ＦＦ３２からＲＥＳＥＴ２「Ｈ」を入力し、リセット処理の実行を停止する。こうして、ＣＰＵＡ２１及びＣＰＵＢ２２の駆動を開始する際の電子回路によるリセット制御を終了する。
The
［通信異常検出時のリセット制御］
次に、ＣＰＵＡ２１及びＣＰＵＢ２２の駆動開始後、ＣＰＵＡ２１がＣＰＵＢ２２との間での通信異常を検出した際の電子回路によるリセット制御について図５、図６及び図７（ａ）〜図７（ｅ）を参照して説明する。図５は、本発明の実施形態の車載器用リセット回路を適用した電子回路における、通信異常検出時のリセット制御を説明するシーケンス図である。図６は、通信異常検出時のリセット制御におけるＣＰＵＡの処理の流れを示すフローチャートである。図７は、リセット制御に用いる信号のタイムチャートであり、図７（ａ）はＣＰＵＡが入力するＩＮＴ１のタイムチャート、図７（ｂ）はＣＰＵＡが出力するＰ０１（ＲＥＳＥＴ２）のタイムチャート、図７（ｃ）はＲＳ−ＦＦに入力するＲのタイムチャート、図７（ｄ）はＲＳ−ＦＦに入力するＳのタイムチャート、図７（ｅ）はＲＳ−ＦＦから出力するＱのタイムチャートである。尚、ＣＰＵＡ２１及びＣＰＵＢ２２の駆動開始後には、［バッテリからの電力供給開始時のリセット制御］で説明したとおり、ＲＳ−ＦＦ３２は、（Ｒ，Ｓ，Ｑ）＝（Ｌ，Ｈ，Ｈ）である。
[Reset control when communication error is detected]
Next, FIG. 5, FIG. 6, FIG. 7 (a) to FIG. 7 (e) are shown in FIG. 5, FIG. 6, FIG. 7 (a) to FIG. The description will be given with reference. FIG. 5 is a sequence diagram for explaining reset control when a communication abnormality is detected in an electronic circuit to which the in-vehicle device reset circuit of the embodiment of the present invention is applied. FIG. 6 is a flowchart showing the flow of processing of CPU A in reset control when communication abnormality is detected. 7 is a time chart of signals used for reset control, FIG. 7A is a time chart of INT1 input by CPUA, FIG. 7B is a time chart of P01 (RESET2) output by CPUA, and FIG. FIG. 7C is a time chart of R input to the RS-FF, FIG. 7D is a time chart of S input to the RS-FF, and FIG. 7E is a time chart of Q output from the RS-FF. . In addition, after the drive of CPUA21 and CPUB22 is started, RS-FF32 is (R, S, Q) = (L, H, H) as described in [Reset control at the start of power supply from the battery]. .
ＣＰＵＡ２１及びＣＰＵＢ２２は、［バッテリからの電力供給開始時のリセット制御］で説明したリセット制御を実行し、互いのデバイスを認証処理を実行した後、各ＣＰＵが正常に駆動している期間においてＩＮＴ信号を相手方のＣＰＵに一定周期で送信している。ＣＰＵＢ２２は、ＣＰＵＢ２２が正常に駆動している期間、ＩＮＴ信号をポートＰ２を介してＩ／Ｏポート４１に一定周期Ｔ２で出力する。また、ＣＰＵＡ２１は、ポートＩＮＴ１を介してＩ／Ｏポート４１から入力するＩＮＴ信号を、一定周期Ｔ２よりも長い期間Ｔ１待ち受ける。
The
このような取り決めのもと、ＣＰＵＢ２２に、電源ＩＣＢ１２からＣＰＵＢ２２への電力供給の遮断による通信異常を除く、何らかの通信異常が発生した場合、ＣＰＵＢ２２は、ＩＮＴ信号の定期的な出力を停止する。尚、電力供給の遮断による通信異常が発生した場合については、後述する［電力供給の遮断による通信異常検出時のリセット制御］にて説明する。このとき、ＣＰＵＡ２１は、期間Ｔ１中にＩＮＴ信号を入力していないことを検出すると、通信異常が生じたと判断し、次に説明するリセット制御に則って、ＣＰＵＢ２２に対してリセット処理を命令する。
Under such an arrangement, when any communication abnormality occurs in the
すなわち、ＣＰＵＡ２１は、期間Ｔ１中にＩＮＴ信号を入力していないことを検出すると（ステップＳ６０１）、信号「Ｌ」をポートＰ０１を介して論理積回路３１に出力する（ステップＳ６０２）。このため、論理積回路３１は、ＲＳ−ＦＦ３２のＳ端子にＲＥＳＥＴ２「Ｌ」を出力する。この段階でのＲＳ−ＦＦ３２は、（Ｒ，Ｓ，Ｑ）＝（Ｌ，Ｌ，Ｈ）である。また、ＣＰＵＡ２１は、ＲＳ−ＦＦ３２の出力を「Ｈ」から「Ｌ」に反転させる信号「Ｈ」をポートＰ０２を介してＲＳ−ＦＦ３２の入力端子であるＲ端子に出力する（ステップＳ６０３）。すると、ＲＳ−ＦＦ３２は、ＲＥＳＥＴ２「Ｌ」をＣＰＵＢ２２に出力する。ＣＰＵＢ２２は、ＲＳ−ＦＦ３２からＲＥＳＥＴ２「Ｌ」を入力し、ＲＥＳＥＴ２の「Ｈ」から「Ｌ」への立下りのタイミングでリセット処理を実行開始する。この段階でのＲＳ−ＦＦ３２は、（Ｒ，Ｓ，Ｑ）＝（Ｈ，Ｌ，Ｌ）である。
That is, when the CPU A21 detects that the INT signal is not input during the period T1 (step S601), it outputs the signal “L” to the AND circuit 31 via the port P01 (step S602). Therefore, the AND circuit 31 outputs RESET2 “L” to the S terminal of the RS-FF 32. The RS-FF 32 at this stage is (R, S, Q) = (L, L, H). Further, the CPU A21 outputs a signal “H” for inverting the output of the RS-FF 32 from “H” to “L” to the R terminal which is an input terminal of the RS-FF 32 via the port P02 (step S603). Then, the RS-FF 32 outputs RESET2 “L” to the
続いて、ＣＰＵＡ２１は、ＣＰＵＢ２２がリセット処理を完了するために要する時間よりも長い時間Ｔ２を待って、信号「Ｈ」をポートＰ０１を介して論理積回路３１に出力する（ステップＳ６０４）。同時に、ＣＰＵＡ２１は、信号「Ｌ」をポートＰ０２を介してＲＳ−ＦＦ３２の入力端子であるＲ端子に出力する（ステップＳ６０５）。いずれの入力も「Ｈ」となった論理積回路３１は、ＲＳ−ＦＦ３２のＳ端子にＲＥＳＥＴ２「Ｈ」を出力する。Ｓ端子にＲＥＳＥＴ２「Ｈ」を入力したＲＳ−ＦＦ３２は、ＲＥＳＥＴ２「Ｌ」を「Ｈ」に反転させ、ＲＥＳＥＴ２「Ｈ」をＣＰＵＢ２２に出力する。この段階でのＲＳ−ＦＦ３２は、（Ｒ，Ｓ，Ｑ）＝（Ｌ，Ｈ，Ｈ）である。
Subsequently, the
ＣＰＵＢ２２は、ＲＳ−ＦＦ３２からＲＥＳＥＴ２「Ｈ」を入力し、リセット処理の実行を停止する。こうして、通信異常検出時の電子回路によるリセット制御を終了する。
The
［電力供給の遮断による通信異常検出時のリセット制御］
次に、ＣＰＵＡ２１及びＣＰＵＢ２２の駆動開始後、ＣＰＵＢ２２への電力供給の遮断による通信異常を検出した際の電子回路によるリセット制御について図８、図９及び図１０（ａ）〜図１０（ｅ）を参照して説明する。図８は、本発明の実施形態の車載器用リセット回路を適用した電子回路における、電力供給の遮断による通信異常検出時のリセット制御を説明するシーケンス図である。図９は、電力供給の遮断による通信異常検出時のリセット制御におけるＣＰＵＡの処理の流れを示すフローチャートである。図１０は、リセット制御に用いる信号のタイムチャートであり、図１０（ａ）は電源ＩＣＡが出力するＲＥＳＥＴ１のタイムチャート、図１０（ｂ）は電源ＩＣＢが出力するＲＥＳＥＴ２のタイムチャート、図１０（ｃ）はＲＳ−ＦＦに入力するＳのタイムチャート、図１０（ｄ）はＲＳ−ＦＦに入力するＲのタイムチャート、図１０（ｅ）はＲＳ−ＦＦから出力するＱのタイムチャートである。尚、ＣＰＵＡ２１及びＣＰＵＢ２２の駆動開始後には、［バッテリからの電力供給開始時のリセット制御］で説明したとおり、ＲＳ−ＦＦ３２は、（Ｒ，Ｓ，Ｑ）＝（Ｌ，Ｈ，Ｈ）である。
[Reset control when communication error is detected due to interruption of power supply]
Next, FIG. 8, FIG. 9 and FIG. 10 (a) to FIG. 10 (e) are shown in FIG. 8, FIG. 9, FIG. 10A to FIG. The description will be given with reference. FIG. 8 is a sequence diagram for explaining reset control when a communication abnormality is detected due to power supply interruption in an electronic circuit to which the on-vehicle device reset circuit of the embodiment of the present invention is applied. FIG. 9 is a flowchart illustrating a processing flow of the CPU A in the reset control when the communication abnormality is detected due to the interruption of the power supply. 10 is a time chart of signals used for reset control, FIG. 10A is a time chart of RESET1 output from the power supply ICA, FIG. 10B is a time chart of RESET2 output from the power supply ICB, and FIG. FIG. 10C is a time chart of S input to the RS-FF, FIG. 10D is a time chart of R input to the RS-FF, and FIG. 10E is a time chart of Q output from the RS-FF. In addition, after the drive of CPUA21 and CPUB22 is started, RS-FF32 is (R, S, Q) = (L, H, H) as described in [Reset control at the start of power supply from the battery]. .
電源ＩＣＢ１２からの電力供給を遮断されたＣＰＵＢ２２は、電源ＩＣＢ１２から出力電圧Ｖｃｃ２の印加が開始されると、ＲＳ−ＦＦ３２からのＲＥＳＥＴ２の入力を待ち受けている。このとき、ＣＰＵＢ２２への電力供給の遮断を検出した電源ＩＣＢ１２は、ＲＥＳＥＴ２「Ｌ」を論理積回路３１に出力する。このため、論理積回路３１は、ＲＳ−ＦＦ３２のＳ端子にＲＥＳＥＴ２「Ｌ」を出力する。この段階でのＲＳ−ＦＦ３２は、（Ｒ，Ｓ，Ｑ）＝（Ｌ，Ｌ，Ｈ）である。
When the supply of the output voltage Vcc2 is started from the power supply ICB12, the CPUB22 that is cut off from the power supply from the power supply ICB12 waits for the input of RESET2 from the RS-FF 32. At this time, the
また、このとき、ＣＰＵＡ２１は、ＲＥＳＥＴ２「Ｌ」をポートＰ０３を介して電源ＩＣＢ１２から入力している。ＣＰＵＡ２１は、電源ＩＣＢ１２からＲＥＳＥＴ２「Ｌ」を入力すると（ステップＳ９０１）、［通信異常検出時のリセット制御］にて説明したリセット制御を停止する。より具体的には、信号「Ｌ」をポートＰ０１を介して論理積回路３１に出力することを禁止する（ステップＳ９０２）。このため、ＣＰＵＢ２２が電力供給の遮断によるリセット処理を実行している期間中に、通信異常を検出したＣＰＵＡ２１がＣＰＵＢ２２にリセット処理を命令することを防ぐことができる。
At this time, the
また、ＣＰＵＡ２１は、ＲＳ−ＦＦ３２の出力を「Ｈ」から「Ｌ」に反転させる信号「Ｈ」をポートＰ０２を介してＲＳ−ＦＦ３２の入力端子であるＲ端子に出力する（ステップＳ９０３）。すると、ＲＳ−ＦＦ３２は、ＲＥＳＥＴ２「Ｌ」をＣＰＵＢ２２に出力する。ＣＰＵＢ２２は、ＲＳ−ＦＦ３２からＲＥＳＥＴ２「Ｌ」を入力し、ＲＥＳＥＴ２の「Ｈ」から「Ｌ」への立下りのタイミングでリセット処理を実行開始する。この段階でのＲＳ−ＦＦ３２は、（Ｒ，Ｓ，Ｑ）＝（Ｈ，Ｌ，Ｌ）である。
Further, the CPU A21 outputs a signal “H” for inverting the output of the RS-FF 32 from “H” to “L” to the R terminal which is an input terminal of the RS-FF 32 via the port P02 (step S903). Then, the RS-FF 32 outputs RESET2 “L” to the
この後、ＣＰＵＡ２１は、電源ＩＣＢ１２からＲＥＳＥＴ２「Ｈ」を入力すると（ステップＳ９０４）、信号「Ｈ」をポートＰ０１を介して論理積回路３１に出力する（ステップＳ９０５）。同時に、ＣＰＵＡ２１は、信号「Ｌ」をポートＰ０２を介してＲＳ−ＦＦ３２の入力端子であるＲ端子に出力する（ステップＳ９０６）。いずれの入力も「Ｈ」となった論理積回路３１は、ＲＳ−ＦＦ３２のＳ端子にＲＥＳＥＴ２「Ｈ」を出力する。Ｓ端子にＲＥＳＥＴ２「Ｈ」を入力したＲＳ−ＦＦ３２は、ＲＥＳＥＴ２「Ｌ」を「Ｈ」に反転させ、ＲＥＳＥＴ２「Ｈ」をＣＰＵＢ２２に出力する。この段階でのＲＳ−ＦＦ３２は、（Ｒ，Ｓ，Ｑ）＝（Ｌ，Ｈ，Ｈ）である。 Thereafter, when the RESET2 “H” is input from the power supply ICB12 (step S904), the CPU A21 outputs a signal “H” to the AND circuit 31 via the port P01 (step S905). At the same time, the CPU A21 outputs the signal “L” to the R terminal, which is the input terminal of the RS-FF 32, via the port P02 (step S906). The logical product circuit 31 having both inputs “H” outputs RESET 2 “H” to the S terminal of the RS-FF 32. The RS-FF 32 that has input RESET2 “H” to the S terminal inverts RESET2 “L” to “H” and outputs RESET2 “H” to the CPU B22. The RS-FF 32 at this stage is (R, S, Q) = (L, H, H).
ＣＰＵＢ２２は、ＲＳ−ＦＦ３２からＲＥＳＥＴ２「Ｈ」を入力し、リセット処理の実行を停止する。こうして、ＣＰＵＡ２１及びＣＰＵＢ２２の駆動を開始する際の電子回路によるリセット制御を終了する。この後、ＣＰＵＡ２１は、［通信異常検出時のリセット制御］にて説明した、ＣＰＵＢ２２との間での通信異常を検出する処理に移行する。
The
以上、本発明の実施形態の車載器用リセット回路を適用した電子回路によれば、ＣＰＵＢ２２に電力供給の遮断が発生した場合、ＣＰＵＡ２１がＣＰＵＢ２２への電力供給の遮断が発生したことを認識することができる。そして、ＣＰＵＢ２２に電力供給が再開されＣＰＵＢ２２によるリセット処理が完了するまで、ＣＰＵＡ２１がＣＰＵＢ２２にリセット処理を命令することはない。このため、ＣＰＵＢ２２が電力供給の遮断によるリセット処理を実行している期間中に、通信異常を検出したＣＰＵＡ２１がＣＰＵＢ２２にリセット処理を命令することを防ぐことができる。この結果、ＣＰＵＢ２２への電力供給の遮断に伴う不慮のリセット処理がＣＰＵＢ２２に発生した場合であっても、電子回路の動作が不安定となってしまうことを防ぐことができる。
As described above, according to the electronic circuit to which the on-vehicle device reset circuit of the embodiment of the present invention is applied, when the interruption of the power supply to the CPUB22 occurs, the CPUA21 recognizes that the interruption of the power supply to the CPUB22 has occurred. it can. The
尚、上述した本発明の実施形態の車載器用リセット回路を適用した電子回路では、論理積回路３１及びＲＳ−ＦＦ３２をＣＰＵＡ２１とは異なる回路として設けた構成について説明した。しかし、論理積回路３１及びＲＳ−ＦＦ３２を一素子としてＣＰＵＡ２１に設けてもよい。
In the electronic circuit to which the on-vehicle device reset circuit of the embodiment of the present invention described above is applied, the configuration in which the AND circuit 31 and the RS-FF 32 are provided as circuits different from the
１１ 電源ＩＣＡ
１２ 電源ＩＣＢ
２１ ＣＰＵＡ
２２ ＣＰＵＢ
３１ 論理積回路３１
３２ ＲＳ−ＦＦ
４１ 入出力ポート
11 Power ICA
12 Power ICB
21 CPUA
22 CPUB
31 AND circuit 31
32 RS-FF
41 I / O port
Claims (1)
前記第１制御部との間で信号の入出力が可能な第２制御部と、
前記第２制御部に対するリセット処理の実行を命令するリセット信号を前記第１制御部に出力する電源回路と、
を備え、
前記第１制御部は、
前記電源回路からの前記リセット信号がない場合、前記第２制御部から入力する、通信異常の有無を示す制御信号に基づいて、前記リセット信号を前記第２制御部に出力し、
前記電源回路からの前記リセット信号がある場合、前記リセット信号を前記第２制御部に出力するとともに、前記第２制御部が当該リセット信号に基づくリセット処理を実行している期間、前記制御信号に基づく前記リセット信号の出力制御を停止する、
ことを特徴とする車載器用リセット回路。 A first control unit;
A second control unit capable of inputting and outputting signals to and from the first control unit;
A power supply circuit that outputs a reset signal instructing execution of reset processing to the second control unit to the first control unit;
With
The first controller is
When there is no reset signal from the power supply circuit, based on a control signal indicating presence or absence of communication abnormality input from the second control unit, the reset signal is output to the second control unit,
When there is the reset signal from the power supply circuit, the reset signal is output to the second control unit, and the control signal is output to the control signal during a period in which the second control unit executes reset processing based on the reset signal. Stop the output control of the reset signal based on,
An on-vehicle device reset circuit characterized by the above.
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