JP5775101B2 - 信号受信回路 - Google Patents
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Description
この信号受信回路9は、入力信号#1〜#m(mは2以上の整数)ごとに個別に設けられたm個のデータ入力と1個のデータ出力(パケット出力)とを備え、データ入力ごとに個別に設けられたm個の受信ユニット911〜91mが設けられている。各データ入力は、それぞれn(nは2以上の整数)個のインターフェース規格(例えば、XFI、SGMII、QSGMII等)に対応しており、データ出力は、後段処理部の規格に適合している。
各受信ユニットの出力信号#i1〜#inは、読出制御回路930からの選択信号SELに基づいて、出力セレクタ920で切替選択されて、パケット出力として信号受信回路9から後段処理部へ出力される。
入力信号#1〜#mは、m個のデータ入力のいずれかから、信号受信回路9に入力される。SerDes910は、ローカルクロック信号FLに基づいて、シリアル形式の入力信号#iをパラレル形式に変換する。SerDes910は、ローカルクロック信号FLに基づいて、入力信号#iからシリアルクロック信号Fjを再生する。この際、シリアルクロック信号Fjの周波数は、当該タイミングに入力信号#iで入力されたシリアルデータ信号のインターフェース規格#jにより異なる。
出力セレクタ920は、(m×n):1セレクタであり、選択信号SELによりレジスタファイル94jの出力信号を選択して、パケット出力として出力する。
なお、レジスタファイル94jからデータを読み出す手段としては、上記のように読出要求信号RQijの値によって読み出す方法と、読出要求信号RQijを使用せずに読み出しクロック信号入力の有無によって読み出す方法がある。
前記出力側エラスティックバッファは、前記パケットデータを前記内部バッファから読み出す際、前記出力側PLL回路から出力された出力側PLLクロック信号からなる読出用クロック信号に基づいて当該パケットデータを当該内部バッファから読み出して出力し、前記共通レジスタファイルは、前記パケットデータを内部レジスタに書き込む際、前記出力側PLL回路から出力された出力側PLLクロック信号からなる書込用クロック信号に基づいて前記データセレクタから出力されたパケットデータを内部レジスタに書き込むようにしたものである。
前記出力側エラスティックバッファは、前記パケットデータを前記内部バッファから読み出す際、前記出力側PLL回路から出力された出力側PLLクロック信号からなる読出用クロック信号に基づいて当該パケットデータを当該内部バッファから読み出して出力し、前記共通レジスタファイルは、前記パケットデータを内部レジスタに書き込む際、前記出力側PLL回路から出力された出力側PLLクロック信号からなる書込用クロック信号に基づいて前記データセレクタから出力されたパケットデータを内部レジスタに書き込むようにしたものである。
このため、パラレル信号と内部クロック信号とのタイミングマージンを確保するために、デバイスプロセスやSerDesマクロが変更になる度にレイテンシ合わせのためのクロック信号設計をやり直す必要がなくなり、設計作業負担や設計コストを大幅に削減でき、十分な実用性を得ることができる。
また、インターフェース規格ごとに、レジスタファイルを設けた場合と比較して、各受信ユニットからの出力信号が削減されるため、出力セレクタに入力される出力信号も削減することができる。このため、出力セレクタ周辺における配線集中を緩和することができ、配線面積を大幅に削減してレイアウト効率を改善することができるだけでなく、配線の長さを最小限かつ均等にできるため、選択後の出力信号の高スループット化を実現することが可能となる。したがって、実際の回路設計時に発生する作業負担を軽減できる。
[第1の実施の形態]
まず、図1を参照して、本発明の第1の実施の形態にかかる信号受信回路1について説明する。図1は、第1の実施の形態にかかる信号受信回路の構成を示すブロック図である。
受信ユニット1i(i=1〜mの整数)は、信号受信回路1で生成したローカルクロック信号FLに基づいて、対応する入力信号#iのシリアル−パラレル変換、復号化、バス幅変換を行い、後段処理部の規格に適合した全受信ユニット11〜1mに共通のシステムクロック信号FSに基づいて、得られたパケットデータの周波数変換と位相調整を行い、読出制御回路30からの個別の読出要求信号RQにより、信号出力タイミングを制御して、インターフェース規格ごとに個別の出力信号#i1〜#inを出力する。
信号受信回路1の各データ入力は、当該データ入力に対応する1個の受信ユニット1iのデータ入力と、それぞれ接続されている。各受信ユニット1iのデータ出力は、出力セレクタ20のデータ入力と接続されている。ローカルクロック信号FLは、各受信ユニット1iにそれぞれ分配されている。読出制御回路30からの読出要求信号RQij(j=1〜nの整数)は、対応する受信ユニット1iにそれぞれ分配されている。読出制御回路30からのシステムクロック信号FSは、各受信ユニット1iにそれぞれ分配されている。また、読出制御回路30からの選択信号SELが出力セレクタ20と接続されている。
次に、図2を参照して、本実施の形態にかかる信号受信回路1で用いられる受信ユニット1iについて説明する。図2は、第1の実施の形態にかかる受信ユニットの構成を示すフロック図である。
受信ユニット1iにおいて、受信ユニット1iのデータ入力は、SerDes10のデータ入力と接続されている。受信ユニット1iのローカルクロック信号入力は、SerDes10のクロック信号入力と接続されている。
SerDes10のデータ出力およびクロック信号出力は、各入力側エラスティックバッファ5jのデータ入力および書込用クロック信号入力と接続されている。また、SerDes10のクロック信号出力は、各入力側エラスティックバッファ5jの読出用クロック信号入力およびMACコントロール論理コア2jのクロック信号入力と接続されている。入力側エラスティックバッファ5jのデータ出力は、MACコントロール論理コア2jのデータ入力と接続されている。
受信ユニット1iの読出要求信号入力およびシステムクロック信号入力は、各レジスタファイル4jの読出要求信号入力および読出クロック信号入力と接続されている。レジスタファイル4jのデータ出力は、受信ユニットのデータ出力と接続されている。
次に、図3を参照して、本実施の形態の受信ユニット1iで用いる入力側エラスティックバッファ5jについて説明する。図3は、入力側エラスティックバッファの構成例である。なお、入力側エラスティックバッファ5jの回路構成については、図3に限定されるものではなく、後述する図10の出力側エラスティックバッファの構成例、さらには一般的な公知の回路構成を適用してもよい。
選択番号カウンタ5Eは、書込速度や読出速度に応じた所定周波数の入力クロック信号を計数し、その計数結果を選択番号として出力するカウンタ回路である。
入力選択回路5Bは、選択番号カウンタ5Eからの選択番号に基づいて、入力されたイネーブル信号EN(Enable/Disable)を、内部バッファ5Aのうち選択番号と対応するDフリップフロップ回路にのみ出力するデマルチプレクサ回路である。
出力ラッチ回路5Dは、イネーブル信号ENが有効(Enable)を示す場合、読出用クロック信号CK2に基づいて、出力選択回路5Cから選択出力されたデータをラッチし、出力データDOUTとして出力するDフリップフロップ回路である。
したがって、入力データDINと出力データDOUTのデータレートに差がない場合や、データ長が小さい場合には、図3のような規模の小さい回路で実現することができる。
例えば、入力データDINのデータレートが出力データDOUTのデータレートより大幅に速い場合、書込位置が読出位置に追いつき、未読データの破壊、すなわちオーバーラン(またはオーバーフロー)が発生する。
なお、入力データDINのデータレートが出力データDOUTのデータレートより大幅に遅い場合、読出位置が書込位置に追いつき、既読位置または未書込位置からの無効データの読み出し、すなわちアンダーラン(またはアンダーフロー)が発生する。これについては、一般的な読み出し待ちなどの動作を実行すればよい。
次に、図1および図2を参照して、本実施の形態にかかる信号受信回路1の動作について説明する。
ローカルクロック信号FLは、ローカルクロック信号発生器から各受信ユニット1iのSerDes10に供給されている。また、システムクロック信号FSは、読出制御回路30から各受信ユニット1iのレジスタファイル4jにクロック信号ツリーで分配されている。
また、MACコントロール論理コア2jは、フリップフロップ回路2Bで、内部クロック信号に基づいてインターフェース規格#jの入力側エラスティックバッファ5jからのパラレル信号をラッチし、MAC処理回路2Cで、フリップフロップ回路2Bからラッチ出力されたパラレル信号を復号化し、インターフェース規格#jのパケットデータを生成する。
レジスタファイル4jは、読出制御回路30から出力されたシステムクロック信号FSからなる読出用クロック信号に基づいて、読出制御回路30から出力された読出要求信号RQijに応じて、内部レジスタからパケットデータを読み出し、出力信号#ijとして出力する。
読出制御回路30は、後段処理部の規格に適合したタイミングで、全受信ユニット#iからの合計m×n個の出力信号#ijの中のいずれか1個を選択する選択信号SELを出力する。
出力セレクタ20は、読出制御回路30から出力された選択信号SELに基づいて、受信ユニット1iの出力信号#ijを切替選択することにより、入力信号#iに含まれていたインターフェース規格#jのパケットデータを、パケット出力として出力する。
このように、本実施の形態は、各受信ユニット1iにおいて、インターフェース規格#jごとに個別に入力側エラスティックバッファ5jを設け、SerDes10から出力されたインターフェース規格#jのパラレル信号Rjおよびシリアルクロック信号Fjを入力し、当該シリアルクロック信号Fjからなる書込用クロック信号に基づいて当該パラレル信号Rjを内部バッファに書き込むとともに、当該シリアルクロック信号Fjからなる読出用クロック信号に基づいて当該パラレル信号Rjを当該内部バッファから読み出して、インターフェース規格#jのMACコントロール論理コア2jに出力するようにしたものである。
なお、図4の構成例では、MACコントロール論理コア2jにおいて、入力側エラスティックバッファ5jから出力されたパラレル信号が、MAC処理回路2Cに直接入力されているが、パラレル信号と内部クロック信号との位相がほぼ一致する場合、フリップフロップ回路2Bを削除することも可能であり、例えば図2などの他の実施例に適用してもよい。
次に、図6および図7を参照して、本発明の第2の実施にかかる信号受信回路1について説明する。図6は、第2の実施の形態にかかる信号受信回路の構成を示すブロック図である。図7は、第2の実施の形態にかかる受信ユニットの構成を示すブロック図である。
また、MACコントロール論理コア2jは、クロック信号分配回路2Aにより、内部クロック信号を分配する際、入力側PLL回路40Aから出力された当該インターフェース規格#jの入力側PLLクロック信号FIjからなる入力クロック信号を内部クロック信号として分配する機能を有している。
したがって、本実施の形態によれば、SerDes10からのシリアルクロック信号Fjに含まれる、入力信号#iの変動による影響を受けることなく、パラレル信号Rjを復号化することができる。これにより、データレートの低下を回避でき、十分な実用性を得ることができる。このため、実際の回路設計時に発生する作業負担を軽減できる。
次に、図8を参照して、本発明の第3の実施の形態にかかる信号受信回路1について説明する。図8は、第3の実施の形態にかかる信号受信回路の構成を示すブロック図である。
受信ユニット1i(i=1〜mの整数)は、信号受信回路1で生成したローカルクロック信号FLに基づいて、対応する入力信号#iのシリアル−パラレル変換、復号化、バス幅変換を行い、後段処理部の規格に適合した全受信ユニット11〜1mに共通のシステムクロック信号FSに基づいて、得られたパケットデータの周波数変換と位相調整を行い、読出制御回路30からの個別の読出要求信号RQにより、信号出力タイミングを制御して、各インターフェース規格で共用する出力信号#iとして出力する。
信号受信回路1の各データ入力は、当該データ入力に対応する1個の受信ユニット1iのデータ入力と、それぞれ接続されている。各受信ユニット1iのデータ出力は、出力セレクタ20のデータ入力と接続されている。ローカルクロック信号FLは、各受信ユニット1iにそれぞれ分配されている。読出制御回路30からの読出要求信号RQiは、対応する受信ユニット1iにそれぞれ分配されている。読出制御回路30からのシステムクロック信号FSは、各受信ユニット1iにそれぞれ分配されている。また、読出制御回路30からの選択信号SELが出力セレクタ20と接続されている。
次に、図9を参照して、本実施の形態にかかる信号受信回路1で用いられる受信ユニット1iについて説明する。図9は、第3の実施の形態にかかる受信ユニットの構成を示すブロック図である。
共通レジスタファイル4Xは、データセレクタ80から出力されたパケットデータを書込用クロック信号に基づいて内部レジスタ(図示せず)に書き込む機能と、読出制御回路30からのシステムクロック信号FSに基づいて、読出制御回路30からの読出要求信号RQiで指定された入力信号#iに含まれていたパケットデータを当該内部レジスタから読み出し、出力信号#iとして出力する機能を有している。
受信ユニット1iにおいて、受信ユニット1iのデータ入力は、SerDes10のデータ入力と接続されている。受信ユニット1iのローカルクロック信号入力は、SerDes10のクロック信号入力と接続されている。
SerDes10のデータ出力およびクロック信号出力は、各MACコントロール論理コア2jのデータ入力およびクロック信号入力と接続されている。
受信ユニット1iの読出要求信号入力およびシステムクロック信号入力は、共通レジスタファイル4Xの読出要求信号入力および読出クロック信号入力と接続されている。共通レジスタファイル4Xのデータ出力は、受信ユニット#iのデータ出力と接続されている。
次に、図10を参照して、本実施の形態の受信ユニット1iで用いる出力側エラスティックバッファ7jについて説明する。図10は、出力側エラスティックバッファの構成例である。なお、出力側エラスティックバッファ7jの回路構成については、図10に限定されるものではなく、前述した図3の入力側エラスティックバッファの構成例、さらには一般的な公知の回路構成を適用してもよい。
書込アドレスカウンタ7Bは、書込クロック信号CK1を計数し、その計数結果を書込アドレスADWとして出力するカウンタ回路である。
読出アドレスカウンタ7Cは、読出クロック信号CK2を計数し、その計数結果を読出アドレスADRとして出力するカウンタ回路である。
比較回路7Dは、書込アドレスADWと読出アドレスADRを比較し、その比較結果に基づいてオーバーフロー信号OFやアンダーフロー信号UFを出力する比較回路である。
なお、記憶回路7Aとして、2ポートRAMによる非同期FIFOを用いることも考えられるが、2ポートRAMは、書込用/読出用の回路規模が大きいので、記憶領域が小さい場合にはオーバーヘッドが大きいため適さない。
次に、図11を参照して、本実施の形態の信号受信回路1で用いる出力セレクタ20について説明する。図11は、出力セレクタの構成例である。なお、ここで説明する出力セレクタ20の構成例は、他の実施の形態にかかる信号受信回路1の出力セレクタ20にも適用可能である。
なお、図14において、読出要求信号RQiを選択信号SELiとして共用してもよく、配線効率を改善することができる。
次に、図8および図9を参照して、本実施の形態にかかる信号受信回路1の動作について説明する。
ローカルクロック信号FLは、ローカルクロック信号発生器から各受信ユニット1iのSerDes10に供給されている。また、システムクロック信号FSは、読出制御回路30から各受信ユニット1iの共通レジスタファイル4Xにクロック信号ツリーで分配されている。
また、MACコントロール論理コア2jは、フリップフロップ回路2Bで、内部クロック信号に基づいてSerDes10からのパラレル信号Rjをラッチし、MAC処理回路2Cで、フリップフロップ回路2Bからラッチ出力されたパラレル信号を復号化し、インターフェース規格#jのパケットデータを生成する。
また、出力側エラスティックバッファ7jは、読出用クロック信号に基づいて当該パケットデータを共通レジスタファイル4Xのビット幅に合わせて当該内部バッファから読み出して出力する。
共通レジスタファイル4Xは、データセレクタ80から出力されたパケットデータを書込用クロック信号に基づいて内部レジスタ(図示せず)に書き込む。
共通レジスタファイル4Xは、読出制御回路30からのシステムクロック信号FSに基づいて、読出制御回路30からの読出要求信号RQiで指定された入力信号#iに含まれていたパケットデータを当該内部レジスタから読み出し、出力信号#iとして出力する。
読出制御回路30は、後段処理部の規格に適合したタイミングで、全受信ユニット#iからの合計m個の出力信号#iの中のいずれか1個を選択する選択信号SELを出力する。
出力セレクタ20は、読出制御回路30から出力された選択信号SELに基づいて、受信ユニット1iの出力信号#iを切替選択することにより、入力信号#iに含まれていたパケットデータを、パケット出力として出力する。
このように、本実施の形態は、各受信ユニット1iにおいて、インターフェース規格#jごとに個別に出力側エラスティックバッファ7jを設け、当該インターフェース規格#jのMACコントロール論理コア2jから出力された内部クロック信号からなる書込用クロック信号に基づいて、当該MACコントロール論理コア2jから出力されたパケットデータを内部バッファに書き込むとともに、読出用クロック信号に基づいて当該パケットデータを当該内部バッファから読み出して出力するようにしたものである。
次に、図15および図16を参照して、本発明の第4の実施の形態にかかる信号受信回路1について説明する。図15は、第4の実施の形態にかかる信号受信回路の構成を示すブロック図である。図16は、第4の実施の形態にかかる受信ユニットの構成を示すブロック図である。
出力側エラスティックバッファ7jは、パケットデータを内部バッファから読み出す際、出力側PLL回路40Bから出力された出力側PLLクロック信号FOからなる読出用クロック信号に基づいて当該パケットデータを当該内部バッファから読み出して出力する機能を有している。
これにより、共通レジスタファイル4Xの書込用クロック信号が、出力側エラスティックバッファ7jの読出用クロック信号として用いられる。
したがって、本実施の形態によれば、共通レジスタファイル4Xに入力されるパケットデータと書込用クロック信号との位相を合わせることができる。これにより、データレートの低下を回避でき、十分な実用性を得ることができる。このため、実際の回路設計時に発生する作業負担を軽減できる。
次に、図17および図18を参照して、本発明の第5の実施の形態にかかる信号受信回路1について説明する。図17は、第5の実施の形態にかかる信号受信回路の構成を示すブロック図である。図18は、第5の実施の形態にかかる受信ユニットの構成を示すブロック図である。
すなわち、MACコントロール論理コア2jの入力クロック信号として、入力側PLL回路40Aからの入力側PLLクロック信号FIjを用い、入力側エラスティックバッファ5jの読出用クロック信号として、MACコントロール論理コア2jから出力された内部クロック信号を用いる。
なお、本実施の形態では、入力側PLL回路40Aと出力側PLL回路40Bを別個に設けた場合を例として説明したが、これらを1つのPLL回路で構成してもよい。
したがって、本実施の形態によれば、SerDes10からのシリアルクロック信号Fjに含まれる、入力信号#iの変動による影響を受けることなく、パラレル信号を復号化することができる。これにより、データレートの低下を回避でき、十分な実用性を得ることができる。このため、実際の回路設計時に発生する作業負担を軽減できる。
以上、実施形態を参照して本発明を説明したが、本発明は上記実施形態に限定されるものではない。本発明の構成や詳細には、本発明のスコープ内で当業者が理解しうる様々な変更をすることができる。また、各実施形態については、矛盾しない範囲で任意に組み合わせて実施することができる。
Claims (8)
- 並列的に入力されるシリアル形式の入力信号ごとに設けられて、当該入力信号から異なるインターフェース規格のパケットデータをそれぞれ復号化してレジスタファイルに書き込み、読出制御回路からのシステムクロック信号に基づいて、当該読出制御回路からの読出要求信号で指定されたインターフェース規格のパケットデータを、前記レジスタから読み出して出力する受信ユニットと、
前記読出制御回路からの選択信号に基づいて、前記受信ユニットからの出力のうちのいずれか1つの出力をパケット出力として選択出力する出力セレクタとを備え、
前記受信ユニットは、各インターフェース規格に共通して設けられた1つのSerDesと、インターフェース規格ごとに個別に設けられた、入力側エラスティックバッファ、MACコントロール論理コア、バス幅変換回路、およびレジスタファイルとを有し、
前記SerDesは、当該受信ユニットに対応する前記入力信号をパラレル信号に変換するとともに、前記入力信号に同期したシリアルクロック信号を抽出して、当該パラレル信号のインターフェース規格ごとにこれらパラレル信号およびシリアルクロック信号を分離出力し、
前記入力側エラスティックバッファは、前記SerDesから出力された当該インターフェース規格のパラレル信号およびシリアルクロック信号を入力し、当該シリアルクロック信号からなる書込用クロック信号に基づいて当該パラレル信号を内部バッファに書き込むとともに、当該シリアルクロック信号からなる読出用クロック信号に基づいて当該パラレル信号を当該内部バッファから読み出して出力し、
前記MACコントロール論理コアは、前記SerDesから出力された当該インターフェース規格のシリアルクロック信号からなる入力クロック信号を内部クロック信号として分配し、当該内部クロック信号に基づいて、前記SerDesから出力された当該インターフェース規格のパラレル信号を復号化することによりパケットデータを生成して出力し、
前記バス幅変換回路は、当該インターフェース規格のMACコントロール論理コアから出力された内部クロック信号に基づいて、当該MACコントロール論理コアから出力されたパケットデータのバス幅を変更して出力し、
前記レジスタファイルは、当該インターフェース規格のMACコントロール論理コアから出力された内部クロック信号に基づいて、当該インターフェース規格のバス幅変換回路から出力されたパケットデータを内部レジスタに書き込み、前記読出制御回路からのシステムクロック信号および読出要求信号に基づき当該内部レジスタから前記パケットデータを読み出して出力する
ことを特徴とする信号受信回路。 - 請求項1に記載の信号受信回路において、
インターフェース規格ごとに個別に設けられて、当該インターフェース規格に適合したクロック信号周波数および位相を有する入力側PLLクロック信号を生成する入力側PLL回路をさらに備え、
前記MACコントロール論理コアは、前記内部クロック信号を分配する際、前記入力側PLL回路から出力された当該インターフェース規格の入力側PLLクロック信号からなる入力クロック信号を前記内部クロック信号として分配する
ことを特徴とする信号受信回路。 - 請求項1または請求項2に記載の信号受信回路において、
前記入力側エラスティックバッファは、前記パラレル信号を前記内部バッファから読み出す際、当該インターフェース規格のMACコントロール論理コアに入力される入力クロック信号からなる読出用クロック信号、または、当該インターフェース規格のMACコントロール論理コアから出力された内部クロック信号からなる読出用クロック信号に基づいて、当該パラレル信号を前記内部バッファから読み出すことを特徴とする信号受信回路。 - 請求項1〜請求項3のいずれか1つに記載の信号受信回路において、
前記入力側エラスティックバッファは、前記パラレル信号を前記内部バッファから読み出す際、前記読出用クロック信号として当該入力側エラスティックバッファに入力されるクロック信号を遅延回路により一定時間遅延させたクロック信号に基づいて当該パラレル信号を前記内部バッファから読み出すことを特徴とする信号受信回路。 - 請求項1〜請求項4のいずれか1つに記載の信号受信回路において、
前記受信ユニットは、インターフェース規格ごとに個別に設けられて、当該インターフェース規格のMACコントロール論理コアから出力された内部クロック信号からなる書込用クロック信号に基づいて、当該インターフェース規格のMACコントロール論理コアから出力されたパケットデータを内部バッファに書き込むとともに、読出用クロック信号に基づいて当該パケットデータを当該内部バッファから読み出して出力する出力側エラスティックバッファと、
前記出力側エラスティックバッファのいずれかから出力されたパケットデータを選択して出力するデータセレクタと、
前記各レジスタファイルに代えて、各インターフェース規格に共通して設けられた共通の1つの共通レジスタファイルをさらに備え、
前記共通レジスタファイルは、書込用クロック信号に基づいて前記データセレクタから出力されたパケットデータを内部レジスタに書き込み、当該システムクロック信号に基づいて、当該読出制御回路からの読出要求信号で指定されたパケットデータを当該内部レジスタから読み出して出力する
ことを特徴とする信号受信回路。 - 請求項5に記載の信号受信回路において、
前記各受信ユニットの共通レジスタファイルで共通して用いる出力側PLLクロック信号を生成する出力側PLL回路をさらに備え、
前記出力側エラスティックバッファは、前記パケットデータを前記内部バッファから読み出す際、前記出力側PLL回路から出力された出力側PLLクロック信号からなる読出用クロック信号に基づいて当該パケットデータを当該内部バッファから読み出して出力し、
前記共通レジスタファイルは、前記パケットデータを内部レジスタに書き込む際、前記出力側PLL回路から出力された出力側PLLクロック信号からなる書込用クロック信号に基づいて前記データセレクタから出力されたパケットデータを内部レジスタに書き込む
ことを特徴とする信号受信回路。 - 並列的に入力されるシリアル形式の入力信号ごとに設けられて、当該入力信号から異なるインターフェース規格のパケットデータをそれぞれ復号化してレジスタファイルに書き込み、読出制御回路からのシステムクロック信号に基づいて、当該読出制御回路からの読出要求信号で指定されたパケットデータを前記レジスタから読み出して出力する受信ユニットと、
前記読出制御回路からの選択信号に基づいて、前記受信ユニットからの出力のうちのいずれか1つの出力をパケット出力として選択出力する出力セレクタとを備え、
前記受信ユニットは、各インターフェース規格に共通して設けられた1つのSerDes、1つのデータセレクタ、および1つの共通レジスタファイルと、インターフェース規格ごとに個別に設けられた、MACコントロール論理コア、および出力側エラスティックバッファとを有し、
前記SerDesは、当該受信ユニットに対応する前記入力信号をパラレル信号に変換するとともに、前記入力信号に同期したシリアルクロック信号を抽出して、当該パラレル信号のインターフェース規格ごとにこれらパラレル信号およびシリアルクロック信号を分離出力し、
前記MACコントロール論理コアは、前記SerDesから出力された当該インターフェース規格のシリアルクロック信号からなる入力クロック信号を内部クロック信号として分配し、当該内部クロック信号に基づいて、前記SerDesから出力された当該インターフェース規格のパラレル信号を復号化することによりパケットデータを生成して出力し、
前記出力側エラスティックバッファは、当該インターフェース規格のMACコントロール論理コアから出力された内部クロック信号からなる書込用クロック信号に基づいて、当該インターフェース規格のMACコントロール論理コアから出力されたパケットデータを内部バッファに書き込むとともに、読出用クロック信号に基づいて当該パケットデータを当該内部バッファから読み出して出力し、
前記データセレクタは、前記各出力側エラスティックバッファから出力されたパケットデータを選択して出力し、
前記共通レジスタファイルは、書込用クロック信号に基づいて前記データセレクタから出力されたパケットデータを内部レジスタに書き込み、当該システムクロック信号に基づいて、当該読出制御回路からの読出要求信号で指定されたパケットデータを当該内部レジスタから読み出して出力する
ことを特徴とする信号受信回路。 - 請求項7に記載の信号受信回路において、
前記各受信ユニットの共通レジスタファイルで共通して用いる出力側PLLクロック信号を生成する出力側PLL回路をさらに備え、
前記出力側エラスティックバッファは、前記パケットデータを前記内部バッファから読み出す際、前記出力側PLL回路から出力された出力側PLLクロック信号からなる読出用クロック信号に基づいて当該パケットデータを当該内部バッファから読み出して出力し、
前記共通レジスタファイルは、前記パケットデータを内部レジスタに書き込む際、前記出力側PLL回路から出力された出力側PLLクロック信号からなる書込用クロック信号に基づいて前記データセレクタから出力されたパケットデータを内部レジスタに書き込む
ことを特徴とする信号受信回路。
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