JP5754247B2 - ミキサ回路及びミキサ回路の動作方法 - Google Patents
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第1の電源と前記第1のトランジスタとの間に設けられ,局部発振信号によりオン,オフが制御される第1のスイッチ回路と,
前記第2のトランジスタと第2の電源との間に設けられ,前記局部発振信号により前記第1のスイッチ回路と共にオン,オフが制御される第2のスイッチ回路と,
を有し,
前記第1,第2のトランジスタの接続ノードは,出力端子に接続される。
図2は,本実施の形態におけるミキサ回路を示す図である。図2(A)は,図1の各ミキサ回路の構成を示し,あるバイアス電圧VBにバイアスされた入力信号vbbが,局部発振信号clkでチョッパされ,入力信号に局部発振信号が乗算された(ミキシングされた)信号voutが出力される。
図4は,第1の実施の形態におけるミキサ回路と動作波形とを示す図である。NMOSトランジスタM3,M4が,第1,第2のトランジスタMa,Mbに該当する。トランジスタM3のゲートには,正側の入力信号vsig_bb(+)がキャパシタC1を介して入力され,さらに,第1のバイアス電圧bias1が抵抗R1を介して供給されている。一方,トランジスタM4のゲートには,負側の入力信号vsig_bb(-)がキャパシタC2を介して入力され,第2のバイアス電圧bias2が抵抗R2を介して供給される。これらのバイアス電圧は,トランジスタM3,M4を適切に駆動するための任意の電圧である。
図6は,第2の実施の形態におけるダブルバランス型ミキサ回路を示す図である。このダブルバランス型ミキサ回路は,図4,5に示したミキサ回路を2つ並列に設け,それぞれの入力信号と局部発振信号を逆相にし,それぞれの出力端子を接続している。つまり,入力信号も局部発振信号も共に差動入力にしたダブルバランス型のミキサ回路である。ダブルバランス型であるので,局部発振信号が相殺され,局部発振信号の周波数成分であるキャリアリーク(ローカルフィードスルー)の発生を抑制することができる。しかも,後述するとおり,プッシュプル回路のソースフォロアトランジスタM4,M14の位相補償機能により,入力信号のバイアス電圧に変動が生じても出力信号の位相を保存することができ,ダブルバランス型ミキサ回路の局部発振信号を相殺する機能(キャリアリークの発生を抑制する機能)を妨げることがない。
図9は,第3の実施の形態におけるクアドラチャ・ミキサ回路を示す図である。クアドラチャ・ミキサ回路は,図1でも示したとおり,4つのミキサ回路circuit1-4が90°間隔で動作し,4つの出力信号vout1-4を合成して出力信号VOを生成する。
直列に接続され,逆相の第1,第2の入力信号がゲートにそれぞれ入力される第1,第2のトランジスタと,
第1の電源と前記第1のトランジスタとの間に設けられ,局部発振信号によりオン,オフが制御される第1のスイッチ回路と,
前記第2のトランジスタと第2の電源との間に設けられ,前記局部発振信号により前記第1のスイッチ回路と共にオン,オフが制御される第2のスイッチ回路と,
を有し、
前記第1,第2のトランジスタの接続ノードは,出力端子に接続されるミキサ回路。
付記1において,
前記第1のトランジスタが導通するときに前記第2のトランジスタが非導通になり,前記第1のトランジスタが非導通になるときに前記第2のトランジスタが導通し,
前記第1のスイッチ回路が前記第1のトランジスタを前記第1の電源に接続する時に,前記第2のスイッチ回路が前記第2のトランジスタを前記第2の電源に接続し,前記第1のスイッチ回路が前記第1のトランジスタを前記第1の電源と非接続にする時に,前記第2のスイッチ回路も前記第2のトランジスタを前記第2の電源と非接続にするミキサ回路。
付記1または2において,
前記第1のスイッチ回路は,前記第1の電源と,前記第1,第2の電源の間の第1の中間電圧との間に設けられ,前記局部発振信号を入力し,出力が前記第1のトランジスタのソースに接続された第1のCMOSインバータを有し,
前記第2のスイッチ回路は,前記第2の電源と,前記第1の中間電圧及び前記第2の電源の間の第2の中間電圧との間に設けられ,前記局部発振信号の逆相信号を入力し,出力が前記第2のトランジスタのドレインに接続された第2のCMOSインバータを有するミキサ回路。
付記1乃至3のいずれかにおいて,
さらに,前記出力端子の電位に応じたコモン電位と前記第1,第2の電源の間の中間電位との誤差に応じて第1のバイアス電圧を生成し,前記第1のトランジスタのゲートに出力するコモンモードフィードバック回路を有するミキサ回路。
付記1乃至4のいずれかに記載された第1,第2のミキサユニットを有し,
前記第1,第2のミキサユニットには,前記第1,第2の入力信号が互いに逆相で入力され,前記局部発振信号も互いに逆相であるダブルバランス型ミキサ回路。
付記1乃至4のいずれかに記載された第1,第2,第3,第4のミキサユニットを有し,
前記第1,第2のミキサユニットには,前記第1,第2の入力信号が互いに逆相で入力され,前記局部発振信号も互いに逆相であり,
前記第3,第4のミキサユニットには,前記第1,第2の入力信号が互いに逆相で入力され,前記局部発振信号も互いに逆相であり,
前記第1のミキサユニットの前記第1の入力信号と、前記第3のミキサユニットの前記第1の入力信号とは、0°と90°の位相関係を有し,
前記第1のミキサユニットの前記局部発振信号と、前記第3のミキサユニットの前記局部発振信号とは、0°と90°の位相関係を有するクアドラチャ・ミキサ回路。
直列に接続された第1,第2のトランジスタのゲートに,逆相の第1,第2の入力信号を入力し,
第1の電源と前記第1のトランジスタ(Ma)との間に設けられた第1のスイッチ回路と,前記第2のトランジスタと第2の電源との間に設けられた第2のスイッチ回路とを,局部発振信号によりオン,オフし,
前記第1,第2のトランジスタの接続ノードの出力端子から前記第1,第2の入力信号と前記局部発振信号とでミキシングされた出力信号を出力するミキシング方法。
付記7において,
前記第1のトランジスタが導通するときに前記第2のトランジスタが非導通になり,前記第1のトランジスタが非導通になるときに前記第2のトランジスタが導通し,
前記第1のスイッチ回路が前記第1のトランジスタを前記第1の電源に接続する時に,前記第2のスイッチ回路が前記第2のトランジスタを前記第2の電源に接続し,前記第1のスイッチ回路が前記第1のトランジスタを前記第1の電源と非接続にする時に,前記第2のスイッチ回路も前記第2のトランジスタを前記第2の電源と非接続にするミキシング方法。
付記7または8に記載されたミキシング方法を行う第1,第2のミキサユニットを有し,
前記第1,第2のミキサユニットに,前記第1,第2の入力信号を互いに逆相で入力し,前記局部発振信号も互いに逆相で入力するダブルバランス型ミキサ回路のミキシング方法。
付記7または8に記載されたミキシング方法を行う第1,第2,第3,第4のミキサユニットを有し,
前記第1,第2のミキサユニットには,前記第1,第2の入力信号を互いに逆相で入力し,前記局部発振信号も互いに逆相で入力し,
前記第3,第4のミキサユニットには,前記第1,第2の入力信号を互いに逆相で入力し,前記局部発振信号も互いに逆相で入力し,
前記第1のミキサユニットの前記第1の入力信号と、前記第3のミキサユニットの前記第1の入力信号とは、0°と90°の位相関係を有し,
前記第1のミキサユニットの前記局部発振信号と、前記第3のミキサユニットの前記局部発振信号とは、0°と90°の位相関係を有するクアドラチャ・ミキサ回路のミキシング方法。
sw1,sw2:第1,第2のスイッチ
vbb(+), vbb(-):差動入力信号
clk:局部発振信号
vout:出力端子
vdd:高電位電源
vss:グランド電源
Claims (8)
- 直列に接続され,逆相の第1,第2の入力信号がゲートにそれぞれ入力される第1,第2のトランジスタと,
第1の電源と前記第1のトランジスタとの間に設けられ,局部発振信号によりオン,オフが制御される第1のスイッチ回路と,
前記第2のトランジスタと第2の電源との間に設けられ,前記局部発振信号により前記第1のスイッチ回路と共にオン,オフが制御される第2のスイッチ回路と,
を有し,
前記第1,第2のトランジスタの接続ノードは,出力端子に接続され,
前記第1のトランジスタが導通するときに前記第2のトランジスタが非導通になり,前記第1のトランジスタが非導通になるときに前記第2のトランジスタが導通し,
前記第1のスイッチ回路が前記第1のトランジスタを前記第1の電源に接続する時に,前記第2のスイッチ回路が前記第2のトランジスタを前記第2の電源に接続し,前記第1のスイッチ回路が前記第1のトランジスタを前記第1の電源と非接続にする時に,前記第2のスイッチ回路も前記第2のトランジスタを前記第2の電源と非接続にするミキサ回路。 - 直列に接続され,逆相の第1,第2の入力信号がゲートにそれぞれ入力される第1,第2のトランジスタと,
第1の電源と前記第1のトランジスタとの間に設けられ,局部発振信号によりオン,オフが制御される第1のスイッチ回路と,
前記第2のトランジスタと第2の電源との間に設けられ,前記局部発振信号により前記第1のスイッチ回路と共にオン,オフが制御される第2のスイッチ回路と,
を有し,
前記第1,第2のトランジスタの接続ノードは,出力端子に接続され,
前記第1のスイッチ回路は,前記第1の電源と,前記第1,第2の電源の間の第1の中間電圧との間に設けられ,前記局部発振信号を入力し,出力が前記第1のトランジスタのソースに接続された第1のCMOSインバータを有し,
前記第2のスイッチ回路は,前記第2の電源と,前記第1の中間電圧及び前記第2の電源の間の第2の中間電圧との間に設けられ,前記局部発振信号の逆相信号を入力し,出力が前記第2のトランジスタのドレインに接続された第2のCMOSインバータを有するミキサ回路。 - 直列に接続され,逆相の第1,第2の入力信号がゲートにそれぞれ入力される第1,第2のトランジスタと,
第1の電源と前記第1のトランジスタとの間に設けられ,局部発振信号によりオン,オフが制御される第1のスイッチ回路と,
前記第2のトランジスタと第2の電源との間に設けられ,前記局部発振信号により前記第1のスイッチ回路と共にオン,オフが制御される第2のスイッチ回路と,
を有し,
前記第1,第2のトランジスタの接続ノードは,出力端子に接続され,
さらに,前記出力端子の電位に応じたコモン電位と前記第1,第2の電源の間の中間電位との誤差に応じて第1のバイアス電圧を生成し,前記第1のトランジスタのゲートに出力するコモンモードフィードバック回路を有するミキサ回路。 - 請求項1乃至3のいずれかに記載された第1,第2のミキサユニットを有し,
前記第1,第2のミキサユニットには,前記第1,第2の入力信号が互いに逆相で入力され,前記局部発振信号も互いに逆相であるダブルバランス型ミキサ回路。 - 請求項1乃至3のいずれかに記載された第1,第2,第3,第4のミキサユニットを有し,
前記第1,第2のミキサユニットには,前記第1,第2の入力信号が互いに逆相で入力され,前記局部発振信号も互いに逆相であり,
前記第3,第4のミキサユニットには,前記第1,第2の入力信号が互いに逆相で入力され,前記局部発振信号も互いに逆相であり,
前記第1のミキサユニットの前記第1の入力信号と、前記第3のミキサユニットの前記第1の入力信号とは、0°と90°の位相関係を有し,
前記第1のミキサユニットの前記局部発振信号と、前記第3のミキサユニットの前記局部発振信号とは、0°と90°の位相関係を有するクアドラチャ・ミキサ回路。 - 直列に接続された第1,第2のトランジスタのゲートに,逆相の第1,第2の入力信号を入力し,
第1の電源と前記第1のトランジスタとの間に設けられた第1のスイッチ回路と,前記第2のトランジスタと第2の電源との間に設けられた第2のスイッチ回路とを,局部発振信号によりオン,オフし,
前記第1,第2のトランジスタの接続ノードの出力端子から前記第1,第2の入力信号と前記局部発振信号とでミキシングされた信号を出力し,
前記第1のトランジスタが導通するときに前記第2のトランジスタが非導通になり,前記第1のトランジスタが非導通になるときに前記第2のトランジスタが導通し,
前記第1のスイッチ回路が前記第1のトランジスタを前記第1の電源に接続する時に,前記第2のスイッチ回路が前記第2のトランジスタを前記第2の電源に接続し,前記第1のスイッチ回路が前記第1のトランジスタを前記第1の電源と非接続にする時に,前記第2のスイッチ回路も前記第2のトランジスタを前記第2の電源と非接続にするミキサ回路の動作方法。 - 直列に接続された第1,第2のトランジスタのゲートに,逆相の第1,第2の入力信号を入力し,
第1の電源と前記第1のトランジスタとの間に設けられた第1のスイッチ回路と,前記第2のトランジスタと第2の電源との間に設けられた第2のスイッチ回路とを,局部発振信号によりオン,オフし,
前記第1,第2のトランジスタの接続ノードの出力端子から前記第1,第2の入力信号と前記局部発振信号とでミキシングされた信号を出力し,
前記第1のスイッチ回路は,前記第1の電源と,前記第1,第2の電源の間の第1の中間電圧との間に設けられ,前記局部発振信号を入力し,出力が前記第1のトランジスタのソースに接続された第1のCMOSインバータを有し,
前記第2のスイッチ回路は,前記第2の電源と,前記第1の中間電圧及び前記第2の電源の間の第2の中間電圧との間に設けられ,前記局部発振信号の逆相信号を入力し,出力が前記第2のトランジスタのドレインに接続された第2のCMOSインバータを有するミキサ回路の動作方法。 - 直列に接続された第1,第2のトランジスタのゲートに,逆相の第1,第2の入力信号を入力し,
第1の電源と前記第1のトランジスタとの間に設けられた第1のスイッチ回路と,前記第2のトランジスタと第2の電源との間に設けられた第2のスイッチ回路とを,局部発振信号によりオン,オフし,
前記第1,第2のトランジスタの接続ノードの出力端子から前記第1,第2の入力信号と前記局部発振信号とでミキシングされた信号を出力し,
さらに,前記出力端子の電位に応じたコモン電位と前記第1,第2の電源の間の中間電位との誤差に応じて第1のバイアス電圧を生成し,前記第1のトランジスタのゲートに出力するコモンモードフィードバック回路を有するミキサ回路の動作方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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JP2011121672A JP5754247B2 (ja) | 2011-05-31 | 2011-05-31 | ミキサ回路及びミキサ回路の動作方法 |
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Publication Number | Publication Date |
---|---|
JP2012249239A JP2012249239A (ja) | 2012-12-13 |
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Country | Link |
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JP (1) | JP5754247B2 (ja) |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4090139A (en) * | 1976-05-07 | 1978-05-16 | Rca Corporation | Complementary symmetry FET mixer circuits |
EP0565299A1 (en) * | 1992-04-07 | 1993-10-13 | Hughes Aircraft Company | Double-balanced active mixer with single-ended-to-differential voltage-current conversion circuits |
DE4430314C2 (de) * | 1994-08-26 | 1997-01-16 | Telefunken Microelectron | HF-Mischstufe |
KR101085698B1 (ko) * | 2004-09-08 | 2011-11-22 | 조지아 테크 리서치 코오포레이션 | 주파수 혼합 장치 |
JP2008141452A (ja) * | 2006-12-01 | 2008-06-19 | Niigata Seimitsu Kk | ミキサ回路 |
US8095103B2 (en) * | 2008-08-01 | 2012-01-10 | Qualcomm Incorporated | Upconverter and downconverter with switched transconductance and LO masking |
-
2011
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Publication number | Publication date |
---|---|
JP2012249239A (ja) | 2012-12-13 |
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