JP5750885B2 - 高周波回路 - Google Patents
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Description
図1から図8を参照して、第1実施形態の高周波回路について説明する。
図1及び図2を参照して、第1実施形態の高周波回路の構成の一例について説明する。図1は、第1実施形態の高周波回路の構成の一例を示す平面図である。図2は、第1実施形態の高周波回路の構成の一例を示す側面図である。尚、図1及び図2では、高周波回路に備えられる部材のうち説明に用いるもののみを示しており、その他の部材については適宜図示を省略している。即ち、第1実施形態に係る高周波回路には、図示しない部材が備えられていてもよい。
図3から図8を参照して、第1実施形態の高周波回路の効果について詳細に説明する。図3は、比較例の高周波回路の構成の一例を示す平面図である。図4は、比較例の高周波回路の構成の一例を示す側面図である。図5は、比較例の高周波回路の構成の一例を簡略的に示す平面図である。図6は、比較例の高周波回路におけるSパラメータ特性の一例を示すグラフである。図7は、第1実施形態の高周波回路の構成の一例を簡略的に示す平面図である。図8は、第1実施形態の高周波回路におけるSパラメータ特性の一例を示すグラフである。
図9から図12を参照して、第1実施形態の高周波回路について説明する。尚、第2実施形態は、第1実施形態と比較して、一部の構成(より具体的には、延在部分415の構成)が異なっており、他の構成については概ね同様である。よって以下では、第2実施形態について、第1実施形態との相違点を中心に説明を進める。
図9及び図10を参照して、第2実施形態の高周波回路の構成について説明する。図9は、第2実施形態の高周波回路の構成の一例を示す平面図である。図10は、第2実施形態の高周波回路の構成の一例を示す側面図である。尚、第1実施形態の高周波回路1と同一の構成については、同一の参照符号を付してその詳細な説明については省略する。
図12を参照して、第2実施形態の高周波回路の効果について詳細に説明する。図12は、第2実施形態の高周波回路におけるSパラメータ特性の一例を示すグラフである。
複数の配置面を有する基板(100)と、前記基板(100)の一端側に配置された一の電子部品(200)と、前記基板(100)の他端側に配置された他の電子部品と、前記一の電子部品(200)と少なくとも部分的に重なる位置に設けられており、前記一の電子部品(200)に接地電位を供給する第1接地配線層(410)と、前記他の電子部品と少なくとも部分的に重なる位置に設けられており、前記他の電子部品に接地電位を供給する第2接地配線層(420)と、前記第1接地配線層(410)及び前記第2接地配線層(420)と同じ配置面に設けられており、前記一の電子部品(200)及び前記他の電子部品間で高周波信号を伝達する複数の信号線路(320)と、前記第1接地配線層(410)及び前記第2接地配線層(420)と異なる配置面に設けられており、前記複数の配置面間を貫通する複数の貫通導体(600)を介して前記第1接地配線層(410)及び前記第2接地配線層(420)の各々と電気的に接続された接地層(500)とを備え、前記第1接地配線層(410)及び前記第2接地配線層(420)の少なくとも一方は、他方側に向かって前記複数の信号線路(320)間を分断するように延在する延在部分(415)を有し、前記複数の貫通導体(600)は、前記第1接地配線層(410)及び前記第2接地配線層(420)の縁からの距離、及び互いに隣り合う貫通導体(600)同士の距離が、前記高周波信号の波長の4分の1より小さくなるように設けられていることを特徴とする高周波回路(1、図1、図2)。
前記第1接地配線層(410)及び前記第2接地配線層(420)は、前記延在部分(415)を介して互いに電気的に接続されていることを特徴とする付記1に記載の高周波回路(2,図9,10)。
前記延在部分(415)は、少なくとも前記複数の信号線路(320)間の距離が最も小さくなる箇所にまで延在していることを特徴とする付記1に記載の高周波回路(1,図1,2)。
前記延在部分(415)は、前記他方に対向する先端部が半円形状とされていることを特徴とする付記1又は3に記載の高周波回路(1,図1,2)。
100 基板
110 第1の層
115 中間層
120 第2の層
130 第3の層
200 MMIC
310 ワイヤーボンディング
320 マイクロストリップライン
410 第1接地配線層
415 延在部分
420 第2接地配線層
500 接地層
600 ビア
Claims (3)
- 複数の配置面を有する基板と、
前記基板の一端側に配置された一の電子部品と、
前記基板の他端側に配置された他の電子部品と、
前記一の電子部品と少なくとも部分的に重なる位置に設けられており、前記一の電子部品に接地電位を供給する第1接地配線層と、
前記他の電子部品と少なくとも部分的に重なる位置に、前記第1接地配線層と電気的に分離して設けられており、前記他の電子部品に接地電位を供給する第2接地配線層と、
前記第1接地配線層及び前記第2接地配線層と同じ配置面に設けられており、前記一の電子部品及び前記他の電子部品間で高周波信号を伝達する複数の信号線路と、
前記第1接地配線層及び前記第2接地配線層と異なる配置面に設けられており、前記複数の配置面間を貫通する複数の貫通導体を介して前記第1接地配線層及び前記第2接地配線層の各々と電気的に接続された接地層と
を備え、
前記第1接地配線層及び前記第2接地配線層の少なくとも一方は、他方側に向かって前記複数の信号線路間を分断するように延在する延在部分を有し、
前記複数の貫通導体は、前記第1接地配線層及び前記第2接地配線層の縁からの距離、及び互いに隣り合う貫通導体同士の距離が、前記高周波信号の波長の4分の1より小さくなるように設けられている
ことを特徴とする高周波回路。 - 前記延在部分は、少なくとも前記複数の信号線路間の距離が最も小さくなる箇所にまで延在していることを特徴とする請求項1に記載の高周波回路。
- 前記延在部分は、前記他方に対向する先端部が半円形状とされていることを特徴とする請求項1又は2に記載の高周波回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010290775A JP5750885B2 (ja) | 2010-12-27 | 2010-12-27 | 高周波回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010290775A JP5750885B2 (ja) | 2010-12-27 | 2010-12-27 | 高周波回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2012138506A JP2012138506A (ja) | 2012-07-19 |
JP5750885B2 true JP5750885B2 (ja) | 2015-07-22 |
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Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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Country Status (1)
Country | Link |
---|---|
JP (1) | JP5750885B2 (ja) |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5406125A (en) * | 1993-04-15 | 1995-04-11 | Martin Marietta Corp. | Semiconductor device having a metalized via hole |
JP3784185B2 (ja) * | 1999-01-08 | 2006-06-07 | 京セラ株式会社 | 電子部品搭載用配線基板 |
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---|---|
JP2012138506A (ja) | 2012-07-19 |
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A621 | Written request for application examination |
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A131 | Notification of reasons for refusal |
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