JP5750885B2 - 高周波回路 - Google Patents

高周波回路 Download PDF

Info

Publication number
JP5750885B2
JP5750885B2 JP2010290775A JP2010290775A JP5750885B2 JP 5750885 B2 JP5750885 B2 JP 5750885B2 JP 2010290775 A JP2010290775 A JP 2010290775A JP 2010290775 A JP2010290775 A JP 2010290775A JP 5750885 B2 JP5750885 B2 JP 5750885B2
Authority
JP
Japan
Prior art keywords
wiring layer
ground wiring
frequency circuit
ground
electronic component
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2010290775A
Other languages
English (en)
Other versions
JP2012138506A (ja
Inventor
大島 武典
武典 大島
洋二 大橋
洋二 大橋
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP2010290775A priority Critical patent/JP5750885B2/ja
Publication of JP2012138506A publication Critical patent/JP2012138506A/ja
Application granted granted Critical
Publication of JP5750885B2 publication Critical patent/JP5750885B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42Wire connectors; Manufacturing methods related thereto
    • H01L24/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/0555Shape
    • H01L2224/05552Shape in top view
    • H01L2224/05554Shape in top view being square
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48237Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a die pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484Connecting portions
    • H01L2224/48463Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/14Integrated circuits
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/156Material
    • H01L2924/15786Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2924/15787Ceramics, e.g. crystalline carbides, nitrides or oxides

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Structure Of Printed Boards (AREA)
  • Waveguides (AREA)

Description

本発明は、例えばミリ波やマイクロ波帯域を使用した高周波通信装置及びレーダ装置等に内装される高周波回路の技術分野に関する。
この種の高周波回路では、基板上にMMIC(Monolithic Microwave Integrated Circuit)等の能動素子や分配器、その他の高周波用部品が実装される。これら複数の電子部品は、例えば複数のマイクロストリップラインやワイヤーボンディングを介して互いに電気的に接続されており、互いに高周波信号を入出力する。また、複数の電子部品の直下や周辺位置には、接地電位を供給するための接地配線層が設けられる。接地配線層は、基板上の異なる層に設けられた接地層(好適には、基板全面にベタ状に設けられた金属層)と、複数の貫通導体を介して電気的に接続されている。
特開2006−278780号公報 国際公開2004/051746号公報 特開2004−221944号公報 特開2000−188360号公報
複数のマイクロストリップラインは、例えばワイヤーボンディングパッド等から電波伝搬が発生した場合であっても、各信号路線でのアイソレーションが確保できるように、互いに十分に離れた距離に配置されることが好ましい。しかしながら、装置の小型化が進む近年では、基板上のより少ない面積に各部材を配置することが求められる。このため、複数のマイクロストリップラインを互いに近い位置に配置せざるを得ない状況が生じ得る。この場合、仮に何らの対策も施さなければ、電波伝搬を十分に減衰させることができず、アイソレーションが悪化してしまうという技術的問題点が生ずる。
本発明が解決しようとする課題には上記のようなものが一例として挙げられる。本発明は、例えば基板上の信号路線が互いに近い位置に配置された場合でも、アイソレーションを十分に確保することが可能な高周波回路を提供することを目的とする。
上記課題は、基板と一の電子部品と他の電子部品と第1接地配線層と第2接地配線層と複数の信号線路と接地層とを備える高周波回路によって解決され得る。基板は、配置面を複数有している。一の電子部品は、基板の一端側に配置されている。他の電子部品は、基板の他端側に配置されている。第1接地配線層は、一の電子部品と少なくとも部分的に重なる位置に配置されており、一の電子部品に接地電位を供給する。第2接地配線層は、他の電子部品と少なくとも部分的に重なる位置に、第1接地配線層と電気的に分離して配置されており、他の電子部品に接地電位を供給する。複数の信号線路は、第1接地配線層及び第2接地配線層と同じ配置面に設けられる。複数の信号線路は、一の電子部品及び他の電子部品間で高周波信号を伝達する。接地層は、第1接地配線層及び第2接地配線層と異なる配置面に設けられており、複数の配置面間を貫通する複数の貫通導体を介して第1接地配線層及び第2接地配線層の各々と電気的に接続されている。第1接地配線層及び第2接地配線層の少なくとも一方は、他方側に向かって複数の信号線路間を分断するように延在する延在部分を有している。複数の貫通導体は、第1接地配線層及び第2接地配線層の縁からの距離、及び互いに隣り合う貫通導体同士の距離が、高周波信号の波長の4分の1より小さくなるように設けられている。
以上説明した高周波回路は、複数の信号線路間に第1接地配線層又は第2接地配線層の延在部分が存在することになるため、例えば複数の信号線路間が比較的近接して配置された場合であっても、電波伝搬の影響を抑制することができる。また、第1接地配線層及び第2接地配線層と接地層とを接続する複数の貫通導体は、第1接地配線層及び第2接地配線層の縁からの距離、及び互いに隣り合う貫通導体同士の距離が、高周波信号の波長の4分の1より小さくなるように設けられている。このため、複数の信号線路間の相互干渉を効果的に抑制することができる。これにより、複数の信号線路間で十分なアイソレーションを確保することが可能となる。
第1実施形態の高周波回路の構成の一例を示す平面図である。 第1実施形態の高周波回路の構成の一例を示す側面図である。 比較例の高周波回路の構成の一例を示す平面図である。 比較例の高周波回路の構成の一例を示す側面図である。 比較例の高周波回路の構成の一例を簡略的に示す平面図である。 比較例の高周波回路におけるSパラメータ特性の一例を示すグラフである。 第1実施形態の高周波回路の構成の一例を簡略的に示す平面図である。 第1実施形態の高周波回路におけるSパラメータ特性の一例を示すグラフである。 第2実施形態の高周波回路の構成の一例を示す平面図である。 第2実施形態の高周波回路の構成の一例を示す側面図である。 第2実施形態の高周波回路の構成の一例を簡略的に示す平面図である。 第2実施形態の高周波回路におけるSパラメータ特性の一例を示すグラフである。
以下、本発明を実施するための形態を、図面に基づいて説明する。
(1)第1実施形態
図1から図8を参照して、第1実施形態の高周波回路について説明する。
(1−1)高周波回路の構成
図1及び図2を参照して、第1実施形態の高周波回路の構成の一例について説明する。図1は、第1実施形態の高周波回路の構成の一例を示す平面図である。図2は、第1実施形態の高周波回路の構成の一例を示す側面図である。尚、図1及び図2では、高周波回路に備えられる部材のうち説明に用いるもののみを示しており、その他の部材については適宜図示を省略している。即ち、第1実施形態に係る高周波回路には、図示しない部材が備えられていてもよい。
図1及び図2に示すように、第1実施形態に係る高周波回路1には、基板100上に複数の配線や電極、電子部品等が配置されている。基板100は、例えばセラミック基板であり、複数の層が積層されることで構成されている。具体的には、基板100は、第1の層110、第2の層120及び第3の層を有している。このため、基板100は、複数の配置面(即ち、配線や電極、電子部品等を配置することが可能な面)を有する。尚、ここでは基板100が3つの層を有する場合について説明しているが、複数の配置面を有する限り、基板100を構成する層数については特に限定されない。複数の配置面は、上述した積層構造ではなく、両面基板として実現されても構わない。
基板100における第1の層110上には、中間層115が全面にベタ状に設けられている。第2の層120上には、接地層500が全面にベタ状に設けられている。接地層500は、例えば金属等の導電材料を含んでおり、図示しない接地点と電気的に接続されることで接地電位(即ち、グラウンド電位)とされている。接地層500は、基板100の全面に設けられていることが好ましいが、部分的に欠けていてもよい。第3の層130上には、MMIC200、第1接地配線層410及び第2接地配線層420、ワイヤーボンディング310、マイクロストリップライン320が設けられている。
「一の電子部品」の一実施例に相当するMMIC200は、ワイヤーボンディング310及び「信号線路」の一実施例に相当するマイクロストリップライン320を介して、「他の電子部品」の一実施例に相当する電子部品(図示せず)と電気的に接続されている。電子部品は、複数の電子部品を含んでいてもよい。尚、「電子部品」の一例としては、半導体素子や集積回路等が挙げられる。ワイヤーボンディング310及びマイクロストリップライン320は、高周波信号(例えば、ミリ波やマイクロ波)を伝達可能とされている。尚、マイクロストリップライン320と接続されないワイヤーボンディング310は、MMIC200の直下及び周辺位置に設けられた第1接地配線層410と電気的に接続されている。第1接地配線層410は、金属等の導電性材料を含んでおり、「貫通導体」の一例である複数のビア600を介して接地層500と電気的に接続されている。よって、第1接地配線層410も、接地層500と同様に接地電位とされる。第1接地配線層410は、MMIC200と重なるように設けられており、MMIC200に接地電位を供給する。一方、基板100における第1接地配線層410が設けられる一端側と対向する他端側には、第2接地配線層420が設けられている。第2接地配線層420は、第1接地配線層410と同様に金属等の導電性材料を含んでおり、複数のビア600を介して接地層500と電気的に接続されている。第2接地配線層420は、MMIC200とワイヤーボンディング310及びマイクロストリップライン320を介して電気的に接続された他の電子部品と重なるように設けられており、他の電子部品に接地電位を供給する。
第1実施形態では特に、第1接地配線層410が、第2接地配線層420側に向かって延在する延在部分415を有している。延在部分415は、第1接地配線層410と一体的に設けられてもよいし、第1接地配線層410と別体として設けられた後に、第1接地配線層410に電気的に接続されたものであってもよい。尚、延在部分415は、その構成上、第1接地配線層410から第2接地配線層420に向けて延在するものとして設けられる方が好ましいが、第2接地配線層420から第1接地配線層410に向けて延在するものとして設けられてもよい。延在部分415は、互いに隣り合うマイクロストリップライン320同士が最も近づく箇所(即ち、距離L1となる箇所)において、互いに隣り合うマイクロストリップライン320同士を分断するように設けられる。これにより、互いに隣り合うマイクロストリップライン320同士を結ぶ最短距離L1の直線上には、第1接地配線層410が存在することになる。延在部分415の第2接地配線層420に対向する先端部は、半円形状とされている。但し、先端部の形状は特に限定されず、例えば四角形状とされていてもよい。第1接地配線層410は、延在部分415においても、ビア600を介して接地層500と電気的に接続されている。
複数のビア600は、例えば基板100における第3の層を貫通するビアホールをフォトリソグラフィー等の技法を用いて形成し、ビアホールの内部を埋めるように第1接地配線層410及び第2接地配線層420を成膜することで形成される。ここで第1実施形態の高周波回路では特に、複数のビア600は、各々が設けられる第1接地配線層410及び第2接地配線層420の縁からの距離(即ち、図1の実線矢印で示す距離L2)、及び互いに隣り合うビア600同士の距離(即ち、図1の破線矢印で示す距離L3)が共に、ワイヤーボンディング310及びマイクロストリップライン320を介して伝達される高周波信号の波長(より正確には、実効波長)の4分の1より小さくなるように設けられている。尚、上述した距離L2及び距離L3に係る条件は、複数のビア600全てにおいて満たされていることが好ましいが、部分的に条件を満たさないビア600が存在している場合であっても、後述する効果は相応に発揮される。
(1−2)作用効果
図3から図8を参照して、第1実施形態の高周波回路の効果について詳細に説明する。図3は、比較例の高周波回路の構成の一例を示す平面図である。図4は、比較例の高周波回路の構成の一例を示す側面図である。図5は、比較例の高周波回路の構成の一例を簡略的に示す平面図である。図6は、比較例の高周波回路におけるSパラメータ特性の一例を示すグラフである。図7は、第1実施形態の高周波回路の構成の一例を簡略的に示す平面図である。図8は、第1実施形態の高周波回路におけるSパラメータ特性の一例を示すグラフである。
図3及び図4に示すように、比較例に係る高周波回路1aは、上述した第1実施形態に係る高周波回路1(図1及び図2参照)のように、延在部分415を備えていない。また、複数のビア600は、第1接地配線層410及び第2接地配線層420の縁からの距離、及び互いに隣り合うビア600同士の距離についても特に限定されていない。
ここで仮に、ワイヤーボンディング310及びマイクロストリップライン320の接続部分から電磁伝搬が発生したとすると、図3の破線矢印で示すように、第1接地配線層410の突出部分を迂回するような伝搬が起き、結果的に複数のマイクロストリップライン320間のアイソレーションが悪化してしまう。更に、第1接地配線層410の縁からビア600までの距離L4が高周波信号の波長の4分の1に近い値であるとすると、複数のマイクロストリップライン320間の相互干渉が発生し、よりアイソレーションを悪化させてしまうおそれがある。互いに隣り合うビア600間の距離L5についても、高周波信号の波長の4分の1以上であれば、間を抜けて伝搬するおそれがある。
本願発明者の研究によれば、図5に示す比較例に係る高周波回路1aでの動作シミュレーション結果は、図6に示すようになる。尚、図5は、説明の便宜上、図3と比べると各部材の数や大きさ、配置位置が多少異なるよう図示されているが、第1接地配線層410及び第2接地配線層420の構成や、互いに隣り合うビア600間の距離等の各種条件は、図3と概ね同様であるものとする。図6では、2本のマイクロストリップライン320に注目し、MMIC200の送受信端子をPort2、Port3、他の電子部品側の送受信端子をPort1、Port4とし、各端子におけるSパラメータ特性を示している。
図6に示すように、比較例に係る高周波回路1aでは、S11=2.5dB、S22=11dBとなり、比較的大きいリターンロス(即ち、反射損失)が発生していることが分かる。また、S12=7.8dBであり、通過損失によって信号は4分の1以下に減衰してしまう。これら損失の大部分は、例えば大気中に放出され、隣接するマイクロストリップライン320に対して電波伝搬する等の影響を及ぼす。アイソレーションのワースト値は、S13、S14、S23、S24の中で、S23=12dBとなっている。尚、S31、S41、S32、S42については、S13、S14、S23、S24の各々と同じ値になるため、ここでは省略している。アイソレーションはワースト値であっても20dB以上となることが好ましく、比較例に係る高周波回路1aは十分なアイソレーションを確保できているとは言えない。
一方、本願発明者の研究によれば、図7に示す第1実施形態に係る高周波回路1での動作シミュレーション結果は、図8に示すようになる。尚、図7は、説明の便宜上、図1と比べると各部材の数や大きさ、配置位置が多少異なるよう図示されているが、第1接地配線層410及び第2接地配線層420の構成や、互いに隣り合うビア600間の距離等の各種条件は、図1と概ね同様であるものとする。図8では、図6の場合と同様に、2本のマイクロストリップライン320に注目し、MMIC200の送受信端子をPort2、Port3、他の電子部品側の送受信端子をPort1、Port4とし、各端子におけるSパラメータ特性を示している。
図8に示すように、第1実施形態に係る高周波回路1では、S11=16dB、S22=10dBとなり、図6に示す場合と比べて、リターンロスが大幅に改善していることが分かる。また、リターンロスが改善したことにより、通過損失もS12=1.3dBとなっている。アイソレーションのワースト値は、S13、S14、S23、S24の中で、S14=26dBとなっている。このように、第1実施形態に係る高周波回路1では、アイソレーションのワースト値が20dB以上となり、比較例と比べると大幅に改善されている。
以上説明した第1実施形態に係る高周波回路1での改善結果は、比較例に係る高周波回路1aに存在しない延在部分415及びビア600の配置位置に課せられた条件によるものであると言える。具体的には、図1に示すように、延在部分415がマイクロストリップライン320間を分断するように延在していることで、マイクロストリップライン320間の電磁伝搬を好適に抑制することができる。即ち、接地電位とされた層がマイクロストリップライン間に存在することで、図3に示したような電磁伝搬が抑制できる。
また、複数のビア600は、各々が設けられる第1接地配線層410及び第2接地配線層420の縁からの距離L2、及び互いに隣り合うビア600同士の距離L3が共に、ワイヤーボンディング310及びマイクロストリップライン320を介して伝達される高周波信号の波長の4分の1より小さくなるように設けられている。より具体的には、複数のビア600が第1接地配線層410及び第2接地配線層420の縁側に近づけて配置されることで、距離L2が小さくされていると共に、図1に示す複数のビア600のうち、白抜きで示されるビア600を追加する。従って、複数のマイクロストリップライン320間の相互干渉を効果的に抑制することができる。
尚、上述した白抜きのビア600は、互いに隣り合うマイクロストリップライン320の概ね中心付近に配置されている。このような場合、白抜きでない他のビア600は、白抜きのビア600が配置される中心線から左右対称に配置すればよい。これは、白抜きでない他のビア600を中心線に配置した場合に、中心線に配置した他のビア600と互いに隣り合う白抜きでないビア600及び白抜きのビア600間の距離が、高周波信号の波長の4分の1より小さくできないおそれがあるためである。また、上述の説明では、複数のビアから第1接地配線層410及び第2接地配線層420の縁までの距離L2、及び互いに隣り合うビア600同士の距離L3は、高周波信号の波長の4分の1より小さいとしているが、距離L2及び距離L3は、より小さいほど上述した効果を発揮できる。即ち、距離L2及び距離L3は、高周波信号の波長の4分の1より十分小さな値とされることが好ましい。
以上説明したように、第1実施形態に係る高周波回路1によれば、複数のマイクロストリップライン320におけるアイソレーションを十分に確保することが可能である。
(2)第2実施形態
図9から図12を参照して、第1実施形態の高周波回路について説明する。尚、第2実施形態は、第1実施形態と比較して、一部の構成(より具体的には、延在部分415の構成)が異なっており、他の構成については概ね同様である。よって以下では、第2実施形態について、第1実施形態との相違点を中心に説明を進める。
(2−1)高周波回路の構成
図9及び図10を参照して、第2実施形態の高周波回路の構成について説明する。図9は、第2実施形態の高周波回路の構成の一例を示す平面図である。図10は、第2実施形態の高周波回路の構成の一例を示す側面図である。尚、第1実施形態の高周波回路1と同一の構成については、同一の参照符号を付してその詳細な説明については省略する。
図9及び図10に示すように、第2実施形態に係る高周波回路2では、第1接地配線層410から第2接地配線層420に向けて延びる延在部分が、第2接地配線層420まで達している。言い換えれば、第1接地配線層410及び第2接地配線層420は、接続部分415を介して、互いに電気的に接続された状態とされている。
(2−2)作用効果
図12を参照して、第2実施形態の高周波回路の効果について詳細に説明する。図12は、第2実施形態の高周波回路におけるSパラメータ特性の一例を示すグラフである。
本願発明者の研究によれば、図11に示す第2実施形態に係る高周波回路2での動作シミュレーション結果は、図12に示すようになる。尚、図11は、説明の便宜上、図9と比べると各部材の数や大きさ、配置位置等が多少異なるように図示されているが、第1接地配線層410及び第2接地配線層420の構成や、互いに隣り合うビア600間の距離等の各種条件は、図9と概ね同様であるものとする。図12では、図6及び図8の場合と同様に、2本のマイクロストリップライン320に注目し、MMIC200の送受信端子をPort2、Port3、他の電子部品側の送受信端子をPort1、Port4とし、各端子におけるSパラメータ特性を示している。
図12に示すように、第2実施形態に係る高周波回路2では、S11=17dB、S22=10dBとなり、図8に示す第1実施形態の場合と比べても、リターンロスが改善していることが分かる。また、通過損失もS12=1.2dBとなっている。アイソレーションのワースト値は、S13、S14、S23、S24の中で、S14=27dBとなっている。このように、第2実施形態に係る高周波回路2では、第1実施形態の場合と比べても、アイソレーションが更に改善されている。
以上説明した第2実施形態に係る高周波回路2での改善結果は、第1接地配線層410から延在している延在部分415が、第2接地配線層420にまで達していることによるものであると言える。具体的には、図9に示すように、延在部分415が第2接地配線層420にまで達することで、互いに隣り合うマイクロストリップライン320間には、いずれの箇所においても、第1接地配線層410からが存在することになる。従って、図3に示したような電磁伝搬を極めて好適に抑制できる。
以上説明したように、第2実施形態に係る高周波回路によれば、複数のマイクロストリップライン320におけるアイソレーションを、第1実施形態より好適に確保することが可能である。
以上説明した実施形態に関して、更に以下の付記を開示する。
(付記1)
複数の配置面を有する基板(100)と、前記基板(100)の一端側に配置された一の電子部品(200)と、前記基板(100)の他端側に配置された他の電子部品と、前記一の電子部品(200)と少なくとも部分的に重なる位置に設けられており、前記一の電子部品(200)に接地電位を供給する第1接地配線層(410)と、前記他の電子部品と少なくとも部分的に重なる位置に設けられており、前記他の電子部品に接地電位を供給する第2接地配線層(420)と、前記第1接地配線層(410)及び前記第2接地配線層(420)と同じ配置面に設けられており、前記一の電子部品(200)及び前記他の電子部品間で高周波信号を伝達する複数の信号線路(320)と、前記第1接地配線層(410)及び前記第2接地配線層(420)と異なる配置面に設けられており、前記複数の配置面間を貫通する複数の貫通導体(600)を介して前記第1接地配線層(410)及び前記第2接地配線層(420)の各々と電気的に接続された接地層(500)とを備え、前記第1接地配線層(410)及び前記第2接地配線層(420)の少なくとも一方は、他方側に向かって前記複数の信号線路(320)間を分断するように延在する延在部分(415)を有し、前記複数の貫通導体(600)は、前記第1接地配線層(410)及び前記第2接地配線層(420)の縁からの距離、及び互いに隣り合う貫通導体(600)同士の距離が、前記高周波信号の波長の4分の1より小さくなるように設けられていることを特徴とする高周波回路(1、図1、図2)。
(付記2)
前記第1接地配線層(410)及び前記第2接地配線層(420)は、前記延在部分(415)を介して互いに電気的に接続されていることを特徴とする付記1に記載の高周波回路(2,図9,10)。
(付記3)
前記延在部分(415)は、少なくとも前記複数の信号線路(320)間の距離が最も小さくなる箇所にまで延在していることを特徴とする付記1に記載の高周波回路(1,図1,2)。
(付記4)
前記延在部分(415)は、前記他方に対向する先端部が半円形状とされていることを特徴とする付記1又は3に記載の高周波回路(1,図1,2)。
本発明は、上述した実施形態に限られるものではなく、請求の範囲及び明細書全体から読み取れる発明の要旨或いは思想に反しない範囲で適宜変更可能であり、そのような変更を伴う高周波回路もまた本発明の技術的範囲に含まれるものである。
1,2 高周波回路
100 基板
110 第1の層
115 中間層
120 第2の層
130 第3の層
200 MMIC
310 ワイヤーボンディング
320 マイクロストリップライン
410 第1接地配線層
415 延在部分
420 第2接地配線層
500 接地層
600 ビア

Claims (3)

  1. 複数の配置面を有する基板と、
    前記基板の一端側に配置された一の電子部品と、
    前記基板の他端側に配置された他の電子部品と、
    前記一の電子部品と少なくとも部分的に重なる位置に設けられており、前記一の電子部品に接地電位を供給する第1接地配線層と、
    前記他の電子部品と少なくとも部分的に重なる位置に、前記第1接地配線層と電気的に分離して設けられており、前記他の電子部品に接地電位を供給する第2接地配線層と、
    前記第1接地配線層及び前記第2接地配線層と同じ配置面に設けられており、前記一の電子部品及び前記他の電子部品間で高周波信号を伝達する複数の信号線路と、
    前記第1接地配線層及び前記第2接地配線層と異なる配置面に設けられており、前記複数の配置面間を貫通する複数の貫通導体を介して前記第1接地配線層及び前記第2接地配線層の各々と電気的に接続された接地層と
    を備え、
    前記第1接地配線層及び前記第2接地配線層の少なくとも一方は、他方側に向かって前記複数の信号線路間を分断するように延在する延在部分を有し、
    前記複数の貫通導体は、前記第1接地配線層及び前記第2接地配線層の縁からの距離、及び互いに隣り合う貫通導体同士の距離が、前記高周波信号の波長の4分の1より小さくなるように設けられている
    ことを特徴とする高周波回路。
  2. 前記延在部分は、少なくとも前記複数の信号線路間の距離が最も小さくなる箇所にまで延在していることを特徴とする請求項1に記載の高周波回路。
  3. 前記延在部分は、前記他方に対向する先端部が半円形状とされていることを特徴とする請求項1又はに記載の高周波回路。
JP2010290775A 2010-12-27 2010-12-27 高周波回路 Expired - Fee Related JP5750885B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2010290775A JP5750885B2 (ja) 2010-12-27 2010-12-27 高周波回路

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2010290775A JP5750885B2 (ja) 2010-12-27 2010-12-27 高周波回路

Publications (2)

Publication Number Publication Date
JP2012138506A JP2012138506A (ja) 2012-07-19
JP5750885B2 true JP5750885B2 (ja) 2015-07-22

Family

ID=46675687

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2010290775A Expired - Fee Related JP5750885B2 (ja) 2010-12-27 2010-12-27 高周波回路

Country Status (1)

Country Link
JP (1) JP5750885B2 (ja)

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5406125A (en) * 1993-04-15 1995-04-11 Martin Marietta Corp. Semiconductor device having a metalized via hole
JP3784185B2 (ja) * 1999-01-08 2006-06-07 京セラ株式会社 電子部品搭載用配線基板

Also Published As

Publication number Publication date
JP2012138506A (ja) 2012-07-19

Similar Documents

Publication Publication Date Title
JP6524986B2 (ja) 高周波モジュール、アンテナ付き基板、及び高周波回路基板
US10056669B2 (en) Transmission line
JP5117632B1 (ja) 高周波回路モジュール
JP5694251B2 (ja) Ebg構造体および回路基板
US9406622B2 (en) Electronic circuit and semiconductor component
JP4916300B2 (ja) 多層配線基板
JP5018858B2 (ja) 高周波モジュール
US7947908B2 (en) Electronic device
JP5422078B1 (ja) 高周波回路モジュール
WO2012042717A1 (ja) 構造体及び配線基板
EP2284881B1 (en) High frequency module including a storing case and a plurality of high frequency circuits
JP6674824B2 (ja) 多層基板回路モジュール、無線通信装置およびレーダ装置
US20150021748A1 (en) Semiconductor device
JP2012069571A (ja) 半導体集積回路装置
JP5750885B2 (ja) 高周波回路
JP5900616B2 (ja) 複合モジュール
JP5334686B2 (ja) 多層高周波パッケージ基板
US20200381376A1 (en) Electronic circuit
JP6125886B2 (ja) 不平衡平衡変換器
JP2011155586A (ja) 周波回路基板、およびこれを備える周波モジュール
JP6282367B2 (ja) 不平衡平衡変換器
JP5910963B2 (ja) カプラおよび半導体装置
JP2020099026A (ja) インピーダンス補償回路
JP5234527B2 (ja) 部品内蔵基板
US20210410269A1 (en) High-frequency circuit and communication module

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20131007

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20140725

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20140826

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20141016

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20150421

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20150504

R150 Certificate of patent or registration of utility model

Ref document number: 5750885

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees