JP5749566B2

JP5749566B2 - Ｉｓｆｅｔセンサ

Info

Publication number: JP5749566B2
Application number: JP2011113072A
Authority: JP
Inventors: 悠山内; 和弘乾谷
Original assignee: Horiba Ltd
Current assignee: Horiba Ltd
Priority date: 2011-05-20
Filing date: 2011-05-20
Publication date: 2015-07-15
Anticipated expiration: 2031-05-20
Also published as: JP2012242253A

Description

本発明は、例えば液体などの測定対象中のイオン濃度を測定するイオンセンサやｐＨを測定するｐＨセンサ等に用いられるものであり、イオン感応性電界効果トランジスタ（ＩＳＦＥＴ（ｉｏｎｓｅｎｓｉｔｉｖｅＦＥＴ））を用いたセンサに関するものである。

この種のＩＳＦＥＴセンサとしては、ゲート絶縁型ＦＥＴのゲート部表面にイオン感応性薄膜（以下、イオン感応層）を被覆してなるものが知られている。そして、イオン感応層の特性に応じて、被検液の水素イオン濃度（ｐＨ）、ナトリウムイオン濃度（ｐＮａ）又はアンモニウムイオン濃度（ｐＮＨ_３）等の種々の化学的特性の測定を行うことができる。

このＩＳＦＥＴセンサは、イオン感応層が静電気により帯電することによりゲート電圧が変動してしまい、被検液中の測定対象イオンのイオン濃度に測定誤差が生じてしまうという不具合がある。また最悪の場合、静電放電が発生してＩＳＦＥＦセンサが故障してしまうという問題がある。

そして、この問題を解決するために、特許文献１には、ＦＥＴのゲート部以外の部分を覆うようにイオン感応層上に静電放電保護層（ＥＳＤ保護層）を設けることが開示されている。このＥＳＤ保護層を設けることによってイオン感応層への静電気による帯電を防止している。

上記のようにＥＳＤ保護層を設けたものでも、このＥＳＤ保護層に帯電した静電気を取り除かなければ、ＥＳＤ保護層の静電気遮蔽性能が劣化してイオン感応層に静電気が帯電してしまう。このため、ＥＳＤ保護層から静電気を取り除くための回路が必要となる。ここで特許文献１では、ＥＳＤ保護層に帯電した静電気をＦＥＴ及びＥＳＤ保護層の間、つまりセンサチップの内部にダイオード（コンデンサ）を形成した内部回路によって取り除く構成としている。

しかしながら、ＥＳＤ保護層に帯電した静電気を内部回路によって取り除く構成では、ダイオード（コンデンサ）の大きさが制限されてしまい、それらの容量が大きくできないため、ＩＳＦＥＴの静電耐性を大きくすることができない。その結果、ＩＳＦＥＴセンサが故障し易いという問題がある。

また、小型化が進みつつあるＩＳＦＥＴセンサにおいて、センサチップ内にＦＥＴの他に内部回路を設けることは、構造を複雑化してしまうだけでなく、センサチップの小型化を妨げる要因となり、製造コストの観点から好ましいものではない。

特表２００８−５４２７３３号公報

さらに本願発明者は、上記の課題を踏まえて、イオン感応層にＥＳＤ保護層を設けて、そのＥＳＤ保護層とコモンとを外部回路により接続する構成を考えている。ところが、単にＥＳＤ保護層とコモンとを外部回路で接続する構成では、ＥＳＤ保護層に帯電した静電気を十分に取り除くことができないという新たな問題を見出した。

そこで本発明は、ＩＳＦＥＴセンサにおけるセンサ構成の簡単化及び小型化を可能にするだけでなく、センサの静電耐性を向上させること及びＥＳＤ保護層に帯電した静電気を確実に取り除くことをその主たる所期課題とするものである。

すなわち本発明に係るＩＳＦＥＴセンサは、基板に形成されたＦＥＴと、少なくとも前記ＦＥＴのゲート部を覆うように前記基板上に形成されたイオン感応層と、前記ゲート部以外の部分を覆うように前記イオン感応層上に形成された導電性材料からなるＥＳＤ保護層と、前記基板の外部に設けられた外部保護回路とを備え、前記外部保護回路が、前記ＥＳＤ保護層及び前記外部保護回路のコモンをＥＳＤ保護素子を介して電気的に接続するとともに、前記ＦＥＴにより構成される回路のインピーダンスを、前記外部保護回路のインピーダンスよりも大きくしていることを特徴とする。

このようなものであれば、外部保護回路をＥＳＤ保護層の外部に設けており、基板及び各層の内部に内部回路を設ける構成ではないので、基板及び各層の内部に保護回路及び保護素子を設ける必要が無く、センサ構成を簡単化及び小型化することができる。さらに、保護素子の静電容量をセンサチップ部の構成とは別に設計することができ、センサの静電耐性を向上させることができる。

また本発明によれば、ＦＥＴにより構成される回路のインピーダンスを、外部保護回路のインピーダンスよりも大きくしていることから、ＥＳＤ保護層に帯電している静電気を外部保護回路のコモンに流れやすくすることができる。これにより、ＥＳＤ保護層に帯電した静電気を確実に取り除くことができ、ＥＳＤ保護層による静電気除去効果を劣化させることなく発揮させることができる。

ＦＥＴにより構成される回路のインピーダンスを、外部保護回路のインピーダンスよりも大きくするための具体的な実施の態様としては、前記ＦＥＴのドレインが接続されるドレイン回路部及び前記ＦＥＴのソースが接続されるソース回路部に抵抗を設けており、当該抵抗によって前記ドレイン回路部及び前記ソース回路部のインピーダンスを、前記外部保護回路のインピーダンスよりも大きくしていることが望ましい。これならば、外部保護回路のＥＳＤ保護素子の容量を大きくすることによりインピーダンスが大きくなったとしても、ドレイン回路部及びソース回路部にそれに合わせた抵抗を設けるだけで良く、また回路構成を複雑にすることも無い。

外部保護回路の構成を簡単化するとともに、ドレイン回路部及びソース回路部のインピーダンスと外部保護回路のインピーダンスとの大小関係を調整し易くするためには、前記ＥＳＤ保護素子がコンデンサであり、前記抵抗による前記ドレイン回路部及び前記ソース回路部のインピーダンスを、前記ＥＳＤ保護層に帯電している静電気を前記外部保護回路のコモンに流れるように前記コンデンサのインピーダンスよりも大きくしていることが望ましい。

前記ＦＥＴを覆うように前記基板上に形成され、前記ＦＥＴのゲート部の上部に位置する凹部を有する中間層をさらに備え、前記イオン感応層が、少なくとも前記凹部を覆うように前記中間層上に形成されており、前記ＥＳＤ保護層が、前記凹部以外の部分を覆うように前記中間層又は前記イオン感応層上に形成されていることが望ましい。これならば、ＦＥＴを覆うように形成された中間層に、ＦＥＴのゲート部に対応して凹部を形成しているので、ゲート部の上部に位置するイオン感応層とＥＳＤ保護層との距離を十分に確保することができる。これにより、イオン感応膜の静電気による帯電を可及的に小さくすることができ、測定誤差を可及的に小さくすることができる。また、ゲート部の上部に位置するイオン感応層とＥＳＤ保護層との距離は、凹部の深さによって制御可能であり、距離制御を容易にすることができる。これは、成膜段階において膜厚を制御するよりも、一旦形成した膜をエッチング等により凹部を形成する方が制御性が良いからである。また、凹部の深さを制御することによって、ＦＥＴのゲート部とイオン感応膜との距離も制御することができる。

このように構成した本発明によれば、ＩＳＦＥＴセンサにおけるセンサ構成の簡単化及び小型化を可能にするだけでなく、センサの静電耐性を向上させること及びＥＳＤ保護層に帯電した静電気を確実に取り除くことができる。

本実施形態のＩＳＦＥＴセンサを示す模式図。同実施形態のＩＳＦＥＴチップの断面を示す模式図。

以下に本発明に係るＩＳＦＥＴセンサの一実施形態について図面を参照して説明する。

本実施形態に係るＩＳＦＥＴセンサ１００は、例えば液体の測定対象に接触することにより、当該測定対象中の例えばｐＨ等の所定のイオン濃度を測定するイオン濃度センサとして機能するものであり、図１に示すように、測定電極であるＩＳＦＥＴチップ２及び電極電位の検出の基準となる比較電極３からなる複合電極を構成するプローブ２００を有する。

プローブ２００の先端部の先端面又は側周面には、ＩＳＦＥＴチップ２が外部の測定対象と接触可能となるように露出して設けられている。また、プローブ２００の先端部には、ＩＳＦＥＴチップ２と同様に、比較電極３の液絡部３１が外部の測定対象と接触可能となるように露出して設けられている。なお、このプローブ２００の先端部は、例えば突刺し測定が可能となるように尖った形状となっている。

またプローブ２００の基端部は、ＩＳＦＥＴチップ２及び比較電極３に電圧を印加するためのＯＮ／ＯＦＦスイッチ（不図示）が設けられた本体部１０１が着脱可能に設けられている。この本体部１０１には、図示しない表示機器に測定信号を出力するための信号ケーブル１０２が設けられている。

ＩＳＦＥＴチップ２は、図２に示すように、高絶縁性のワンチップ半導体基板であるシリコン基板（Ｓｉ基板）２１と、当該Ｓｉ基板２１の上面に形成されたＦＥＴ２２と、このＦＥＴ２２を覆うようにＳｉ基板２１上に形成されたＳｉＯ_２等の酸化（絶縁）膜からなる中間層２３（以下、バッファ層２３）と、このバッファ層２３上に形成されたイオン感応層２４と、このイオン感応層２４上において前記ＦＥＴ２２のゲート部Ｇの上部以外の部分に形成された静電放電保護層（ＥＳＤ保護層）２５とを有する。

そしてバッファ層２３は、ＦＥＴ２２のゲート部Ｇの上部に位置する凹部２３１を有する。この凹部２３１の平面視形状は、ＦＥＴ２２のゲート部Ｇの平面視形状と略同一に形成されている。この凹部２３１は、Ｓｉ基板２１上に堆積して成膜されたＳｉＯ_２膜を例えばエッチング等の表面加工により一部を除去することによって形成されている。

また、イオン感応層２４は、少なくともバッファ層２３の凹部２３１を覆うように形成されており、本実施形態では、バッファ層２３の上面全体を覆うように形成されている。このイオン感応層２４は、五酸化タンタル（Ｔａ_２Ｏ_５）、窒化シリコン（Ｓｉ_２Ｎ_３）、アルミナ（Ａｌ_２Ｏ_３）等のイオン感応性を有する物質をバッファ層２３上に堆積して成膜することにより形成されている。

ＥＳＤ保護層２５は、イオン感応層２４上において凹部以外の平面部分を覆うように形成されたものである。具体的には、ＥＳＤ保護層２５はＦＥＴ２２におけるゲート部Ｇ以外の部分を覆うように形成されている。つまり、ＥＳＤ保護層２５は、バッファ層２３の凹部２３１の平面視開口形状と略同一の開口を有する。このＥＳＤ保護層２５は、イオン感応層２４の上面に形成されたチタン層と当該チタン層の上面に形成された金層とから構成される。このようにＥＳＤ保護層２５をＦＥＴ２２のゲート部Ｇ以外の部分全体を覆うように構成しているので、ＦＥＴ２２における外部からの入射する光の影響を低減することができる。また、ＥＳＤ保護層２５の最外層を金膜から構成しているので、ＥＳＤ保護層２５の耐薬品性能を向上させることができる。ここで、金は、五酸化タンタル、窒化シリコン、アルミナといったイオン感応膜２４との親和性は弱く、それらとの密着性に難があるが、チタンは、五酸化タンタル、窒化シリコン、アルミナといったイオン感応膜２４との親和性が強くそれらと良好に密着させることができる。またチタンは機械的強度も強く、ＥＳＤ保護層に好適に用いることができる。なお、ＥＳＤ保護層としては、上記の他、白金、アルミ、カーボン等の導電性材料を用いることができる。白金又はカーボンを用いた場合には、ＥＳＤ保護層の耐薬品性能を向上させることができ、アルミを用いた場合には、五酸化タンタル、窒化シリコン、アルミナといったイオン感応膜２４との密着性を向上させることができる。

そして、このＥＳＤ保護層２５には、ＥＳＤ保護層２５とコモンＣとを電気的に接続する外部保護回路４が設けられている。この外部保護回路４は、ＥＳＤ保護層２５の外部、つまりＩＳＦＥＴチップ２とは別体としてチップ外部に設けられており、ＥＳＤ保護素子としてコンデンサ５が設けられている。このようにコンデンサ５をＩＳＦＥＴチップ２とは別体に設けていることから、ＩＳＦＥＴチップ２の仕様を変更することなく、コンデンサ５の容量を容易に変更することができる。なお、外部保護回路４は、ＥＳＤ保護層２５の上面に例えばワイヤーボンディングによって接続される。

また、外部保護回路４は、ＦＥＴ２２のドレインＤ−ソースＳ間の電圧を制御する制御基板６に設けられたコモンＣに接続されている。なお、この外部保護回路４には、コンデンサ５よりもコモンＣ側において、比較電極３が接続された回路部７が接続されており、外部保護回路４のコモンと比較電極３のコモンとを制御基板６に設けたコモン（グランド）Ｃと共通化している。このようにコモンＣを共通化していることから、回路構成を簡単化することができる。なお、制御基板６は、プローブ２００の基端部側内部又は本体部１０１内に設けられている。

このように構成したＩＳＦＥＴセンサ１００において、ＦＥＴ２２のドレインＤが接続されるドレイン回路部８及びＦＥＴ２２のソースＳが接続されるソース回路部９にそれぞれＲ１、Ｒ２を設けており、当該抵抗Ｒ１、Ｒ２によってドレイン回路部８及びソース回路部９のインピーダンスを、外部保護回路４のインピーダンスよりも大きくしている。ドレイン回路部８及びソース回路部９に設ける抵抗Ｒ１、Ｒ２は、ＩＳＦＥＴチップ２とは別体としてチップ外部に設けている。このように抵抗Ｒ１、Ｒ２をＩＳＦＥＴチップ２とは別体に設けていることから、ＩＳＦＥＴチップ２の仕様を変更することなく、また、前記外部保護回路４に設けたコンデンサ５のインピーダンスを考慮して、抵抗Ｒ１、Ｒ２の抵抗値を容易に変更することができる。

このように構成した本実施形態に係るＩＳＦＥＴセンサ１００によれば、ＦＥＴ２２を覆うように形成されたバッファ層２３にゲート部Ｇに対応する凹部２３１を形成しているので、ゲート部Ｇの上部に位置するイオン感応層２４とＥＳＤ保護層２５との距離を十分に確保することができる。これにより、イオン感応膜２４の静電気による帯電を可及的に小さくすることができ、測定誤差を可及的に小さくすることができる。また、ゲート部Ｇの上部に位置するイオン感応層２４とＥＳＤ保護層２５との距離は、凹部２３１の深さによって制御可能であり、距離制御を容易にすることができる。また、凹部２３１の深さを制御することによって、ＦＥＴ２２のゲート部Ｇとイオン感応膜２４との距離も制御することができる。

また外部保護回路４をＥＳＤ保護層２５の外部に設けており、ＩＳＦＥＴチップ２内に内部回路を設ける構成ではないので、ＩＳＦＥＴチップ２の構成を簡単化及び小型化することができる。さらに、ＥＳＤ保護素子５の静電容量をＩＳＦＥＴチップ２の構成とは別に設計することができ、センサ１００の静電耐性を向上させることができる。

さらにドレイン回路部８及びソース回路部９に抵抗Ｒ１、Ｒ２を設けてドレイン回路部８及びソース回路部９のインピーダンスを、外部保護回路４のインピーダンスよりも大きくしていることから、ＥＳＤ保護層２５に帯電している静電気を外部保護回路４によってコモンに流れやすくすることができる。これにより、ＥＳＤ保護層２５に帯電した静電気を確実に取り除くことができ、ＥＳＤ保護層２５による静電気除去効果が劣化することを防止できる。

なお、本発明は前記実施形態に限られるものではない。例えば、前記実施形態では、測定電極であるＩＳＦＦＴチップと比較電極とを一体に備えた複合電極を有するプローブについて説明したが、測定電極であるＩＳＦＥＴチップのみを有するプローブとして構成しても良い。

また、前記実施形態では、イオン感応層は、バッファ層の凹部及び凹部以外の部分を含めてバッファ層の上面全体を被覆して形成されているが、凹部のみ（凹部の周縁部近傍を含む。）を被覆して形成しても良い。この場合、ＥＳＤ保護層は、バッファ層の上面に被覆して形成されることになる。

さらに、前記実施形態では、ＥＳＤ保護層はイオン感応層の上面全体を被覆して形成されているが、凹部の周囲を囲むように形成されたリング状をなすものであっても良い。

その上、前記実施形態では、ドレイン回路部及びソース回路部に抵抗を設けてドレイン回路部及びソース回路部のインピーダンスを、外部保護回路のインピーダンスよりも大きくしているが、これに限られず、ＦＥＴにより構成される回路全体のインピーダンスを外部保護回路のインピーダンスよりも大きくするものであっても良い。

加えて、前記実施形態では、中間層としてＳｉＯ_２からなるバッファ層を設けて凹部を形成しているが、中間層を設けることなく、基板上にイオン感応層を直接形成するように構成しても良い。

その他、本発明は前記実施形態に限られず、その趣旨を逸脱しない範囲で種々の変形が可能であるのは言うまでもない。

１００・・・ＩＳＦＥＴセンサ
２・・・ＩＳＦＥＴチップ
２１・・・基板
Ｇ・・・ゲート
Ｄ・・・ドレイン
Ｓ・・・ソース
２２・・・ＦＥＴ
２３・・・中間層（バッファ層）
２３１・・・凹部
２４・・・イオン感応層
２５・・・ＥＳＤ保護層
３・・・比較電極
４・・・外部保護回路
５・・・ＥＳＤ保護素子（コンデンサ）
６・・・制御基板
Ｃ・・・コモン
８・・・ドレイン回路部
９・・・ソース回路部
Ｒ１、Ｒ２・・・抵抗

Claims

基板に形成されたＦＥＴと、
少なくとも前記ＦＥＴのゲート部を覆うように前記基板上に形成されたイオン感応層と、
前記ゲート部以外の部分を覆うように前記イオン感応層上に形成された導電性材料からなるＥＳＤ保護層と、
前記基板の外部に設けられた外部保護回路とを備え、
前記外部保護回路が、前記ＥＳＤ保護層及び前記外部保護回路のコモンをＥＳＤ保護素子を介して電気的に接続するとともに、
前記ＦＥＴにより構成される回路のインピーダンスを、前記外部保護回路のインピーダンスよりも大きくしていることを特徴とするＩＳＦＥＴセンサ。
前記ＦＥＴのドレインが接続されるドレイン回路部及び前記ＦＥＴのソースが接続されるソース回路部に抵抗を設けており、当該抵抗によって前記ドレイン回路部及び前記ソース回路部のインピーダンスを、前記外部保護回路のインピーダンスよりも大きくしている請求項１記載のＩＳＦＥＴセンサ。
前記ＥＳＤ保護素子がコンデンサであり、
前記抵抗による前記ドレイン回路部及び前記ソース回路部のインピーダンスを、前記ＥＳＤ保護層に帯電している静電気が前記外部保護回路のコモンに流れるように前記コンデンサのインピーダンスよりも大きくしている請求項２記載のＩＳＦＥＴセンサ。
前記ＦＥＴを覆うように前記基板上に形成され、前記ＦＥＴのゲート部の上部に位置する凹部を有する中間層をさらに備え、
前記イオン感応層が、少なくとも前記凹部を覆うように前記中間層上に形成されており、
前記ＥＳＤ保護層が、前記凹部以外の部分を覆うように前記中間層又は前記イオン感応層上に形成されている請求項１、２又は３記載のＩＳＦＥＴセンサ。