JP5748286B2 - フレーム転送装置およびフレーム判定方法 - Google Patents

Description

本発明は、通信技術に関し、特にＰＯＮシステムと事業者側ネットワーク（サービス網）の上位装置との間でフレームを転送するフレーム転送装置において、上りフレームの転送先を判定するフレーム判定技術に関する。

図１５および図１６を参照して、従来のＰＯＮシステム、および、このＰＯＮシステムで局内装置として用いられるＯＬＴ（フレーム転送装置）について説明する。図１５は、従来のＰＯＮシステムの構成例である。図１６は、従来のＯＬＴの構成を示すブロック図である（特許文献１参照）。
事業者ネットワーク（サービス網）に対して複数のＯＮＵを接続する場合、図１５に示すように、ＰＯＮ区間に光スプリッタを配置して、これらＯＮＵを１つのＯＬＴに接続する構成となる。

このような従来のＰＯＮシステムでは、図１６に示すようなＯＬＴが用いられている。図１６において、第１の送受信回路５２は、ＰＯＮポート５１に接続されたＯＤＮ（Optical Distribution Network）を介してＯＮＵとフレームを送受信するための回路である。
第２の送受信回路５８は、ＳＮＩ（Service Node Interface）側に設けられたＳＮＩポート５９を介して接続された事業者ネットワークＮＷとのインターフェースになる回路である。

フレーム分離部５３は、第１の送受信回路５２で受信した上りフレームのうち、ＯＬＴ５０宛てのフレーム（ＰＯＮの制御に用いられる制御フレーム）を制御フレーム処理部５４へ送信するとともに、その他のフレームをフレーム転送処理部６０へ送信する処理部である。
フレーム多重部５６は、フレーム転送処理部６０からの下りフレームと制御フレーム処理部５４からの制御フレームを時分割的に多重し、第１の送受信回路５２に対して送信する処理部である。

フレーム転送処理部６０は、フレーム分離部５３と第２の送受信回路５８の双方から受信したフレームについて、それぞれの宛先ＭＡＣアドレス等に基づき、フレームの転送処理を行う処理部である。
制御フレーム処理部５４は、各ＯＮＵにＬＬＩＤを自動的に割り当てるための発見処理（Discoveryプロセス）や上り信号（ＯＮＵからＯＬＴ宛ての信号）の調停といった、ＰＯＮの制御に関する処理や、各ＯＮＵのＬＬＩＤ等のＰＯＮ−ＩＦポート情報を帯域割当処理部５５へ転送する処理を行う処理部である。
帯域割当処理部５５は、制御フレーム処理部５４からの要求に従い、ＯＮＵへ帯域（送信開始時刻と送信データ量）を割り当てる処理や、制御フレーム処理部５４から転送されたＰＯＮ−ＩＦポート情報の管理する処理を行う処理部である。

図１７は、従来のＰＯＮ区間で伝送されるフレームの構成例である。このＰＯＮシステムのＰＯＮ区間、すなわちＯＮＵｎとＯＬＴとの間の区間では、図１７に示すような構成のフレームでデータがやり取りされる。
図１７において、プリアンブルは、Ｅｔｈｅｒｎｅｔ（登録商標）のプリアンブルにＬＬＩＤを埋め込んだものである。

ＬＬＩＤ（Logical Link ID）は、ユニキャストの場合には各ＯＮＵと１対１に、またマルチキャストやブロードキャストの場合には各ＯＮＵと１対多に対応する識別子である。ＯＮＵ登録（ＯＮＵがＯＬＴの配下となる）時にＯＬＴで決定され、ＯＬＴは自分の配下のＯＮＵでＬＬＩＤの重複が起こらないように管理している。

ＶＬＡＮタグは、ＶＬＡＮ情報を含むタグである。タグがついていない場合やタグが複数ついている場合もある。このＶＬＡＮタグは、ＴＰＩＤ、ＴＣＩを含んでいる。
ＴＰＩＤ（Tag Protocol ID）は、ＶＬＡＮタグが続くことを示すＥｔｈｅｒ Ｔｙｐｅ値である。通常、ＴＰＩＤは、ＩＥＥＥ８０２．１Ｑによるタグ付きフレームであることを表す０ｘ８１００である。
ＴＣＩ（Tag Control Information）は、ＶＬＡＮタグ情報である。このＴＣＩは、ＰＣＰ、ＣＦＩ、ＶＩＤを含んでいる。

ＰＣＰ（Priority Code Point）は、当該フレームの優先度である。
ＣＦＩ（Canonical Format Indicator）は、ＭＡＣヘッダ内のＭＡＣアドレスが標準フォーマットに従っているかどうかを示す値である。
ＶＩＤまたはＶＬＡＮ ＩＤ（VLAN Identifier）は、フレームが属するＶＬＡＮを指定する値である。
Ｔｙｐｅは、上位プロトコルの種別を示すＥｔｈｅｒ Ｔｙｐｅ値である。この領域をＬｅｎｇｔｈ値として使用する場合もあるので、合わせて「Ｔｙｐｅ／Ｌｅｎｇｔｈ」等と表記する場合もある。

特開２００９−２６０６６８号公報

このような従来のＰＯＮシステムで用いられるＯＬＴ５０（フレーム転送装置）では、フレーム分離部５３において入力されたフレームがＯＬＴ宛てか否かを判定する場合、ＭＡＣアドレスとＴｙｐｅ／Ｌｅｎｇｔｈ値等を用いることができる。

例えば、ＩＥＥＥ８０２．３で規定されているＰＯＮ用制御フレームであるＭＰＣＰ（Multi-Point Control Protocol）フレームについては、Ｔｙｐｅ／Ｌｅｎｇｔｈ値が１６進数表示で「８８０８」であれば、ＯＬＴ宛てのフレームであると判定することが可能である。
また、ＯＡＭ（Operations, Administration, and Maintenance）フレームと呼ばれている監視制御用のフレームについては宛先ＭＡＣアドレスが１６進数表示で「０１−８０−Ｃ２−００−００−０２」であり、Ｔｙｐｅ／Ｌｅｎｇｔｈ値が１６進数表示で「８８０９」であれば、ＯＬＴ宛てのフレームであると判定することが可能である。

前述した特許文献１には、ＯＬＴ宛てのフレームをソフトウェア処理用の記憶装置７０に転送することは明記されていないが、ＯＡＭの処理等、ソフトウェア処理が必要である。ＯＬＴの外部または内部に設けられたＣＰＵで、ＯＡＭ処理等のソフトウェア処理を行うためには、ＯＬＴ宛てのフレームの一部（もしくは全部）を記憶装置７０に転送することが必要となる。
図１８は、従来のＯＬＴの他の構成を示すブロック図である。ここでは、前述した図１６の構成と比較して、ソフトウェア処理用の記憶装置７０が追加されており、制御フレーム処理部５４からＯＬＴ宛てのフレームの一部（もしくは全部）が記憶装置７０へ書き込まれることになる。

図１９は、従来のフレーム分離部の構成を示すブロック図である。このような従来のＯＬＴ５０において、ＯＮＵから送信された上りフレームを、制御フレーム処理部５４とフレーム転送処理部６０とへ分離するフレーム分離部５３は、図１９のような構成となる。
このうち、フレーム判定部５３Ａは、入力された上りフレームの宛先ＭＡＣアドレス等と、フレーム判定テーブル５３Ｂ内に登録されている各判定条件とを比較することにより、当該上りフレームの転送先を判定する。

図２０は、従来のフレーム判定テーブルの構成例である。フレーム判定テーブル５３Ｂには、エントリごとに、エントリ有効無効表示、追加条件有無表示、判定用入力データ位置、判定用入力データビット位置、判定用比較データ、および転送先が登録されている。
このうち、追加条件有無表示は、次エントリを組み合わせて判定を行うか否かを示す情報である。判定用入力データ位置は、判定に使用するＭＡＣアドレス等を指定する情報であり、この例では、「０」が宛先ＭＡＣアドレス、「１」が送信元ＭＡＣアドレス、「２」が送信元ＭＡＣアドレスの直後の６ｂｙｔｅ、「３」が上記「２」の直後の６ｂｙｔｅを指定している。

また、判定用入力データビット位置は、判定用入力データ位置で指定されたＭＡＣアドレス等のうち、さらに判定に用いるビットを指定するマスク情報である。判定用比較データは、判定用入力データビット位置で指定されたビットと比較するデータである。
転送先は、比較結果に応じた入力フレームの転送先を示す情報であり、この例では、「０」はフレーム転送処理部６０、「１」はフレーム処理回路５４Ｂ内のＭＰＣＰフレーム等処理回路、「２」はソフトウェア処理用の記憶装置７０を示している。エントリ有効無効表示は、当該エントリの有効／無効を示す情報である。

このような、フレーム判定部５３Ａでの上りフレームの転送先判定処理と並行して、レイテンシ吸収部５３Ｃは、フレーム判定部５３Ａでの処理所要時間だけ、第１の送受信回路５２から入力された上りフレームに遅延を与えた後、データ付与部５３Ｄへ出力する。
データ付与部５３Ｄは、レイテンシ吸収部５３Ｃからの上りフレームのプリアンブルに対して、フレーム判定部５３Ａから通知された転送先を付与した後、出力先振分部５３Ｅへ出力する。

図２１は、従来のデータ付与部から出力される上りフレームの構成例である。前述の図１７に示したフレームとの違いは、プリアンブルに転送先が挿入されている点である。
出力先振分部５３Ｅは、データ付与部５３Ｄからの上りフレームのプリアンブルに付与されている転送先に基づいて、当該上りフレームをフレーム転送処理部６０または制御フレーム処理部５４のいずれかへ出力する。具体的には、この例では、転送先が「０」の場合には、フレーム転送処理部２０へ出力し、転送先が「１」の場合には、フレーム処理回路１４Ｂ内のＭＰＣＰフレーム等処理回路（図示せず）へ出力し、転送先が「２」の場合には、記憶装置３０へ出力する。

図２２は、従来の制御フレーム処理部の構成を示すブロック図である。このようなＯＬＴ５０において、ＯＮＵから送信された制御フレームを、フレーム処理回路５４Ｂと記憶装置７０とへ分離する制御フレーム処理部５４は、図２２のような構成となる。
このうち、転送先振分部５４Ａは、フレーム分離部５３からの上りフレームのプリアンブルに付与されている転送先に基づいて、当該上りフレームをフレーム処理回路５４Ｂまたは記憶装置７０のいずれかへ転送する。

フレーム処理回路５４Ｂは、転送先振分部５４Ａからの上りフレームに基づいて、各ＯＮＵにＬＬＩＤを自動的に割り当てるための発見処理（Discoveryプロセス）や上り信号（ＯＮＵからＯＬＴ宛ての信号）の調停といった、ＰＯＮの制御に関する処理や、各ＯＮＵのＬＬＩＤ等のＰＯＮ−ＩＦポート情報を帯域割当処理部５５へ転送する処理を行う。
データ書込部５４Ｃは、転送先振分部５４Ａからの上りフレームの一部（もしくは全部）を記憶装置７０へ書き込む処理を行う。

このようにして、従来のＯＬＴでは、ＯＡＭ処理等のソフトウェア処理を行うためには、ＯＬＴ宛てのフレームの一部（もしくは全部）を、ソフトウェア処理用の記憶装置７０へ、転送することになる。

ここで、このような構成を持つ従来のＯＬＴ５０では、図２０のフレーム判定テーブル５３Ｂのエントリ数が大きくなると、フレーム判定に要する処理時間が大きくなる、もしくは、処理時間を短縮するために同じ回路を多数搭載しなければならなくなり、ＯＬＴの回路規模および消費電力が大きくなるという課題がある。

例えば、フレーム判定テーブル５３Ｂのエントリ数が５１２の場合（エントリのアドレスとして０から５１１まで使用する）、フレーム判定テーブルから１エントリ（１アドレス）ずつ読み出して、判定処理を行うと５１２回の読み出しが必要となる。従来のＯＬＴは、通常１２５ＭＨｚのクロックで内部の回路を動かすため、５１２回の読み出しには最低で８ｎｓ×５１２＝４０９６ｎｓの時間がかかることになる。

一方、従来のＰＯＮ（ＧＥ−ＰＯＮ）で伝送するフレームの最短時間は（プリアンブルの時間を含めて）８ｎｓ×７２＝５７６ｎｓ、フレーム間の最小間隔（８ｎｓ×１２＝９６ｎｓ）を加えても６７２ｎｓなので、判定処理を６７２ｎｓ以内に完了させるか、もしくは、複数フレームの判定処理を並行して行って、１フレーム当たりの平均処理時間を６７２ｎｓ以下にする必要がある。

これに対する一例として、フレーム判定テーブル５３Ｂから複数の判定条件を並列的に読み出して処理する構成が考えられる。図２３は、フレーム判定テーブルの一構成例である。図２４は、フレーム判定部の一構成例である。ここでは、フレーム判定テーブル５３Ｂのエントリ数が５１２の場合にフレーム判定部の処理を６７２ｎｓ以内に完了させる構成例が示されている。

図２３に示すように、フレーム判定テーブル５３Ｂを８個のメモリ＃１〜＃８で構成し、それぞれのメモリに、アドレスを１ずつずらしたエントリアドレス８ｎ〜８ｎ＋７を付与して判定条件を格納している。また、これら判定条件ごとに、データ選択部＃１〜＃８および比較器＃１〜＃８を設けて、入力フレームから選択したＭＡＣアドレスとメモリから読み出した判定条件のＭＡＣアドレスとを、並列的に比較している。

この構成によれば、各メモリから８個の判定条件を並列的に読み出すことができるため、エントリ数が５１２の場合、読み出し回数を６４回に削減することができる。これにより、８エントリ分の処理を１クロック（８ｎｓ）で行う場合には、８ｎｓ×６４＝５１２ｎｓで判定処理を完了させることができる（正確には、読み出し開始前の処理および読み出し終了後の処理に別途数クロック程度必要だが、６７２ｎｓ以内に判定処理を完了させることが可能である）。

ここで、図２４におけるフレーム判定部５３Ａでの各要素回路等の動作について説明する。
データ選択部＃１〜＃８は、フレーム判定テーブル５３Ｂから読み出した判定条件に含まれる「判定用入力データ位置」情報にしたがって、上りフレームの判定条件から比較対象とする入力データを選択して比較器１〜比較器８に入力する。

比較器＃１〜＃８は、フレーム判定テーブル５３Ｂから読み出した判定条件に含まれる「判定用比較データ」を、データ選択部＃１〜＃８から出力された入力データと比較する。その際に、フレーム判定テーブル５３Ｂから読み出した判定条件に含まれる「判定用入力データビット位置」情報により、比較するビットの位置を選択して（図２０のアドレス「１」のように全ビットを比較対象とする場合もある）一致しているか否かを出力する。

判定回路は、比較器＃１〜＃８の比較結果とフレーム判定テーブル５３Ｂから読み出した判定条件に含まれる「エントリ有効無効表示」、「追加条件有無表示」、および「転送先」を参照し、６４回（５１２エントリ）のテーブル読み出し、比較判定を行った結果を最終判定する。

データ選択部＃１〜＃８で、異なる「判定用入力データ位置」に対応するデータを同時に出力するためには、上りフレームのデータはすべての「判定用入力データ位置」に対応するデータを同時に出力する必要があるが、そのための回路は図２４では省略している。例えば、「判定用入力データ位置」が、図２０に記載されている４通りだけであれば、入力フレームの先頭（宛先ＭＡＣアドレス）から２４ｂｙｔｅのデータを蓄積して、全２４ｂｙｔｅ（１９２ｂｉｔ）のデータをパラレルに出力する回路を搭載し、データ選択部＃１〜＃８はそのパラレルデータから必要なデータを選択すれば良い。

このように、従来のＯＬＴ５０において、判定テーブルの検索処理を行うための回路構成を並列化することにより、フレーム判定テーブル５３Ｂの検索処理時間を短縮できる。したがって、例えば、フレーム判定テーブル５３Ｂのエントリ数が５１２の場合、フレーム判定部５３Ａでの判定処理を６７２ｎｓ以内に完了させるためには、比較器等を８個並列に搭載すればよい。

一方、ＯＬＴに要求されるフレーム判定テーブルのエントリの数は、適用するシステムにより異なる。ＭＰＣＰフレームとＯＡＭフレームの判定だけを行い、それ以上のエントリを使用しないＯＬＴもありうる。したがって、例えば、５１２エントリに対応するＯＬＴを多様なシステムに適用する場合、フレーム判定テーブル５３Ｂの一部のエントリしか使わないことになる。
このため、判定テーブルの検索処理を行うための回路構成を並列化することにより、検索処理の高速化を実現できるものの、判定テーブルの使用状態によっては、上記回路構成のうちの一部が無駄な動作を行うものとなり、ＯＬＴ全体の消費電力が無駄に消費されるという課題がある。

本発明はこのような課題を解決するためのものであり、判定テーブルの検索処理を行うための回路構成を並列化した場合でも、判定テーブルの使用状態に応じて、不要な消費電力を削減できるフレーム判定技術を提供することを目的としている。

このような目的を達成するために、本発明にかかるフレーム転送装置は、第１の通信装置から上りフレームを受信して、当該上りフレームに含まれる判定用入力データに基づいて、当該上りフレームの転送先を特定し、当該転送先が第２の通信装置宛ての場合には、当該上りフレームを第２の通信装置へ転送し、当該転送先が自装置宛ての場合には、当該上りフレームを取り込んで処理するフレーム転送装置であって、上りフレームに含まれる判定用入力データを判定するための判定用比較データと当該上りフレームの転送先を示す転送先情報とを含む判定条件が複数登録されている判定テーブルと、受信した上りフレームの判定用入力データに基づいて、判定テーブルから対応する判定条件を検索し、得られた判定条件に含まれる転送先情報に基づいて当該上りフレームの転送先を判定するフレーム判定部とを備え、判定テーブルは、Ｍを２以上の整数として、それぞれ１つ以上の記憶回路からなるＭ個の記憶領域を有し、フレーム判定部は、判定テーブルのＭ個の記憶領域に対応して設けられたＭ個のデータ選択部およびＭ個の比較回路を有し、これら記憶領域から並列的に読み出した判定条件に含まれる判定用比較データを、それぞれ対応するデータ選択部で上りフレームから選択した判定用入力データと、それぞれ対応する比較回路により比較し、これら比較回路で得られた比較結果に基づいて、これら判定条件のうち当該判定用入力データと一致した判定用比較データを含む判定条件から転送先情報を取得し、各記憶領域の使用状態を示す外部からの設定に基づいて、記憶領域を構成する記憶回路、当該記憶領域と対応するデータ選択部、および当該記憶領域と対応する比較回路のうちのいずれか１つまたは複数からなるＭ個の回路部のうち、Ｎを１以上Ｍ以下の整数として、使用状態とするＮ個の記憶領域と対応するＮ個の回路部へ電源を供給し、未使用状態とするＭ−Ｎ個の記憶領域に対応するＭ−Ｎ個の回路部への電源供給を遮断する電源制御部と、ｎを０以上所定値以下の整数として、使用状態とするＮ個の記憶領域である第１，第２，…，第Ｎの記憶領域に対し、１ずつずらしたエントリアドレス値Ｎ×ｎ，Ｎ×ｎ＋１，…，Ｎ×ｎ＋（Ｎ−１）をそれぞれ付与するアドレス配置変更部とをさらに備えている。

また、本発明にかかる上記フレーム転送装置の一構成例は、第１の通信装置から上りフレームを受信して、当該上りフレームに含まれる判定用入力データに基づいて、当該上りフレームの転送先を特定し、当該転送先が第２の通信装置宛ての場合には、当該上りフレームを第２の通信装置へ転送し、当該転送先が自装置宛ての場合には、当該上りフレームを取り込んで処理するフレーム転送装置であって、上りフレームに含まれる判定用入力データを判定するための判定用比較データと当該上りフレームの転送先を示す転送先情報とを含む判定条件が複数登録されている判定テーブルと、受信した上りフレームの判定用入力データに基づいて、判定テーブルから対応する判定条件を検索し、得られた判定条件に含まれる転送先情報に基づいて当該上りフレームの転送先を判定するフレーム判定部とを備え、判定テーブルは、Ｍを２以上の整数、ＫをＭの約数として、それぞれ１つ以上の記憶回路からなるＫ個の記憶領域を有し、フレーム判定部は、Ｍ／Ｋ個の比較判定部と、上りフレームをこれら比較判定部のいずれか１つへ振り分けるデータ振分部とを有し、比較判定部の各々は、判定テーブルのＫ個の記憶領域に対応して設けられたＫ個のデータ選択部およびＫ個の比較回路を有し、これら記憶領域から並列的に読み出した判定条件に含まれる判定用比較データを、それぞれ対応するデータ選択部で上りフレームから選択した判定用入力データと、それぞれ対応する比較回路により比較し、これら比較回路で得られた比較結果に基づいて、これら判定条件のうち当該判定用入力データと一致した判定用比較データを含む判定条件から転送先情報を取得し、各記憶領域の使用状態を示す外部からの設定に基づいて、記憶領域を構成する記憶回路、当該記憶領域と対応するＭ／Ｋ個のデータ選択部、および当該記憶領域と対応するＭ／Ｋ個の比較回路のうちのいずれか１つまたは複数からなるＫ個の回路部のうち、Ｎを１以上Ｋ以下の整数として、使用状態とするＮ個の記憶領域と対応するＮ個の回路部へ電源を供給し、未使用状態とするＫ−Ｎ個の記憶領域に対応するＫ−Ｎ個の回路部への電源供給を遮断する電源制御部と、ｎを０以上所定値以下の整数として、使用状態とするＮ個の記憶領域である第１，第２，…，第Ｎの記憶領域に対し、１ずつずらしたエントリアドレス値Ｎ×ｎ，Ｎ×ｎ＋１，…，Ｎ×ｎ＋（Ｎ−１）をそれぞれ付与するアドレス配置変更部とをさらに備えている。

また、本発明にかかるフレーム判定方法は、第１の通信装置から上りフレームを受信して、当該上りフレームに含まれる判定用入力データに基づいて、当該上りフレームの転送先を特定し、当該転送先が第２の通信装置宛ての場合には、当該上りフレームを第２の通信装置へ転送し、当該転送先が自装置宛ての場合には、当該上りフレームを取り込んで処理するフレーム転送装置で用いられるフレーム判定方法であって、判定テーブルが、上りフレームに含まれる判定用入力データを判定するための判定用比較データと当該上りフレームの転送先を示す転送先情報とを含む判定条件を複数登録するステップと、フレーム判定部が、受信した上りフレームの判定用入力データに基づいて、判定テーブルから対応する判定条件を検索し、得られた判定条件に含まれる転送先情報に基づいて当該上りフレームの転送先を判定するステップとを備え、判定テーブルは、Ｍを２以上の整数として、それぞれ１つ以上の記憶回路からなるＭ個の記憶領域を有し、フレーム判定部が、判定テーブルのＭ個の記憶領域に対応して設けられたＭ個のデータ選択部およびＭ個の比較回路を有し、これら記憶領域から並列的に読み出した判定条件に含まれる判定用比較データを、それぞれ対応するデータ選択部で上りフレームから選択した判定用入力データと、それぞれ対応する比較回路により比較し、これら比較回路で得られた比較結果に基づいて、これら判定条件のうち当該判定用入力データと一致した判定用比較データを含む判定条件から転送先情報を取得するステップと、電源制御部が、各記憶領域の使用状態を示す外部からの設定に基づいて、記憶領域を構成する記憶回路、当該記憶領域と対応するデータ選択部、および当該記憶領域と対応する比較回路のうちのいずれか１つまたは複数からなるＭ個の回路部のうち、Ｎを１以上Ｍ以下の整数として、使用状態とするＮ個の記憶領域と対応するＮ個の回路部へ電源を供給し、未使用状態とするＭ−Ｎ個の記憶領域に対応するＭ−Ｎ個の回路部への電源供給を遮断するステップと、アドレス配置変更部が、ｎを０以上所定値以下の整数として、使用状態とするＮ個の記憶領域である第１，第２，…，第Ｎの記憶領域に対し、１ずつずらしたエントリアドレス値Ｎ×ｎ，Ｎ×ｎ＋１，…，Ｎ×ｎ＋（Ｎ−１）をそれぞれ付与するステップとをさらに備えている。

本発明によれば、フレーム判定テーブルのうち、使用しない記憶領域を構成するメモリや、フレーム判定部のうち、使用しない記憶領域と対応するデータ選択部や比較回路に対する電源供給を遮断することができる。したがって、判定テーブルの検索処理を行うための回路構成を並列化した場合でも、判定テーブルの使用状態に応じて、不要な消費電力を削減することが可能となる。

第１の実施の形態にかかるＰＯＮシステムの構成を示すブロック図である。 第１の実施の形態にかかるＯＬＴの構成を示すブロック図である。 第１の実施の形態にかかるフレーム分離部の構成を示すブロック図である。 第１の実施の形態にかかるフレーム判定テーブルの構成例である。 第１の実施の形態にかかるデータ付与部から出力される上りフレームの構成例である。 第１の実施の形態にかかる制御フレーム処理部の構成を示すブロック図である。 第１の実施の形態にかかるフレーム判定テーブルのメモリ構成例である。 第１の実施の形態にかかるフレーム判定部の構成を示すブロック図である。 第２の実施の形態にかかるフレーム判定テーブルのメモリ構成例である。 第２の実施の形態にかかるフレーム判定部の構成を示すブロック図である。 第３の実施の形態にかかるフレーム分離部の構成を示すブロック図である。 第３の実施の形態にかかるフレーム判定テーブルの構成例である 第３の実施の形態にかかるデータ付与部から出力される上りフレームの構成例である。 第３の実施の形態にかかる制御フレーム処理部の構成を示すブロック図である。 従来のＰＯＮシステムの構成を示すブロック図である。 従来のＯＬＴの構成を示すブロック図である 従来のＰＯＮ区間で伝送されるフレームの構成例である。 従来のＯＬＴの他の構成を示すブロック図である。 従来のフレーム分離部の構成を示すブロック図である。 従来のフレーム判定テーブルの構成例である。 従来のデータ付与部から出力される上りフレームの構成例である。 従来の制御フレーム処理部の構成を示すブロック図である。 フレーム判定テーブルの一構成例である。 フレーム判定部の一構成例である。

次に、本発明の実施の形態について図面を参照して説明する。
［第１の実施の形態］
まず、図１および図２を参照して、本発明の第１の実施の形態にかかるＰＯＮシステム１００について説明する。図１は、第１の実施の形態にかかるＰＯＮシステムの構成を示すブロック図である。

図１に示すように、このＰＯＮシステム１００において、ＯＮＵ（第１の通信装置）ｎ（ｎ＝１〜３）は、ＵＮＩ（User Network Interface）を介してユーザ装置ｎと接続されている。
各ＯＮＵは、光通信路を介して１つの光スプリッタに共通接続されており、さらにこの光スプリッタは、光通信路を介して１つのＯＬＴ１０と接続されている。
このＯＬＴ１０には、ＳＮＩ側に設けられたＳＮＩポートに、ＳＮＩを介して上位装置（第２の通信装置）が接続されている。また、上位装置には、事業者側のネットワーク（サービス網）ＮＷが接続されている。

［ＯＬＴ］
次に、図２を参照して、本実施の形態にかかるＯＬＴ１０（フレーム転送装置）の構成について説明する。図２は、第１の実施の形態にかかるＯＬＴの構成を示すブロック図である。
本実施の形態にかかるＯＬＴ１０における、従来のＯＬＴとの構成上の違いは、フレーム分離部内の使用しないメモリ等への電源供給を遮断するための手段が設けられていることである。

図２に示すように、ＯＬＴ１０（フレーム転送装置）には、主な機能部として、ＰＯＮポート１１、第１の送受信回路１２、フレーム分離部１３、制御フレーム処理部１４、帯域割当処理部１５、フレーム多重部１６、第２の送受信回路１８、ＳＮＩポート１９、フレーム転送処理部２０、および記憶装置３０が設けられている。

第１の送受信回路１２は、ＰＯＮポート１１に接続されたＯＤＮを介してＯＮＵとフレームを送受信するための回路である。
第２の送受信回路１８は、ＳＮＩポート１９を介して接続された事業者ネットワークＮＷとのインターフェースになる回路である。

フレーム分離部１３は、第１の送受信回路１２より入力された上りフレームのうちから、ＯＬＴ宛てのフレーム（ＰＯＮの制御に用いられる制御フレームもしくはソフトウェア処理に用いられる制御フレーム）を分離して、制御フレーム処理部１４へ出力するとともに、その他のフレームをフレーム転送処理部２０へ送信する処理部である。
フレーム多重部１６は、フレーム転送処理部２０からの下りフレームと制御フレーム処理部１４からの制御フレームを時分割的に多重し、第１の送受信回路１２に対して送信する処理部である。

フレーム転送処理部２０は、フレーム分離部１３と第２の送受信回路１８の双方から受信したフレームについて、それぞれの宛先ＭＡＣアドレス等に基づき、フレームの転送処理を行う処理部である。
制御フレーム処理部１４は、各ＯＮＵにＬＬＩＤを自動的に割り当てるための発見処理（Discoveryプロセス）や、上り信号（ＯＮＵからＯＬＴ宛ての信号）の調停といった、ＰＯＮの制御に関する処理、さらには、各ＯＮＵのＬＬＩＤ等のＰＯＮ−ＩＦポート情報を帯域割当処理部１５へ転送する処理を行う処理部である。

帯域割当処理部１５は、制御フレーム処理部１４からの要求に従い、ＯＮＵへの帯域（送信開始時刻と送信データ量）割当や、制御フレーム処理部１４から転送されたＰＯＮ−ＩＦポート情報の管理を行う処理部である。
記憶装置３０は、ＯＬＴの外部または内部に設けられたＣＰＵ（図示せず）で実行するソフトウェア処理について、当該ソフトウェア処理の対象となる処理データを記憶する装置である。

［第１の実施の形態の動作］
次に、本実施の形態にかかるＯＬＴ１０のフレーム転送処理について詳細に説明する。
まず、図３〜図５を参照して、本実施の形態にかかるＯＬＴ１０のフレーム分離部１３について説明する。図３は、第１の実施の形態にかかるフレーム分離部の構成を示すブロック図である。図４は、第１の実施の形態にかかるフレーム判定テーブルの構成例である。図５は、第１の実施の形態にかかるデータ付与部から出力される上りフレームの構成例である。

図３に示すように、フレーム分離部１３には、主な機能部として、フレーム判定部１３Ａ、フレーム判定テーブル１３Ｂ、レイテンシ吸収部１３Ｃ、データ付与部１３Ｄ、出力先振分部１３Ｅ、および電源制御部１３Ｆが設けられている。

フレーム判定部１３Ａは、第１の送受信回路１２から入力された上りフレームに含まれる宛先ＭＡＣアドレスなどの判定用入力データと、フレーム判定テーブル１３Ｂ内に登録されている各判定条件の判定用比較データとを比較することにより、当該上りフレームの転送先（ＯＬＴ宛判定情報）を判定し、データ付与部１３Ｄへ通知する。
図４に示すように、フレーム判定テーブル１３Ｂには、判定条件として、エントリごとに、エントリ有効無効表示、追加条件有無表示、判定用入力データ位置、判定用入力データビット位置、判定用比較データ、および転送先（転送先情報）が登録されている。

フレーム判定テーブル１３Ｂにおいて、追加条件有無表示は、次エントリを組み合わせて１つの判定条件として判定を行うか否かを示す情報である。判定用入力データ位置は、判定に使用するＭＡＣアドレス等を指定する情報であり、この例では、「０」が宛先ＭＡＣアドレス、「１」が送信元ＭＡＣアドレス、「２」が送信元ＭＡＣアドレスの直後の６ｂｙｔｅ、「３」が上記「２」の直後の６ｂｙｔｅを指定している。

また、判定用入力データビット位置は、判定用入力データ位置で指定されたＭＡＣアドレス等のうち、さらに判定に用いるビットを指定するマスク情報である。判定用比較データは、判定用入力データビット位置で指定されたビットと比較するデータである。転送先（ＯＬＴ宛判定情報）は、比較結果に応じた入力フレームの転送先を示す情報であり、この例では、「０」はフレーム転送処理部２０、「１」はフレーム処理回路１４Ｂ内のＭＰＣＰフレーム等処理回路、「２」はソフトウェア処理用の記憶装置３０を示している。エントリ有効無効表示は、当該エントリの有効／無効を示す情報である。

したがって、例えば、送信元ＭＡＣアドレスの直後の２ｂｙｔｅが１６進数表示で８８０８の上りフレームが第１の送受信回路１２から入力された場合、当該上りフレームがフレーム判定テーブル１３Ｂのアドレス０の判定条件にマッチするので、転送先は「１」、すなわち、後述する制御フレーム処理部１４内のフレーム処理回路１４Ｂとなる。アドレス０のエントリにおいて、判定用入力データビット位置が０になっているビットは、その位置のビットを比較対象としないという意味であり、Ｔｙｐｅ／Ｌｅｎｇｔｈ値のみを比較対象としている。

一方、宛先ＭＡＣアドレスが１６進数表示で「０１−８０−Ｃ２−００−００−０２」であり、かつ、送信元ＭＡＣアドレスの直後の２ｂｙｔｅが１６進数表示で「８８０９」の上りフレームが入力された場合、当該上りフレームがフレーム判定テーブル１３Ｂのアドレス１とアドレス２の条件にマッチする。したがって、当該上りフレームは、事業者ネットワーク宛てのデータフレームではなく、ＯＬＴ１０宛の制御フレームであることが確認され、その転送先は「２」、すなわち記憶装置３０であると判定される。

また、アドレス１のエントリにおいて、追加条件の有無が「有」としているが、これは、アドレス１の判定条件だけで転送先を判定せずに、次のアドレス、この場合はアドレス２の判定条件と合わせて判定するという意味である。したがって、この例では、アドレス１とアドレス２のどちらか一方だけの判定条件しかマッチしなかった場合、当該判定条件をすべて満たしていないと判定する。

このようにして、フレーム判定テーブル１３Ｂのどのアドレスの判定条件にもマッチしない上りフレームが入力された場合、当該上りフレームは、ＯＬＴ１０宛の制御フレームではなく事業者ネットワーク宛てのデータフレームであることが確認され、その転送先はフレーム転送処理部２０と判定される。

このような、フレーム判定部１３Ａでの上りフレームの転送先判定処理と並行して、レイテンシ吸収部１３Ｃは、フレーム判定部１３Ａでの処理所要時間だけ、第１の送受信回路１２から入力された上りフレームに遅延を与えた後、データ付与部１３Ｄへ出力する。
データ付与部１３Ｄは、レイテンシ吸収部１３Ｃからの上りフレームのプリアンブルに対して、フレーム判定部１３Ａから通知された転送先（ＯＬＴ宛判定情報）を付与した後、出力先振分部１３Ｅへ出力する。

図５に示すように、データ付与部１３Ｄから出力される上りフレームには、図２１に示した従来のフレーム構成と同様に、転送先情報が挿入される。この例では、「０」はフレーム転送処理部２０、「１」はフレーム処理回路１４Ｂ内のＭＰＣＰフレーム等処理回路、「２」はソフトウェア処理用の記憶装置３０を示している。
出力先振分部１３Ｅは、データ付与部１３Ｄからの上りフレームのプリアンブルに付与されている転送先に基づいて、当該上りフレームをフレーム転送処理部２０または制御フレーム処理部１４のいずれかへ出力する。具体的には、この例では、転送先（ＯＬＴ宛判定情報）が「０」の場合には、フレーム転送処理部２０へ出力し、転送先が「１」の場合には、フレーム処理回路１４Ｂ内のＭＰＣＰフレーム等処理回路（図示せず）へ出力し、転送先が「２」の場合には、記憶装置３０へ出力する。

電源制御部１３Ｆは、ＯＬＴ１０の外部からハードウェアまたはソフトウェア（図示せず）により入力されるユーザ設定に基づいて、後述するフレーム判定テーブル１３Ｂに設けられた各記憶領域を構成するメモリ（記憶回路）、各記憶領域と対応してフレーム判定部１３Ａに設けられたデータ選択部、各記憶領域と対応してフレーム判定部１３Ａに設けられた比較回路のうちのいずれか１つまたは複数からなる回路部のうち、使用状態の記憶領域と対応する回路部へ電源を供給し、未使用状態の記憶領域とする回路部への電源供給を遮断する。

次に、図６を参照して、本実施の形態にかかるＯＬＴ１０の制御フレーム処理部１４について説明する。図６は、第１の実施の形態にかかる制御フレーム処理部の構成を示すブロック図である。
図６の制御フレーム処理部１４には、主な機能部として、転送先振分部１４Ａ、フレーム処理回路１４Ｂ、およびデータ書込部１４Ｃが設けられている。

転送先振分部１４Ａは、フレーム分離部１３からの制御フレームのプリアンブルに付与されている転送先に基づいて、当該上りフレームをフレーム処理回路１４Ｂまたはデータ書込部１４Ｃのいずれかへ転送する。

フレーム処理回路１４Ｂは、転送先振分部１４Ａからの制御フレームに基づいて、各ＯＮＵにＬＬＩＤを自動的に割り当てるための発見処理（Discoveryプロセス）や上り信号（ＯＮＵからＯＬＴ宛ての信号）の調停といった、ＰＯＮの制御に関する処理や、各ＯＮＵのＬＬＩＤ等のＰＯＮ−ＩＦポート情報を帯域割当処理部１５へ転送する処理を行う。
データ書込部１４Ｃは、転送先振分部１４Ａから入力された制御フレームを記憶装置３０へ書き込む処理を行う。

次に、図７および図８を参照して、本実施の形態にかかるＯＬＴ１０のフレーム分離部１３内に設けられた、フレーム判定テーブル１３Ｂとフレーム判定部１３Ａについて説明する。図７は、第１の実施の形態にかかるフレーム判定テーブルのメモリ構成例である。図８は、第１の実施の形態にかかるフレーム判定部の構成を示すブロック図である。

図７には、フレーム判定テーブル１３Ｂのエントリ数が５１２の場合のメモリ構成例が示されている。図８には、図７の構成のフレーム判定テーブル１３Ｂを用いて、１フレーム当たりの平均処理時間を６７２ｎｓ以下にするフレーム処理部の構成例が示されている。

本実施の形態にかかるフレーム判定テーブル１３Ｂとフレーム判定部１３Ａには、電源制御部１３Ｆからの指示に応じて、使用しない回路部への電源供給を遮断するスイッチなどの回路要素（図示せず）が搭載されている。
また、ここでは、１つの記憶領域が１つのメモリ（記憶回路／半導体メモリ）で構成されている場合を例として説明するが、１つの記憶領域が複数のメモリで構成されている場合には、当該記憶領域を構成する各メモリを単位として電源供給を制御すればよい。

ＯＬＴに要求されるフレーム判定テーブルのエントリの数は、適用するシステムにより異なる。ＭＰＣＰフレームとＯＡＭフレームの判定だけを行い、それ以上のエントリを使用しないＯＬＴもありうる。したがって、例えば、５１２エントリに対応するＯＬＴを多様なシステムに適用する場合、フレーム判定テーブルの極一部のエントリしか使わないことになり、使用しないハードウェアの電力を削減（省電力化）できることが望まれる。

図７のメモリ構成例では、フレーム判定テーブル１３Ｂが８個のメモリ＃１〜＃８に分割されている。また、図８のフレーム判定部１３Ａには、これらメモリ＃１〜＃８に対応して、データ選択部＃１〜＃８と比較器＃１〜＃８が設けられている。
図７の＜設定１＞の例では、エントリ数が５１２個の場合が示されており、それぞれのメモリ＃１〜＃８に、アドレスを１ずつずらしたエントリアドレス８ｎ〜８ｎ＋７（ｎは、０〜６３の整数）を付与して判定条件を格納している。また、入力フレームからデータ選択部＃１〜＃８で選択した判定用入力データと、メモリ＃１〜＃８から読み出した各判定条件に含まれる判定用比較データとを、比較器＃１〜＃８で並列的に比較している。この場合、全てのメモリ＃１〜＃８に給電している。

また、＜設定２＞の例では、エントリ数が２５６個の場合が示されており、メモリ＃１〜＃４に、アドレスを１ずつずらしたエントリアドレス４ｎ〜４ｎ＋３を付与して判定条件を格納している。この場合、８個のメモリ＃１〜＃８のうち、４個のメモリ＃１〜＃４へ給電し、残りの４個のメモリ＃５〜＃８への給電を遮断することが可能である。
同じく、＜設定３＞の例では、エントリ数が１２８個の場合が示されており、メモリ＃１〜＃２に、アドレスを１ずつずらしたエントリアドレス２ｎ〜２ｎ＋１を付与して判定条件を格納している。この場合、８個のメモリ＃１〜＃８のうち、２個のメモリ＃１〜＃２へ給電し、残りの６個のメモリ＃３〜＃８への給電を遮断することが可能である。

また、図７の構成において、使用するエントリ数が６４個以下であれば、＜設定４＞に示すように、メモリ＃１にアドレスｎを付与して判定条件を格納できる。この場合、８個のメモリ＃１〜＃８のうち、１個のメモリ＃１へ給電し、残りの７個のメモリ＃２〜＃８への給電を遮断することが可能である。
ただし、このようにメモリ＃１〜＃８への給電を部分的に遮断すると、使用可能なエントリアドレスが非連続となり、使用しにくくなってしまう。この問題を解決するためには、使用するエントリの数に合わせて図７のようにアドレスの配置を変える機能をフレーム分離部１３内に設ければ良い。

また、フレーム判定テーブル１３Ｂを図７のような構成にした場合、使用するエントリの数が小さい場合には、図８内の一部の回路への給電を遮断することが可能となる。例えば、使用するエントリ数が６４個以下であれば、フレーム判定テーブル１３Ｂのメモリ＃２〜＃８への給電を遮断するので、メモリ＃２〜＃８の出力を受信するデータ選択部＃２〜＃８や比較器＃２〜＃８への給電を遮断することが可能である。ただし、比較器＃２〜＃８への給電を遮断すると、その出力が不安定な状態となる可能性があるので、図７の設定に応じてフレーム判定部１３Ａの判定回路の一部の入力をマスクする（入力値を無視する）機能をフレーム分離部１３内に設ければ良い。

［第１の実施の形態の効果］
このように、本実施の形態は、フレーム判定テーブル１３Ｂ（判定テーブル）に、それぞれ１つ以上の記憶回路からなるＭ（Ｍは２以上の整数）個の記憶領域を設けるとともに、フレーム判定部１３Ａに、フレーム判定テーブル１３ＢのＭ個の記憶領域に対応して設けられたＭ個のデータ選択部およびＭ個の比較回路とを有し、これら記憶領域から並列的に読み出した判定条件に含まれる判定用比較データを、それぞれ対応するデータ選択部で上りフレームから選択した判定用入力データと、それぞれ対応する比較回路により比較し、これら比較回路で得られたＭ個の比較結果に基づいて、これら判定条件のうち当該判定用入力データと一致した判定用比較データを含む判定条件から転送先情報を取得するようにしたものである。

これに加えて、電源制御部１３Ｆで、各記憶領域の使用状態を示す外部からの設定に基づいて、記憶領域を構成するメモリ（記憶回路）、記憶領域と対応するデータ選択部、および記憶領域と対応する比較回路のうちのいずれか１つまたは複数からなる回路部のうち、使用状態の記憶領域と対応する回路部へ電源を供給し、未使用状態の記憶領域に対応する回路部への電源供給を遮断するようにしたものである。

これにより、フレーム判定テーブル１３Ｂのうち、使用しない記憶領域を構成するメモリや、フレーム判定部１３Ａのうち、使用しない記憶領域と対応するデータ選択部や比較回路に対する電源供給を遮断することができる。したがって、判定テーブルの検索処理を行うための回路構成を並列化した場合でも、判定テーブルの使用状態に応じて、不要な消費電力を削減することが可能となる。

また、本実施の形態では、ＯＬＴ１０を例として説明したが、実際には、ＯＬＴやＯＮＵなど、ＯＳＩ参照モデルのレイヤ２において、フレーム判定テーブルとフレーム判定部を使用してフレームの転送先を判定する構成を有するフレーム転送装置であれば、前述と同様に本実施の形態を適用でき、同様の作用効果を得ることができる。この際、フレーム転送装置の通信相手が、ＯＮＵや上位装置に限定されるものではなく、フレームを送受信する一般的な通信装置（第１および第２の通信装置）であってもよい。また、このフレーム転送装置は、光通信で使用されるものに限定されるものではなく、電気信号や無線信号を用いた通信で使用されるものであっても、前述と同様にして適用でき、同様の作用効果が得られる。

［第２の実施の形態］
次に、図９〜図１０を参照して、本発明の第２の実施の形態にかかるＰＯＮシステム１００について説明する。図９は、第２の実施の形態にかかるフレーム判定テーブルのメモリ構成例である。図１０は、第２の実施の形態にかかるフレーム判定部の構成を示すブロック図である。

図９には、フレーム判定テーブル１３Ｂのエントリ数が５１２個の場合のメモリ構成例が示されている。図１０には、図９の構成のフレーム判定テーブル１３Ｂを用いて、複数フレームの判定処理を並行して行って、１フレーム当たりの平均処理時間を６７２ｎｓ以下にするフレーム処理部の構成例である。

本実施の形態と第１の実施の形態との違いは、ＯＬＴのフレーム分離部１３内のフレーム判定テーブル１３Ｂとフレーム判定部１３Ａの構成の違いのみである。本実施の形態にかかるフレーム判定テーブル１３Ｂとフレーム判定部１３Ａにも、電源制御部１３Ｆからの指示に応じて、使用しない回路部への電源供給を遮断するスイッチなどの回路要素（図示せず）が搭載されている。

図９のメモリ構成例では、フレーム判定テーブル１３Ｂのエントリ数が５１２個の場合のメモリ構成例が示されており、ここではフレーム判定テーブル１３Ｂを４個のメモリ＃１〜＃４に分割している。
図９の＜設定１＞の例では、エントリ数が５１２個の場合が示されており、それぞれのメモリ＃１〜＃４に、アドレスを１ずつずらしたエントリアドレス８ｎ〜８ｎ＋３（ｎは、０〜１２７の整数）を付与して判定条件を格納している。この場合、全てのメモリ＃１〜＃８に給電している。
同じく＜設定２＞の例では、エントリ数が２５６個の場合が示されており、それぞれのメモリ＃１〜＃２に、アドレスを１ずつずらしたエントリアドレス８ｎ〜８ｎ＋１を付与して判定条件を格納している。この場合、４個のメモリ＃１〜＃４のうち、２個のメモリ＃１〜＃２へ給電し、残りの２個のメモリ＃３〜＃４への給電を遮断することが可能である。

図９の構成において、使用するエントリ数が１２８個以下であれば、＜設定３＞に示すように、メモリ＃１にアドレスｎを付与して判定条件を格納できる。この場合、４個のメモリ＃１〜＃４のうち、１個のメモリ＃１へ給電し、残りの３個のメモリ＃２〜＃４への給電を遮断することが可能である。
ただし、このようにメモリ＃１〜＃４への給電を部分的に遮断すると、使用可能なエントリアドレスが非連続となり、使用しにくくなってしまう。この問題を解決するためには、使用するエントリの数に合わせて図９のようにアドレスの配置を変える機能をフレーム分離部１３内に設ければ良い。

図１０のフレーム判定部１３Ａには、２つの比較判定部＃１，＃２とデータ振分部とが設けられている。データ振分部は、第１の送受信回路１２から入力された上りフレームのデータを、並列的に接続されている比較判定部＃１，＃２のいずれかへ振り分ける機能を有している。また、比較判定部＃１，＃２は、前述した図８のフレーム判定部１３Ａと同様の回路構成をそれぞれ有し、フレーム判定テーブル１３Ｂから並列的に読み出された判定条件を、並列して比較判定する機能を有している。これにより、これら比較判定部＃１，＃２でそれぞれ異なる上りフレームのデータに対する比較判定を並行して行うことが可能な構成となっている。

図９に示した＜設定１＞の例では、それぞれのフレームの５１２エントリ分の処理を１２８回の読み出しで行う。４エントリ分の処理を１クロック（８ｎｓ）で行うことにより、８ｎｓ×１２８＝１０２４ｎｓで２個のフレームの判定処理を完了させることができる（正確には、読み出し開始前の処理および読み出し終了後の処理に別途数クロック程度必要だが、１３４４ｎｓ以内に２個のフレームの判定処理を完了させることが可能である）。したがって、１フレーム当たりの平均処理時間を６７２ｎｓ以下にすることが可能である。

図１０の構成例と図８の構成とを比較すると、構成要素の差分としては、フレーム判定テーブル１３Ｂのメモリ分割数の差分と、図１０内のデータ振分部の有無である。データ振分部は、以下のような動作とすることにより、小規模な回路で構成することが可能である。

データ振分部は、ＯＬＴ１０の初期設定終了後、フレーム判定部１３Ａに最初に上りフレームが入力された場合、直ちに、その上りフレームのデータを比較判定部＃１に入力して、判定処理を開始する。なお、この際、比較判定部＃２は動作する必要がないので、クロックゲーティング等により、比較判定部＃２の消費電力を削減（省電力化）することが可能である。

最初の上りフレームの判定処理を行っている途中に、次の上りフレームがフレーム判定部１３Ａに入力される可能性がある。このため、データ振分部は、判定処理中に次の上りフレームが入力された場合、そのデータを比較判定部＃２に振り分けて処理を開始する。

最初のフレームの処理を処理開始から１３４４ｎｓ以内に完了させることにより、この後、３番目の上りフレームが入力されるタイミングよりも、最初の上りフレームの判定処理が完了するタイミングの方が早くなるので、２番目の上りフレームの判定処理を行っている途中に３番目の上りフレームが入力された場合は、そのデータを比較判定部＃１に振り分けて判定処理を開始することができる。

なお、上記のように２個のフレームの処理を並行して行う場合、フレーム判定テーブル１３Ｂから読み出された同じ判定条件が比較判定部＃１と比較判定部＃２の両方に入力される。このため、図４に記載されている「追加条件有無表示」を使用する場合には、比較判定部＃１および比較判定部＃２の動作開始タイミングを以下のように数クロック程度調整しなければならない場合がある。

例えば、上記の並列処理例において、２番目の上りフレームが入力され、そのデータを比較判定部＃２に入力する準備ができた時点で、フレーム判定テーブル１３Ｂがエントリアドレス４ｊ（ｊは、０〜１２７の整数）〜４ｊ＋３の値を出力していた場合、その直後に２番目の上りフレームの判定処理を開始すると、２番目の上りフレームの比較処理はエントリアドレス４ｊ＋４（ｊは、０〜１２６の整数）〜４ｊ＋７の値（ただしｊ＝１２７だった場合はエントリアドレス０〜３）から開始することになる。この際、エントリアドレス４ｊ＋３の「追加条件有無表示」が「有」だった場合、２番目の上りフレームの最後のエントリ（エントリアドレス４ｊ＋３）の処理が終わるまで、最初のエントリ（エントリアドレス４ｊ＋４）等の情報を保持しておく必要がある。

このような状態を避けるためには、各上りフレームの処理を開始するエントリの直前のエントリの「追加条件有無表示」が「無」であれば良い。したがって、例えば、フレーム判定テーブル１３Ｂを設定する際に、エントリアドレス８ｋ＋７（ｋは、０〜６３の整数）のエントリの「追加条件有無表示」は必ず「無」にするという制約を行う。また、上記のエントリアドレス４ｊ＋３が「追加条件有無表示」が「有」である可能性があるエントリの場合は、エントリアドレス４ｊ＋７の「追加条件有無表示」は必ず「無」なので、４ｊ＋４ではなく、４ｊ＋８を比較開始エントリとすれば良い。この場合、１クロックだけ、比較判定部＃２の動作開始を遅らせれば良い。以上のような機能を搭載したとしてもデータ振分部は小規模な回路で実現可能である。

一方、フレーム判定テーブル１３Ｂのメモリ分割数の差分は、図９に示した本実施の形態の構成の方が、図７の構成よりも消費電力が小さくなるという特徴がある。
メモリの消費電力は、ワード数×データビット幅で決定するビット容量にほぼ比例するメモリコア部の消費電力と、出力データのビット幅に大きく依存する周辺回路の消費電力に分けられる。図９の構成と図７の構成で、ワード数×データビット幅で決定するビット容量は同じなので、メモリコア部の消費電力は差分がない。一方、分割されたメモリ１個ごとの出力データのビット幅は、図９も図７の構成と同じなので、分割後の各個別メモリの周辺回路の消費電力はほぼ同じ値となる。したがって、メモリの個数が少ない（出力データのビット幅の合計値が少ない）分、図９の構成の方が図７の構成よりも消費電力が小さくなる。

また、判定処理に必要となるエネルギーについても本実施の形態の方が小さくなる。
図７および図８の構成で、１回の読み出しに必要となるエネルギーをＥ＿８とすると、１フレーム処理するたびに必ず６４回の読み出しを行うため、「Ｅ＿８ ×６４ ×フレーム入力数」のエネルギーが必要となる。

一方、図１０に示した本実施の形態の構成で、１回の読み出しに必要となるエネルギーをＥ＿４とすると、比較判定部＃１と比較判定部＃２が同時に動作しないような条件で上りフレームが入力される場合については、１フレーム処理するたびに必ず１２８回の読み出しを行うため、「Ｅ＿４ ×１２８ ×フレーム入力数」のエネルギーが必要となる。

このＥ＿４は、図７および図８の構成のＥ＿８のほぼ半分の値となるので、比較判定部＃１と比較判定部＃２が同時に動作しないような条件で上りフレームが入力される場合、必要となるエネルギーは、図７および図８の構成と同等となる。
しかし、比較判定部＃１と比較判定部＃２が同時に動作するようなタイミングで上りフレームが入力されると、１回の読み出しで同時に２個の上りフレームの判定処理を行う期間が発生するので、その同時動作の期間については、読み出しに使用する１フレーム当たりのエネルギーはほぼ半分になる。

比較判定部＃１と比較判定部＃２が同時に動作する条件は、上りフレーム長Ｌ（Ｌは、６４〜１１５の整数）ｂｙｔｅのフレームの後にフレーム間ギャップＧ（Ｇは、１２以上の整数）ｂｙｔｅで次の上りフレームが入力され、「Ｌ＋Ｇ」が１２７以下の場合である。しかし、このような条件は、ＰＯＮシステムにおいては、かなりの頻度で発生する。上りフレームについても、上りの帯域を有効に利用するために、ＯＮＵにおいて例えば６４ｂｙｔｅのＭＰＣＰフレームの直後にその他のフレームの送信を行うと、上記の条件が発生する。

本実施の形態の構成で、比較判定部＃１と比較判定部＃２が同時に動作する、クロック単位での時間の確率をＰ（Ｐは、０〜１の実数）とすると、使用するエネルギーは、
（Ｅ＿４ ×１２８ ×フレーム入力数）−（Ｅ＿４ ×「動作時間」×Ｐ）
となる。ただし、「動作時間」は、フレーム間ギャップの時間を含み、入力されたすべての上りフレームの処理に要した合計クロック時間である。このため、Ｐが０でなければ、図７および図８の構成よりも小さなエネルギーで同数の上りフレームの処理を行うことができる。

また、フレーム判定テーブル１３Ｂを図９のような構成にした場合、使用するエントリの数が小さい場合には、図１０内の一部の回路への給電を遮断することが可能となる。例えば、使用するエントリ数が１２８個以下であれば、フレーム判定テーブル１３Ｂのメモリ＃２〜＃４への給電を遮断するので、メモリ＃２〜＃４の出力を受信するデータ選択＃２〜＃４と比較器＃２〜＃４への給電を遮断することが可能である。

ただし、比較器＃２〜＃４への給電を遮断すると、その出力が不安定な状態となる可能性があるので、図９の設定に応じて、判定回路の一部の入力をマスクする（入力値を無視する）機能を、比較判定部＃１および比較判定部＃２内に設ければ良い。
また、図９の設定により、各エントリアドレスのデータが出力されるタイミングおよびメモリ位置（メモリ番号）が変わるので、図９の設定に応じて以下のように、フレーム判定部の動作を変える必要がある。

図９の設定が＜設定１＞の場合は、本実施の形態ですでに説明した動作とすれば良い。
＜設定１＞の場合には、エントリアドレス４ｊ＋３が「追加条件有無表示」が「有」である可能性があるエントリであるか否かの確認を行う。

一方、＜設定２＞の場合は、エントリアドレス２ｊ＋１が「追加条件有無表示」が「有」である可能性があるエントリであるか否かの確認を行う。また、エントリアドレス２ｊ＋１の「追加条件有無表示」が「有」である可能性がある場合に、次に読み出されるエントリアドレス２ｊ＋３の「追加条件有無表示」が「無」であることは保証できない。このため、「追加条件有無表示」が必ず「無」であるエントリアドレス８ｋ＋７に該当するアドレスを読み出すまで待ってその直後のタイミングで、判定処理中に入力されたフレームの比較処理を開始する。

また、＜設定３＞の場合は、エントリアドレスｊが「追加条件有無表示」が「有」である可能性があるエントリであるか否かの確認を行い、「設定２」の場合と同様に、「追加条件有無表示」が必ず「無」であるエントリアドレス８ｋ＋７に該当するアドレスを読み出すまで待ってその直後のタイミングで、判定処理中に入力されたフレームの比較処理を開始する。

なお、本実施の形態では、図９に示したように、フレーム判定テーブル１３Ｂにおける記憶領域の分割数を、図７，８に示した８個の半分である４個とし、比較判定部を２つ設けることにより、最大２フレームの同時処理を可能とする構成について説明したが、同時処理可能なフレームの数をより大きくすることも可能であり、その場合も同様の効果がある。例えば、図１０のフレーム判定において比較判定部を４個搭載することにより、フレーム判定テーブル１３Ｂを２個のメモリで構成することが可能となる。

前述したように、メモリの消費電力には、出力データのビット幅に大きく依存する周辺回路の消費電力も含まれているため、フレーム判定テーブル１３Ｂにおける記憶領域の分割数Ｍを削減することにより、フレーム判定テーブル１３Ｂ全体での消費電力を削減できる。
本実施の形態によれば、比較判定部をＭ／Ｋ（ＫはＭの約数である）個設けた場合、フレーム判定テーブル１３Ｂにおける記憶領域の分割数を、Ｍ個からＫ個に削減することができる。この結果、ＯＬＴ１０の消費電力および消費エネルギーを削減することができる。

［第３の実施の形態］
次に、本発明の第３の実施の形態にかかるＯＬＴ１０について説明する。
本実施の形態にかかるＯＬＴ１０における、第１の実施の形態との構成上の違いは、制御フレーム処理部１４において、フレーム分離部１３からの上りフレームの一部または全部を記憶装置３０への書き込む際、当該上りフレームのＬＬＩＤごとに、記憶装置３０への書き込み頻度を制限する機能が設けられていることである。

図１１〜図１４を参照して本実施の形態にかかるＯＬＴ１０のフレーム転送処理部２０について説明する。図１１は、第３の実施の形態にかかるフレーム分離部の構成を示すブロック図である。図１２は、第３の実施の形態にかかるフレーム判定テーブルの構成例である。図１３は、第３の実施の形態にかかるデータ付与部から出力される上りフレームの構成例である。図１４は、第３の実施の形態にかかる制御フレーム処理部の構成を示すブロック図である。

まず、図１１を参照して、本実施の形態にかかるＯＬＴ１０のフレーム分離部１３について説明する。
図１１に示すように、フレーム分離部１３には、主な機能部として、フレーム判定部１３Ａ、フレーム判定テーブル１３Ｂ、レイテンシ吸収部１３Ｃ、データ付与部１３Ｄ、出力先振分部１３Ｅ、および電源制御部１３Ｆが設けられている。

フレーム判定部１３Ａは、第１の送受信回路１２から入力された上りフレームに含まれる宛先ＭＡＣアドレスなどの判定用入力データと、フレーム判定テーブル１３Ｂ内に登録されている各判定条件の判定用比較データとを比較することにより、当該上りフレームの転送先（ＯＬＴ宛判定情報）とフレーム種別ＩＤとを判定し、データ付与部１３Ｄへ通知する。
図１２に示すように、フレーム判定テーブル１３Ｂには、エントリごとに、エントリ有効無効表示、追加条件有無表示、判定用入力データ位置、判定用入力データビット位置、判定用比較データ、転送先、およびフレーム種別ＩＤが登録されている。本実施の形態にかかるフレーム判定テーブル１３Ｂは、前述の図２０に示した従来のフレーム判定テーブル５３Ｂと比較して、エントリごとにフレーム種別ＩＤの項目が追加されている。

フレーム判定テーブル１３Ｂにおいて、追加条件有無表示は、次エントリを組み合わせて１つの判定条件として判定を行うか否かを示す情報である。判定用入力データ位置は、判定に使用するＭＡＣアドレス等を指定する情報であり、この例では、「０」が宛先ＭＡＣアドレス、「１」が送信元ＭＡＣアドレス、「２」が送信元ＭＡＣアドレスの直後の６ｂｙｔｅ、「３」が上記「２」の直後の６ｂｙｔｅを指定している。

また、判定用入力データビット位置は、判定用入力データ位置で指定されたＭＡＣアドレス等のうち、さらに判定に用いるビットを指定するマスク情報である。判定用比較データは、判定用入力データビット位置で指定されたビットと比較するデータである。転送先（ＯＬＴ宛判定情報）は、比較結果に応じた入力フレームの転送先を示す情報であり、この例では、「０」はフレーム転送処理部２０、「１」はフレーム処理回路１４Ｂ内のＭＰＣＰフレーム等処理回路、「２」はソフトウェア処理用の記憶装置３０を示している。エントリ有効無効表示は、当該エントリの有効／無効を示す情報である。

フレーム種別ＩＤは、当該エントリの判定条件と一致した上りフレームに対して、予め割り当てられている種別ＩＤである。複数の判定条件で、１つのフレーム種別ＩＤを共用されることもある。制御フレーム処理部１４では、上りフレームのフレーム数をＬＬＩＤごとに計数する際、予め指定されたフレーム種別ＩＤが付与されている上りフレームについてのみフレーム数を計数するようにすることができる。これにより、特定種別の上りフレームのフレーム数に基づいて、記憶装置３０への書き込みを抑制でき、指定されていない種別の上りフレームのフレーム数を除外することができる。

したがって、例えば、送信元ＭＡＣアドレスの直後の２ｂｙｔｅが１６進数表示で８８０８の上りフレームが、第１の送受信回路１２から入力された場合、当該上りフレームがフレーム判定テーブル１３Ｂのアドレス「０」の判定条件にマッチするので、転送先は「１」、すなわち、後述する制御フレーム処理部１４内のフレーム処理回路１４Ｂとなり、フレーム種別ＩＤは「０」となる。アドレス「０」のエントリにおいて、判定用入力データビット位置が０になっているビットは、その位置のビットを比較対象としないという意味であり、Ｔｙｐｅ／Ｌｅｎｇｔｈ値のみを比較対象としている。

一方、宛先ＭＡＣアドレスが１６進数表示で「０１−８０−Ｃ２−００−００−０２」であり、かつ、送信元ＭＡＣアドレスの直後の２ｂｙｔｅが１６進数表示で「８８０９」の上りフレームが入力された場合、当該上りフレームがフレーム判定テーブル１３Ｂのアドレス「１」とアドレス「２」の判定条件にマッチする。したがって、当該上りフレームは、事業者ネットワーク宛てのデータフレームではなく、ＯＬＴ１０宛の制御フレームであることが確認され、その転送先は「２」、すなわち記憶装置３０であると判定され、フレーム種別ＩＤは「２」となる。

また、アドレス「１」のエントリにおいて、追加条件の有無が「有」としているが、これは、アドレス「１」の判定条件だけで転送先を判定せずに、次のアドレス、この場合はアドレス「２」の判定条件と合わせて判定するという意味である。したがって、この例では、アドレス「１」とアドレス「２」のどちらか一方だけの判定条件しかマッチしなかった場合、当該判定条件をすべて満たしていないと判定する。

このようにして、フレーム判定テーブル１３Ｂのどのアドレスの判定条件にもマッチしない上りフレームが入力された場合、当該上りフレームは、ＯＬＴ１０宛の制御フレームではなく事業者ネットワーク宛てのデータフレームであることが確認され、その転送先はフレーム転送処理部２０と判定される。

このような、フレーム判定部１３Ａでの上りフレームの転送先判定処理と並行して、レイテンシ吸収部１３Ｃは、フレーム判定部１３Ａでの処理所要時間だけ、第１の送受信回路１２から入力された上りフレームに遅延を与えた後、データ付与部１３Ｄへ出力する。
データ付与部１３Ｄは、レイテンシ吸収部１３Ｃからの上りフレームのプリアンブルに対して、フレーム判定部１３Ａから通知された転送先（ＯＬＴ宛判定情報）とフレーム種別ＩＤとを付与した後、出力先振分部１３Ｅへ出力する。

図１３に示すように、データ付与部１３Ｄから出力される上りフレームには、前述の図２１に示した従来のフレーム構成と比較して、そのプリアンブルにフレーム種別ＩＤが挿入されている点が相違する。
出力先振分部１３Ｅは、データ付与部１３Ｄからの上りフレームのプリアンブルに付与されている転送先に基づいて、当該上りフレームをフレーム転送処理部２０または制御フレーム処理部１４のいずれかへ出力する。具体的には、この例では、転送先（ＯＬＴ宛判定情報）が「０」の場合には、フレーム転送処理部２０へ出力し、転送先が「１」の場合には、フレーム処理回路１４Ｂ内のＭＰＣＰフレーム等処理回路（図示せず）へ出力し、転送先が「２」の場合には、記憶装置３０へ出力する。

次に、図１４を参照して、本実施の形態にかかるＯＬＴ１０の制御フレーム処理部１４について説明する。
図１４の制御フレーム処理部１４には、主な機能部として、転送先振分部１４Ａ、フレーム処理回路１４Ｂ、データ書込部１４Ｃ、個別カウンタ１４Ｄ、書込制御部１４Ｅ、およびカウンタ制御部１４Ｆが設けられている。

転送先振分部１４Ａは、フレーム分離部１３から入力された制御フレームのプリアンブルに付与されている転送先に基づいて、当該制御フレームをフレーム処理回路１４Ｂまたは書込制御部１４Ｅのいずれかへ転送する。

フレーム処理回路１４Ｂは、転送先振分部１４Ａから入力された制御フレームに基づいて、各ＯＮＵにＬＬＩＤを自動的に割り当てるための発見処理（Discoveryプロセス）や上り信号（ＯＮＵからＯＬＴ宛ての信号）の調停といった、ＰＯＮの制御に関する処理や、各ＯＮＵのＬＬＩＤ等のＰＯＮ−ＩＦポート情報を帯域割当処理部１５へ転送する処理を行う。

個別カウンタ１４Ｄは、ＯＮＵに個別のＬＬＩＤごとに設けられて、フレーム分離部１３から入力された制御フレームのうち、カウンタ制御部１４Ｆから指示されたＬＬＩＤおよびフレーム種別ＩＤ（後述のように、特定のフレーム種別が指示されない場合もある）が付与された制御フレームについて、当該制御フレームのＬＬＩＤごとに制御フレームのフレーム数を計数する。また、カウンタ制御部１４Ｆからカウンタリセット信号が入力された場合、ＬＬＩＤごとの各カウンタをリセット（クリア）する。

書込制御部１４Ｅは、ＬＬＩＤごとに、個別カウンタからの計数結果とカウンタ制御部１４Ｆで設定されたしきい値とを比較し、計数結果がしきい値以下の場合には当該ＬＬＩＤを持つ制御フレームについて書き込み可と判定し、計数結果がしきい値を越えた時点で当該ＬＬＩＤを持つ計数対象の制御フレームについて書き込み不可と判定する。そして、判定結果が書き込み可の場合、指示されたＬＬＩＤを持つ制御フレームをデータ書込部１４Ｃへ出力し、判定結果が書き込み不可の場合、指示されたＬＬＩＤを持つ計数対象の制御フレームをデータ書込部１４Ｃへ出力せずに破棄する。

カウンタ制御部１４Ｆは、ＬＬＩＤごとに外部から設定入力された、当該ＬＬＩＤに関する１つもしくは複数の特定フレーム種別を、個別カウンタへ指示することができ、ＬＬＩＤに共通または個別に外部から設定入力された、書き込み可否判定に用いるしきい値を、書込制御部１４Ｅへ指示する。なお、フレーム種別による計数対象の限定を行わない様に個別カウンタに指示することも可能である。また、ＬＬＩＤごとの各カウンタをリセット（クリア）するためのカウンタリセット信号を、一定間隔で個別カウンタへ出力する。

これにより、フレーム分離部１３から入力された制御フレームの一部または全部からなるデータについて、記憶装置３０へ書き込まれる際のデータ書込量が抑制されることになる。この際は、データ書込量は、ＯＮＵに個別のＬＬＩＤごとに抑制され、その上限もＬＬＩＤごとに個別に設定可能である。また、設定されていないＬＬＩＤやフレーム種別ＩＤの制御フレームについては計数されない。これにより、指定されていないＬＬＩＤやフレーム種別のフレームのフレーム数は除外される。

したがって、例えば、前述した図１２のうちフレーム種別ＩＤが「２」となるＯＡＭフレームを計数対象とし、各ＬＬＩＤに対するしきい値を「２０」とし、個別カウンタでの計数期間（リセット周期）を１秒とした場合、制御フレーム処理部１４から記憶装置３０へ書き込まれるＯＡＭフレームの数は、１秒間に最大で、２０フレーム×使用している（リンクアップ中の）ＬＬＩＤの数（リンクアップ中のＯＮＵの台数と同じ）となる。

ここで、ＯＬＴ１０で使用するＬＬＩＤの数（接続するＯＮＵの台数）の上限が３２の場合、制御フレーム処理部１４から記憶装置３０へ書き込まれるＯＡＭフレームの数は、１秒間に最大で６４０フレームとなる。したがって、当該ＯＡＭフレームに対するＯＡＭ処理等のソフトウェア処理を行うためには、ＯＬＴ１０の外部または内部に設けられたＣＰＵとして、６４０フレーム／秒の処理が可能なものを使用すれば、仮にＯＮＵが６４０フレーム／秒以上のＯＡＭフレームを送信したとしても、ＯＡＭフレームに関するソフトウェア処理が追いつかなくなるような状態は発生しない。

このように、本実施の形態は、制御フレーム処理部１４で、フレーム分離部１３から入力された制御フレームについて、当該制御フレームに付与されているＬＬＩＤごとに、当該制御フレームのフレーム数を計数し、一定の計数期間における当該フレーム数が予め設定されているしきい値以下の場合には、当該制御フレームの一部または全部を、処理データとして記憶装置３０へ書き込み、当該フレーム数が当該しきい値を越えた時点で当該記憶装置３０に対する当該ＬＬＩＤを持つ計数対象の制御フレームのデータの書き込みを停止するようにしたものである。

これにより、フレーム分離部１３から入力された制御フレームの一部または全部からなるデータについて、記憶装置３０へ書き込まれる際のデータ書込量を抑制することができる。
したがって、記憶装置３０へ書き込みデータ量が増大することにより、記憶装置３０内のデータを処理するソフトウェアの処理負荷が増大して、処理が間に合わなくなるという状況を回避することができる。このため、ＯＮＵからの制御フレーム数が増大しても、ソフトウェア処理を適正に実行することが可能となる。

また、本実施の形態では、制御フレーム処理部１４において、ＯＮＵに個別のＬＬＩＤごとに設けた個別カウンタ１４Ｄにより、制御フレーム数を計数するとともに、当該計数結果に応じて、当該ＬＬＩＤを持つ計数対象の制御フレームの書き込みを停止するようにしたので、特定のＯＮＵからの制御フレーム数が増加した場合には、当該ＯＮＵからの計数対象の制御フレームについてのみ個別に書き込みを停止することができる。このため、他のＯＮＵからの制御フレームについては、記憶装置３０へ書き込まれることとなり、他のＯＮＵに対する影響を抑止することができる。

また、個別カウンタ１４Ｄにおいて、計数対象として設定されていないＬＬＩＤやフレーム種別ＩＤの制御フレームについては、計数されない。これにより、指定されていないＬＬＩＤやフレーム種別のフレームのフレーム数を除外することができ、記憶装置３０に対する不要な書込抑制を回避することができる。

また、本実施の形態では、カウンタ制御部１４Ｆで、ＬＬＩＤごとに外部から設定入力された、当該ＬＬＩＤに関する１つもしくは複数の特定フレーム種別を、個別カウンタ１４Ｄへ指示することができ、ＬＬＩＤに共通または個別に外部から設定入力されたしきい値を、書込制御部１４Ｅへ指示するようにしたので、制御フレームに対する書込制御を、ＯＮＵごとに固有の通信形態に応じて、最適な制御内容に調整することができる。

また、本実施の構成において、制御フレーム処理部１４内の個別カウンタ１４Ｄを、全ＬＬＩＤ（１６進数表示で「００００」〜「ＦＦＦＦ」）分用意せず、ＯＬＴ１０がサポートするＯＮＵの台数分（例えば、３２台）だけ搭載することが可能である。その場合、どのＬＬＩＤをカウント対象として、各個別カウンタ１４Ｄに記録するのかを、ソフトウエアもしくは外部のハードウェアから設定できるようにする必要がある。しかし、このような回路を追加したとしても、全ＬＬＩＤ分の個別カウンタ１４Ｄを用意した場合と比較して、回路規模が小さくなり、消費電力も小さくなる。

［第４の実施の形態］
次に、本発明の第４の実施の形態にかかるＯＬＴ１０について説明する。
第３の実施の形態では、フレーム分離部１３において、上りフレームの転送先を判定する際、制御フレーム処理部１４またはフレーム転送処理部２０のいずれか一方を選択する場合を例として説明した。
本実施の形態では、制御フレーム処理部１４およびフレーム転送処理部２０の両方へ上りフレームを転送する場合について説明する。

本実施の形態において、フレーム分離部１３は、上りフレームの転送先として、制御フレーム処理部１４またはフレーム転送処理部２０のいずれか一方、または両方の、合計３種類を判定する。
具体的には、前述した図１２のフレーム判定テーブル１３Ｂにおいて、各エントリの転送先として、「０」はフレーム転送処理部２０のみ、「１」はフレーム処理回路１４Ｂのみ、「２」は記憶装置３０のみ、「３」はフレーム転送処理部２０と記憶装置３０の両方、というように設定する。

これにより、上りフレームのうち、所定の判定条件と一致する上りフレームを、フレーム転送処理部２０と記憶装置３０の両方に出力することができる。
なお、前述した図１２のフレーム判定テーブル１３Ｂでは、フレーム種別ＩＤを１つの独立した項目として設定する構成となっているが、フレーム種別ＩＤの領域を用意せずに、フレーム判定テーブル１３Ｂのアドレスをフレーム種別ＩＤとして使用することも可能である。

この際、ＭＰＣＰフレームの場合は、マッチするアドレスが「０」なので、フレーム種別ＩＤとしてアドレスの「０」を使用すればよい。また、ＯＡＭフレームの場合は、アドレス１とアドレス２の両方にマッチするが、追加条件有無表示が「無」のアドレスである２をフレーム種別ＩＤとして使用すればよい。
この実施の形態の場合も、前述した第３の実施の形態と同様の効果がある。

［第５の実施の形態］
次に、本発明の第５の実施の形態にかかるＯＬＴ１０について説明する。
本実施の形態では、制御フレーム処理部１４の個別カウンタ１４Ｄおよびカウンタ制御部１４Ｆのうち、使用しない回路への給電を遮断するための回路が追加される。
例えば、個別カウンタ１４Ｄを、全ＬＬＩＤ（１６進数表示で「００００」〜「ＦＦＦＦ」）分について用意せず、ＯＬＴ１０がサポートするＯＮＵの台数分として３２台分（３２個）だけ搭載する場合、そのＯＬＴ１０に接続されているＯＮＵが３１台以下（使用するＬＬＩＤが３１個以下）の時には使用しない個別カウンタ１４Ｄへの給電を遮断する。

個別カウンタ１４Ｄへの給電を遮断する場合、カウンタ制御部１４Ｆのうち、給電を遮断する個別カウンタ１４Ｄの設定を行う回路への給電も遮断することができる。なお、これら個別カウンタ１４Ｄの１個ごと（ＬＬＩＤごと）に給電を遮断する回路を設けても良いが、例えば、３２個の個別カウンタ１４Ｄを複数のグループに分けて、そのグループ単位に給電を遮断する回路を設けても良い。
また、制御フレーム処理部１４内の書込制御部１４Ｅに、給電を遮断された個別カウンタ１４Ｄの出力を無視するための回路を設ける。

本実施の形態により、接続されるＯＮＵの台数（使用するＬＬＩＤの数）が小さい場合に消費電力を削減（省電力化）することが可能となる。
また、給電を遮断したカウンタ等への給電遮断を解除することにより、運用中に使用する個別カウンタ１４Ｄの個数を増やすことも可能である。給電を遮断した個別カウンタ１４Ｄ等への給電遮断を解除する場合は、例えば、以下のような順番で給電遮断の解除を行えば良い。

手順１：給電遮断されていた個別カウンタ１４Ｄの給電遮断を解除
手順２：給電遮断を解除した個別カウンタ１４Ｄが正常に立ち上がったことを確認
手順３：カウンタ制御部１４Ｆ内の給電遮断を解除した個別カウンタ１４Ｄを設定するための回路の給電遮断を解除
手順４：カウンタ制御部１４Ｆ内の給電遮断を解除した個別カウンタ１４Ｄを設定するための回路が正常に立ち上がったことを確認
手順５：書込制御部１４Ｅ内の給電遮断を解除した個別カウンタ１４Ｄの出力を無視するための回路の設定を無視しないモードに変更
手順６：カウンタ制御部１４Ｆ内の給電遮断を解除した個別カウンタ１４Ｄを設定するための回路に必要な設定を実施

［第６の実施の形態］
次に、本発明の第６の実施の形態にかかるＯＬＴ１０について説明する。
本実施の形態では、制御フレーム処理部１４内の個別カウンタ１４Ｄのカウント値が閾値を超えた場合、その個別カウンタ１４Ｄの電力を低減（省電力化）するための回路が追加される。

例えば、個別カウンタ１４Ｄをクロック信号を使用するフリップフロップで構成している場合、カウント値が閾値より大きな値に達した時に、該当する個別カウンタ１４Ｄを構成しているフリップフロップへのクロック信号の供給を停止させる。クロックが停止すると、該当する個別カウンタ１４Ｄの出力値は変化しなくなる（カウント対象のフレームが入力されても出力値が変わらない）が、カウンタ値がすでに閾値を超えているので、動作上は問題無い。なお、該当する個別カウンタ１４Ｄをリセットする際に、該当する個別カウンタ１４Ｄへのクロック信号の供給を再開させる。
本実施の形態により、個別カウンタ１４Ｄのカウント値が閾値を超えた場合にその「個別カウンタ」の電力を低減（省電力化）することができる。

［実施の形態の拡張］
以上、実施の形態を参照して本発明を説明したが、本発明は上記実施の形態に限定されるものではない。本発明の構成や詳細には、本発明のスコープ内で当業者が理解しうる様々な変更をすることができる。また、各実施の形態については、矛盾しない範囲で任意に組み合わせて実施することができる。

また、以上の各実施の形態では、記憶回路や比較回路などの回路部への電源供給を遮断することにより、電力消費を削減する場合を例として説明したが、これに限定されるものではない。例えば、回路部ごとに入力される処理動作用のクロック信号を供給停止することにより省電力化を行うようにしてもよく、前述した各実施の形態と同様の作用効果を得ることができる。

１００…ＰＯＮシステム、１０…ＯＬＴ、１１…ＰＯＮポート、１２…第１の送受信回路、１３…フレーム分離部、１３Ａ…フレーム判定部、１３Ｂ…フレーム判定テーブル、１３Ｃ…レイテンシ吸収部、１３Ｄ…データ付与部、１３Ｅ…出力先振分部、１３Ｆ…電源制御部、１４…制御フレーム処理部、１４Ａ…転送先振分部、１４Ｂ…フレーム処理回路、１４Ｃ…データ書込部、１４Ｄ…個別カウンタ、１４Ｅ…書込制御部、１４Ｆ…カウンタ制御部、１５…帯域割当処理部、１６…フレーム多重部、１８…第２の送受信回路、１９…ＳＮＩポート、２０…フレーム転送処理部、３０…記憶装置。

Claims (5)

1. 第１の通信装置から上りフレームを受信して、当該上りフレームに含まれる判定用入力データに基づいて、当該上りフレームの転送先を特定し、当該転送先が第２の通信装置宛ての場合には、当該上りフレームを第２の通信装置へ転送し、当該転送先が自装置宛ての場合には、当該上りフレームを取り込んで処理するフレーム転送装置であって、
   前記上りフレームに含まれる判定用入力データを判定するための判定用比較データと当該上りフレームの転送先を示す転送先情報とを含む判定条件が複数登録されている判定テーブルと、
   受信した上りフレームの前記判定用入力データに基づいて、前記判定テーブルから対応する前記判定条件を検索し、得られた判定条件に含まれる前記転送先情報に基づいて当該上りフレームの転送先を判定するフレーム判定部とを備え、
   前記判定テーブルは、Ｍを２以上の整数として、それぞれ１つ以上の記憶回路からなるＭ個の記憶領域を有し、
   前記フレーム判定部は、前記判定テーブルのＭ個の前記記憶領域に対応して設けられたＭ個のデータ選択部およびＭ個の比較回路を有し、これら記憶領域から並列的に読み出した前記判定条件に含まれる前記判定用比較データを、それぞれ対応する前記データ選択部で前記上りフレームから選択した前記判定用入力データと、それぞれ対応する前記比較回路により比較し、これら比較回路で得られた比較結果に基づいて、これら判定条件のうち当該判定用入力データと一致した判定用比較データを含む判定条件から前記転送先情報を取得し、
   前記各記憶領域の使用状態を示す外部からの設定に基づいて、前記記憶領域を構成する前記記憶回路、当該記憶領域と対応する前記データ選択部、および当該記憶領域と対応する前記比較回路のうちのいずれか１つまたは複数からなるＭ個の回路部のうち、Ｎを１以上Ｍ以下の整数として、使用状態とするＮ個の前記記憶領域と対応するＮ個の前記回路部へ電源を供給し、未使用状態とするＭ−Ｎ個の前記記憶領域に対応するＭ−Ｎ個の前記回路部への電源供給を遮断する電源制御部と、
   ｎを０以上所定値以下の整数として、使用状態とするＮ個の前記記憶領域である第１，第２，…，第Ｎの記憶領域に対し、１ずつずらしたエントリアドレス値Ｎ×ｎ，Ｎ×ｎ＋１，…，Ｎ×ｎ＋（Ｎ−１）をそれぞれ付与するアドレス配置変更部とをさらに備える
   ことを特徴とするフレーム転送装置。
2. 請求項１に記載のフレーム転送装置において、
   前記Ｍ個の回路部の各々が、前記記憶領域を構成する前記記憶回路、当該記憶領域と対応する前記データ選択部、および当該記憶領域と対応する前記比較回路からなる
   ことを特徴とするフレーム転送装置。
3. 第１の通信装置から上りフレームを受信して、当該上りフレームに含まれる判定用入力データに基づいて、当該上りフレームの転送先を特定し、当該転送先が第２の通信装置宛ての場合には、当該上りフレームを第２の通信装置へ転送し、当該転送先が自装置宛ての場合には、当該上りフレームを取り込んで処理するフレーム転送装置であって、
   前記上りフレームに含まれる判定用入力データを判定するための判定用比較データと当該上りフレームの転送先を示す転送先情報とを含む判定条件が複数登録されている判定テーブルと、
   受信した上りフレームの前記判定用入力データに基づいて、前記判定テーブルから対応する前記判定条件を検索し、得られた判定条件に含まれる前記転送先情報に基づいて当該上りフレームの転送先を判定するフレーム判定部とを備え、
   前記判定テーブルは、Ｍを２以上の整数、ＫをＭの約数として、それぞれ１つ以上の記憶回路からなるＫ個の記憶領域を有し、
   前記フレーム判定部は、Ｍ／Ｋ個の比較判定部と、前記上りフレームをこれら比較判定部のいずれか１つへ振り分けるデータ振分部とを有し、
   前記比較判定部の各々は、前記判定テーブルのＫ個の前記記憶領域に対応して設けられたＫ個のデータ選択部およびＫ個の比較回路を有し、これら記憶領域から並列的に読み出した前記判定条件に含まれる前記判定用比較データを、それぞれ対応する前記データ選択部で前記上りフレームから選択した前記判定用入力データと、それぞれ対応する前記比較回路により比較し、これら比較回路で得られた比較結果に基づいて、これら判定条件のうち当該判定用入力データと一致した判定用比較データを含む判定条件から前記転送先情報を取得し、
   前記各記憶領域の使用状態を示す外部からの設定に基づいて、前記記憶領域を構成する前記記憶回路、当該記憶領域と対応するＭ／Ｋ個の前記データ選択部、および当該記憶領域と対応するＭ／Ｋ個の前記比較回路のうちのいずれか１つまたは複数からなるＫ個の回路部のうち、Ｎを１以上Ｋ以下の整数として、使用状態とするＮ個の前記記憶領域と対応するＮ個の前記回路部へ電源を供給し、未使用状態とするＫ−Ｎ個の前記記憶領域に対応するＫ−Ｎ個の前記回路部への電源供給を遮断する電源制御部と、
   ｎを０以上所定値以下の整数として、使用状態とするＮ個の前記記憶領域である第１，第２，…，第Ｎの記憶領域に対し、１ずつずらしたエントリアドレス値Ｎ×ｎ，Ｎ×ｎ＋１，…，Ｎ×ｎ＋（Ｎ−１）をそれぞれ付与するアドレス配置変更部とをさらに備える
   ことを特徴とするフレーム転送装置。
4. 請求項３に記載のフレーム転送装置において、
   前記Ｋ個の回路部の各々が、前記記憶領域を構成する前記記憶回路、当該記憶領域と対応するＭ／Ｋ個の前記データ選択部、および当該記憶領域と対応するＭ／Ｋ個の前記比較回路からなる
   ことを特徴とするフレーム転送装置。
5. 第１の通信装置から上りフレームを受信して、当該上りフレームに含まれる判定用入力データに基づいて、当該上りフレームの転送先を特定し、当該転送先が第２の通信装置宛ての場合には、当該上りフレームを第２の通信装置へ転送し、当該転送先が自装置宛ての場合には、当該上りフレームを取り込んで処理するフレーム転送装置で用いられるフレーム判定方法であって、
   判定テーブルが、前記上りフレームに含まれる判定用入力データを判定するための判定用比較データと当該上りフレームの転送先を示す転送先情報とを含む判定条件を複数登録するステップと、
   フレーム判定部が、受信した上りフレームの前記判定用入力データに基づいて、前記判定テーブルから対応する前記判定条件を検索し、得られた判定条件に含まれる前記転送先情報に基づいて当該上りフレームの転送先を判定するステップとを備え、
   前記判定テーブルは、Ｍを２以上の整数として、それぞれ１つ以上の記憶回路からなるＭ個の記憶領域を有し、
   前記フレーム判定部が、前記判定テーブルのＭ個の前記記憶領域に対応して設けられたＭ個のデータ選択部およびＭ個の比較回路を有し、これら記憶領域から並列的に読み出した前記判定条件に含まれる前記判定用比較データを、それぞれ対応する前記データ選択部で前記上りフレームから選択した前記判定用入力データと、それぞれ対応する前記比較回路により比較し、これら比較回路で得られた比較結果に基づいて、これら判定条件のうち当該判定用入力データと一致した判定用比較データを含む判定条件から前記転送先情報を取得するステップと、
   電源制御部が、前記各記憶領域の使用状態を示す外部からの設定に基づいて、前記記憶領域を構成する前記記憶回路、当該記憶領域と対応する前記データ選択部、および当該記憶領域と対応する前記比較回路のうちのいずれか１つまたは複数からなるＭ個の回路部のうち、Ｎを１以上Ｍ以下の整数として、使用状態とするＮ個の前記記憶領域と対応するＮ個の前記回路部へ電源を供給し、未使用状態とするＭ−Ｎ個の前記記憶領域に対応するＭ−Ｎ個の前記回路部への電源供給を遮断するステップと、
   アドレス配置変更部が、ｎを０以上所定値以下の整数として、使用状態とするＮ個の前記記憶領域である第１，第２，…，第Ｎの記憶領域に対し、１ずつずらしたエントリアドレス値Ｎ×ｎ，Ｎ×ｎ＋１，…，Ｎ×ｎ＋（Ｎ−１）をそれぞれ付与するステップとをさらに備える
   ことを特徴とするフレーム判定方法。

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