JP5746004B2 - Clock supply method and clock supply apparatus - Google Patents

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Description

本発明は、３つ以上の入力クロック信号を受信し、受信した装置が動作するクロックと入力クロック信号との周波数差を検出し、それぞれの周波数差を比較することにより、受信した装置が従属するクロックパスを判定及び選択し、受信した装置の動作するクロック周波数を選択したクロックパスの入力クロック信号に同期させる機能を有するクロック供給方法及びクロック供給装置に関する。   The present invention receives three or more input clock signals, detects the frequency difference between the clock on which the received device operates and the input clock signal, and compares the respective frequency differences, thereby depending on the received device. The present invention relates to a clock supply method and a clock supply device having a function of determining and selecting a clock path and synchronizing a clock frequency at which the received device operates with an input clock signal of the selected clock path.

現在、ネットワーク内の各ノードおよびノード内の各装置の動作クロックを一致させる網同期方式として、わが国の通信網は従属同期方式を採用している。従属同期方式では、図１１に示すように最上位のマスタークロックを供給するノード９１０、９１１を起点とし、その下位のノードをサブマスターノード９２０、９２１、さらに下位のノードをスレーブノード９３Ａ〜９３Ｈといった下位ノードへ伝送路（クロックパス）を介してクロック信号が分配される（例えば、特許文献１参照。）。 Currently, as a network synchronization method for matching the operation clocks of each node in the network and each device in the node, the Japanese communication network employs a subordinate synchronization method. In the slave synchronization method, as shown in FIG. 11, nodes 91 0 and 91 1 that supply the highest master clock are used as starting points, subordinate nodes 92 0 and 92 1 are subordinate nodes, and slave nodes are subordinate nodes. A clock signal is distributed to lower nodes such as 93A to 93H via a transmission path (clock path) (see, for example, Patent Document 1).

図１１の実線と破線で示すとおり、サブマスターノード９２０〜９２１及びスレーブノード９３Ａ〜９３Ｈのクロック従属元は現用系（０系）／予備系（１系）冗長構成をとっている。通常は０系（現用系）のクロックパスから分配されている０系クロック信号に従属し、現用系に入力断が生じた場合、クロック供給装置は従属元を予備系（１系）のクロックパスから分配されている１系クロック信号に切り替える構造となっている。 As shown by the solid line and the broken line in FIG. 11, the clock slaves of the sub master nodes 92 0 to 92 1 and the slave nodes 93A to 93H have a working system (0 system) / standby system (1 system) redundant configuration. Normally, when the input is interrupted by the 0 system clock signal distributed from the 0 system (working system) clock path and the current system is disconnected, the clock supply device uses the standby system as the standby system (1 system) clock path. Is switched to a 1-system clock signal distributed from.

また、入力断以外のクロック異常として、クロック周波数精度の劣化に伴うような異常が０系クロックパスに生じた場合の切替では、より詳細な異常系の検出機能が必要となる。このような問題を解決する手段として、図１２に示すようなＧＰＳ（Ｇｒｏｂａｌ Ｐｏｓｉｔｉｏｎｉｎｇ Ｓｙｓｔｅｍ）受信器９４からの信号をクロック基準信号として、０系入力クロック信号、１系入力クロック信号に対してクロック周波数精度計算部１１１０、１１１１を設置し、ＭＴＩＥ（Ｍａｘｉｍｕｍ Ｔｉｍｅ Ｉｎｔｅｒｖａｌ Ｅｒｒｏｒ）を監視する方法がある。すなわち、クロック基準信号に対して、０系入力クロック信号および１系入力クロック信号の周波数差を０系入力クロック周波数精度計算部１１１０、１系入力クロック周波数精度計算部１１１１にてＭＴＩＥで計測し、周波数差が警報出力を行うために設定した閾値を越えるか否かを監視部１１２で監視し、現用系の０系クロック信号の周波数差が閾値を越えた場合には、監視部１１２より切替信号をスイッチ１１４に出力して、発振部１１３に入力される入力クロック信号をスイッチ１１４で切り替える。なお、図１２に示すクロック供給装置１１０では入力断監視部は省略して示してある。 In addition, when an abnormality such as a clock abnormality other than an input interruption resulting in a deterioration in clock frequency accuracy occurs in the 0-system clock path, a more detailed abnormality detection function is required. As means for solving such a problem, a signal from a GPS (Global Positioning System) receiver 94 as shown in FIG. 12 is used as a clock reference signal, and the clock frequency for the 0-system input clock signal and 1-system input clock signal is used. There is a method in which the accuracy calculation units 111 0 and 111 1 are installed to monitor the Maximum Time Interval Error (MTIE). That is, the frequency difference between the 0-system input clock signal and the 1-system input clock signal with respect to the clock reference signal is measured by MTIE at the 0-system input clock frequency accuracy calculation unit 111 0 and the 1-system input clock frequency accuracy calculation unit 111 1 . The monitoring unit 112 monitors whether the frequency difference exceeds a threshold value set for alarm output. If the frequency difference of the active system 0 clock signal exceeds the threshold value, the monitoring unit 112 The switching signal is output to the switch 114, and the input clock signal input to the oscillation unit 113 is switched by the switch 114. In the clock supply device 110 shown in FIG. 12, the input disconnection monitoring unit is omitted.

図１２の監視部１１２における具体的な入力従属元の異常状態と切替の遷移表を図１３に示す。図１３は０系クロック信号にクロック供給装置１１０が従属している場合の切替方法を示している。０系クロック信号と基準クロック信号の周波数差が閾値以上になった場合、０系クロックパス異常が有と判定される。前記状態で且つ１系クロックパスに関しても異常が有と判定された場合は両クロックパスが異常系であるため、クロック供給装置１１０はホールドオーバー状態となり、従属同期せずにクロック供給装置１１０内の発振部１１３が独立に動作する自走状態となる。また、１系クロックパスにクロック異常がない場合のみ１系クロックパスに入力従属元を切り替える。一方、０系クロックパスに異常がない場合には１系クロックパスの異常の有無に関わらず切替は行われない。   FIG. 13 shows a specific input dependent source abnormal state and switching transition table in the monitoring unit 112 of FIG. FIG. 13 shows a switching method when the clock supply device 110 is subordinate to the 0-system clock signal. When the frequency difference between the 0 system clock signal and the reference clock signal is equal to or greater than the threshold value, it is determined that the 0 system clock path abnormality is present. If it is determined that there is an abnormality with respect to the 1-system clock path in the above state, both clock paths are in an abnormal system, so that the clock supply apparatus 110 is in a holdover state, and is not synchronized within the clock supply apparatus 110. The oscillation unit 113 is in a free-running state where it operates independently. Also, the input dependent source is switched to the 1-system clock path only when there is no clock abnormality in the 1-system clock path. On the other hand, when there is no abnormality in the 0-system clock path, switching is not performed regardless of whether there is an abnormality in the 1-system clock path.

さらに、上記クロック異常監視方法に対して、入力クロック信号の周波数がジッタやワンダなどにより時間的に変動する場合においても入力クロック信号の不具合の状態を的確に判定できるようにＭＴＩＥ計算部前段にジッタ・ワンダ除去フィルタを付与するクロック異常監視方法についても提案されている（例えば、特許文献２参照。）。   Furthermore, in contrast to the clock abnormality monitoring method described above, jitter is added to the previous stage of the MTIE calculation unit so that the failure state of the input clock signal can be accurately determined even when the frequency of the input clock signal fluctuates over time due to jitter or wander. A clock abnormality monitoring method for providing a wander removal filter has also been proposed (see, for example, Patent Document 2).

特許第３３７０２５８号公報Japanese Patent No. 3370258 特開２０１０−２８８０８５号公報JP 2010-288085 A

上記に示したように、クロック周波数精度の劣化に伴うような異常がクロックパスに生じた場合、外部の基準クロックを用いて周波数を比較し、異常を検出していた。このとき、クロック基準信号は外部のＧＰＳにロックした入力クロック信号を別途設置して用いられてきた。そのため、火山灰、黄砂、天候の悪化にともない、ＧＰＳ信号が劣化しＧＰＳにクロック基準信号がロックできない場合には、クロック基準信号自体が異常となり、結果として、０系１系クロックパスにおいて本来はクロック周波数の異常がないにも関わらず、クロック供給装置において異常警報が検出され、図１２における入力従属元が自走モードとなってしまうことが懸念されてきた。   As described above, when an abnormality such as deterioration in clock frequency accuracy occurs in the clock path, the frequency is compared using an external reference clock to detect the abnormality. At this time, the clock reference signal has been used by separately installing an input clock signal locked to an external GPS. Therefore, if the GPS signal deteriorates and the clock reference signal cannot be locked to the GPS due to the volcanic ash, yellow sand, or the weather worsening, the clock reference signal itself becomes abnormal. Although there is no frequency abnormality, an abnormality alarm is detected in the clock supply device, and there has been a concern that the input dependent source in FIG.

そこで、本発明は、クロック基準信号が異常な場合においてもクロックパスの監視が可能であり、かつ、正常系のクロックパスへの切替を可能とすることを目的とする。   Therefore, an object of the present invention is to enable monitoring of a clock path even when the clock reference signal is abnormal and to switch to a normal clock path.

上記目的を達成するために、本願発明のクロック供給方法は、
クロックパスの異なる３つ以上の入力クロック信号の周波数と発振部の発振周波数との各周波数差を計算する周波数差計算手順と、
前記周波数差計算手順で計算した各周波数差に基づいて、前記発振部を周波数同期させるクロックパスを切り替える監視切替手順と、
を順に有し、
前記３つ以上の入力クロック信号は、前記発振部を周波数同期させている現用系クロックパスの入力クロック信号と、前記現用系クロックパスとは異なる他系クロックパスの入力クロック信号と、を含み、
前記監視切替手順において、
前記現用系クロックパスの入力クロック信号を用いて計算された周波数差が予め定められた閾値を超え、かつ前記他系クロックパスの入力クロック信号を用いて計算された周波数差の半数以上が前記閾値以内の場合、前記閾値以内となる前記他系クロックパスのうちのいずれかに、前記発振部を周波数同期させるクロックパスを切り替え、
前記現用系クロックパスの入力クロック信号を用いて計算された周波数差が前記閾値を超え、かつ前記他系クロックパスの入力クロック信号を用いて計算された周波数差の半数以上が前記閾値を超える場合、前記発振部を独立に動作させ、
前記現用系クロックパスの入力クロック信号を用いて計算された周波数差が前記閾値以内であり、かつ前記他系クロックパスの入力クロック信号を用いて計算された周波数差の半数以上が前記閾値を超える場合、前記閾値を超える前記他系クロックパスのうちのいずれかに、前記発振部を周波数同期させるクロックパスを切り替え、
前記現用系クロックパスの入力クロック信号を用いて計算された周波数差が前記閾値以内であり、かつ前記他系クロックパスの入力クロック信号を用いて計算された周波数差の半数以上が前記閾値以内の場合、前記発振部を周波数同期させるクロックパスを切り替えない。 In order to achieve the above object, the clock supply method of the present invention provides:
A frequency difference calculation procedure for calculating each frequency difference between the frequency of three or more input clock signals having different clock paths and the oscillation frequency of the oscillation unit;
Based on each frequency difference calculated in the frequency difference calculation procedure, a monitoring switching procedure for switching the clock path for frequency synchronization of the oscillation unit ,
Have a in order,
The three or more input clock signals include an input clock signal of an active clock path whose frequency is synchronized with the oscillation unit, and an input clock signal of another system clock path different from the active system clock path,
In the monitoring switching procedure,
The frequency difference calculated using the input clock signal of the working clock path exceeds a predetermined threshold value, and more than half of the frequency difference calculated using the input clock signal of the other system clock path is the threshold value. If within, switch the clock path that synchronizes the frequency of the oscillation unit to any of the other system clock paths that are within the threshold,
When the frequency difference calculated using the input clock signal of the working clock path exceeds the threshold, and more than half of the frequency difference calculated using the input clock signal of the other clock path exceeds the threshold , Operating the oscillation unit independently,
The frequency difference calculated using the input clock signal of the working clock path is within the threshold value, and more than half of the frequency difference calculated using the input clock signal of the other clock path exceeds the threshold value. In this case, the clock path for synchronizing the frequency of the oscillating unit to any one of the other clock paths exceeding the threshold is switched,
The frequency difference calculated using the input clock signal of the working clock path is within the threshold value, and more than half of the frequency difference calculated using the input clock signal of the other clock path is within the threshold value. In this case, the clock path for synchronizing the frequency of the oscillation unit is not switched .

本願発明のクロック供給方法は、周波数差計算手順と、監視切替手順と、を順に有するため、クロック基準信号が異常な場合においてもクロックパスを監視し、異常なクロックパスを判定することができる。これにより、本願発明のクロック供給方法は、正常系のクロックパスへの切替を行うことができる。   Since the clock supply method of the present invention has a frequency difference calculation procedure and a monitoring switching procedure in order, the clock path can be monitored and an abnormal clock path can be determined even when the clock reference signal is abnormal. As a result, the clock supply method of the present invention can switch to a normal clock path.

本願発明のクロック供給方法では、前記周波数差計算手順において、少なくとも２つの入力クロック信号はマスタークロックを供給するノードに近い上位ノードからのクロックパスを有し、少なくとも１つの入力クロック信号は同位のスレーブノードからのクロックパスを有してもよい。   In the clock supply method of the present invention, in the frequency difference calculation procedure, at least two input clock signals have a clock path from an upper node close to a node supplying the master clock, and at least one input clock signal is a peer slave. You may have a clock path from the node.

本願発明のクロック供給方法では前記周波数差計算手順において、少なくとも２つの入力クロック信号はマスタークロックを供給するノードに近い上位ノードからのクロックパスを有し、少なくとも１つの入力クロック信号はＧＰＳ受信器からのクロックパスを有してもよい。   In the clock supply method of the present invention, in the frequency difference calculation procedure, at least two input clock signals have a clock path from an upper node close to the node supplying the master clock, and at least one input clock signal is received from the GPS receiver. You may have a clock path.

上記目的を達成するために、本願発明のクロック供給装置は、
クロックパスの異なる３つ以上の入力クロック信号が入力されるクロック入力部と、
前記クロック入力部から入力されたいずれかの入力クロック信号と周波数同期して発振する発振部と、
前記クロック入力部からの各入力クロック信号の周波数と前記発振部の発振周波数との各周波数差を計算する周波数差計算部と、
前記周波数差計算部からの各周波数差に基づいて、前記発振部を周波数同期させるクロックパスを切り替える監視切替部と、
を備え、
前記３つ以上の入力クロック信号は、前記発振部を周波数同期させている現用系クロックパスの入力クロック信号と、前記現用系クロックパスとは異なる他系クロックパスの入力クロック信号と、を含み、
前記監視切替手順において、
前記現用系クロックパスの入力クロック信号を用いて計算された周波数差が予め定められた閾値を超え、かつ前記他系クロックパスの入力クロック信号を用いて計算された周波数差の半数以上が前記閾値以内の場合、前記閾値以内となる前記他系クロックパスのうちのいずれかに、前記発振部を周波数同期させるクロックパスを切り替え、
前記現用系クロックパスの入力クロック信号を用いて計算された周波数差が前記閾値を超え、かつ前記他系クロックパスの入力クロック信号を用いて計算された周波数差の半数以上が前記閾値を超える場合、前記発振部を独立に動作させ、
前記現用系クロックパスの入力クロック信号を用いて計算された周波数差が前記閾値以内であり、かつ前記他系クロックパスの入力クロック信号を用いて計算された周波数差の半数以上が前記閾値を超える場合、前記閾値を超える前記他系クロックパスのうちのいずれかに、前記発振部を周波数同期させるクロックパスを切り替え、
前記現用系クロックパスの入力クロック信号を用いて計算された周波数差が前記閾値以内であり、かつ前記他系クロックパスの入力クロック信号を用いて計算された周波数差の半数以上が前記閾値以内の場合、前記発振部を周波数同期させるクロックパスを切り替えない。 In order to achieve the above object, the clock supply device of the present invention provides:
A clock input unit to which three or more input clock signals having different clock paths are input;
An oscillating unit that oscillates in frequency synchronization with any of the input clock signals input from the clock input unit;
A frequency difference calculation unit for calculating each frequency difference between the frequency of each input clock signal from the clock input unit and the oscillation frequency of the oscillation unit;
Based on each frequency difference from the frequency difference calculation unit, a monitoring switching unit that switches a clock path for frequency synchronization of the oscillation unit ,
Equipped with a,
The three or more input clock signals include an input clock signal of an active clock path whose frequency is synchronized with the oscillation unit, and an input clock signal of another system clock path different from the active system clock path,
In the monitoring switching procedure,
The frequency difference calculated using the input clock signal of the working clock path exceeds a predetermined threshold value, and more than half of the frequency difference calculated using the input clock signal of the other system clock path is the threshold value. If within, switch the clock path that synchronizes the frequency of the oscillation unit to any of the other system clock paths that are within the threshold,
When the frequency difference calculated using the input clock signal of the working clock path exceeds the threshold, and more than half of the frequency difference calculated using the input clock signal of the other clock path exceeds the threshold , Operating the oscillation unit independently,
The frequency difference calculated using the input clock signal of the working clock path is within the threshold value, and more than half of the frequency difference calculated using the input clock signal of the other clock path exceeds the threshold value. In this case, the clock path for synchronizing the frequency of the oscillating unit to any one of the other clock paths exceeding the threshold is switched,
The frequency difference calculated using the input clock signal of the working clock path is within the threshold value, and more than half of the frequency difference calculated using the input clock signal of the other clock path is within the threshold value. In this case, the clock path for synchronizing the frequency of the oscillation unit is not switched .

本願発明のクロック供給装置は、発振部と、周波数差計算部と、監視切替部と、を備えるため、クロック基準信号が異常な場合においてもクロックパスを監視し、異常なクロックパスを判定することができる。これにより、本願発明のクロック供給装置は、正常系のクロックパスへの切替を行うことができる。   Since the clock supply device of the present invention includes the oscillation unit, the frequency difference calculation unit, and the monitoring switching unit, the clock path is monitored even when the clock reference signal is abnormal, and the abnormal clock path is determined. Can do. As a result, the clock supply device of the present invention can switch to the normal clock path.

本願発明のクロック供給装置では、前記クロック入力部に入力される少なくとも２つの入力クロック信号は、マスタークロックを供給するノードに近い上位ノードからのクロックパスを有し、前記クロック入力部に入力される少なくとも１つの入力クロック信号は、同位のスレーブノードからのクロックパスを有してもよい。   In the clock supply device of the present invention, at least two input clock signals input to the clock input unit have a clock path from an upper node close to a node supplying the master clock, and are input to the clock input unit. At least one input clock signal may have a clock path from a peer slave node.

本願発明のクロック供給装置では、前記クロック入力部に入力される少なくとも２つの入力クロック信号は、マスタークロックを供給するノードに近い上位ノードからのクロックパスを有し、前記クロック入力部に入力される少なくとも１つの入力クロック信号は、ＧＰＳ受信器からのクロックパスを有してもよい。   In the clock supply device of the present invention, at least two input clock signals input to the clock input unit have a clock path from an upper node close to a node supplying the master clock, and are input to the clock input unit. The at least one input clock signal may have a clock path from the GPS receiver.

本発明によれば、クロック基準信号の周波数が異常となった場合においてもクロック基準信号の異常を検出し、なおかつクロック基準信号が異常な場合においてもクロックパスの監視、および正常系のクロックパスへの切替が可能となる。   According to the present invention, even when the frequency of the clock reference signal becomes abnormal, the abnormality of the clock reference signal is detected, and even when the clock reference signal is abnormal, the monitoring of the clock path and the normal clock path are performed. Can be switched.

実施形態１に係るクロック供給装置の一例を示す。1 illustrates an example of a clock supply device according to a first embodiment. ０系クロックパスに従属している場合の切替処理フローの一例を示す。An example of the switching process flow in the case of being subordinate to the 0 system clock path is shown. 実施形態２に係るクロック供給装置のクロック供給網の一例を示す。4 shows an example of a clock supply network of a clock supply device according to a second embodiment. 実施形態２に係るクロック供給装置が０系クロックに従属している場合の切替遷移の一例を示す。An example of the switching transition when the clock supply device according to the second embodiment is subordinate to the 0 system clock is shown. 従属元のクロックパスの周波数が急激に変化するときの周波数差の変動の一例を示す。An example of the variation of the frequency difference when the frequency of the subordinate clock path changes rapidly will be shown. 図５の周波数変動が生じたときの監視切替部の状態遷移の一例を示す。An example of the state transition of the monitoring switching unit when the frequency fluctuation of FIG. 5 occurs is shown. 従属元のクロックパスの周波数が徐々に変化するときの周波数差の変動の一例を示す。An example of the variation in the frequency difference when the frequency of the subordinate clock path gradually changes is shown. 図７の周波数変動が生じたときの監視切替部の状態遷移の一例を示す。An example of the state transition of the monitoring switching part when the frequency fluctuation | variation of FIG. 7 arises is shown. 実施形態３に係るクロック供給装置の一例を示す。10 illustrates an example of a clock supply device according to a third embodiment. 実施形態３に係るクロック供給装置が０系クロックに従属している場合の切替遷移の一例を示す。An example of the switching transition when the clock supply device according to the third embodiment is subordinate to the 0-system clock is shown. 従来のクロック供給方式をあらわした図である。It is a figure showing the conventional clock supply system. 従来のクロック供給装置の詳細な構成を表した図である。It is a figure showing the detailed structure of the conventional clock supply apparatus. 従来のクロック供給装置が０系クロックに従属している場合の切替遷移の一例を示す。An example of switching transition when a conventional clock supply device is subordinate to a 0-system clock is shown.

添付の図面を参照して本発明の実施形態を説明する。以下に説明する実施形態は本発明の実施の例であり、本発明は、以下の実施形態に制限されるものではない。なお、本明細書及び図面において符号が同じ構成要素は、相互に同一のものを示すものとする。   Embodiments of the present invention will be described with reference to the accompanying drawings. The embodiments described below are examples of the present invention, and the present invention is not limited to the following embodiments. In the present specification and drawings, the same reference numerals denote the same components.

（実施形態１）
本実施形態では、ＧＰＳ信号にロックしたクロック基準信号が異常時の場合でも、０系１系クロックパスにおいてクロック異常がない場合、正常なクロックパスを選択可能となるような切替方式として、ＧＰＳを用いたクロック基準信号といった周波数の絶対値が既知であるクロック基準信号を用いずに、クロック供給装置に０系、１系、２系・・・といった３系以上のクロック入力があるクロック供給装置においてクロックパスの切替方式を提案する。 (Embodiment 1)
In the present embodiment, even when the clock reference signal locked to the GPS signal is abnormal, if there is no clock abnormality in the 0 system 1 system clock path, GPS is selected as a switching method that enables selection of a normal clock path. In a clock supply device in which the clock supply device has three or more clock inputs such as 0 system, 1 system, 2 system,... Without using a clock reference signal whose frequency absolute value is known, such as the clock reference signal used. A clock path switching method is proposed.

図１に、本実施形態に係るクロック供給装置の一例を示す。図１ではＮ個のクロックパスからのクロック入力がある場合の説明を行う。本実施形態に係るクロック供給装置１０は、３つ以上のクロック入力部１４０〜１４Ｎと、周波数差計算部１１０〜１１Ｎと、監視切替部１２と、発振部１３と、を備える。 FIG. 1 shows an example of a clock supply apparatus according to this embodiment. In FIG. 1, a case where there are clock inputs from N clock paths will be described. The clock supply device 10 according to the present embodiment includes three or more clock input units 14 0 to 14 N , a frequency difference calculation unit 11 0 to 11 N , a monitoring switching unit 12, and an oscillation unit 13.

クロック入力部１４０〜１４Ｎに、クロックパスの異なる３つ以上の入力クロック信号が入力される。例えば、クロック入力部１４０に０系クロックパスの入力クロック信号が入力され、クロック入力部１４１に１系クロックパスの入力クロック信号が入力され、クロック入力部１４２に２系クロックパスの入力クロック信号が入力され、・・・クロック入力部１４ＮにＮ系クロックパスの入力クロック信号が入力される。 Three or more input clock signals having different clock paths are input to the clock input units 14 0 to 14 N. For example, the input clock signal of the 0-system clock path to the clock input 14 0 is input, the input clock signal is input for one system clock path to the clock input unit 14 1, the input of the 2-system clock path to the clock input 14 2 The clock signal is input, and the input clock signal of the N-system clock path is input to the clock input unit 14N .

０系入力周波数差計算部１１０、１系入力周波数差計算部１１１、２系入力周波数差計算部１１２、・・・Ｎ系入力周波数差計算部１１Ｎは、０系クロックパス、１系クロックパス、２系クロックパス・・・Ｎ系クロックパスのそれぞれの入力クロック信号とクロック供給装置１０内の発振部１３からの出力クロック信号との周波数差を計算する。監視切替部１２は、それぞれの周波数差計算部１１０〜１１Ｎの相対的な周波数差より各クロックパスの異常状態を監視し、従属元のクロックパスを選択する。発振部１３は、監視切替部１２にて選択されたクロックパスの周波数差の情報を基に、監視切替部１２にて選択されたクロックパスの入力クロック信号に周波数を調整し、当該クロックパスのクロック入力部に接続されている前ノードに同期したクロック信号を出力する。 0-system input frequency difference calculator 11 0 , 1-system input frequency difference calculator 11 1 , 2-system input frequency difference calculator 11 2 ,... N-system input frequency difference calculator 11 N is a 0-system clock path, 1 A frequency difference between each of the input clock signals of the system clock path, the system 2 clock path,..., The system N clock path and the output clock signal from the oscillation unit 13 in the clock supply device 10 is calculated. The monitoring switching unit 12 monitors the abnormal state of each clock path based on the relative frequency difference between the respective frequency difference calculation units 11 0 to 11 N , and selects a subordinate source clock path. The oscillation unit 13 adjusts the frequency to the input clock signal of the clock path selected by the monitoring switching unit 12 based on the information on the frequency difference of the clock path selected by the monitoring switching unit 12, and A clock signal synchronized with the previous node connected to the clock input unit is output.

ここで、周波数差計算部１１０〜１１Ｎは特許文献２と同様に有限の時間間隔で計測されるため、監視切替部１２での切替、および発振部１３での周波数調整は時間的に連続的ではなく断続的に行われる。このため、各周波数差計算部１１０〜１１Ｎで各入力クロック信号と比較される発振部１３のクロック周波数は、前回のクロック計算で調整され、監視切替部１２にて採用された系の周波数であり、採用された系における入力周波数差計算の値は前回計算されたときの入力クロック信号の周波数と今回計算されるときの入力クロック信号の周波数の差となり、必ずしも０とはならない。 Here, since the frequency difference calculation units 11 0 to 11 N are measured at a finite time interval as in Patent Document 2, switching in the monitoring switching unit 12 and frequency adjustment in the oscillation unit 13 are continuous in time. Rather than intermittent. Therefore, the clock frequency of the oscillating unit 13 that is compared with each input clock signal in each frequency difference calculation unit 11 0 to 11 N is adjusted in the previous clock calculation, and the frequency of the system adopted in the monitoring switching unit 12 is used. Therefore, the value of the input frequency difference calculation in the adopted system is the difference between the frequency of the input clock signal when calculated last time and the frequency of the input clock signal when calculated this time, and is not necessarily zero.

周波数差計算部１１０〜１１Ｎで計算された周波数差が、クロックパス異常であると設定した周波数差の閾値Δｆｔｈ以上となっていた場合、本実施形態のクロック供給装置１０ではそのクロックパスが異常と監視切替部１２で判定する。 When the frequency difference calculated by the frequency difference calculation units 11 0 to 11 N is equal to or greater than the threshold value Δf th of the frequency difference that is set to indicate that the clock path is abnormal, the clock supply device 10 of this embodiment uses that clock path. Is determined to be abnormal by the monitoring switching unit 12.

本実施形態に係るクロック供給方法は、周波数差計算手順と、監視切替手順と、を順に有する。周波数差計算手順では、周波数差計算部１１０〜１１Ｎが、クロック入力部１４０〜１４Ｎからの各入力クロック信号の周波数と発振部１３からのクロック信号の出力周波数との各周波数差を計算する。監視切替手順では、監視切替部１２が、周波数差計算部１１０〜１１Ｎからの各周波数差が予め定められた閾値Δｆｔｈを超えたクロックパスの数と閾値Δｆｔｈを超えないクロックパスの数を比較し、個数の多いクロックパスを正常なクロックパスと判定し、個数の少ないクロックパスを異常なクロックパスと判定する。 The clock supply method according to this embodiment includes a frequency difference calculation procedure and a monitoring switching procedure in order. In the frequency difference calculation procedure, the frequency difference calculation units 11 0 to 11 N calculate the frequency difference between the frequency of each input clock signal from the clock input units 14 0 to 14 N and the output frequency of the clock signal from the oscillation unit 13. calculate. In the monitoring switching procedure, the monitoring switching unit 12 determines the number of clock paths in which each frequency difference from the frequency difference calculation units 11 0 to 11 N exceeds a predetermined threshold Δf th and the number of clock paths that do not exceed the threshold Δf th . The number of clock paths is compared, a clock path with a large number is determined as a normal clock path, and a clock path with a small number is determined as an abnormal clock path.

クロック供給装置が図１の場合の、監視切替手順における監視切替部１２での切替フローを図２に示す。図２ではクロック供給装置１０が０系クロックに従属している場合の異常状況を示している。   FIG. 2 shows a switching flow in the monitoring switching unit 12 in the monitoring switching procedure when the clock supply device is FIG. FIG. 2 shows an abnormal situation when the clock supply device 10 is subordinate to the 0 system clock.

まず、０系クロックパスに異常がある場合（Ｓ１０１においてＹｅｓ）、０系クロックパスの入力クロック信号において前回の切替時の周波数に対して周波数がクロックパス異常であると設定した周波数差の閾値以上に変化してしまったと考えられる。   First, when there is an abnormality in the 0 system clock path (Yes in S101), the input clock signal of the 0 system clock path is equal to or higher than the frequency difference threshold set as the clock path abnormality with respect to the frequency at the previous switching. It is thought that has changed.

そのため、他の系に切り替える必要がある。他の系クロックパスの半分以上が正常な場合、それら系のクロックパスは正常であると多数決で判定し（Ｓ１０２においてＹｅｓ）、その中の一つの系へクロックパスの切替を行う（Ｓ１０３）。   Therefore, it is necessary to switch to another system. If more than half of the other system clock paths are normal, it is determined by majority vote that the clock paths of those systems are normal (Yes in S102), and the clock path is switched to one of them (S103).

一方、他の系クロックパスの半分以上が正常でない場合、系における正常なクロックパスがないと判定し（Ｓ１０２においてＮｏ）、発振部１３のクロックを自走で動作させる（Ｓ１０４）。   On the other hand, if more than half of the other system clock paths are not normal, it is determined that there is no normal clock path in the system (No in S102), and the clock of the oscillating unit 13 is operated free-running (S104).

次に０系クロックパスが正常と監視切替部１２で判定した場合に関して説明する。
０系クロックパスが正常と監視切替部１２で判定する場合に関して、以下の２つの場合が考えられる。 Next, the case where the monitoring switching unit 12 determines that the 0 system clock path is normal will be described.
Regarding the case where the monitoring switching unit 12 determines that the 0-system clock path is normal, the following two cases are conceivable.

・０系クロックパスの入力クロック信号の周波数が理想状態のクロックの周波数からクロックパス異常であると設定した周波数差までの範囲の値にある場合（ｃａｓｅ １）
・０系クロックパスの入力クロック信号の周波数が理想状態のクロック周波数からクロックパス異常であると設定した周波数差までの範囲の値の外にあるが、前回０系入力周波数差計算部で計算した時刻からの周波数の変化量はクロックパス異常であると設定した周波数の閾値以内となっている場合（ｃａｓｅ ２） When the frequency of the input clock signal of the 0 system clock path is in the range from the frequency of the clock in the ideal state to the frequency difference set as an abnormal clock path (case 1)
・ The frequency of the input clock signal of the 0 system clock path is outside the range from the ideal clock frequency to the frequency difference set as an abnormal clock path, but it was calculated by the previous 0 system input frequency difference calculator. When the amount of change in frequency from the time is within the threshold value of the frequency set to indicate that the clock path is abnormal (case 2)

Ｃａｓｅ １は切替の必要がなく、Ｃａｓｅ ２は切替の必要があるため、以下に説明する監視切替部１２では両者を切り分けるフローを本実施形態では有する。
０系クロックパスが正常と監視切替部１２で判定し（Ｓ１０１においてＮｏ）、過半数のクロックパスにおいて異常と判定した場合（Ｓ１０５においてＹｅｓ）、０系クロックパスがｃａｓｅ １であるため正常となっているクロックパスの数に比べて、０系クロックパスが、ｃａｓｅ ２の状態、つまり、０系入力クロック信号に同期した発振部１３の出力も異常となることにより、実際はクロックパス異常であると設定した閾値以内の周波数差となっているクロックパスが監視切替部１２で異常と判定されてしまった、つまり監視切替部１２で異常と判定した系が実際は正常の系と考えた場合の正常なクロックパス数が多いと多数決で判定する。その結果、監視切替部１２では、０系クロックパスはＣａｓｅ ２であると判定し、前記異常と判定した系の一つにクロックパスを切り替える（Ｓ１０６）。 Since Case 1 does not need to be switched and Case 2 needs to be switched, the monitoring switching unit 12 described below has a flow for separating both in this embodiment.
If the monitoring switching unit 12 determines that the 0 system clock path is normal (No in S101) and determines that the majority of the clock paths are abnormal (Yes in S105), the 0 system clock path is case 1 and thus becomes normal. Compared to the number of clock paths, the 0-system clock path is set to the case 2 state, that is, the output of the oscillation unit 13 synchronized with the 0-system input clock signal also becomes abnormal, so that the clock path is actually abnormal. The clock path having a frequency difference within the threshold value determined to be abnormal by the monitoring switching unit 12, that is, the normal clock when the system determined to be abnormal by the monitoring switching unit 12 is actually considered a normal system If the number of passes is large, it is determined by majority vote. As a result, the monitoring switching unit 12 determines that the 0-system clock path is Case 2, and switches the clock path to one of the systems determined to be abnormal (S106).

一方、０系クロックパスが正常と監視切替部で判定し（Ｓ１０１においてＮｏ）、他系クロックパスの過半数が異常ではないと判定した場合（Ｓ１０５においてＮｏ）、多数決により０系クロックパスが正常であると監視切替部１２では判定し、切替を行わない（Ｓ１０７）。   On the other hand, if the monitoring switching unit determines that the 0 system clock path is normal (No in S101) and determines that the majority of the other system clock paths are not abnormal (No in S105), the 0 system clock path is normal due to majority vote. The monitoring switching unit 12 determines that there is, and does not perform switching (S107).

以上のフローを行うことにより、発振部１３が従属しているクロックパスに異常があった場合の切替および発振部１３に異常があった場合の切替が可能となる。   By performing the above flow, switching when there is an abnormality in the clock path on which the oscillation unit 13 is subordinate and switching when there is an abnormality in the oscillation unit 13 are possible.

（実施形態２）
本形態では、ＧＰＳを用いずにインラインのクロックパスのみでクロック供給を行うクロック供給網に関するクロックパスの切替、監視方式を説明する。
本形態では、周波数差計算手順において、図１に示すクロック入力部１４０〜１４Ｎに入力される少なくとも２つの入力クロック信号はマスタークロックを供給するノード９１に近い上位ノードからのクロックパスを有し、少なくとも１つの入力クロック信号は同位のスレーブノードからのクロックパスを有する。 (Embodiment 2)
In this embodiment, a clock path switching and monitoring method related to a clock supply network that performs clock supply only by an inline clock path without using GPS will be described.
In this embodiment, in the frequency difference calculation procedure, at least two input clock signals input to the clock input units 14 0 to 14 N shown in FIG. 1 have a clock path from an upper node close to the node 91 that supplies the master clock. However, at least one input clock signal has a clock path from a peer slave node.

本形態に関して、クロック供給装置１０は３つ以上のクロック入力ポートを必要とするが、図１１のような従来のクロック供給網の場合、クロック入力ポートは２つとなっている。そこで、各クロック供給装置１０において、クロック入力部１４０〜１４２は３つとなり、それぞれのクロックパスが従属同期されている各ノードからのパスであるクロック供給網を図３に示す。 In this embodiment, the clock supply device 10 requires three or more clock input ports. However, in the case of the conventional clock supply network as shown in FIG. 11, there are two clock input ports. Therefore, in each clock supply device 10, there are three clock input units 14 0 to 14 2 and FIG. 3 shows a clock supply network that is a path from each node in which each clock path is subordinately synchronized.

このクロック供給網では、注目するクロック供給装置が存在するスレーブノード９３Ａ〜９３Ｈにおいて、スレーブノード９３Ａ〜９３Ｄが上位のサブマスターノード９２０及び９２１からの２つのクロックパスと同位のスレーブノード９３Ａ〜９３Ｄからの１つのクロックパスにより３つの入力クロック信号が供給され、スレーブノード９３Ｅ〜９３Ｈが上位のスレーブノード９３Ａ〜９３Ｄからの２つのクロックパスと同位のスレーブノード９３Ｅ〜９３Ｈからの１つのクロックパスにより３つの入力クロック信号が供給される。 This clock supply network, the slave node 93A~93H the clock supply device of interest is present, the two clock path and peer slave node from the slave node 93A~93D submaster node 92 0 and 92 1 of the upper is 93A~ Three input clock signals are supplied by one clock path from 93D, and slave nodes 93E to 93H have two clock paths from upper slave nodes 93A to 93D and one clock path from peer slave nodes 93E to 93H. Thus, three input clock signals are supplied.

このクロック供給網内の任意のクロック供給装置１０において、０系クロックパスにクロック供給装置１０が同期している場合の監視切替部１２の異常状態と切替の遷移図を図４に示す。
状態１は０系クロックパスに異常があり、他系クロックパスの半分以上が正常となっていないため、図２のフローより入力従属元切替は自走となる。 FIG. 4 shows an abnormal state and switching transition diagram of the monitoring switching unit 12 when the clock supply device 10 is synchronized with the 0-system clock path in any clock supply device 10 in the clock supply network.
In state 1, since there is an abnormality in the 0 system clock path and more than half of the other system clock paths are not normal, the input dependent source switching is self-running from the flow of FIG.

状態２、状態３及び状態４は０系クロックパスに異常があり、且つ他系クロックパスの半分（１つ）以上が正常（図では異常無）となっているため、図２のフローより正常の系へ切替が行われる。   State 2, State 3 and State 4 are normal from the flow of FIG. 2 because there is an abnormality in the 0 system clock path and more than half (one) of the other system clock paths is normal (no abnormality in the figure) The system is switched to

状態５は、０系クロックパスに異常がなく、且つ、他系クロックパスの過半数（２つ）以上が異常となっているため、図２のフローより、異常と監視切替部１２で判定された系へ切替が行われる。   State 5 is determined to be abnormal by the monitoring switching unit 12 from the flow of FIG. 2 because there is no abnormality in the 0 system clock path and more than half (two) of the other system clock paths are abnormal. Switching to the system is performed.

状態６、状態７及び状態８は０系クロックパスに異常がなく、且つ、他系クロックパスの過半数（２つ）以上が異常となっていないため、図２のフローより切替が行われない。   In states 6, 7, and 8, there is no abnormality in the 0-system clock path, and more than half (two) of the other-system clock paths are not abnormal, so switching is not performed according to the flow of FIG.

ここで、クロックの状態遷移に関してさらに詳細に説明する。
まず、従属元のクロックパスが急激に閾値以上に変化した場合の周波数の監視及び切替に関して説明する。 Here, the clock state transition will be described in more detail.
First, frequency monitoring and switching when the subordinate clock path suddenly changes to a threshold value or higher will be described.

クロック供給装置１０に３つのクロックパス（０系、１系、２系）から入力があり、それらのクロック周波数が図５のように遷移している場合のクロック監視に関して説明する。初期状態として発振部１３からの出力クロック信号の従属元が０系クロックパスとなっている。時刻ｔ１、ｔ２、ｔ３、ｔ４ではクロック供給装置１０における周波数差計算部１１０〜１１Ｎにおいて各入力クロック信号と発振部１３からの出力クロック信号の周波数とが比較され周波数差が計算される。 The clock monitoring when the clock supply device 10 has inputs from three clock paths (system 0, system 1 and system 2) and their clock frequencies are transitioned as shown in FIG. 5 will be described. As an initial state, the dependent source of the output clock signal from the oscillator 13 is a 0-system clock path. At times t 1 , t 2 , t 3 , and t 4 , the frequency difference calculation units 11 0 to 11 N in the clock supply apparatus 10 compare the frequencies of the input clock signals and the output clock signal from the oscillation unit 13 to determine the frequency difference. Calculated.

ここで、監視切替部１２においてクロックパスが異常と判定する周波数差は閾値Δｆｔｈとなっている。
各周波数差計算部１１０〜１１Ｎで計算された周波数差と監視切替部１２の状態を図６に示す。時刻ｔ２までは各周波数差計算部１１０〜１１Ｎで計算された周波数差は閾値Δｆｔｈ以内であるため、図４に示される異常状態は状態８の状態となり、クロックパスの切替は起こらず、入力従属元は０系クロックパスとなっている。 Here, the frequency difference at which the monitoring switching unit 12 determines that the clock path is abnormal is the threshold value Δf th .
FIG. 6 shows the frequency difference calculated by each of the frequency difference calculation units 11 0 to 11 N and the state of the monitoring switching unit 12. Because until time t 2 frequency difference calculated by the frequency difference calculation unit 11 0 to 11 N is within the threshold Delta] f th, abnormal state shown in FIG. 4 is a state of the state 8, switching of the clock paths occur The input dependent element is a 0-system clock path.

しかし時刻ｔ３において、０系入力周波数差計算部１１０より計算された周波数差が閾値を越えたΔｆ１が検出される。そのため、監視切替部１２では図４の状態において状態４と判定され、入力従属元は１系クロックパスに切り替えられる。時刻ｔ４では１系クロックパスが従属元となるので、１系クロックパスの状態が図４における０系クロックパス異常、０系クロックパスの状態が図４における１系クロックパス異常と置き換わった表となる。このとき、０系クロックパスは発振部１３の周波数との周波数差がΔｆ１となるため、図４の状態において状態６となり、従属元のクロックパスは切り替わらない。 However, at time t 3, Δf 1 0 system input frequency difference calculated frequency difference from the calculator 11 0 exceeds the threshold value is detected. For this reason, the monitoring switching unit 12 determines that the state in FIG. 4 is in the state 4 and switches the input dependent source to the 1-system clock path. At time t 4 , the 1-system clock path becomes the dependent source, so that the status of the 1-system clock path is replaced with the 0-system clock path abnormality in FIG. 4 and the 0-system clock path state is replaced with the 1-system clock path abnormality in FIG. It becomes. At this time, since the frequency difference of the 0-system clock path from the frequency of the oscillating unit 13 is Δf 1 , the state becomes the state 6 in the state of FIG. 4, and the dependent source clock path is not switched.

この状態遷移におけるクロック供給装置１０内の発振部１３が出力するクロック周波数の遷移は図５に示している。従属元のクロックパスが急激に閾値Δｆｔｈ以上に変化した場合において、発振部１３はそのクロックパスに追従せず、他のクロックパスに切り替わり出力クロック信号が出力されていることがわかる。 The transition of the clock frequency output from the oscillator 13 in the clock supply device 10 in this state transition is shown in FIG. It can be seen that when the subordinate clock path suddenly changes to the threshold value Δf th or more, the oscillating unit 13 does not follow the clock path and switches to another clock path to output an output clock signal.

次に、従属元のクロックパスの周波差数が閾値Δｆｔｈ以上へ徐々に変化した場合の周波数の監視及び切替に関して説明する。
クロック供給装置１０に３つのクロックパス（０系、１系、２系）から入力があり、それらのクロック周波数が図７のように遷移している場合のクロック監視に関して説明する。初期状態としてクロック従属元が０系クロックパスとなっている。時刻ｔ１、ｔ２、ｔ３、ｔ４ではクロック供給装置１０における周波数差計算部１１０〜１１Ｎにおいて各入力クロック信号の周波数と発振部１３からの出力クロック信号の周波数とが比較され周波数差が計算される。 Next, frequency monitoring and switching when the frequency difference number of the subordinate clock path gradually changes to a threshold value Δf th or more will be described.
A description will be given of clock monitoring when the clock supply apparatus 10 has inputs from three clock paths (system 0, system 1 and system 2) and their clock frequencies are transitioned as shown in FIG. As an initial state, the clock dependent element is a 0 system clock path. At times t 1 , t 2 , t 3 , and t 4 , the frequency difference calculators 11 0 to 11 N in the clock supply device 10 compare the frequency of each input clock signal with the frequency of the output clock signal from the oscillator 13. The difference is calculated.

ここで、監視切替部１２においてクロックパスが異常と判定する周波数差は閾値Δｆｔｈとなっている。
各周波数差計算部１１０〜１１Ｎで計算された周波数差と監視切替部１２の状態を図８に示す。時刻ｔ２までは各周波数差計算部１１０〜１１Ｎで計算された周波数差は閾値Δｆｔｈ以内であるため、図４に示される異常状態は状態８の状態となり、クロックパスの切替は起こらず、入力従属元は０系クロックパスのままとなっている。 Here, the frequency difference at which the monitoring switching unit 12 determines that the clock path is abnormal is the threshold value Δf th .
FIG. 8 shows the frequency difference calculated by each frequency difference calculation unit 11 0 to 11 N and the state of the monitoring switching unit 12. Because until time t 2 frequency difference calculated by the frequency difference calculation unit 11 0 to 11 N is within the threshold Delta] f th, abnormal state shown in FIG. 4 is a state of the state 8, switching of the clock paths occur However, the input dependent element remains the 0 system clock path.

しかし時刻ｔ３において、時刻ｔ２で調整した発振部１３のクロック周波数差と１系クロックパス、２系クロックパスそれぞれの周波数差が閾値Δｆｔｈ以上の値となり、監視切替部１２において１系クロックパスと２系クロックパスが異常であると判別される。このとき、０系以外のクロックパスにおいて過半数のクロックパスが異常であると判別されるため、状態５と判別する。このため、時刻ｔ３では従属元のクロックパスが０系から１系へと切替が生じる。時刻ｔ４では１系クロックパスが従属元となるので、１系クロックパスの状態が図４における０系クロックパス異常となり、０系クロックパスの状態が図４における１系クロックパスの異常と置き換わった表となる。このとき、０系クロックパスは発振部１３の出力クロック周波数との周波数差が閾値Δｆｔｈ以上となるため、図４の状態において状態６となり、従属元のクロックパスは切り替わらない。 However, at the time t 3 , the clock frequency difference of the oscillation unit 13 adjusted at the time t 2 and the frequency difference between the 1-system clock path and the 2-system clock path become values greater than or equal to the threshold Δf th. It is determined that the path and the system 2 clock path are abnormal. At this time, since it is determined that the majority of the clock paths other than the 0 system are abnormal, the state is determined as state 5. Therefore, the dependent source clock path at time t 3 switching occurs to 1 system from the 0-system. At time t 4 , the 1-system clock path becomes the dependent source, so the status of the 1-system clock path becomes the 0-system clock path abnormality in FIG. 4, and the 0-system clock path state replaces the 1-system clock path abnormality in FIG. It becomes a table. At this time, since the frequency difference between the 0-system clock path and the output clock frequency of the oscillating unit 13 is equal to or greater than the threshold value Δf th , the state becomes the state 6 in the state of FIG.

この状態遷移におけるクロック供給装置１０内の発振部１３が出力するクロック周波数の遷移は図７に示している。従属元のクロックパスが徐々に閾値Δｆｔｈ以上に変化した場合において、発振部１３はそのクロックパスに追従せず、他のクロックパスに切り替わりクロック信号が出力されていることがわかる。 The transition of the clock frequency output from the oscillator 13 in the clock supply device 10 in this state transition is shown in FIG. It can be seen that when the subordinate clock path gradually changes to the threshold Δf th or more, the oscillating unit 13 does not follow the clock path and switches to another clock path to output a clock signal.

（実施形態３）
本形態では、図１１で示される従来のクロック供給方式において、各ノードに提案したクロック供給装置が配置されている場合に関して説明する。
本形態では、周波数差計算手順において、図１に示すクロック入力部１４０〜１４Ｎに入力される少なくとも２つの入力クロック信号はマスタークロックを供給するノード９１０、９１１に近い上位ノードからのクロックパスを有し、図１に示すクロック入力部１４０〜１４Ｎに入力される少なくとも１つの入力クロック信号はＧＰＳ受信器からのクロックパスを有する。 (Embodiment 3)
In this embodiment, a case where the proposed clock supply apparatus is arranged in each node in the conventional clock supply system shown in FIG. 11 will be described.
In this embodiment, in the frequency difference calculation procedure, at least two input clock signals input to the clock input units 14 0 to 14 N shown in FIG. 1 are transmitted from the upper nodes close to the nodes 91 0 and 91 1 that supply the master clock. At least one input clock signal that has a clock path and is input to the clock input units 14 0 to 14 N shown in FIG. 1 has a clock path from the GPS receiver.

図９に各ノードに配置するクロック供給装置の詳細な構成を示す。入力クロック信号は３つあり、上位ノードからのクロックパス２つと各クロック供給装置に配置されているＧＰＳ受信器からのクロックパスから構成されている。   FIG. 9 shows a detailed configuration of the clock supply device arranged in each node. There are three input clock signals, which are composed of two clock paths from the upper node and a clock path from a GPS receiver arranged in each clock supply device.

図１０に、本実施形態に係る０系クロックパスに従属している場合の異常状態と切替遷移の一例を示す。
状態１では０系クロックパスが異常であり、且つ、他系クロックパスの入力クロック信号において半分（１つ）以上が正常となっていないため、図２の切替フローより入力従属元切替は自走となる。 FIG. 10 shows an example of an abnormal state and switching transition in the case of being subordinate to the 0-system clock path according to the present embodiment.
In state 1, the 0 system clock path is abnormal, and more than half (one) of the input clock signals of the other system clock paths are not normal. It becomes.

状態２では０系クロックパスが異常であり、且つ、他系クロックパスの入力クロック信号において半数（１つ）以上が正常となっているため、図２の切替フローによると正常と判定されたクロックパスに切替を行うべきだが、正常と判定されたクロックパスがＧＰＳ受信器からの信号であり従属同期させるクロックの主信号ではないため、本実施形態では切替を行うクロックパスがないと判定し、入力従属基切替は自走とした。   In state 2, the 0-system clock path is abnormal, and more than half (one) of the input clock signals of the other system clock paths are normal. Therefore, the clock determined to be normal according to the switching flow of FIG. Although it should be switched to the path, since the clock path determined to be normal is a signal from the GPS receiver and not the main signal of the clock to be subordinately synchronized, it is determined in this embodiment that there is no clock path to be switched, Input dependent group switching was self-propelled.

状態３及び状態４では０系クロックパスが異常であり、且つ他系クロックパスの入力クロック信号において半数（１つ）以上が正常となっているため、図２の切替フロー従い、正常なクロックパスの系へ切替が生じる。   In state 3 and state 4, the 0-system clock path is abnormal, and more than half (one) of the input clock signals of the other system clock paths are normal, so the normal clock path follows the switching flow of FIG. Switching to this system occurs.

状態５では０系クロックパスが正常であり、且つ、他系クロックパスの過半数（２つ）が異常となっているため、図２の切替フローに従い正常なクロックパスの系へ切替が生じる。   In state 5, since the 0 system clock path is normal and the majority (2) of the other system clock paths are abnormal, switching to the normal clock path system occurs according to the switching flow of FIG.

状態６、状態７及び状態８では、０系クロックパスが正常であり、且つ、他系クロックパスの過半数（２つ）が異常となっていないため、図２の切替フローに従い、クロックパスの切替が行われない。   In state 6, state 7, and state 8, the 0 system clock path is normal and the majority (2) of the other system clock paths are not abnormal, so the clock path switching is performed according to the switching flow of FIG. Is not done.

上記で説明した監視切替部１２で判定する異常状態と切替方法により、０系クロックパス、１系クロックパス、さらにはＧＰＳ受信器からのクロックパスに異常があるときを判定し、クロックパスの切替が行われていることがわかる。   Based on the abnormal state and switching method determined by the monitoring switching unit 12 described above, it is determined when there is an abnormality in the clock path from the 0 system clock path, 1 system clock path, or GPS receiver, and the clock path is switched. Can be seen.

本発明は情報通信産業に適用することができる。   The present invention can be applied to the information communication industry.

１０：クロック供給装置
１１０〜１１Ｎ：周波数差計算部
１２：監視切替部
１３：発振部
１４０〜１４Ｎ：クロック入力部
９１０、９１１：マスタークロックを供給するノード
９２０、９２１：サブマスターノード
９３Ａ、９３Ｂ、９３Ｃ、９３Ｄ、９３Ｅ、９３Ｆ、９３Ｇ、９３Ｈ：スレーブノード
９４：ＧＰＳ受信器
１１０：クロック供給装置
１１１０、１１１１：クロック周波数精度計算部
１１２：監視部
１１３：発振部
１１４：スイッチ 10: Clock supply device 11 0 to 11 N : Frequency difference calculation unit 12: Monitor switching unit 13: Oscillation unit 14 0 to 14 N : Clock input unit 91 0 , 91 1 : Nodes 92 0 and 92 1 for supplying a master clock : Sub master nodes 93A, 93B, 93C, 93D, 93E, 93F, 93G, 93H: Slave node 94: GPS receiver 110: Clock supply device 111 0 , 111 1 : Clock frequency accuracy calculation unit 112: Monitoring unit 113: Oscillation Part 114: switch

Claims (6)

クロックパスの異なる３つ以上の入力クロック信号の周波数と発振部の発振周波数との各周波数差を計算する周波数差計算手順と、
前記周波数差計算手順で計算した各周波数差に基づいて、前記発振部を周波数同期させるクロックパスを切り替える監視切替手順と、
を順に有し、
前記３つ以上の入力クロック信号は、前記発振部を周波数同期させている現用系クロックパスの入力クロック信号と、前記現用系クロックパスとは異なる他系クロックパスの入力クロック信号と、を含み、
前記監視切替手順において、
前記現用系クロックパスの入力クロック信号を用いて計算された周波数差が予め定められた閾値を超え、かつ前記他系クロックパスの入力クロック信号を用いて計算された周波数差の半数以上が前記閾値以内の場合、前記閾値以内となる前記他系クロックパスのうちのいずれかに、前記発振部を周波数同期させるクロックパスを切り替え、
前記現用系クロックパスの入力クロック信号を用いて計算された周波数差が前記閾値を超え、かつ前記他系クロックパスの入力クロック信号を用いて計算された周波数差の半数以上が前記閾値を超える場合、前記発振部を独立に動作させ、
前記現用系クロックパスの入力クロック信号を用いて計算された周波数差が前記閾値以内であり、かつ前記他系クロックパスの入力クロック信号を用いて計算された周波数差の半数以上が前記閾値を超える場合、前記閾値を超える前記他系クロックパスのうちのいずれかに、前記発振部を周波数同期させるクロックパスを切り替え、
前記現用系クロックパスの入力クロック信号を用いて計算された周波数差が前記閾値以内であり、かつ前記他系クロックパスの入力クロック信号を用いて計算された周波数差の半数以上が前記閾値以内の場合、前記発振部を周波数同期させるクロックパスを切り替えない、
クロック供給方法。 A frequency difference calculation procedure for calculating each frequency difference between the frequency of three or more input clock signals having different clock paths and the oscillation frequency of the oscillation unit;
Based on each frequency difference calculated in the frequency difference calculation procedure, a monitoring switching procedure for switching the clock path for frequency synchronization of the oscillation unit ,
Have a in order,
The three or more input clock signals include an input clock signal of an active clock path whose frequency is synchronized with the oscillation unit, and an input clock signal of another system clock path different from the active system clock path,
In the monitoring switching procedure,
The frequency difference calculated using the input clock signal of the working clock path exceeds a predetermined threshold value, and more than half of the frequency difference calculated using the input clock signal of the other system clock path is the threshold value. If within, switch the clock path that synchronizes the frequency of the oscillation unit to any of the other system clock paths that are within the threshold,
When the frequency difference calculated using the input clock signal of the working clock path exceeds the threshold, and more than half of the frequency difference calculated using the input clock signal of the other clock path exceeds the threshold , Operating the oscillation unit independently,
The frequency difference calculated using the input clock signal of the working clock path is within the threshold value, and more than half of the frequency difference calculated using the input clock signal of the other clock path exceeds the threshold value. In this case, the clock path for synchronizing the frequency of the oscillating unit to any one of the other clock paths exceeding the threshold is switched,
The frequency difference calculated using the input clock signal of the working clock path is within the threshold value, and more than half of the frequency difference calculated using the input clock signal of the other clock path is within the threshold value. In this case, the clock path for frequency synchronization of the oscillation unit is not switched.
Clock supply method. 前記周波数差計算手順において、少なくとも２つの入力クロック信号はマスタークロックを供給するノードに近い上位ノードからのクロックパスを有し、少なくとも１つの入力クロック信号は同位のスレーブノードからのクロックパスを有することを特徴とする請求項１に記載のクロック供給方法。 In the frequency difference calculation procedure, at least two input clock signals have a clock path from an upper node close to a node supplying a master clock, and at least one input clock signal has a clock path from a peer slave node. The clock supply method according to claim 1 , wherein: 前記周波数差計算手順において、少なくとも２つの入力クロック信号はマスタークロックを供給するノードに近い上位ノードからのクロックパスを有し、少なくとも１つの入力クロック信号はＧＰＳ受信器からのクロックパスを有することを特徴とする請求項１に記載のクロック供給方法。 In the frequency difference calculation procedure, at least two input clock signals have a clock path from an upper node close to a node supplying a master clock, and at least one input clock signal has a clock path from a GPS receiver. The clock supply method according to claim 1 , wherein: クロックパスの異なる３つ以上の入力クロック信号が入力されるクロック入力部と、
前記クロック入力部から入力されたいずれかの入力クロック信号と周波数同期して発振する発振部と、
前記クロック入力部からの各入力クロック信号の周波数と前記発振部の発振周波数との各周波数差を計算する周波数差計算部と、
前記周波数差計算部からの各周波数差に基づいて、前記発振部を周波数同期させるクロックパスを切り替える監視切替部と、
を備え、
前記３つ以上の入力クロック信号は、前記発振部を周波数同期させている現用系クロックパスの入力クロック信号と、前記現用系クロックパスとは異なる他系クロックパスの入力クロック信号と、を含み、
前記監視切替手順において、
前記現用系クロックパスの入力クロック信号を用いて計算された周波数差が予め定められた閾値を超え、かつ前記他系クロックパスの入力クロック信号を用いて計算された周波数差の半数以上が前記閾値以内の場合、前記閾値以内となる前記他系クロックパスのうちのいずれかに、前記発振部を周波数同期させるクロックパスを切り替え、
前記現用系クロックパスの入力クロック信号を用いて計算された周波数差が前記閾値を超え、かつ前記他系クロックパスの入力クロック信号を用いて計算された周波数差の半数以上が前記閾値を超える場合、前記発振部を独立に動作させ、
前記現用系クロックパスの入力クロック信号を用いて計算された周波数差が前記閾値以内であり、かつ前記他系クロックパスの入力クロック信号を用いて計算された周波数差の半数以上が前記閾値を超える場合、前記閾値を超える前記他系クロックパスのうちのいずれかに、前記発振部を周波数同期させるクロックパスを切り替え、
前記現用系クロックパスの入力クロック信号を用いて計算された周波数差が前記閾値以内であり、かつ前記他系クロックパスの入力クロック信号を用いて計算された周波数差の半数以上が前記閾値以内の場合、前記発振部を周波数同期させるクロックパスを切り替えない、
クロック供給装置。 A clock input unit to which three or more input clock signals having different clock paths are input;
An oscillating unit that oscillates in frequency synchronization with any of the input clock signals input from the clock input unit;
A frequency difference calculation unit for calculating each frequency difference between the frequency of each input clock signal from the clock input unit and the oscillation frequency of the oscillation unit;
Based on each frequency difference from the frequency difference calculation unit, a monitoring switching unit that switches a clock path for frequency synchronization of the oscillation unit ,
Equipped with a,
The three or more input clock signals include an input clock signal of an active clock path whose frequency is synchronized with the oscillation unit, and an input clock signal of another system clock path different from the active system clock path,
In the monitoring switching procedure,
The frequency difference calculated using the input clock signal of the working clock path exceeds a predetermined threshold value, and more than half of the frequency difference calculated using the input clock signal of the other system clock path is the threshold value. If within, switch the clock path that synchronizes the frequency of the oscillation unit to any of the other system clock paths that are within the threshold,
When the frequency difference calculated using the input clock signal of the working clock path exceeds the threshold, and more than half of the frequency difference calculated using the input clock signal of the other clock path exceeds the threshold , Operating the oscillation unit independently,
The frequency difference calculated using the input clock signal of the working clock path is within the threshold value, and more than half of the frequency difference calculated using the input clock signal of the other clock path exceeds the threshold value. In this case, the clock path for synchronizing the frequency of the oscillating unit to any one of the other clock paths exceeding the threshold is switched,
The frequency difference calculated using the input clock signal of the working clock path is within the threshold value, and more than half of the frequency difference calculated using the input clock signal of the other clock path is within the threshold value. In this case, the clock path for frequency synchronization of the oscillation unit is not switched.
Clock supply device. 前記クロック入力部に入力される少なくとも２つの入力クロック信号は、マスタークロックを供給するノードに近い上位ノードからのクロックパスを有し、
前記クロック入力部に入力される少なくとも１つの入力クロック信号は、同位のスレーブノードからのクロックパスを有することを特徴とする請求項４に記載のクロック供給装置。 At least two input clock signals input to the clock input unit have a clock path from an upper node close to a node supplying a master clock,
5. The clock supply device according to claim 4 , wherein at least one input clock signal input to the clock input unit has a clock path from a peer slave node. 前記クロック入力部に入力される少なくとも２つの入力クロック信号は、マスタークロックを供給するノードに近い上位ノードからのクロックパスを有し、
前記クロック入力部に入力される少なくとも１つの入力クロック信号は、ＧＰＳ受信器からのクロックパスを有することを特徴とする請求項４に記載のクロック供給装置。 At least two input clock signals input to the clock input unit have a clock path from an upper node close to a node supplying a master clock,
The clock supply device according to claim 4 , wherein at least one input clock signal input to the clock input unit has a clock path from a GPS receiver.
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JPH06112929A (en) * 1992-09-28 1994-04-22 Fujitsu Ltd Clock monitor circuit
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