JP5741817B2

JP5741817B2 - Semiconductor integrated circuit

Info

Publication number: JP5741817B2
Application number: JP2011057904A
Authority: JP
Inventors: 倉島　健司; 健司倉島
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2011-03-16
Filing date: 2011-03-16
Publication date: 2015-07-01
Anticipated expiration: 2031-03-16
Also published as: JP2012195751A

Description

本発明は、半導体集積回路等に関する。 The present invention relates to a semiconductor integrated circuit and the like.

ゲートアレイ、スタンダードセル、エンベディッドアレイ等のＡＳＩＣ（Application Specific Integrated Circuit）設計手法で開発される半導体集積回路がある。例えばＦＰＧＡ（Field-Programmable Gate Array）等と比べると、ＡＳＩＣは実装面積や消費電力を小さくすることができ、比較的安価に大量生産できる利点がある。 There are semiconductor integrated circuits developed by ASIC (Application Specific Integrated Circuit) design methods such as gate arrays, standard cells, and embedded arrays. For example, as compared with an FPGA (Field-Programmable Gate Array) or the like, the ASIC can reduce the mounting area and power consumption, and has an advantage that it can be mass-produced at a relatively low cost.

しかし、設計上の失敗等により設計変更が生じると、新たなフォトマスクを作成する必要がある。そして、設計変更が多く生じると、結果的に単価が高くなり、比較的安価に大量生産できるとの利点が失われてしまう。 However, when a design change occurs due to a design failure or the like, it is necessary to create a new photomask. When many design changes occur, the unit price increases as a result, and the advantage that mass production can be performed at a relatively low cost is lost.

この設計変更には、回路のバグの他に、現実の配線遅延、セル遅延（ゲート遅延）がシミュレーションのモデルと乖離していることを原因とするものがある。具体例としては、実際に半導体集積回路が生産されたときに、シミュレーションでは検出されないホールドエラーが発生したために、設計変更をせざるを得ない場合等である。ホールドエラーが発生すると、セットアップエラーとは異なり、動作周波数を下げても正常動作させることはできない。 Some of these design changes are caused by the fact that actual wiring delays and cell delays (gate delays) deviate from the simulation model in addition to circuit bugs. As a specific example, when a semiconductor integrated circuit is actually produced, a hold error that cannot be detected in a simulation has occurred, and thus a design change must be made. When a hold error occurs, unlike a setup error, normal operation cannot be achieved even if the operating frequency is lowered.

そこで、シミュレーションにおける配線遅延、セル遅延の変動率を大きく設定して、十分すぎる設計マージンを確保することで設計変更の発生を回避する、といった対策が採られることがあった。 In view of this, there have been cases where measures are taken such as avoiding the occurrence of design changes by setting a large variation rate of wiring delay and cell delay in the simulation and ensuring a sufficient design margin.

しかし、過剰なマージンによって、半導体集積回路の動作周波数の上限が低くなり、半導体集積回路自体のパフォーマンスが低下するおそれがあった。 However, due to an excessive margin, the upper limit of the operating frequency of the semiconductor integrated circuit may be lowered, and the performance of the semiconductor integrated circuit itself may be degraded.

特許文献１の発明では、電源電圧の制御によって、フリップフロップと組み合わせ回路の遅延時間を独立に制御する。そのため、シミュレーションでは検出されないホールドエラーが発生したような場合でも、設計変更なしに半導体集積回路を動作させることが可能である。 In the invention of Patent Document 1, the delay time of the flip-flop and the combinational circuit is independently controlled by controlling the power supply voltage. Therefore, even when a hold error that is not detected in the simulation occurs, the semiconductor integrated circuit can be operated without changing the design.

特開２００８−２８８９７号公報JP 2008-28897 A

しかし、特許文献１の発明では、使用環境の変化にあわせて電源電圧の上昇、下降を頻繁に行う必要がある。また、使用環境によっては、高い電源電圧でトランジスタを動作させ続ける必要が生じる。このとき、半導体集積回路の寿命が短くなる等の品質保証上の問題が生じ得る。 However, in the invention of Patent Document 1, it is necessary to frequently increase and decrease the power supply voltage in accordance with changes in the usage environment. Further, depending on the use environment, it is necessary to keep the transistor operating at a high power supply voltage. At this time, problems in quality assurance such as shortening of the life of the semiconductor integrated circuit may occur.

本発明はこのような問題点に鑑みてなされたものである。本発明のいくつかの態様によれば、過剰なマージンをとることなく、シミュレーションと乖離した遅延の変動率が生じた場合でも、設計を変更せずに正常動作を可能にする回路を含む半導体集積回路を提供する。 The present invention has been made in view of such problems. According to some aspects of the present invention, a semiconductor integrated circuit including a circuit that enables normal operation without changing a design even when a variation rate of delay deviating from simulation occurs without taking an excessive margin. Provide a circuit.

（１）本発明は、半導体集積回路であって、フリップフロップと、前記フリップフロップに信号を出力する組み合わせ回路と、前記組み合わせ回路に判定信号を出力する判定回路と、を含み、前記判定回路は、所定の条件下で所定のセル遅延量を有するセル遅延回路と、前記所定の条件下で所定の配線遅延量を有する配線遅延回路と、を含み、前記セル遅延回路のセル遅延量と前記配線遅延回路の配線遅延量とを比較した結果に応じて前記判定信号を生成し、前記組み合わせ回路は、同一の論理であって異なる遅延量を有する複数の論理回路で構成される遅延選択回路を１つ以上含み、前記判定信号に基づいて、前記遅延選択回路において前記複数の論理回路の中から１つを選択する。 (1) The present invention is a semiconductor integrated circuit, which includes a flip-flop, a combinational circuit that outputs a signal to the flip-flop, and a determination circuit that outputs a determination signal to the combinational circuit. A cell delay circuit having a predetermined cell delay amount under a predetermined condition, and a wiring delay circuit having a predetermined wiring delay amount under the predetermined condition, the cell delay amount of the cell delay circuit and the wiring The determination signal is generated in accordance with a result of comparing the wiring delay amount of the delay circuit, and the combinational circuit includes a delay selection circuit including a plurality of logic circuits having the same logic and different delay amounts. The delay selection circuit selects one of the plurality of logic circuits based on the determination signal.

本発明によれば、判定回路がセル遅延量と配線遅延量とを比較して、結果に応じた判定信号を生成し、組み合わせ回路に出力する。そして、組み合わせ回路は、異なる遅延量を有する複数の論理回路で構成される遅延選択回路を含んでおり、判定信号に基づいて遅延選択回路のそれぞれで適切な遅延量の論理回路を選択する。これにより、フリップフロップには、例えばホールドエラー等を生じさせない適切な遅延量の信号が入力されることになる。 According to the present invention, the determination circuit compares the cell delay amount and the wiring delay amount, generates a determination signal corresponding to the result, and outputs the determination signal to the combinational circuit. The combinational circuit includes a delay selection circuit including a plurality of logic circuits having different delay amounts, and selects a logic circuit having an appropriate delay amount in each of the delay selection circuits based on the determination signal. As a result, a signal having an appropriate delay amount that does not cause a hold error or the like is input to the flip-flop.

よって、シミュレーションと乖離した遅延の変動率をもつ半導体集積回路が生産された場合であっても、設計変更することなく正常動作させることが可能になる。このことにより、シミュレーションで遅延の変動率を大きくとって、過剰な設計マージンを確保する必要はなくなる。 Therefore, even when a semiconductor integrated circuit having a variation rate of delay deviating from the simulation is produced, it is possible to operate normally without changing the design. This eliminates the need to secure a large design margin by taking a large variation rate of delay in simulation.

遅延の変動率がシミュレーションとほぼ一致するような場合には、過剰な設計マージンをとっていないため、高い周波数で動作させることが可能であり、結果として半導体集積回路の性能が向上する。 When the variation rate of the delay is almost the same as that of the simulation, an excessive design margin is not taken, so that it is possible to operate at a high frequency, and as a result, the performance of the semiconductor integrated circuit is improved.

ここで、フリップフロップは例えばＤフリップフロップでもよいし、ＪＫ型、Ｔ型、その他の種類のフリップフロップであってもよい。半導体集積回路は、１つ以上のフリップフロップを含んでいる。そして、フリップフロップは、組み合わせ回路から信号を受け取る。組み合わせ回路は、様々な論理回路の組み合わせで構成される。 Here, the flip-flop may be, for example, a D flip-flop, or a JK type, a T type, or other types of flip-flops. A semiconductor integrated circuit includes one or more flip-flops. The flip-flop receives a signal from the combinational circuit. The combinational circuit is composed of a combination of various logic circuits.

組み合わせ回路は、遅延選択回路を１つ又は複数含む。遅延選択回路は、例えば、同一の論理であって異なる遅延量を有する複数の論理回路の中から１つを排他的に選択できるように構成された回路である。 The combinational circuit includes one or more delay selection circuits. The delay selection circuit is, for example, a circuit configured such that one can be exclusively selected from a plurality of logic circuits having the same logic and different delay amounts.

例えば、ある遅延選択回路の論理がＮＡＮＤであるとする。このとき、この遅延選択回路は、例えば３つのＮＡＮＤセル、２つの入力（例えばＡ、Ｂとする）、１つの出力（例えばＱとする）を有していてもよい。そして、入力Ａ、Ｂは遅延量の異なる３つのＮＡＮＤセルのそれぞれに入力されており、３つのＮＡＮＤセルのそれぞれの出力信号が互いに異なるスイッチを介して出力Ｑに接続されていてもよい。組み合わせ回路は、判定信号に基づいて１つのスイッチをオン状態にして、１つのＮＡＮＤセルを選択することができる。 For example, assume that the logic of a certain delay selection circuit is NAND. At this time, the delay selection circuit may have, for example, three NAND cells, two inputs (for example, A and B), and one output (for example, Q). The inputs A and B may be input to each of the three NAND cells having different delay amounts, and the output signals of the three NAND cells may be connected to the output Q via different switches. The combinational circuit can select one NAND cell by turning on one switch based on the determination signal.

なお、遅延選択回路が含む複数の論理回路とは、それぞれが１つのセルで構成されているとは限らない。例えば論理ＮＯＴを実現する論理回路は、１つのインバーターで構成されていてもよいし、３つの直列接続されたインバーターで構成されていてもよい。 Note that each of the plurality of logic circuits included in the delay selection circuit is not necessarily composed of one cell. For example, a logic circuit that realizes a logical NOT may be configured by one inverter, or may be configured by three inverters connected in series.

ここで、組み合わせ回路の全てが遅延選択回路を含んでもよい。全ての組み合わせ回路において、適切な遅延量を選択することができるので、シミュレーションと大きく乖離した遅延の変動率が生じた場合でも、正常動作する可能性が高くなる。 Here, all of the combinational circuits may include a delay selection circuit. Since an appropriate delay amount can be selected in all combinational circuits, the possibility of normal operation increases even when a delay variation rate greatly deviating from the simulation occurs.

一方で、組み合わせ回路の全てが遅延選択回路を含むように設計すると、半導体集積回路の回路規模によっては、面積が著しく増加する可能性がある。このとき、例えばＳＴＡ（Static Timing Analysis）の解析結果に基づいて、タイミングの厳しいパス（例えば、１ｎｓ未満の余裕でタイミングをミートしたパス）に含まれる組み合わせ回路だけが遅延選択回路を持つようにしてもよい。 On the other hand, if all the combinational circuits are designed to include the delay selection circuit, the area may increase significantly depending on the circuit scale of the semiconductor integrated circuit. At this time, for example, based on an analysis result of STA (Static Timing Analysis), only a combinational circuit included in a path with severe timing (for example, a path meeting timing with a margin of less than 1 ns) has a delay selection circuit. Also good.

また、例えば、テスト用のスキャンパスに集中的に遅延選択回路を含ませることによって、シミュレーションと大きく乖離した遅延の変動率が生じた場合でも、ホールドエラーを発生させずに正常にテストを行うことが可能になる。このように、組み合わせ回路を選択して遅延選択回路を含ませることで、面積が著しく増加することを回避できる。 Also, for example, by including delay selection circuits in the test scan path intensively, even if a delay fluctuation rate greatly deviating from the simulation occurs, the test can be performed normally without causing a hold error. Is possible. Thus, by selecting a combinational circuit and including a delay selection circuit, it is possible to avoid a significant increase in area.

判定回路は、セル遅延回路と配線遅延回路とを含む。セル遅延回路とは、セルの内部遅延であるセル遅延（ゲート遅延）を測定するための回路である。一方、配線遅延回路とは、信号を伝える配線の遅延である配線遅延を測定するための回路である。セル遅延回路では、例えば配線をなるべく短くすることでセル遅延だけを測定できるようにする。一方配線遅延回路では例えばセルをなるべく配置しないことで配線遅延だけを測定できるようにする。 The determination circuit includes a cell delay circuit and a wiring delay circuit. The cell delay circuit is a circuit for measuring a cell delay (gate delay) that is an internal delay of a cell. On the other hand, the wiring delay circuit is a circuit for measuring a wiring delay that is a delay of a wiring for transmitting a signal. In the cell delay circuit, for example, only the cell delay can be measured by making the wiring as short as possible. On the other hand, in the wiring delay circuit, for example, only the wiring delay can be measured by arranging as few cells as possible.

なお、セルとは、ＡＳＩＣ設計手法で用いられる、ゲートアレイ、スタンダードセル、およびエンベディッドアレイの少なくとも１つにおける基本セルであってもよい。基本セルとは、回路を構成する基本要素であるバッファー、インバーター、ＡＮＤ、ＮＡＮＤ、ＯＲ、ＮＯＲ等のセルをいう。 The cell may be a basic cell in at least one of a gate array, a standard cell, and an embedded array used in the ASIC design method. Basic cells refer to cells such as buffers, inverters, AND, NAND, OR, and NOR, which are basic elements constituting a circuit.

（２）この半導体集積回路において、前記遅延選択回路は、第１の論理回路と、前記第１の論理回路よりも遅延量が大きい第２の論理回路と、を含み、前記判定回路は、前記所定の条件下で前記セル遅延回路のセル遅延量と前記配線遅延回路の配線遅延量とが同じであるように設計され、前記組み合わせ回路は、前記セル遅延回路のセル遅延量よりも前記配線遅延回路の配線遅延量が大きいことを表す前記判定信号を受け取った場合に、前記遅延選択回路において前記第２の論理回路を選択してもよい。 (2) In this semiconductor integrated circuit, the delay selection circuit includes a first logic circuit and a second logic circuit having a delay amount larger than that of the first logic circuit, and the determination circuit includes the determination circuit The cell delay amount of the cell delay circuit and the wiring delay amount of the wiring delay circuit are designed to be the same under a predetermined condition, and the combination circuit has the wiring delay larger than the cell delay amount of the cell delay circuit. When the determination signal indicating that the wiring delay amount of the circuit is large is received, the second logic circuit may be selected in the delay selection circuit.

本発明によれば、遅延選択回路は遅延量の小さい第１の論理回路と、遅延量の大きい第２の論理回路とを含む。判定回路は、例えばＴＹＰ条件（typical条件）で同じ遅延量のセル遅延回路と配線遅延回路とを含み、使用環境条件でセル遅延量と配線遅延量のどちらが大きいかを判定して、その判定結果に応じた判定信号を出力する。 According to the present invention, the delay selection circuit includes a first logic circuit having a small delay amount and a second logic circuit having a large delay amount. The determination circuit includes, for example, a cell delay circuit and a wiring delay circuit having the same delay amount under a TYP condition (typical condition), determines which of the cell delay amount and the wiring delay amount is larger under the use environment condition, and the determination result A determination signal corresponding to the is output.

そして、組み合わせ回路は、配線遅延量の方が大きい場合には遅延量の大きい第２の論理回路を選択するので、例えばホールドエラーの発生を回避し、設計変更することなく正常動作を可能にする。 Then, since the combinational circuit selects the second logic circuit having a large delay amount when the wiring delay amount is larger, for example, the occurrence of a hold error can be avoided and the normal operation can be performed without changing the design. .

なお、ＴＹＰ条件とは例えば使用環境温度が２５℃であって、電源電圧が１．８Ｖであるような場合である。例えばＴＹＰ条件を基準にして、セル遅延量と配線遅延量の変化率（変化の度合い）をそれぞれについて測定する。そして、相対的に、配線遅延量の変化率がセル遅延量の変化率よりも大きくなる場合に、ホールドエラーが生じる恐れがあると判断する。 The TYP condition is, for example, a case where the use environment temperature is 25 ° C. and the power supply voltage is 1.8V. For example, the change rate (degree of change) of the cell delay amount and the wiring delay amount is measured with respect to the TYP condition. Then, it is determined that a hold error may occur when the rate of change of the wiring delay amount is relatively larger than the rate of change of the cell delay amount.

例えば、より低温（例えば０℃）かつ高い電源電圧（例えば２．２Ｖ）で動作させた場合に、ＴＹＰ条件と比べて配線遅延量の変化率がセル遅延量の変化率よりも大きいとする。このとき、組み合わせ回路は、遅延量の大きい第２の論理回路を選択してホールドエラーの発生を回避する。 For example, when operating at a lower temperature (for example, 0 ° C.) and a higher power supply voltage (for example, 2.2 V), it is assumed that the change rate of the wiring delay amount is larger than the change rate of the cell delay amount as compared with the TYP condition. At this time, the combinational circuit selects the second logic circuit having a large delay amount to avoid occurrence of a hold error.

（３）この半導体集積回路において、前記判定回路は、１つのＤフリップフロップである判定用フリップフロップを含み、パルス信号を受け取り、前記判定用フリップフロップは、前記パルス信号を、前記セル遅延回路を介してデータ端子に入力し、前記パルス信号を、前記配線遅延回路を介してクロック端子に入力し、前記判定信号を出力してもよい。 (3) In this semiconductor integrated circuit, the determination circuit includes a determination flip-flop that is one D flip-flop, receives a pulse signal, and the determination flip-flop receives the pulse signal from the cell delay circuit. The pulse signal may be input to the clock terminal via the wiring delay circuit, and the determination signal may be output.

（４）この半導体集積回路において、前記判定回路は、前記パルス信号を、半導体集積回路の起動時に１度だけ受け取ってもよい。 (4) In this semiconductor integrated circuit, the determination circuit may receive the pulse signal only once when the semiconductor integrated circuit is activated.

これらの発明によれば、複雑な判定用回路を設けなくても、１つのＤフリップフロップの値を判定信号とすることができる。そのため、回路規模を抑えることが可能である。 According to these inventions, the value of one D flip-flop can be used as a determination signal without providing a complicated determination circuit. Therefore, the circuit scale can be suppressed.

さらに、パルス信号を起動時に１度だけ受け取って、判定信号を生成すれば、その後の半導体集積回路の動作時には判定回路が電力を消費することがなく、低消費電力を実現できる。 Further, if the pulse signal is received only once at the time of activation and the determination signal is generated, the determination circuit does not consume power during the subsequent operation of the semiconductor integrated circuit, and low power consumption can be realized.

なお、セル遅延回路を経由したパルス信号を判定用フリップフロップのクロック端子に入力し、配線遅延回路を経由したパルス信号を判定用フリップフロップのデータ端子に入力してもよい。 The pulse signal that has passed through the cell delay circuit may be input to the clock terminal of the determination flip-flop, and the pulse signal that has passed through the wiring delay circuit may be input to the data terminal of the determination flip-flop.

（５）この半導体集積回路において、前記判定信号に基づいて、前記フリップフロップに供給するクロック信号の周波数を調整する周波数調整回路を含んでもよい。 (5) The semiconductor integrated circuit may include a frequency adjustment circuit that adjusts the frequency of the clock signal supplied to the flip-flop based on the determination signal.

ホールドエラーの発生を回避するために遅延量の大きい論理回路を選択すると、セットアップエラーが生じ得る。本発明によれば、クロック信号の周波数を調整（遅く）することでセットアップエラーの発生も同時に回避することが可能である。 If a logic circuit with a large delay amount is selected to avoid the occurrence of a hold error, a setup error may occur. According to the present invention, it is possible to avoid the occurrence of a setup error at the same time by adjusting (slowering) the frequency of the clock signal.

また、判定信号に基づいてホールドエラーの発生が無いことを確認した場合に、クロック信号の周波数を調整（速く）することで、半導体集積回路の性能を向上させることが可能である。 Further, when it is confirmed that no hold error occurs based on the determination signal, the performance of the semiconductor integrated circuit can be improved by adjusting (fastening) the frequency of the clock signal.

（６）この半導体集積回路において、前記判定回路は、１つ以上のマクロセルで構成されたセル遅延回路および配線遅延回路を含んでもよい。 (6) In this semiconductor integrated circuit, the determination circuit may include a cell delay circuit and a wiring delay circuit configured by one or more macro cells.

（７）この半導体集積回路において、前記判定回路は、ゲートアレイ、スタンダードセル、エンベディドアレイのいずれかの１つ以上の基本セルで構成されたセル遅延回路および配線遅延回路を含んでもよい。 (7) In this semiconductor integrated circuit, the determination circuit may include a cell delay circuit and a wiring delay circuit configured by one or more basic cells of any one of a gate array, a standard cell, and an embedded array.

これらの発明によれば、セル遅延回路および配線遅延回路は設計方針に応じて、適切な方法で作成することが可能である。 According to these inventions, the cell delay circuit and the wiring delay circuit can be created by an appropriate method according to the design policy.

セル遅延回路および配線遅延回路は、１つ以上のマクロセルで構成されてもよい。このとき、自動配置配線を行う場合に生じるセル遅延、配線遅延の遅延量の誤差、すなわちセルの配置場所や配線の長さの変化に伴う遅延量の違いを気にする必要がない。このとき、判定回路は、正確な判定信号を生成することができる。 The cell delay circuit and the wiring delay circuit may be composed of one or more macro cells. At this time, there is no need to worry about the difference in the delay caused by the change in the cell placement location and the length of the wiring, that is, the error in the cell delay and the delay amount of the wiring delay caused when the automatic placement and routing is performed. At this time, the determination circuit can generate an accurate determination signal.

セル遅延回路および配線遅延回路は、ゲートアレイ、スタンダードセル、エンベディドアレイのいずれかの基本セルで構成されていてもよい。基本セルとは、マクロセルを含まない、バッファー、インバーター、ＡＮＤ、ＮＡＮＤ、ＯＲ、ＮＯＲ等の通常のＡＳＩＣ設計手法で用いるセルを意味する。このとき、主要な回路を配置した後のスペースを利用してセル遅延回路および配線遅延回路を作ることができるので、半導体集積回路全体の面積を小さくできる。 The cell delay circuit and the wiring delay circuit may be configured by any one of basic cells such as a gate array, a standard cell, and an embedded array. The basic cell means a cell that does not include a macro cell and that is used in a normal ASIC design method such as a buffer, an inverter, AND, NAND, OR, and NOR. At this time, since the cell delay circuit and the wiring delay circuit can be made using the space after the main circuits are arranged, the area of the entire semiconductor integrated circuit can be reduced.

第１実施形態における半導体集積回路のブロック図。1 is a block diagram of a semiconductor integrated circuit according to a first embodiment. 第１実施形態における判定回路の構成例の図。The figure of the example of composition of the judgment circuit in a 1st embodiment. 図３（Ａ）〜図３（Ｃ）は判定信号の変化を説明する図。FIGS. 3A to 3C are diagrams illustrating changes in the determination signal. 判定信号の値と選択される遅延セル、周波数の関係を説明する図。The figure explaining the relationship between the value of the determination signal, the selected delay cell, and the frequency. 第１実施形態における遅延選択回路、周波数調整回路の構成例の図。The figure of the example of a structure of the delay selection circuit in 1st Embodiment, and a frequency adjustment circuit. 変形例における判定回路の構成例の図。The figure of the structural example of the determination circuit in a modification. 図７（Ａ）〜図７（Ｃ）は判定信号の変化を説明する図。FIG. 7A to FIG. 7C are diagrams illustrating changes in the determination signal. 判定信号の値と選択される遅延セル、周波数の関係を説明する図。The figure explaining the relationship between the value of the determination signal, the selected delay cell, and the frequency. 図９（Ａ）は変形例における遅延選択回路の構成例の図、図９（Ｂ）は変形例における周波数調整回路の構成例の図。FIG. 9A is a diagram of a configuration example of a delay selection circuit in a modification, and FIG. 9B is a diagram of a configuration example of a frequency adjustment circuit in the modification.

以下、本発明の実施形態について図面を参照して説明する。なお、変形例の説明において、第１実施形態と同様の構成については同一符号を付し、説明を省略する。 Embodiments of the present invention will be described below with reference to the drawings. In the description of the modification, the same components as those in the first embodiment are denoted by the same reference numerals, and the description thereof is omitted.

１．第１実施形態
１．１．半導体集積回路の構成
本発明の第１実施形態について図１〜図５を参照して説明する。図１は、本実施形態の半導体集積回路１のブロック図である。 1. First embodiment 1.1. Configuration of Semiconductor Integrated Circuit A first embodiment of the present invention will be described with reference to FIGS. FIG. 1 is a block diagram of a semiconductor integrated circuit 1 according to this embodiment.

図１の例では、半導体集積回路１はフリップフロップ１０−１〜１０−３、組み合わせ回路２０、判定回路３０、周波数調整回路４０、スイッチ５０を含む。半導体集積回路１は、他にもフリップフロップと組み合わせ回路とを含み、図１には一部のみが記載されている。また、図１の例ではフリップフロップ１０−１〜１０−３はＤフリップフロップであるが、他の種類のフリップフロップであってもよい。 In the example of FIG. 1, the semiconductor integrated circuit 1 includes flip-flops 10-1 to 10-3, a combinational circuit 20, a determination circuit 30, a frequency adjustment circuit 40, and a switch 50. The semiconductor integrated circuit 1 includes other flip-flops and combinational circuits, and only a part is shown in FIG. In the example of FIG. 1, the flip-flops 10-1 to 10-3 are D flip-flops, but may be other types of flip-flops.

本実施形態の組み合わせ回路２０は、判定信号１０４に基づいて遅延量を選択する遅延選択回路２２−１〜２２−Ｎを１つ以上含む。Ｎは自然数であり、Ｎ＝１の場合には遅延選択回路２２−１と遅延選択回路２２−Ｎとは同一の回路となる。遅延量を選択するとは、具体的には同一の論理であって異なる遅延量を有する複数の論理回路の中から１つを選択することをいう。 The combinational circuit 20 of this embodiment includes one or more delay selection circuits 22-1 to 22-N that select a delay amount based on the determination signal 104. N is a natural number. When N = 1, the delay selection circuit 22-1 and the delay selection circuit 22-N are the same circuit. Specifically, selecting the delay amount means selecting one of a plurality of logic circuits having the same logic and different delay amounts.

本実施形態の組み合わせ回路２０は、例えばフリップフロップのデータ入力として用いられる信号（以下、データ信号と表す）やイネーブル入力として用いられる信号等を生成して出力する。ここで、１つのフリップフロップの出力がそのまま他のフリップフロップの入力となる場合がある。その場合には、フリップフロップの出力である配線を組み合わせ回路２０として扱う。 The combinational circuit 20 of the present embodiment generates and outputs a signal used as a data input of a flip-flop (hereinafter referred to as a data signal), a signal used as an enable input, and the like. Here, the output of one flip-flop may be directly input to another flip-flop. In that case, the wiring that is the output of the flip-flop is handled as the combinational circuit 20.

組み合わせ回路２０は、判定信号１０４に基づいて配線遅延が大きいと判断した場合に、フリップフロップ１０−３でホールドエラーが発生することを回避するために、大きな遅延量を有する論理回路を選択することが可能である。ホールドエラーが発生すると動作周波数を下げても正常動作させることはできないが、遅延量を調整することでホールドエラーの発生を回避し、半導体集積回路１を正常動作させることができる。 When the combinational circuit 20 determines that the wiring delay is large based on the determination signal 104, the combinational circuit 20 selects a logic circuit having a large delay amount in order to prevent a hold error from occurring in the flip-flop 10-3. Is possible. If a hold error occurs, it cannot be operated normally even if the operating frequency is lowered. However, by adjusting the delay amount, the occurrence of a hold error can be avoided and the semiconductor integrated circuit 1 can be operated normally.

本実施形態の判定回路３０は、所定の条件において、所定のセル遅延量を有するセル遅延回路３２と所定の配線遅延量を有する配線遅延回路３４とを含む。所定の条件とは、例えばＴＹＰ条件であって、使用環境温度が２５℃、電源電圧が１．８Ｖといった条件であってもよい。この条件下において、所定のセル遅延量とは、例えば２ｎｓといった具体的な数値であってもよいし、配線遅延回路３４の配線遅延と同じといった相対的な遅延量であってもよい。なお、所定の配線遅延量についても同様である。本実施形態では、前記のＴＹＰ条件において、セル遅延回路３２のセル遅延量を、配線遅延回路３４の配線遅延量と同じにしている。 The determination circuit 30 of this embodiment includes a cell delay circuit 32 having a predetermined cell delay amount and a wiring delay circuit 34 having a predetermined wiring delay amount under predetermined conditions. The predetermined condition may be, for example, a TYP condition, such as a usage environment temperature of 25 ° C. and a power supply voltage of 1.8V. Under this condition, the predetermined cell delay amount may be a specific numerical value such as 2 ns, or may be a relative delay amount that is the same as the wiring delay of the wiring delay circuit 34. The same applies to a predetermined wiring delay amount. In the present embodiment, the cell delay amount of the cell delay circuit 32 is the same as the wiring delay amount of the wiring delay circuit 34 under the TYP condition.

判定回路３０は、セル遅延回路３２のセル遅延量と配線遅延回路３４の配線遅延量とを比較した結果に応じた判定信号１０４を生成する。本実施形態の判定回路３０は、１つのＤフリップフロップである判定用フリップフロップ３６を含み、そのＱ出力を判定信号１０４としている。 The determination circuit 30 generates a determination signal 104 according to a result of comparing the cell delay amount of the cell delay circuit 32 and the wiring delay amount of the wiring delay circuit 34. The determination circuit 30 of this embodiment includes a determination flip-flop 36 that is one D flip-flop, and uses the Q output as a determination signal 104.

本実施形態の判定回路３０は、パルス信号１０２を、セル遅延回路３２を介して判定用フリップフロップ３６のデータ端子に入力する。そして、同じパルス信号１０２を、配線遅延回路３４を介して判定用フリップフロップ３６のクロック端子に入力する。この構成により、セル遅延回路３２のセル遅延量と配線遅延回路３４の配線遅延量の相対的な差に基づいて判定信号１０４を変化させることができる。本実施形態では、ＴＹＰ条件においてセル遅延量と配線遅延量とが同じであるため、ＴＹＰ条件からの遅延量の変化率の差に基づいて、判定信号１０４は変化することになる。 The determination circuit 30 of this embodiment inputs the pulse signal 102 to the data terminal of the determination flip-flop 36 via the cell delay circuit 32. Then, the same pulse signal 102 is input to the clock terminal of the determination flip-flop 36 via the wiring delay circuit 34. With this configuration, the determination signal 104 can be changed based on the relative difference between the cell delay amount of the cell delay circuit 32 and the wiring delay amount of the wiring delay circuit 34. In this embodiment, since the cell delay amount and the wiring delay amount are the same under the TYP condition, the determination signal 104 changes based on the difference in the change rate of the delay amount from the TYP condition.

なお、以下において、判定用フリップフロップ３６のデータ端子に入力される信号を、判定用フリップフロップのデータ信号３７という。また、判定用フリップフロップ３６のクロック端子に入力される信号を、判定用フリップフロップのクロック信号３８という。 Hereinafter, a signal input to the data terminal of the determination flip-flop 36 is referred to as a data signal 37 of the determination flip-flop 36. A signal input to the clock terminal of the determination flip-flop 36 is referred to as a clock signal 38 of the determination flip-flop.

スイッチ５０は、パルス信号１０２を生成するのに用いられる。本実施形態のスイッチ５０は、セル遅延回路３２のセル遅延量と配線遅延回路３４の配線遅延量とが、その半周期を超えることがない十分に遅いクロックであるＣＬＫ０（判定回路用クロック信号）から、パルス信号１０２を生成する。 The switch 50 is used to generate the pulse signal 102. In the switch 50 of this embodiment, CLK0 (determination circuit clock signal) is a sufficiently slow clock in which the cell delay amount of the cell delay circuit 32 and the wiring delay amount of the wiring delay circuit 34 do not exceed the half cycle. From this, a pulse signal 102 is generated.

具体的には、ＣＬＫ０の１つのパルスだけをグローバルリセットの解除後に伝導させてもよい。ＣＬＫ０の１つのパルスとは、例えば‘Ｌ’‘Ｈ’‘Ｌ’の変化を有するパルスである。ここで、‘Ｌ’は信号のローレベルを、‘Ｈ’は信号のハイレベルを表す。 Specifically, only one pulse of CLK0 may be conducted after the global reset is released. One pulse of CLK0 is a pulse having a change of, for example, “L”, “H”, and “L”. Here, 'L' represents the low level of the signal and 'H' represents the high level of the signal.

スイッチ５０は、前記の１つのパルスによって判定回路３０が判定信号１０４を生成した後はＣＬＫ０を伝導させない。そのため、判定回路３０が電力を消費することがなく、低消費電力を実現できる。 The switch 50 does not conduct CLK0 after the determination circuit 30 generates the determination signal 104 by the one pulse. Therefore, the determination circuit 30 does not consume power, and low power consumption can be realized.

なお、スイッチ５０がオフ状態の場合にも、パルス信号１０２が不定とならないように設計されているものとする。スイッチ５０は、例えば判定回路用クロック信号ＣＬＫ０と、ローレベルを供給する定電圧源（例えばグランド）とを選択するマルチプレクサーであってもよい。 It is assumed that the pulse signal 102 is designed not to be indefinite even when the switch 50 is in the OFF state. The switch 50 may be, for example, a multiplexer that selects a determination circuit clock signal CLK0 and a constant voltage source (for example, ground) that supplies a low level.

ここで、本実施形態の組み合わせ回路２０は、ホールドエラーを回避するために、大きな遅延量を有する論理回路を選択することがある。しかし、その選択の結果、フリップフロップ１０−３でセットアップエラーが生じる可能性がある。このとき、本実施形態の周波数調整回路４０は、組み合わせ回路２０の選択と連動して、すなわち判定信号１０４に基づいて遅い周波数のクロックを選択する。遅い周波数のクロックがフリップフロップ１０−１〜１０−３に供給されることで正常動作が可能になる。 Here, the combinational circuit 20 of the present embodiment may select a logic circuit having a large delay amount in order to avoid a hold error. However, a setup error may occur in the flip-flop 10-3 as a result of the selection. At this time, the frequency adjustment circuit 40 of the present embodiment selects a clock having a slow frequency in conjunction with the selection of the combinational circuit 20, that is, based on the determination signal 104. A slow frequency clock is supplied to the flip-flops 10-1 to 10-3, thereby enabling normal operation.

本実施形態の周波数調整回路４０は、判定信号１０４に基づいて、２つのクロック信号ＣＬＫ１、ＣＬＫ２から１つを選択する。そして、選択されたクロック信号が、周波数を調整されたクロック信号（周波数調整クロック信号１０６）としてフリップフロップ１０−１〜１０−３に供給される。例えば、ＣＬＫ１の周波数がＣＬＫ２よりも高いとする。周波数調整回路４０は、判定信号１０４に基づいて配線遅延が大きいと判断した場合に、周波数調整クロック信号１０６としてＣＬＫ２を選択し、セットアップエラーの発生を回避する。 The frequency adjustment circuit 40 of this embodiment selects one of the two clock signals CLK1 and CLK2 based on the determination signal 104. Then, the selected clock signal is supplied to the flip-flops 10-1 to 10-3 as a clock signal whose frequency is adjusted (frequency adjusted clock signal 106). For example, assume that the frequency of CLK1 is higher than that of CLK2. When the frequency adjustment circuit 40 determines that the wiring delay is large based on the determination signal 104, the frequency adjustment circuit 40 selects CLK2 as the frequency adjustment clock signal 106 to avoid the occurrence of a setup error.

周波数調整回路４０によってセットアップエラーも回避できるので、半導体集積回路１を正常動作させることができる。しかし、遅い周波数のクロックが使用された場合には、その性能は通常時よりも低下する。しかし、再設計をすることなく正常動作を可能にすることは、新たなフォトマスクを作成する場合のコストと期間を考慮すると大きな利点を有する。 Since the frequency adjustment circuit 40 can avoid setup errors, the semiconductor integrated circuit 1 can be operated normally. However, if a slow frequency clock is used, its performance will be lower than normal. However, enabling a normal operation without redesign has a great advantage in consideration of the cost and time required for creating a new photomask.

なお、組み合わせ回路２０および周波数調整回路４０は、判定信号１０４に基づいてセル遅延が大きいと判断した場合には、小さな遅延量を有する論理回路を選択し、高い周波数のクロック信号を選択するので、半導体集積回路１は期待される性能で動作する。このとき、シミュレーション等において過剰な設計マージンをとる場合と比べると、高い周波数で動作させることが可能であり、性能のよい半導体集積回路１を実現できる。 When the combinational circuit 20 and the frequency adjustment circuit 40 determine that the cell delay is large based on the determination signal 104, the combinational circuit 20 and the frequency adjustment circuit 40 select a logic circuit having a small delay amount, and select a high-frequency clock signal. The semiconductor integrated circuit 1 operates with the expected performance. At this time, compared with a case where an excessive design margin is taken in simulation or the like, it is possible to operate at a higher frequency and to realize a semiconductor integrated circuit 1 with good performance.

１．２．判定回路の構成
図２は、本実施形態の判定回路３０の構成例を表す。なお、図１と同じ要素には同じ符号を付しており説明を省略する。 1.2. Configuration of Determination Circuit FIG. 2 illustrates a configuration example of the determination circuit 30 according to the present embodiment. The same elements as those in FIG. 1 are denoted by the same reference numerals, and description thereof is omitted.

セル遅延回路３２は、セル遅延（ゲート遅延）を測定するために、配線をできるだけ短くしてセルを接続している。セルとは、ＡＳＩＣ設計手法で用いられる、ゲートアレイ、スタンダードセル、およびエンベディッドアレイの少なくとも１つの基本セルを意味する。図２では、バッファーだけを２４個直列に並べた構成になっているが、複数の種類のセルが含まれていてもよい。 The cell delay circuit 32 connects the cells with the wiring as short as possible in order to measure the cell delay (gate delay). The cell means at least one basic cell of a gate array, a standard cell, and an embedded array used in the ASIC design method. In FIG. 2, only 24 buffers are arranged in series, but a plurality of types of cells may be included.

配線遅延回路３４は、配線遅延を測定するために、セルをできるだけ含めずに配線を長く引き回している。なお、複数の層のメタル配線等を含んで構成されていてもよい。 In order to measure the wiring delay, the wiring delay circuit 34 extends the wiring for a long time without including cells as much as possible. Note that a plurality of layers of metal wirings may be included.

前記のように、本実施形態の判定回路３０では、ＴＹＰ条件において、セル遅延回路３２のセル遅延量を、配線遅延回路３４の配線遅延量と同じにしている。つまり、ＴＹＰ条件においては、判定用フリップフロップのデータ信号３７と判定用フリップフロップのクロック信号３８とが、同じタイミングで入力されるように設計されている。 As described above, in the determination circuit 30 according to the present embodiment, the cell delay amount of the cell delay circuit 32 is made the same as the wiring delay amount of the wiring delay circuit 34 under the TYP condition. That is, under the TYP condition, the data signal 37 of the determination flip-flop and the clock signal 38 of the determination flip-flop are designed to be input at the same timing.

そして、本実施形態の半導体集積回路１の起動時に、配線遅延とセル遅延のＴＹＰ条件からの変化率の差に応じた判定信号１０４が出力される。後述するように、例えば配線遅延の変化率がセル遅延の変化率よりも大きく、ホールドエラーが発生し得る場合には、判定信号１０４はローレベルからハイレベルへと変化する。 Then, when the semiconductor integrated circuit 1 of the present embodiment is started, a determination signal 104 corresponding to the difference in change rate from the TYP condition of the wiring delay and the cell delay is output. As will be described later, for example, when the change rate of the wiring delay is larger than the change rate of the cell delay and a hold error may occur, the determination signal 104 changes from the low level to the high level.

ここで、セル遅延回路３２、配線遅延回路３４は、あらかじめレイアウトパターンが固定されているマクロ（ハードマクロ）を１つ以上用いて構成されていてもよい。本実施形態では、セル遅延回路３２はマクロ３３−１〜３３−４が並んだ構成であり、配線遅延回路３４はマクロ３５−１〜３５−４が並んだ構成となっている。 Here, the cell delay circuit 32 and the wiring delay circuit 34 may be configured using one or more macros (hard macros) whose layout patterns are fixed in advance. In the present embodiment, the cell delay circuit 32 has a configuration in which macros 33-1 to 33-4 are arranged, and the wiring delay circuit 34 has a configuration in which macros 35-1 to 35-4 are arranged.

マクロを用いることで、自動配置配線を行う場合に生じるセル遅延、配線遅延の遅延量の誤差、すなわちセルの配置場所や配線の長さの変化に伴う遅延量の違いを気にする必要がなくなる。このとき、判定回路３０は、正確な判定信号１０４を生成することができる。 By using a macro, there is no need to worry about the cell delay that occurs when automatic placement and routing is performed, the error in the delay amount of the wiring delay, that is, the difference in the delay amount that accompanies changes in the cell placement location and wiring length. . At this time, the determination circuit 30 can generate an accurate determination signal 104.

一方で、マクロを使用すると、レイアウトパターンが固定されているために、一定の面積を必要とする。そのため、半導体集積回路１の面積を最小にしたい場合には不向きである。このとき、バッファー、インバーター、ＡＮＤ、ＮＡＮＤ、ＯＲ、ＮＯＲ等の基本セルを自動配置配線することによって、セル遅延回路３２、配線遅延回路３４を作成してもよい。主要な回路を配置した後のスペースを利用してセル遅延回路および配線遅延回路を配置できるので、半導体集積回路全体の面積を小さくできる。 On the other hand, when a macro is used, a fixed area is required because the layout pattern is fixed. Therefore, it is not suitable for minimizing the area of the semiconductor integrated circuit 1. At this time, the cell delay circuit 32 and the wiring delay circuit 34 may be created by automatically arranging and wiring basic cells such as buffers, inverters, AND, NAND, OR, and NOR. Since the cell delay circuit and the wiring delay circuit can be arranged using the space after the main circuit is arranged, the area of the entire semiconductor integrated circuit can be reduced.

なお、基本セルを自動配置配線することでセル遅延回路３２、配線遅延回路３４を作成する場合には、例えばセルの種類、セルを配置する位置、配線の長さ等をレイアウトツールのオプションで指定することで、誤差を小さくしてもよい。 When the cell delay circuit 32 and the wiring delay circuit 34 are created by automatically placing and routing basic cells, for example, the type of cell, the position where the cell is placed, the length of the wiring, etc. are specified by the layout tool option. By doing so, the error may be reduced.

１．３．判定信号
図３（Ａ）〜図３（Ｃ）は本実施形態の判定信号１０４の変化を説明する図である。なお、図１〜図２と同じ要素には同じ符号を付しており説明を省略する。 1.3. Determination Signal FIGS. 3A to 3C are diagrams for explaining changes in the determination signal 104 of the present embodiment. The same elements as those in FIGS. 1 and 2 are denoted by the same reference numerals, and description thereof is omitted.

図３（Ａ）は、前記のＴＹＰ条件のときの判定信号１０４を説明する図である。時刻ｔ_０において、グローバルリセットが解除される。このとき、判定用フリップフロップのデフォルト値は０であり、判定信号１０４として‘Ｌ’が出力される。なお、以下ではフリップフロップ等の値０と‘Ｌ’を対応させ、値１と‘Ｈ’とを対応させる。 FIG. 3A is a diagram for explaining the determination signal 104 in the TYP condition. At time t _0, the global reset is released. At this time, the default value of the determination flip-flop is 0, and “L” is output as the determination signal 104. In the following, the value 0 of the flip-flop or the like is associated with 'L', and the value 1 is associated with 'H'.

その後の時刻ｔ_１でスイッチ５０がオン状態となり、判定回路用クロック信号ＣＬＫ０の１周期分がパルス信号１０２として用いられる。なお、スイッチ５０は時刻ｔ_４で再びオフ状態となる。 Thereafter, at time t ₁ , the switch 50 is turned on, and one cycle of the determination circuit clock signal CLK 0 is used as the pulse signal 102. The switch 50 is again turned off at time _{t 4.}

パルス信号１０２は、セル遅延回路３２（図２参照）を経由して判定用フリップフロップのデータ信号３７となる。また、パルス信号１０２は、配線遅延回路３４（図２参照）を経由して判定用フリップフロップのクロック信号３８となる。 The pulse signal 102 becomes the data signal 37 of the determination flip-flop via the cell delay circuit 32 (see FIG. 2). Further, the pulse signal 102 becomes the clock signal 38 of the determination flip-flop via the wiring delay circuit 34 (see FIG. 2).

ＴＹＰ条件では、判定用フリップフロップのデータ信号３７と判定用フリップフロップのクロック信号３８の遅延量は同じである（時刻ｔ_２〜時刻ｔ_３）。判定用フリップフロップは、判定用フリップフロップのクロック信号３８の立ち上がりエッジで、判定用フリップフロップのデータ信号３７を取り込む。このとき、判定用フリップフロップの値は０から変化しないものとし、判定信号１０４として‘Ｌ’が出力され続ける。 Under the TYP condition, the delay amount of the data signal 37 of the determination flip-flop and the clock signal 38 of the determination flip-flop is the same (time t ₂ to time t ₃ ). The determination flip-flop takes in the data signal 37 of the determination flip-flop at the rising edge of the clock signal 38 of the determination flip-flop. At this time, it is assumed that the value of the determination flip-flop does not change from 0, and “L” continues to be output as the determination signal 104.

図３（Ｂ）は、セル遅延の遅延量の変化率が、配線遅延の遅延量の変化率よりも大きい場合の判定信号１０４を説明する図である。このとき、ホールドエラーは発生しない。なお、図３（Ｂ）では、判定信号１０４の生成に直接関係のない信号の記載は省略する。 FIG. 3B is a diagram illustrating the determination signal 104 when the rate of change of the delay amount of the cell delay is larger than the rate of change of the delay amount of the wiring delay. At this time, no hold error occurs. Note that in FIG. 3B, description of signals that are not directly related to the generation of the determination signal 104 is omitted.

図３（Ｂ）の例では、判定用フリップフロップのデータ信号３７が表すセル遅延の遅延量は、時刻ｔ_２〜時刻ｔ_３Ｄが対応する。一方、判定用フリップフロップのクロック信号３８が表す配線遅延の遅延量は、時刻ｔ_２〜時刻ｔ_３Ｃが対応する。よって、セル遅延の方が、配線遅延よりも大きい。 In the example of FIG. 3B, the delay amount of the cell delay represented by the data signal 37 of the determination flip-flop corresponds to time t ₂ to time t _3D . On the other hand, the delay amount of the wiring delay represented by the clock signal 38 of the determination flip-flop corresponds to the time t ₂ to the time t _3C . Therefore, the cell delay is larger than the wiring delay.

ここで、判定用フリップフロップのクロック信号３８の立ち上がりエッジで、判定用フリップフロップのデータ信号３７を取り込まれる（時刻ｔ_３Ｃ）。このとき、判定用フリップフロップの値は０のままであり、判定信号１０４として‘Ｌ’が出力され続ける。 Here, the data signal 37 of the determination flip-flop is taken in at the rising edge of the clock signal 38 of the determination flip-flop (time t _3C ). At this time, the value of the determination flip-flop remains 0, and “L” continues to be output as the determination signal 104.

図３（Ｃ）は、セル遅延の遅延量の変化率が、配線遅延の遅延量の変化率よりも小さい場合の判定信号１０４を説明する図である。このとき、ホールドエラーが発生しやすい。なお、図３（Ｃ）でも、判定信号１０４の生成に直接関係のない信号の記載は省略する。 FIG. 3C illustrates the determination signal 104 when the rate of change of the delay amount of the cell delay is smaller than the rate of change of the delay amount of the wiring delay. At this time, a hold error is likely to occur. Note that in FIG. 3C as well, description of signals that are not directly related to the generation of the determination signal 104 is omitted.

図３（Ｃ）の例では、判定用フリップフロップのデータ信号３７が表すセル遅延の遅延量は、時刻ｔ_２〜時刻ｔ_３Ｄが対応する。一方、判定用フリップフロップのクロック信号３８が表す配線遅延の遅延量は、時刻ｔ_２〜時刻ｔ_３Ｃが対応する。よって、配線遅延の方が、セル遅延よりも大きい。 In the example of FIG. 3C, the delay amount of the cell delay represented by the data signal 37 of the determination flip-flop corresponds to time t ₂ to time t _3D . On the other hand, the delay amount of the wiring delay represented by the clock signal 38 of the determination flip-flop corresponds to the time t ₂ to the time t _3C . Therefore, the wiring delay is larger than the cell delay.

すると、時刻ｔ_３Ｃにおいて、判定用フリップフロップのクロック信号３８の立ち上がりエッジで判定用フリップフロップのデータ信号３７が取り込まれるため、判定信号１０４は‘Ｌ’から‘Ｈ’へと変化する（時刻ｔ_５）。 Then, at time t _3C , the data signal 37 of the determination flip-flop is captured at the rising edge of the clock signal 38 of the determination flip-flop, so that the determination signal 104 changes from 'L' to 'H' (time t _3C) . ₅ ).

このように、本実施形態の判定回路３０は、図２のように簡易な構成ながら、ホールドエラーが発生しやすい状態を判定信号１０４によって的確に知らせることが可能である。判定回路３０は、内部で生成される信号に基づいて、このような判断を行うことができ、半導体集積回路の外部からの制御等を必要としない。 As described above, the determination circuit 30 according to the present embodiment can accurately notify the state in which a hold error is likely to occur with the determination signal 104 with a simple configuration as illustrated in FIG. The determination circuit 30 can make such a determination based on an internally generated signal, and does not require control from the outside of the semiconductor integrated circuit.

１．４．遅延選択回路と周波数調整回路
１．４．１．判定信号に応じた処理
図４は、判定信号の値と選択される遅延セル、周波数の関係を説明する図である。判定信号の値は、判定信号１０４が‘Ｌ’のときに０を、‘Ｈ’のときに１を対応させている。 1.4. Delay selection circuit and frequency adjustment circuit 1.4.1. FIG. 4 is a diagram for explaining the relationship between the value of the determination signal, the selected delay cell, and the frequency. The value of the determination signal corresponds to 0 when the determination signal 104 is “L” and 1 when it is “H”.

判定信号の値が０であることは、判定回路３０（図２参照）によってホールドエラーが発生しないと判定されていることを示している。配線遅延のＴＹＰ条件時からの変化率が、セル遅延のＴＹＰ条件時からの変化率以下である場合等に、判定信号の値が０になる。 The value of the determination signal being 0 indicates that it is determined by the determination circuit 30 (see FIG. 2) that no hold error occurs. The value of the determination signal becomes 0, for example, when the rate of change of the wiring delay from the TYP condition is equal to or less than the rate of change of the cell delay from the TYP condition.

このとき、遅延選択回路２２−１〜２２−Ｎ（図１参照）は、遅延量が小さい論理回路を選択することができる。また、周波数調整回路４０（図１参照）も、高い周波数のクロックを選択することができる。 At this time, the delay selection circuits 22-1 to 22-N (see FIG. 1) can select a logic circuit with a small delay amount. The frequency adjustment circuit 40 (see FIG. 1) can also select a high-frequency clock.

一方、判定信号の値が１であることは、判定回路３０（図２参照）によってホールドエラーが発生し得ると判定されていることを示している。配線遅延のＴＹＰ条件時からの変化率が、セル遅延のＴＹＰ条件時からの変化率よりも大きい場合等に、判定信号の値が１になる。 On the other hand, the value of the determination signal being 1 indicates that the determination circuit 30 (see FIG. 2) determines that a hold error can occur. When the rate of change of the wiring delay from the TYP condition is larger than the rate of change of the cell delay from the TYP condition, the value of the determination signal becomes 1.

このとき、遅延選択回路２２−１〜２２−Ｎ（図１参照）は、遅延量が大きい論理回路を選択して、ホールドエラーを回避する必要がある。また、周波数調整回路４０（図１参照）も、遅延量の大きい論理回路を使用することにより生じるセットアップエラーを回避するために、低い周波数のクロックを選択する必要がある。 At this time, the delay selection circuits 22-1 to 22-N (see FIG. 1) need to select a logic circuit having a large delay amount to avoid a hold error. Further, the frequency adjustment circuit 40 (see FIG. 1) also needs to select a low-frequency clock in order to avoid a setup error caused by using a logic circuit with a large delay amount.

本実施形態では、遅延選択回路と周波数調整回路（図１参照）とが連動して、論理回路の遅延量と周波数を選択することで、外部から煩雑な制御を行うこともなく、半導体集積回路に正常動作を行わせる。以下に、遅延選択回路と周波数調整回路の構成の具体例を示す。なお、以下において、本実施形態の組み合わせ回路は１つだけ遅延選択回路を含む（Ｎ＝１）として説明する。 In the present embodiment, the delay selection circuit and the frequency adjustment circuit (see FIG. 1) work together to select the delay amount and the frequency of the logic circuit, so that the semiconductor integrated circuit does not perform complicated control from the outside. To perform normal operation. A specific example of the configuration of the delay selection circuit and the frequency adjustment circuit is shown below. In the following description, it is assumed that the combinational circuit of this embodiment includes only one delay selection circuit (N = 1).

１．４．２．遅延選択回路と周波数調整回路の構成
図５は、本実施形態における遅延選択回路２２−１、周波数調整回路４０の構成例を表す。図５は、図１の半導体集積回路１において判定回路３０とスイッチ５０を除く部分２に対応する。なお、図１〜図４と同じ要素には同じ符号を付しており説明を省略する。 1.4.2. Configuration of Delay Selection Circuit and Frequency Adjustment Circuit FIG. 5 shows a configuration example of the delay selection circuit 22-1 and the frequency adjustment circuit 40 in the present embodiment. FIG. 5 corresponds to a portion 2 excluding the determination circuit 30 and the switch 50 in the semiconductor integrated circuit 1 of FIG. The same elements as those in FIGS. 1 to 4 are denoted by the same reference numerals, and description thereof is omitted.

本実施形態の組み合わせ回路２０は、遅延選択回路２２−１と、遅延選択回路以外の組み合わせ回路６８とを含む。遅延選択回路以外の組み合わせ回路６８は、例えばフリップフロップ１０−１、１０−２からの入力信号に基づいて、１つのデータ信号を遅延選択回路２２−１に出力する。図５の例では、同じ反転の論理を有する２つの論理回路である、第１の論理回路６１、第２の論理回路６２のそれぞれがこのデータ信号を受け取る。 The combinational circuit 20 of this embodiment includes a delay selection circuit 22-1 and a combinational circuit 68 other than the delay selection circuit. The combinational circuit 68 other than the delay selection circuit outputs one data signal to the delay selection circuit 22-1 based on, for example, input signals from the flip-flops 10-1 and 10-2. In the example of FIG. 5, each of the first logic circuit 61 and the second logic circuit 62, which are two logic circuits having the same inversion logic, receives this data signal.

ここで、第１の論理回路６１と第２の論理回路６２は、遅延選択回路２２−１に含まれている。そして、第２の論理回路６２は、第１の論理回路６１よりも遅延量が大きい。 Here, the first logic circuit 61 and the second logic circuit 62 are included in the delay selection circuit 22-1. The second logic circuit 62 has a larger delay amount than the first logic circuit 61.

なお、遅延選択回路２２−１に含まれる論理回路とは、１つの基本セルであってもよいし（第１の論理回路６１参照）、基本セルを組み合わせて遅延量を調整したものであってもよい（第２の論理回路６２参照）。 The logic circuit included in the delay selection circuit 22-1 may be one basic cell (see the first logic circuit 61), or a delay amount adjusted by combining basic cells. (Refer to the second logic circuit 62).

そして、遅延選択回路２２−１は、マルチプレクサー６６を含み、判定信号１０４を選択信号として第１の論理回路６１、第２の論理回路６２の一方の出力を選択する。例えば、判定信号１０４の値が１であれば、遅延量の大きい第２の論理回路６２の出力を選択する（図４参照）。 The delay selection circuit 22-1 includes a multiplexer 66, and selects one output of the first logic circuit 61 and the second logic circuit 62 using the determination signal 104 as a selection signal. For example, if the value of the determination signal 104 is 1, the output of the second logic circuit 62 having a large delay amount is selected (see FIG. 4).

本実施形態の周波数調整回路４０は、判定信号１０４を選択信号とするマルチプレクサー４２を含み、２つのクロック信号ＣＬＫ１、ＣＬＫ２の一方を選択する。ここで、ＣＬＫ１の周波数がＣＬＫ２よりも高いとする。そして、例えば判定信号１０４の値が１であれば、周波数の低いＣＬＫ２が周波数調整クロック信号１０６として選択される。 The frequency adjustment circuit 40 of this embodiment includes a multiplexer 42 that uses the determination signal 104 as a selection signal, and selects one of the two clock signals CLK1 and CLK2. Here, it is assumed that the frequency of CLK1 is higher than that of CLK2. For example, if the value of the determination signal 104 is 1, CLK2 having a low frequency is selected as the frequency adjustment clock signal 106.

本実施形態の半導体集積回路では、判定回路３０（図１参照）がセル遅延量と配線遅延量とを比較して判定信号１０４を生成し、組み合わせ回路２０の遅延選択回路２２−１、周波数調整回路４０に出力する。そして、遅延選択回路２２−１は、判定信号１０４に基づいて適切な遅延量の論理回路を選択する。また、周波数調整回路４０も遅延選択回路２２−１に連動して、適切な周波数のクロック信号を選択する。 In the semiconductor integrated circuit of the present embodiment, the determination circuit 30 (see FIG. 1) compares the cell delay amount and the wiring delay amount to generate the determination signal 104, and the delay selection circuit 22-1 of the combinational circuit 20, the frequency adjustment Output to the circuit 40. Then, the delay selection circuit 22-1 selects a logic circuit with an appropriate delay amount based on the determination signal 104. The frequency adjustment circuit 40 also selects a clock signal having an appropriate frequency in conjunction with the delay selection circuit 22-1.

これにより、シミュレーションと乖離した遅延の変動率をもつ半導体集積回路が生産された場合であっても、ホールドエラーとセットアップエラーを回避して、設計変更することなく正常動作させることが可能になる。 As a result, even when a semiconductor integrated circuit having a variation rate of delay deviating from the simulation is produced, it is possible to avoid a hold error and a setup error and to operate normally without changing the design.

そのため、シミュレーションで遅延の変動率を大きくとって、過剰な設計マージンを確保する必要はなくなる。 For this reason, it is not necessary to secure an excessive design margin by taking a large variation rate of delay in the simulation.

そして、遅延の変動率がシミュレーションとほぼ一致するような場合には、過剰な設計マージンをとっていないため、高い周波数で動作させることが可能であり、結果として半導体集積回路の性能が向上することになる。 When the delay variation rate is almost the same as the simulation, it is possible to operate at a high frequency because an excessive design margin is not taken. As a result, the performance of the semiconductor integrated circuit is improved. become.

２．変形例
第１実施形態の変形例について図６〜図９を参照して説明する。なお、第１実施形態と同じの要素については、図１〜図５と同じ符号を付して説明を省略する。 2. Modification A modification of the first embodiment will be described with reference to FIGS. In addition, about the same element as 1st Embodiment, the same code | symbol as FIGS. 1-5 is attached | subjected and description is abbreviate | omitted.

変形例の半導体集積回路は、遅延選択回路に互いに遅延量の異なる３つ以上の論理回路を含み、その中の１つを選択する。また、周波数調整回路４０は、遅延選択回路２２−１に連動して、適切な周波数のクロック信号が出力されるように調整を行う。 The semiconductor integrated circuit according to the modification includes three or more logic circuits having different delay amounts in the delay selection circuit, and selects one of them. In addition, the frequency adjustment circuit 40 performs adjustment so that a clock signal having an appropriate frequency is output in conjunction with the delay selection circuit 22-1.

以下では、遅延選択回路が３つの論理回路を含み、その中の１つを選択する例について説明する。なお、第１実施形態と同じ構成（フリップフロップ１０−１〜１０−３、スイッチ５０等）については、重複説明を避けるために図示および説明を省略する。 Hereinafter, an example in which the delay selection circuit includes three logic circuits and one of them is selected will be described. In addition, about the same structure (flip-flops 10-1 to 10-3, switch 50, etc.) as 1st Embodiment, in order to avoid duplication description, illustration and description are abbreviate | omitted.

２．１．判定回路の構成
図６は、本変形例の判定回路３０Ａの構成例を表す。なお、図２と同じ要素には同じ符号を付しており説明を省略する。 2.1. Configuration of Determination Circuit FIG. 6 illustrates a configuration example of the determination circuit 30A according to this modification. The same elements as those in FIG. 2 are denoted by the same reference numerals, and description thereof is omitted.

本変形例の判定回路３０Ａは、２つの判定用フリップフロップ３６Ａ、３６Ｂを含む。そして、それぞれから判定信号１０４Ａ、１０４Ｂが出力される。 The determination circuit 30A of the present modification includes two determination flip-flops 36A and 36B. Then, determination signals 104A and 104B are output from each.

本変形例のセル遅延回路３２Ａは、マクロ３３−１〜３３−４を含む。そして、マクロ３３−１、３３−２による遅延（以下、セル遅延Ａともいう）を含む信号は、判定用フリップフロップ３６Ａのデータ入力として用いられる。また、全てのマクロ３３−１〜３３−４による遅延（以下、セル遅延Ｂともいう）を含む信号は、判定用フリップフロップ３６Ｂのデータ入力として用いられる。 The cell delay circuit 32A of this modification includes macros 33-1 to 33-4. A signal including a delay (hereinafter also referred to as cell delay A) by the macros 33-1 and 33-2 is used as a data input of the determination flip-flop 36A. A signal including a delay (hereinafter also referred to as cell delay B) due to all the macros 33-1 to 33-4 is used as a data input of the determination flip-flop 36B.

配線遅延回路３４Ａは、マクロ３５−１、３５−２を含む。そして、マクロ３５−１、３５−２による配線遅延は、ＴＹＰ条件において、セル遅延Ａと同じになるように設計されている。そして、この配線遅延を含む信号（判定用フリップフロップのクロック信号３８）は、判定用フリップフロップ３６Ａ、３６Ｂのクロック入力として用いられる。 The wiring delay circuit 34A includes macros 35-1 and 35-2. The wiring delay due to the macros 35-1 and 35-2 is designed to be the same as the cell delay A under the TYP condition. The signal including the wiring delay (clock signal 38 of the determination flip-flop) is used as a clock input of the determination flip-flops 36A and 36B.

なお、以下では、セル遅延Ａを含む信号を判定用フリップフロップのデータ信号３７Ａといい、セル遅延Ｂを含む信号を判定用フリップフロップのデータ信号３７Ｂという。 Hereinafter, a signal including the cell delay A is referred to as a data signal 37A of the determination flip-flop, and a signal including the cell delay B is referred to as a data signal 37B of the determination flip-flop.

２．２．判定信号
図７（Ａ）〜図７（Ｃ）は本実施形態の判定信号の変化を説明する図である。なお、図３（Ａ）〜図３（Ｃ）と同じ要素には同じ符号を付しており説明を省略する。 2.2. Determination Signal FIGS. 7A to 7C are diagrams for explaining changes in the determination signal of this embodiment. In addition, the same code | symbol is attached | subjected to the same element as FIG. 3 (A)-FIG.3 (C), and description is abbreviate | omitted.

図７（Ａ）は、ＴＹＰ条件のときの判定信号１０４Ａ、１０４Ｂを説明する図である。時刻ｔ_０において、グローバルリセットが解除される。このとき、判定用フリップフロップ３６Ａ、３６Ｂ（図６参照）のデフォルト値は共に０であり、判定信号１０４Ａ、１０４Ｂとして‘Ｌ’が出力される。 FIG. 7A illustrates the determination signals 104A and 104B when the TYP condition is satisfied. At time t _0, the global reset is released. At this time, the default values of the determination flip-flops 36A and 36B (see FIG. 6) are both 0, and 'L' is output as the determination signals 104A and 104B.

ＴＹＰ条件では、判定用フリップフロップのデータ信号３７Ａと判定用フリップフロップのクロック信号３８の遅延量は同じである（時刻ｔ_２〜時刻ｔ_３Ａ）。このとき、判定用フリップフロップ３６Ａの値は０から変化しないものとし、判定信号１０４Ａとして‘Ｌ’が出力され続ける。 Under the TYP condition, the delay amount of the data signal 37A of the determination flip-flop and the clock signal 38 of the determination flip-flop is the same (time t ₂ to time t _3A ). At this time, it is assumed that the value of the determination flip-flop 36A does not change from 0, and 'L' is continuously output as the determination signal 104A.

また、判定用フリップフロップのデータ信号３７Ｂは、マクロセル３３−３、３３−４を経由するため遅延が大きい（セル遅延Ａ＜セル遅延Ｂ）。よって、時刻ｔ_３Ｂまで‘Ｈ’とならないので、判定用フリップフロップ３６Ｂの値も０から変化せず、判定信号１０４Ｂとして‘Ｌ’が出力され続ける。 The data signal 37B of the determination flip-flop has a large delay because it passes through the macrocells 33-3 and 33-4 (cell delay A <cell delay B). Accordingly, since it does not become “H” until time t _3B , the value of the determination flip-flop 36B does not change from 0, and “L” continues to be output as the determination signal 104B.

図７（Ｂ）は、配線遅延の遅延量の変化率が大きく、セル遅延Ａの遅延量よりも大きな遅延が生じた場合の判定信号１０４Ａ、１０４Ｂを説明する図である。このとき、ホールドエラーが発生しやすい。なお、図７（Ｂ）では、判定信号１０４Ａ、１０４Ｂの生成に直接関係のない信号の記載は省略する。 FIG. 7B is a diagram for explaining the determination signals 104A and 104B when the rate of change of the delay amount of the wiring delay is large and a delay larger than the delay amount of the cell delay A occurs. At this time, a hold error is likely to occur. Note that in FIG. 7B, description of signals that are not directly related to the generation of the determination signals 104A and 104B is omitted.

図７（Ｂ）の例では、判定用フリップフロップのデータ信号３７Ａは、時刻ｔ_３Ｅで‘Ｈ’となる。そして、時刻ｔ_３Ｃにおいて、判定用フリップフロップのクロック信号３８の立ち上がりエッジで、判定用フリップフロップのデータ信号３７Ａが取り込まれ、判定信号１０４Ａは‘Ｌ’から‘Ｈ’へと変化する（時刻ｔ_５Ａ）。一方、判定用フリップフロップのデータ信号３７Ｂは、時刻ｔ_３Ｆまで‘Ｈ’とならないので、判定信号１０４Ｂとして‘Ｌ’が出力され続ける。 In the example of FIG. 7B, the data signal 37A of the determination flip-flop becomes “H” at time _t3E . At time _t3C , the data signal 37A of the determination flip-flop is captured at the rising edge of the clock signal 38 of the determination flip-flop, and the determination signal 104A changes from 'L' to 'H' (time t3). _5A ). On the other hand, the data signal 37B of the judgment flip-flop, because not until time t _3F 'H', as the judgment signal 104B 'L' continues to be outputted.

図７（Ｂ）の例は、第１実施形態において判定信号が変化する場合に対応する（図３（Ｃ）参照）。本変形例では、配線遅延の遅延量の変化率が更に大きい場合についても、判定を行うことができる。 The example of FIG. 7B corresponds to the case where the determination signal changes in the first embodiment (see FIG. 3C). In the present modification, the determination can be made even when the rate of change of the delay amount of the wiring delay is even larger.

図７（Ｃ）は、配線遅延の遅延量の変化率が更に大きく、セル遅延Ｂの遅延量よりも大きな遅延が生じた場合の判定信号１０４Ａ、１０４Ｂを説明する図である。このとき、ホールドエラーが発生しやすく、より遅延量の大きい論理回路を選択する必要が生じる。なお、図７（Ｃ）でも、判定信号１０４Ａ、１０４Ｂの生成に直接関係のない信号の記載は省略する。 FIG. 7C is a diagram for explaining the determination signals 104A and 104B when the rate of change of the delay amount of the wiring delay is further large and a delay larger than the delay amount of the cell delay B occurs. At this time, a hold error is likely to occur, and a logic circuit having a larger delay amount needs to be selected. Note that in FIG. 7C, description of signals that are not directly related to the generation of the determination signals 104A and 104B is omitted.

図７（Ｃ）の例では、判定用フリップフロップのデータ信号３７Ａ、３７Ｂは、それぞれ、時刻ｔ_３Ｅ、ｔ_３Ｆで‘Ｈ’となる。そして、時刻ｔ_３Ｃにおいて、判定用フリップフロップのクロック信号３８の立ち上がりエッジで、判定用フリップフロップのデータ信号３７Ａ、３７Ｂが取り込まれ、判定信号１０４Ａ、１０４Ｂは共に‘Ｌ’から‘Ｈ’へと変化する（時刻ｔ_５Ａ）。 In the example of FIG. 7C, the data signals 37A and 37B of the determination flip-flops become “H” at times t _3E and t _3F , respectively. At time _t3C , the determination flip-flop data signals 37A and 37B are captured at the rising edge of the determination flip-flop clock signal 38, and the determination signals 104A and 104B both change from 'L' to 'H'. Change (time t _5A ).

本変形例では、判定信号１０４Ｂの状態によって、配線遅延の遅延量の変化率の大きさを把握することが可能になる。本変形例の判定回路３０は、図６のように簡易な構成ながら、ホールドエラーが発生しやすい状態を判定信号１０４Ａ、１０４Ｂによって的確に知らせ、更に配線遅延の遅延量の変化率の大きさについての情報も伝えることができる。 In this modification, it is possible to grasp the magnitude of the change rate of the delay amount of the wiring delay according to the state of the determination signal 104B. The determination circuit 30 of the present modification has a simple configuration as shown in FIG. 6 and accurately notifies the state in which a hold error is likely to occur by using the determination signals 104A and 104B. Further, the magnitude of the change rate of the delay amount of the wiring delay Can also convey information.

２．３．遅延選択回路と周波数調整回路
２．３．１．判定信号に応じた処理
図８は、判定信号の値と選択される遅延セル、周波数の関係を説明する図である。なお、図４と対応する箇所はそのことを示して説明は省略する。 2.3. Delay selection circuit and frequency adjustment circuit 2.3.1. Processing According to Determination Signal FIG. 8 is a diagram for explaining the relationship between the value of the determination signal, the selected delay cell, and the frequency. In addition, the location corresponding to FIG. 4 shows that, and description is abbreviate | omitted.

本変形例では、遅延量を意図的に大きくしたセル遅延Ｂも用いる。そのため、配線遅延の変化率の大きさが非常に大きく、配線遅延量がセル遅延Ｂを超えるような場合には、更に遅延量の大きな論理回路を選択させることを可能にする。 In this modification, a cell delay B whose delay amount is intentionally increased is also used. Therefore, when the change rate of the wiring delay is very large and the wiring delay amount exceeds the cell delay B, it is possible to select a logic circuit having a larger delay amount.

図８において、判定信号の値が（０、０）の場合、（０、１）の場合は、それぞれ、図４において、判定信号の値が０の場合、１の場合に対応する。 In FIG. 8, when the value of the determination signal is (0, 0), the case of (0, 1) corresponds to the case of 1 when the value of the determination signal is 0 in FIG.

そして、判定信号の値が（１、１）の場合には、配線遅延量がセル遅延Ｂを超えることを意味する。このとき、ホールドエラーを回避するには、更に遅延量に大きい論理回路を選択する必要がある（図８の「遅延セルの遅延量」の最下段）。そして、このとき、フリップフロップに供給するクロックの周波数も更に低くして、セットアップエラーを回避する必要がある（図８の「周波数」の最下段）。 When the value of the determination signal is (1, 1), it means that the wiring delay amount exceeds the cell delay B. At this time, in order to avoid a hold error, it is necessary to select a logic circuit having a larger delay amount (the lowest stage of the “delay amount of delay cell” in FIG. 8). At this time, it is necessary to further reduce the frequency of the clock supplied to the flip-flop to avoid a setup error (the lowest stage of “frequency” in FIG. 8).

本変形例でも、遅延選択回路と周波数調整回路（図１参照）とが連動して、論理回路の遅延量と周波数を選択することで、外部から煩雑な制御を行うこともなく、半導体集積回路に正常動作を行わせることができる。以下に、遅延選択回路と周波数調整回路の構成の具体例を示す。 Even in this modification, the delay selection circuit and the frequency adjustment circuit (see FIG. 1) work together to select the delay amount and the frequency of the logic circuit, so that the semiconductor integrated circuit does not perform complicated control from the outside. Can be operated normally. A specific example of the configuration of the delay selection circuit and the frequency adjustment circuit is shown below.

２．３．２．遅延選択回路の構成
図９（Ａ）は、本変形例における遅延選択回路２２−１Ａの構成例を表す。なお、図５と同じ要素には同じ符号を付しており説明を省略する。 2.3.2. Configuration of Delay Selection Circuit FIG. 9A shows a configuration example of the delay selection circuit 22-1A in this modification. In addition, the same code | symbol is attached | subjected to the same element as FIG. 5, and description is abbreviate | omitted.

遅延選択回路２２−１Ａは、反転の論理を有する３つの論理回路である、第１の論理回路６１、第２の論理回路６２、第３の論理回路６３を含む。ここで、第２の論理回路６２は第１の論理回路６１よりも遅延量が大きく、第３の論理回路６３は第２の論理回路６２よりも遅延量が大きい。 The delay selection circuit 22-1A includes a first logic circuit 61, a second logic circuit 62, and a third logic circuit 63, which are three logic circuits having inverted logic. Here, the delay amount of the second logic circuit 62 is larger than that of the first logic circuit 61, and the delay amount of the third logic circuit 63 is larger than that of the second logic circuit 62.

そして、遅延選択回路２２−１Ａは、マルチプレクサー６６Ａを含み、判定信号１０４Ａ、１０４Ｂを組み合わせて選択信号とし、第１の論理回路６１、第２の論理回路６２、第３の論理回路６３のうちの１つを選択する。例えば、判定信号１０４Ａ、１０４Ｂの値が共に１であれば、遅延量の最も大きい第３の論理回路６３の出力を選択する（図８参照）。 The delay selection circuit 22-1A includes a multiplexer 66A, and combines the determination signals 104A and 104B into a selection signal. Among the first logic circuit 61, the second logic circuit 62, and the third logic circuit 63, Select one of the following. For example, if the values of the determination signals 104A and 104B are both 1, the output of the third logic circuit 63 having the largest delay amount is selected (see FIG. 8).

２．３．３．周波数調整回路の構成
図９（Ｂ）は、本変形例における周波数調整回路４０Ａの構成例を表す。なお、図５と同じ要素には同じ符号を付しており説明を省略する。 2.3.3. Configuration of Frequency Adjustment Circuit FIG. 9B shows a configuration example of the frequency adjustment circuit 40A in the present modification. In addition, the same code | symbol is attached | subjected to the same element as FIG. 5, and description is abbreviate | omitted.

図９（Ｂ）の周波数調整回路４０ＡはＰＬＬ回路を構成している。周波数調整回路４０Ａは、基準信号９０（例えば、図１のＣＬＫ０が対応してもよい）と比較信号９８との位相差を比較して差信号９２を発生する位相比較器８０と、ローパスフィルターであって差信号９２に基づく制御電圧９４を出力するループフィルター８２と、制御電圧９４によって周波数調整クロック信号１０６Ａを制御するＶＣＯ（voltage controlled oscillator）８４と、周波数調整クロック信号１０６Ａを分周した比較信号９８を生成する分周器８６とを含む。分周器８６は、外部からの制御信号によって分周数を変更できるプログラマブル分周器である。 The frequency adjustment circuit 40A shown in FIG. 9B constitutes a PLL circuit. The frequency adjustment circuit 40A includes a phase comparator 80 that compares the phase difference between the reference signal 90 (for example, CLK0 in FIG. 1 may correspond) and the comparison signal 98 to generate a difference signal 92, and a low-pass filter. A loop filter 82 for outputting a control voltage 94 based on the difference signal 92, a VCO (voltage controlled oscillator) 84 for controlling the frequency adjustment clock signal 106A by the control voltage 94, and a comparison signal obtained by dividing the frequency adjustment clock signal 106A. And a frequency divider 86 for generating 98. The frequency divider 86 is a programmable frequency divider that can change the frequency division number by an external control signal.

周波数調整回路４０Ａは、分周器８６の制御信号として判定信号１０４Ａ、１０４Ｂを受け取る。そして、遅延選択回路２２−１Ａで遅延量の大きい論理回路が選択された場合に、連動して周波数調整クロック信号１０６Ａの周波数が低くなるようにする。例えば、判定信号１０４Ａ、１０４Ｂが共に０のときには、分周器８６の分周数設定を１６としてもよい。そして、例えば判定信号１０４Ａ、１０４Ｂが共に１のときには、分周器８６の分周数設定を２５６としてもよい。また、それ以外の場合には、分周器８６の分周数設定を１２８としてもよい。 The frequency adjustment circuit 40A receives the determination signals 104A and 104B as control signals for the frequency divider 86. Then, when a logic circuit with a large delay amount is selected by the delay selection circuit 22-1A, the frequency of the frequency adjustment clock signal 106A is lowered in conjunction. For example, when the determination signals 104A and 104B are both 0, the frequency division number setting of the frequency divider 86 may be 16. For example, when the determination signals 104A and 104B are both 1, the frequency division number setting of the frequency divider 86 may be set to 256. In other cases, the frequency division number setting of the frequency divider 86 may be 128.

本変形例のように、遅延選択回路に互いに遅延量の異なる３つ以上の論理回路を用意し、周波数調整回路が連動して適切な周波数のクロック信号を出力することで、回路の遅延量がシミュレーションモデルと大きく乖離する場合であっても正常動作する可能性が高くなる。そして、シミュレーションにおけるマージンを更に減らすことができ、更に高い周波数で動作させることが可能になる。 As in this modification, three or more logic circuits having different delay amounts are prepared in the delay selection circuit, and the frequency adjustment circuit works together to output a clock signal of an appropriate frequency, thereby reducing the delay amount of the circuit. Even if the simulation model deviates greatly, the possibility of normal operation increases. Further, the margin in the simulation can be further reduced, and it becomes possible to operate at a higher frequency.

３．その他
これらの例示に限らず、本発明は、実施の形態で説明した構成と実質的に同一の構成（例えば、機能、方法および結果が同一の構成、あるいは目的および効果が同一の構成）を含む。また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。特に、フリップフロップの一部をＩＯセルに置き換えた構成では、入出力信号のタイミングを調整することが可能であり、実施の形態で説明した効果を奏する。 3. Others The present invention is not limited to these examples, and the present invention includes configurations that are substantially the same as the configurations described in the embodiments (for example, configurations that have the same functions, methods, and results, or configurations that have the same purposes and effects). . In addition, the invention includes a configuration in which a non-essential part of the configuration described in the embodiment is replaced. In particular, in a configuration in which a part of the flip-flop is replaced with an IO cell, the timing of the input / output signals can be adjusted, and the effects described in the embodiment can be obtained.

また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。 In addition, the present invention includes a configuration that exhibits the same operational effects as the configuration described in the embodiment or a configuration that can achieve the same object. Further, the invention includes a configuration in which a known technique is added to the configuration described in the embodiment.

１…半導体集積回路、１０−１〜１０−３…フリップフロップ、２０…組み合わせ回路、２２−１〜２２−Ｎ…遅延選択回路、２２−１Ａ…遅延選択回路、３０，３０Ａ…判定回路、３２，３２Ａ…セル遅延回路、３３−１，３３−２，３３−３，３３−４…マクロ、３４，３４Ａ…配線遅延回路、３５−１，３５−２，３５−３，３５−４…マクロ、３６，３６Ａ，３６Ｂ…判定用フリップフロップ、３７，３７Ａ，３７Ｂ…判定用フリップフロップのデータ信号、３８…判定用フリップフロップのクロック信号、４０，４０Ａ…周波数調整回路、４２…マルチプレクサー、５０…スイッチ、６１…第１の論理回路、６２…第２の論理回路、６３…第３の論理回路、６６，６６Ａ…マルチプレクサー、６８…遅延選択回路以外の組み合わせ回路、８０…位相比較器、８２…ループフィルター、８４…ＶＣＯ、８６…分周器、９０…基準信号、９２…差信号、９４…制御電圧、９８…比較信号、１０２…パルス信号、１０４，１０４Ａ，１０４Ｂ…判定信号、１０６，１０６Ａ…周波数調整クロック信号、ＣＬＫ０…判定回路用クロック信号、ＣＬＫ１，ＣＬＫ２…クロック信号 DESCRIPTION OF SYMBOLS 1 ... Semiconductor integrated circuit, 10-1 to 10-3 ... Flip-flop, 20 ... Combination circuit, 22-1 to 22-N ... Delay selection circuit, 22-1A ... Delay selection circuit, 30, 30A ... Determination circuit, 32 , 32A ... cell delay circuit, 33-1, 33-2, 33-3, 33-4 ... macro, 34, 34A ... wiring delay circuit, 35-1, 35-2, 35-3, 35-4 ... macro 36, 36A, 36B ... determination flip-flop, 37, 37A, 37B ... data signal of determination flip-flop, 38 ... clock signal of determination flip-flop, 40, 40A ... frequency adjusting circuit, 42 ... multiplexer, 50 ... Switch, 61 ... first logic circuit, 62 ... second logic circuit, 63 ... third logic circuit, 66, 66A ... multiplexer, 68 ... combination other than delay selection circuit Path 80 phase comparator 82 loop filter 84 VCO frequency divider 90 reference signal 92 difference signal 94 control voltage 98 comparison signal 102 pulse signal 104 104A, 104B: Determination signal, 106, 106A: Frequency adjustment clock signal, CLK0: Determination circuit clock signal, CLK1, CLK2: Clock signal

Claims

A semiconductor integrated circuit,
Flip-flops,
A combinational circuit for outputting a signal to the flip-flop;
A determination circuit that outputs a determination signal to the combinational circuit,
The determination circuit includes:
A cell delay circuit having a predetermined cell delay amount under predetermined conditions;
A wiring delay circuit having a predetermined wiring delay amount under the predetermined condition,
The determination signal is generated according to a result of comparing the cell delay amount of the cell delay circuit and the wiring delay amount of the wiring delay circuit,
The combinational circuit is:
Including one or more delay selection circuits composed of a plurality of logic circuits having the same logic and different delay amounts;
Based on the determination signal, the delay selection circuit selects one of the plurality of logic circuits ,
The delay selection circuit includes:
A first logic circuit;
A second logic circuit having a delay amount larger than that of the first logic circuit,
The combinational circuit is:
A semiconductor integrated circuit that selects the second logic circuit in the delay selection circuit when receiving the determination signal indicating that the wiring delay amount of the wiring delay circuit is larger than the cell delay amount of the cell delay circuit.

The semiconductor integrated circuit according to claim 1,
Before Symbol decision circuit,
Semi conductor integrated circuit in which the under given conditions the cell delay of the cell delay circuit and wiring delay of the interconnect delay circuit is designed to be the same.

The semiconductor integrated circuit according to claim 1,
The determination circuit includes:
Including a determination flip-flop which is one D flip-flop,
Receive the pulse signal,
The determination flip-flop
The pulse signal is input to the data terminal via the cell delay circuit,
The pulse signal is input to the clock terminal via the wiring delay circuit,
A semiconductor integrated circuit for outputting the determination signal.

The semiconductor integrated circuit according to claim 3,
The determination circuit includes:
A semiconductor integrated circuit that receives the pulse signal only once when the semiconductor integrated circuit is activated.

The semiconductor integrated circuit according to any one of claims 1 to 4,
A semiconductor integrated circuit including a frequency adjustment circuit for adjusting a frequency of a clock signal supplied to the flip-flop based on the determination signal.

The semiconductor integrated circuit according to any one of claims 1 to 5,
The determination circuit includes:
A semiconductor integrated circuit including a cell delay circuit and a wiring delay circuit constituted by one or more macro cells.

The semiconductor integrated circuit according to any one of claims 1 to 5,
The determination circuit includes:
A semiconductor integrated circuit including a cell delay circuit and a wiring delay circuit configured by one or more basic cells of a gate array, a standard cell, and an embedded array.