JPWO2013027739A1 - Deterioration diagnosis circuit and deterioration diagnosis method - Google Patents
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Abstract
簡易な構成により半導体集積回路の劣化の状態をより正確に測定するために、本発明の劣化診断回路は、劣化の診断の対象となる第1の回路を含む試験用ブロックと、第1の回路と同一の構成を備える第2の回路を含む参照用ブロックと、測定モードを示す信号が入力された場合に試験用ブロックから出力される第1の信号の特性と参照用ブロックから出力される第2の信号の特性とを比較することで試験用ブロックを構成する素子の劣化の有無を判定する判定手段と、測定モードを示す信号を判定手段に出力する制御手段と、を備える。In order to more accurately measure the deterioration state of the semiconductor integrated circuit with a simple configuration, the deterioration diagnosis circuit of the present invention includes a test block including a first circuit to be diagnosed for deterioration, and a first circuit. And a reference block including a second circuit having the same configuration as that of the first signal, a characteristic of the first signal output from the test block when a signal indicating the measurement mode is input, and a first block output from the reference block And determining means for determining the presence or absence of deterioration of the elements constituting the test block by comparing the characteristics of the two signals, and control means for outputting a signal indicating the measurement mode to the determining means.
Description
本発明は、半導体集積回路の劣化診断回路および劣化診断方法に関する。 The present invention relates to a deterioration diagnosis circuit and a deterioration diagnosis method for a semiconductor integrated circuit.
半導体集積回路は製造後の使用や環境条件などの要因によってその特性が劣化してゆく。そして、半導体集積回路の劣化が一定以上進行した場合には、その半導体集積回路は不良と判定される。しかしながら、半導体集積回路が不良と判定された場合に、不良となった原因が寿命(すなわち経年劣化による妥当な劣化)によるものか、あるいは偶発的な故障等によるものかを見極めることは一般には困難である。
従って、出荷後の半導体集積回路の劣化の進行度を知ることは、半導体集積回路の不良の真の原因を特定するために極めて重要である。半導体集積回路の劣化の進行度を知ることにより、想定外の故障や予想以上の劣化が観測された場合の劣化の進行度を半導体集積回路の設計へ容易にフィードバックすることができる。また、劣化の進行度のログ情報を取得して解析し半導体集積回路の適切な交換時期を予想することで、半導体集積回路の最適なメンテナンス時期の設定にも役立てることができる。
半導体集積回路の劣化の進行度の情報は、外部測定器を用いることなく半導体集積回路の外部へ出力でき、さらには保存できることが望ましい。そのための手段として、半導体集積回路内にリング発振器を構成しその発振周波数の変化を測定することで半導体集積回路の劣化の進行度を算出する技術が知られている。
非特許文献1は、2台のCMOS(Complementary Metal Oxide Semiconductor)リング発振器を用いることによって実用域における劣化度の分解能を向上させ、測定時間を短縮する構成を開示している。具体的には、非特許文献1は、2つのリング発振器を用いてその発振周波数の比率を測定する構成を記載している。
特許文献1は、2台のCMOSリング発振器を用いてMOSFET(Metal−Oxide−Semiconductor Field−Effect Transistor)の劣化を測定するための構成を開示している。特許文献1に記載された半導体集積回路は、2個のリング発振器を備え、劣化の測定時には自回路の一部を分岐して他方の回路の一部と置き換えるように接続する。そして、自回路と他方の回路との出力の位相を比較することにより、回路の特性劣化による信号の遅延量の変化を検出する。
また、特許文献2は、劣化診断対象回路の信号伝播時間が基準値に対して早いか遅いかにより回路が故障しているかどうかを判定する構成を開示している。特許文献2に記載された劣化診断回路は、劣化診断回路のみを用いて回路の劣化診断を行う。
さらに、特許文献3は、信号遅延パスの経年劣化を検出するための構成を開示している。特許文献3に記載された半導体集積回路装置は、出荷前に異なる遅延パス同士の遅延量の比較結果をメモリに書き込み、出荷後に同様の測定を行って遅延量の大小関係が異なれば遅延パスに故障が発生していると判断する。The characteristics of a semiconductor integrated circuit deteriorate due to factors such as use after manufacture and environmental conditions. When the deterioration of the semiconductor integrated circuit proceeds more than a certain level, it is determined that the semiconductor integrated circuit is defective. However, when it is determined that the semiconductor integrated circuit is defective, it is generally difficult to determine whether the cause of the failure is due to lifetime (ie, reasonable deterioration due to aging) or accidental failure. It is.
Therefore, knowing the degree of progress of deterioration of the semiconductor integrated circuit after shipment is extremely important for identifying the true cause of the failure of the semiconductor integrated circuit. By knowing the progress of deterioration of the semiconductor integrated circuit, it is possible to easily feed back the progress of deterioration when an unexpected failure or unexpected deterioration is observed to the design of the semiconductor integrated circuit. Further, by acquiring and analyzing log information of the degree of progress of deterioration and predicting an appropriate replacement time of the semiconductor integrated circuit, it can be used for setting an optimal maintenance time of the semiconductor integrated circuit.
It is desirable that the information on the degree of progress of deterioration of the semiconductor integrated circuit can be output to the outside of the semiconductor integrated circuit without using an external measuring instrument, and further stored. As a means for that purpose, a technique is known in which a ring oscillator is configured in a semiconductor integrated circuit, and the degree of deterioration of the semiconductor integrated circuit is calculated by measuring a change in the oscillation frequency.
Non-Patent
Further,
非特許文献1に記載されている、リング発振器の発振周波数の変化を用いて半導体集積回路の劣化の進行度を判定する方法には、測定される発振周波数が環境の影響を受けて大きく変動するという問題がある。環境が発振周波数に与える影響には、例えば半導体集積回路のチップ温度や電源電圧の変動がある。非特許文献1は、2つのリング発振器を用いてその発振周波数の比率を測定することで環境による影響をある程度緩和している。しかし、非特許文献1の構成は、発振周波数の変化を測定するために2つのリング発振器の差周波の信号を生成している。このため、非特許文献1の構成には、回路構成が複雑になるという課題がある。
また、特許文献1に記載された半導体集積回路は、自回路及び他方の回路の一部のみを用いて遅延を比較する。このため、特許文献1に記載された構成は、リング発振器全体の遅延劣化量に基づいた正確な特性劣化量を求めることができないという課題がある。
さらに、特許文献2に記載された劣化診断回路は、実回路の信号を用いることなく劣化診断を行うため、劣化診断の結果が実回路の状態と整合しない恐れがある。加えて、特許文献2に記載された劣化診断回路には、劣化診断のための高精度な基準信号の生成や複雑な設定が必要であるという課題もある。
さらに、特許文献3に記載された半導体集積回路装置は、出荷前に遅延値を測定してその値を不揮発性メモリに記録しておくことを必要とする。このため、特許文献3に記載された半導体集積回路装置は、メモリ等の高価な部品の使用や製造時の手順の増加によりコストが上昇するという課題がある。
本発明の目的は、簡易な構成により半導体集積回路の劣化の状態をより正確に測定するという課題を解決するための技術を提供することにある。In the method described in Non-Patent
In addition, the semiconductor integrated circuit described in
Furthermore, since the deterioration diagnosis circuit described in
Furthermore, the semiconductor integrated circuit device described in
An object of the present invention is to provide a technique for solving the problem of more accurately measuring the state of deterioration of a semiconductor integrated circuit with a simple configuration.
本発明の劣化診断回路は、劣化の診断の対象となる第1の回路を含む試験用ブロックと、第1の回路と同一の構成を備える第2の回路を含む参照用ブロックと、測定モードを示す信号が入力された場合に試験用ブロックから出力される第1の信号の特性と参照用ブロックから出力される第2の信号の特性とを比較することで試験用ブロックを構成する素子の劣化の有無を判定する判定手段と、測定モードを示す信号を判定手段に出力する制御手段と、を備える。
本発明の劣化診断方法は、測定モードを示す信号が入力された場合に、劣化の診断の対象となる第1の回路を含む試験用ブロックから出力される第1の信号の特性と第1の回路と同一の構成を備える第2の回路を含む参照用ブロックから出力される第2の信号の特性とを比較することで試験用ブロックを構成する素子の劣化の有無を判定する。The deterioration diagnosis circuit of the present invention includes a test block including a first circuit to be subjected to deterioration diagnosis, a reference block including a second circuit having the same configuration as the first circuit, and a measurement mode. Deterioration of the elements constituting the test block by comparing the characteristics of the first signal output from the test block with the characteristics of the second signal output from the reference block when the signal shown in FIG. Determination means for determining the presence or absence of the control, and control means for outputting a signal indicating the measurement mode to the determination means.
The degradation diagnosis method of the present invention is characterized in that when a signal indicating a measurement mode is input, the characteristics of the first signal output from the test block including the first circuit to be diagnosed for degradation and the first By comparing the characteristics of the second signal output from the reference block including the second circuit having the same configuration as the circuit, the presence or absence of deterioration of the elements constituting the test block is determined.
本発明は、簡易な構成により半導体集積回路の劣化の状況をより正確に測定することを可能にする。 The present invention makes it possible to more accurately measure the state of degradation of a semiconductor integrated circuit with a simple configuration.
次に、本発明の実施形態について図面を参照して説明する。
(第1の実施形態)
図1は、本発明の第1の実施形態による劣化診断回路の構成を示す図である。
図1に示すように、劣化診断回路100は、劣化診断ブロック101と制御手段105とを備える。そして、劣化診断ブロック101は、試験用ブロック102、参照用ブロック103及び判定手段104を備える。
試験用ブロック102にストレスが印加された結果、試験用ブロックの回路を構成する半導体集積回路に劣化が生じると、半導体集積回路を構成する論理ゲートの特性の一種である遅延が増大する場合がある。後述のように、試験用ブロック102と参照用ブロック103とでは、ストレスの量に差が設けられる。ストレスの量とは、例えば、ストレスの強度又はストレスが印加される期間の長さである。そのため、試験用ブロック102と参照用ブロック103とでは、劣化の大きさ(劣化度)に差が生じる。従って、試験用ブロック102の半導体集積回路の劣化により、論理ゲートに参照用ブロック103よりも大きな遅延が生じる。その結果、参照用ブロック103が出力する信号に対して、試験用ブロック102が出力する信号に次第に遅れが生じる。判定手段104は、この遅れを検出して試験用ブロック102の劣化状態を判定する。
判定手段104は、待機モードと測定モードとの2つの動作状態を備える。待機モードは、劣化診断ブロック101において試験用ブロック102の劣化の測定が行われない状態である。測定モードは、劣化診断ブロック101において試験用ブロック102の劣化の測定が行われる状態である。
試験用ブロックは、劣化診断の対象となる第1の回路を含む。参照用ブロックは、第1の回路と同一の構成を備える第2の回路を含む。試験用ブロック102及び参照用ブロック103は、それぞれ第1の信号及び第2の信号を判定手段104に出力する。制御手段105は、待機モード又は測定モードを示す信号を判定手段104に出力する。
判定手段104は、制御手段105から入力された信号が測定モードを指示している場合には、以下の動作を行う。すなわち、測定モードにおいて、判定手段104は、試験用ブロック102から入力された第1の信号及び参照用ブロック103から入力された第2の信号を比較し、試験用ブロック102を構成する素子の劣化の有無を判定する。
試験用ブロック102及び参照用ブロック103には、それぞれの半導体集積回路の劣化を進行させるためのストレスを印加することが可能である。ストレスの印加は、電源電圧の印加の有無、電源電圧の変更、周囲温度の変更、動作周波数の変更、回路の負荷の変更、等によって可能である。しかし、ストレスの種類はこれらに限られない。半導体集積回路の寿命に影響を与える要因であれば、これら以外のストレスを試験用ブロック102及び参照用ブロック103の一方あるいは両方に印加してもよい。
また、複数の種類のストレスを試験用ブロック102及び参照用ブロック103に同時に印加してもよい。このとき、印加するストレスの種類及び強さを試験用ブロック102と参照用ブロック103とで異なるようにすることが好ましい。
例えば、待機モードにおいて、試験用ブロック102にストレスを印加して劣化を進行させる状態に設定するとともに、参照用ブロック103の半導体集積回路の電源端子を接地電位に接続することによりストレスがかからない状態、すなわち劣化が進行しない状態としてもよい。あるいは、待機状態においても試験用ブロック102および参照用ブロック103の両方にストレスをかけ、その際に温度や動作周波数などの動作条件に差分を設けてもよい。なお、試験用ブロック102と参照用ブロック103の位置は、入れ替わってもよい。
一方、測定モードにおいては、判定手段104は、試験用ブロック102の出力と参照用ブロック103の出力との2つの信号のタイミングを比較し、その差分を求める。
具体的な構成として、試験用ブロック102および参照用ブロック103は、発振回路を備え、その発振回路の出力を判定手段104に出力してもよい。
判定手段104は、試験用ブロック102及び参照用ブロック103から出力される信号の特性を比較し、試験用ブロック102の劣化状態を判定する。試験用ブロック102および参照用ブロック103が発振回路を備える場合であれば、信号の特性として、発振周波数や信号の位相を用いればよい。
図2は、第1の実施形態の劣化診断回路の変形例の構成を示す図である。図2に示す劣化診断ブロック106は、試験用ブロック102と判定手段104との間に特性調整手段107を備える。特性調整手段107は、試験用ブロック102から出力される信号の特性を調整して判定手段104に入力する。判定手段104の出力は、特性調整手段107に入力される。特性調整手段107は、判定手段104の出力において試験用ブロック102の特性と参照用ブロック102の特性の差が検出されないように試験用ブロック102の出力の特性(例えば遅延時間)を調整する。なお、判定手段104は、特性調整手段107に入力される信号の特性の調整を行うか否かを特性調整手段107に指示する機能を備えていてもよい。図2に示す第1の実施形態の変形例では、特性調整手段107が実施した特性の調整量を、試験用ブロック102の劣化量とすることができる。
なお、特性調整手段107は、参照用ブロック103と判定手段104との間に配置されていてもよい。この場合も、判定手段104の出力において試験用ブロック102の特性と参照用ブロック103の特性の差が検出されない状態における特性調整手段107の特性調整量を試験用ブロック102の劣化量とすることができる。さらに、特性調整手段107を試験用ブロック102と判定手段104との間、及び、参照用ブロック103と判定手段104との間の両方に備えていてもよい。この場合には、判定手段104の出力において試験用ブロック102の特性と参照用ブロック103の特性の差が検出されない状態における2つの特性調整手段107の特性調整量の差を試験用ブロック102の劣化量とすることができる。加えて、第1の実施形態の変形例においては、劣化診断ブロック106は、特性調整手段107の特性調整量を外部に出力する機能を備えていてもよい。
ここで、劣化診断ブロック106は、特性調整手段107による信号の特性の調整を行うことなく試験用ブロック102の特性と参照用ブロック103の特性が等しい場合には、判定手段104は試験用ブロック102が劣化していないと判断してもよい。この場合、判定手段104は特性調整手段107に対して信号の特性の調整を指示する必要はない。従って、判定手段104は、特性調整手段107に対する信号の特性の調整の指示が不要であることによって、試験用ブロック102が劣化していないと判断してもよい。
なお、劣化診断回路が待機モードにある場合に、試験用ブロックと参照用ブロックとの動作状態は任意に設定可能である。例えば、待機モードにおいても試験用ブロックを動作させ、参照用ブロックは動作を停止させるようにしてもよい。
さらに、上記の「特性」は、試験用ブロック102及び参照用ブロック103から出力される信号が備える観測可能な所定の電気的特性であって、半導体集積回路の劣化診断に利用可能な特性であればどのようなものでもよい。従って、「特性」には、信号の時間的な側面に関する、位相、変化タイミング、周波数や、信号の大きさの側面に関する、出力電圧、出力電流、電圧振幅、電流振幅、負荷を駆動する能力が含まれる。
本実施形態では、上記のような「特性」の差を検出することによって、劣化の発生を診断する。そのため、具体的な特性の差の検出方法は限定されない。例えば、信号の位相や変化タイミング、周波数の差の検出のために、判定手段104は位相比較器を備えていてもよい。信号の電圧の差の検出のために、判定手段104は電圧比較器を備えていてもよい。また、試験用ブロック102及び参照用ブロック103から出力される信号の電流の差は、例えば、それぞれの信号が抵抗器に生じさせる電圧の差から求めてもよい。さらに、信号が負荷を駆動する能力は、例えば、信号に所定の負荷を接続した場合にその信号に生じる電圧あるいは電流の変化量から求めてもよい。
以上説明した第1の実施形態は、簡単な構成で半導体集積回路の劣化状態を測定する。そして、2つのブロックを備える劣化診断ブロックの測定を制御することで、測定時の環境変動(例えば電源電圧や周囲温度)を受けた場合にも、試験用ブロック102及び参照用ブロック103に同様の環境変動を与えた上で遅延時間の差を算出することで、環境変動の影響を相殺することが可能となる。
また、BTI(Bias Temperature Instability)と呼ばれる、回路素子に加えられたストレスが除去されると素子の劣化状態が回復する現象が知られている。測定モードにおける回路素子に印加されるストレスが、待機モードにおける回路素子のストレスと異なっていると、BTIにより劣化状態が誤って判定される恐れがある。第1の実施形態の劣化診断回路は、測定モードにおいては判定手段104が試験用ブロック102及び参照用ブロック103から出力される信号に基づいて劣化状態を判断する。そして、上述したように、試験用ブロック102は、制御手段105が測定モードを示す信号を出力していない待機モードの場合にも動作するようにしてもよい。待機モードにおいては、参照用ブロック103は動作を停止していてもよい。このような動作により、第1の実施形態の劣化診断回路100は、試験用ブロック102にストレスを付加した状態を維持しながら、待機状態から測定状態へ連続的に移行することが可能である。このため、第1の実施形態の劣化診断回路は、BTIの影響により劣化量が誤って判定される恐れを低減できるという効果も奏する。
(第2の実施形態)
図3は、第2の実施形態の劣化診断回路の構成を示す図である。図3に示す劣化診断回路200は、劣化診断ブロック220及び制御手段211を備える。劣化診断ブロック220は、試験用ブロック201、参照用ブロック202及び判定手段203を備える。なお、動作の説明に不要な要素や説明等は適宜省略されており、また、図3に示す構成は本発明の目的を達成しうる唯一の構成として限定されるものではない。
図3に示す試験用ブロック201及び参照用ブロック202は、論理ゲートで構成される。第2の実施形態では、試験用ブロック201は、N個のNAND(not AND)ゲート2011、2012、・・・201Nの出力がループ状に循環するリング発振器として構成される。それぞれのNANDゲート2011、2012、・・・201Nの、図示されていない入力端子の電位は“H”レベルに固定されている。従って、NANDゲート2011、・・・201Nは、それぞれインバータとして動作する。しかし、論理ゲートとしてNOR(not OR)ゲートや他の種類の論理ゲートを使用してもよい。また論理ゲートの段数はリング発振器の発振条件を満たしていれば特に制限はない。ただし、論理ゲートの段数が少ないほど劣化診断回路を小面積化することが可能となる。
参照用ブロック202は、試験用ブロック201と同様にN個のNANDゲート2021、2022・・・202Nからなるリング発振器を備えている。ここで、分周器204の出力は、NANDゲート2021の、ループを構成しない側の入力に反転されて入力されている。また、NANDゲート2022、・・・202Nの、図示されていない入力端子の電位は“H”レベルに固定されている。従って、NANDゲート2022、・・・202Nは、それぞれインバータとして動作する。
判定手段203は、分周器204、DFF(D−flip flop)群205、スイッチ群206、EXOR(exclusive−OR)群207、インバータ群212及び劣化量算出手段214を備える。
分周器204は、試験用ブロック201が備える論理ゲート間の分岐点のいずれか1つ(以下、「ノード」という。)から入力された信号を分周してDFF群205及び参照用ブロック202のNANDゲート2021に出力する。
スイッチ群206はN個のスイッチ2061、2062・・・206Nで構成され、参照用ブロック202のノードから選択された1つのノードの出力をインバータ群212に入力する。すなわち、スイッチ2061〜206Nは、同時にはいずれか1つのスイッチのみがON(短絡)となる。
インバータ群212は、直列に接続された3個のNANDゲート2121〜2123で構成される。NANDゲート2121〜2123の図示されていない入力端子の電位は“H”レベルに固定されている。従って、NANDゲート2121〜2123は、それぞれインバータとして動作する。インバータ群212は、スイッチ群206が選択したノードからの信号をNANDゲート2121〜2123を通過する毎に反転させる。そして、NANDゲート2121〜2123の出力はDFF群205に入力される。
DFF群205は、DFF2051〜2053を備える。DFF2051〜2053は、NANDゲート2121〜2123からそれぞれ入力された信号を分周器204からの立ち上がりで保持する。EXOR群207は、EXORゲート2071及び2072を備える。EXORゲート2071は、DFF2051及び2052の出力の排他的論理和演算を行い、出力208として劣化量算出手段214へ出力する。EXORゲート2072は、DFF2052及び2053の出力の排他的論理和演算を行い、出力209として劣化量算出手段214へ出力する。
劣化量算出手段214は、出力208及び209に基づいて、試験用ブロック201の劣化量を算出する。劣化量算出手段214における具体的な劣化量の算出方法は後述する。
試験用ブロック201のノードと分周器204の接続及び切断は、スイッチ213によって行われる。スイッチ213は、制御手段211が出力する制御信号210によって制御される。制御信号210により、試験用ブロック201のノードと分周器204との間を接続または分離することができる。
第2の実施形態において、劣化状況の測定を行わない状態を待機モード、劣化状況の測定を行う状態を測定モードと呼ぶ。以下に、待機モード及び測定モードの動作について説明する。以下に説明する動作は一例であり、本発明の目的を達成しうる唯一の動作ではないことは明らかである。
待機モードにおいては、制御手段211は、試験用ブロック201と分周器204との間をスイッチ213により切断するように制御信号210を出力する。そして、試験用ブロック201は、リング発振器として自己発振する。ここで、図示しない外部からの制御信号によりリング発振器の動作条件を制御可能なように試験用ブロック201を構成してもよい。参照用ブロック202の動作も試験用ブロック201と同様である。試験用ブロック201と参照用ブロック202とに印加されるストレス(電圧、温度等)の違いにより、ストレスの異なる条件下における試験用ブロック201の劣化状況の評価が可能となる。
測定モードにおいては、試験用ブロック201の特定のノードと分周器204とが制御信号210によって接続される。待機モードから測定モードへの移行は制御手段211がスイッチ213を閉じるように制御信号210を出力することにより行われる。すなわち、待機モードと測定モードとの回路構成の相違点は、スイッチ213が開いているか閉じているかのみである。従って、劣化診断回路200は、試験用ブロック201及び参照用ブロック202にストレスを印加したまま、それぞれのブロックの回路構成を変更することなく待機モードから測定モードへ移行することが可能である。
測定モードにおいては、試験用ブロック201のノードの信号が分周器204に入力される。分周器204は、試験用ブロック201から入力された信号を所定の分周比で分周する。その結果、分周器204の出力は分周比に応じた周期で“H”レベルと“L”レベルとが交互に変化する。例えば、測定モードに入る直前の分周器204の出力信号レベルが“H”であった場合には、分周器204の出力が以降“L”、“H”の順に変化する。
まず、分周器204の出力が“L”に変化したときの動作について説明する。分周器204の出力は、NANDゲート2021の入力に反転されて入力されている。従って、分周器204の出力信号が“H”の場合は、NANDゲート2021の出力は“H”に固定されている。そして、分周器204の出力信号が“L”になると、参照用ブロック202は発振を開始する。同時にスイッチ2061〜206Nのうちいずれか1個のスイッチが選択される。この選択手順については後述する。
次に、分周比に相当する個数の信号が試験用ブロック201から入力されると、分周器204の出力は“H”へと変化する。このとき、DFF群205の出力では、参照用ブロック202で選択されたノードの出力レベルが保持される。DFF群205によって保持された出力レベルは後段のEXOR群207によって論理演算されて出力208及び出力209として出力される。
なお、分周器204の出力が“L”から“H”に変化することより参照用ブロック202の発振動作が停止する。発振動作の停止とDFF群205におけるスイッチ群206からの入力データのラッチとが同時に行われるため、DFF群205の出力信号に乱れが生じる可能性がある。DFF群205が分周器204の出力変化時の入力信号を正しくラッチできるように、分周器204と参照用ブロック202との間に遅延回路を設けてもよい。あるいは、分周器204から参照用ブロック202へ出力される信号をDFF群205が入力をラッチするまで保持する回路を設けてもよい。あるいは制御信号210を利用して、分周器204の出力とは別に参照用ブロック202の発振開始及び停止を制御してもよい。
以下では、劣化量算出手段214における劣化状態の算出方法について説明する。ここでは簡単のため、試験用ブロック201のみが劣化するものとして説明する。ただし、試験用ブロック201と参照用ブロック202との少なくとも一方の動作環境を変化させた場合においても劣化状態を相対的に算出できることは容易に理解される。さらに、試験用ブロック201と参照ブロック202とを入れ換えた場合などにおいても同様に相対的な劣化状態を算出できる。
試験用ブロック201と分周器204との接続は、説明が容易な図3の構成に基づいて説明している。しかし、これ以外の構成のリング発振器あるいは参照用ブロック202との間でタイミングの比較が可能な他の回路を使用した場合も、同様な動作によって試験用ブロックが出力する信号の遅延量を測定し、試験用ブロックの劣化量を求めることが可能である。
図3に示す劣化検出回路220において、試験用ブロック201と分周器204を用いた場合の分周器204の出力が変化する間隔は、以下の式(1)で示される。
(T+ΔT)×2×N×M ・・・(1)
ここで、Tは試験用ブロック201のNANDゲート一段あたりの遅延量、ΔTは試験用ブロック201のNANDゲート一段あたりの劣化により増加する遅延量である。また、Nは試験用ブロック201のNANDゲートの段数、Mは分周器204の分周比である。すなわち、式(1)の値は、分周器204の出力が変化する間隔における試験用ブロックで発生する遅延量の総和である。なお、NANDゲート2011〜201Nの内部の回路は同一であるので、NANDゲート2011〜201Nにおける性能劣化時の遅延量の増加は全て等しいとした。
一方、参照用ブロック202でも同様に以下の式(2)で表される遅延量が得られる。
T×X ・・・(2)
式(2)は、分周器204の出力が変化する間に参照用ブロック202から出力される遅延量である。
ここで、Xは分周器204の出力の立ち下がりから次の立ち上がりまでの間に参照用ブロック202内の信号が通過したNANDゲートの総段数である。一般的には、Xを測定するためには、参照用ブロック202においてもカウンタや多量のDFFを必要とする。そこで、第2の実施形態では劣化検出回路を簡素化して小面積化するため、カウンタ等により直接Xを求めることなく、試験用ブロック201の遅延量と参照用ブロック202の遅延量との差を測定している。このため、劣化検出回路220は、測定モードの開始時に、DFF群に入力する参照用ブロック202のノードの選定を行う。以下に、その具体的な手順を説明する。
まず、分周器204の出力の立ち上がり時点までにスイッチ群206はあるノードを選択しておく。そして、分周器204の出力の立ち下がり時点における出力208および出力209のレベルが一致しないノードが探される。すなわち、出力208が“L”かつ出力209が“H”、あるいは出力208が“H”かつ出力209が“L”のどちらかとなるノードが探索される。ここで、スイッチ群206の開閉制御及び出力208、209のレベルの調査は、判定手段203が行ってもよいし、あるいは判定手段203の外部からの制御により他の機器が行ってもよい。
図5は、第2の実施形態における信号のタイミングを示す図である。図5において、分周器204の出力は、試験用ブロック201の出力を分周した信号である。信号A〜C及び信号A‘〜C’はそれぞれDFF2051〜2053の入力及び出力を示す。図5は、測定モードの開始時に、出力208が“L”かつ出力209が“H”となるようなスイッチ2061〜206Nのいずれか1つが選択されて閉じられた場合のタイミングチャートを示す。
試験用ブロック201と参照用ブロック202とのリング発振器としての回路構成は同一である。従って、参照用ブロック202と比較して試験用ブロック201が劣化していない場合には、分周器201の出力と参照用ブロックからDFF群へ入力される信号(A〜C)との間のタイミングは変化しない(図5の(a))。しかし、試験用ブロック201の劣化が進行して試験用ブロック202の出力の遅延が増大すると、分周器204の立ち上がりタイミングがDFF群への入力信号(A〜C)に対して遅れるようになる。そして、試験用ブロック201の劣化が進行して分周器204の立ち上がりタイミングが図5のt1からt2まで遅れると、DFF2052の出力信号B‘が反転する。その結果、出力208、209はいずれも反転して出力208が“H”、出力209が“L”となる(図5の(b))。
NANDゲート2121〜2123は直列に接続されているので、DFF群205への入力信号A〜Cのタイミングは、A、B、Cの順にインバータ群212のNANDゲート1段分ずつ遅れる。そして、分周器204の立ち上がりタイミングがDFF2052の出力信号B‘の反転時刻を挟んでt1からt2まで遅れた場合の、分周器204の立ち下がりから立ち上がりまでの間の遅延量は、平均してNANDゲート1段分である。試験用ブロック201において劣化によってゲート1段分の遅延が増加したと考える。ここで、試験用ブロック201での信号が通過したゲート段数は“2×N×M“である。このため、劣化量算出手段214は、信号A’〜C‘及び出力208、209が図5の(a)から(b)に変化した場合に、試験用ブロック201におけるゲート1段あたりの劣化量を、1/(2×N×M)として求めることができる。
なお、判定手段203は、出力208及び出力209がいずれも反転して出力208が“H”、出力209が“L”となった後、再度スイッチ群206によるノードの選択を行ってもよい。例えば、判定手段203は、分周器204の立ち上がりタイミングが図5のt2まで遅れている状態で、参照用ブロック202において選択されるノードを後方へ1つシフトさせてもよい。ノードを後方へ1つシフトさせた場合の信号A〜Cを、図5の破線で示す。図5に破線で示した各信号の関係は、図5において信号Bを新たな信号Aとし、それらを順に反転させた信号を新たにB、Cとしたものとなる。その結果、ノードを後方へ1つシフトさせることにより、分周器204の立ち上がりタイミングとDFF群205への入力信号A〜Cとの関係は図5のt1におけるものと同様となる。
このように、出力208及び出力209が反転した後、スイッチ群206によって選択されるノードを後方へシフトさせることにより、出力208が“L”かつ出力209が“H”という状態とすることができる。その後、さらに試験用ブロック201の劣化が進行して出力208が“H”かつ出力209が“L”となった場合、劣化量算出手段214は、劣化がさらに進行して2/(2×N×M)となったことを算出できる。
以降、分周器204の立ち上がりタイミングの遅延に従って選択するノードを順次後方にシフトさせることで、簡素な回路構成により試験用ブロックの劣化の状況を劣化量算出手段214において算出することが可能となる。
なお、ノードの選択の際に、出力208が“L”、出力209が“H”となるタイミングは図5のt1だけではなく、t3である場合もある。しかし、この場合も試験用ブロック201の性能劣化の進行により分周器204の立ち上がりタイミングがt3からt4まで遅れると、出力208が“H”、出力209が“L”に反転する。そして、劣化量算出手段214は、上記と同様の手順で試験用ブロック201の劣化量を測定することができる。
すなわち、ノードを選択する際に、出力208が“L”、出力209が“H”となるタイミングが図5のt1であってもt4であっても、劣化量算出手段214は、試験用ブロック201の劣化量を算出することができる。
以降、判定手段203に信号を入力する参照用ブロック202のノードを順次後方へずらしていくことで劣化量算出手段214において劣化の進行度を測定することが可能となる。すなわち、第2の実施形態の劣化診断回路は、カウンタや多数のDFFを使用することなく、試験用ブロック及び参照用ブロックの出力を比較することで、試験用ブロックで発生する遅延量を測定している。その結果、第2の実施形態の劣化診断回路は、簡易な回路構成により半導体集積回路の劣化の状態をより正確に測定できるという効果を奏する。
また、第2の実施形態の劣化診断回路は、試験用ブロック201及び参照用ブロック202の回路構成を変更することなく、制御信号210により待機モードから測定モードへ連続的に移行することが可能である。このため、第2の実施形態の劣化診断回路は、BTIの影響により劣化量が誤って判定される恐れを低減できるという効果も奏する。
なお、第2の実施形態においてもその変形例として、第1の実施形態の変形例と同様に判定手段203は特性調整手段を備えていてもよい。特性調整手段は、劣化量算出手段214において試験用ブロック201の劣化量が0に近づくように、入力される信号の遅延量を調整する。
特性調整手段は、試験用ブロック201の出力と分周器204の入力との間、及び、分周器204の出力とNANDゲート2021の入力との間の少なくとも一方に備えられていてもよい。第2の実施形態の変形例においては、劣化量算出手段214において試験用ブロック201の劣化が検出されない状態における特性調整手段の遅延調整量に基づいて、試験用ブロック201の劣化量を求めることができる。
さらに、第2の実施形態の変形例において、判定手段203は、特性調整手段の特性調整量を外部に出力する機能を備えていてもよい。
(第3の実施形態)
図3に示した第2の実施形態の構成は、インバータ群212で1段ずつ遅延させた信号A〜Cと分周器204の立ち上がりタイミングとを比較する構成であった。すなわち、検出される試験用ブロック201の遅延量の分解能はゲート1段分に固定されている。
第3の実施形態では、分周器204からの出力とタイミングを比較する信号をノード毎に自由に選択できる構成について説明する。
図4は、第3の実施形態の劣化診断回路の構成を示す図である。図4に示す劣化診断回路300は、劣化診断ブロック320及び制御手段311を備える。劣化診断ブロック320は、試験用ブロック301、参照用ブロック302及び判定手段303を備える。なお、動作の説明に不要な要素や説明等は適宜省略されており、また、図4に示す構成は本発明の目的を達成しうる唯一の構成として限定されることがないのは明らかである。
図4に示す試験用ブロック301及び参照用ブロック302は、論理ゲートで構成される。試験用ブロック301は、NANDゲート3011〜301Nで構成されたリング発振器であり、参照用ブロック302は、NANDゲート3021〜302Nで構成されたリング発振器である。
判定手段303は、分周器304、スイッチ群306、DFF群305、EXOR群307及び劣化量算出手段314を備える。
分周器304は、試験用ブロック301のいずれかのノードから入力された信号を分周してDFF群305及び参照用ブロック302のNANDゲート3021にそれぞれ出力する。スイッチ群306は、参照用ブロック302の各ノードを3つに分岐してそれぞれをDFF群305を構成するDFF3051〜3052に接続する。
DFF群305の出力は、スイッチ群306により選択された3個所のノードからの出力を分周器304からの立ち上がりでラッチする。EXOR群307は、DFF群305からの3つの出力のうち2つの排他的論理和演算を行う。出力308および出力309はそれぞれEXOR3071及び3072の出力であり、劣化量算出手段314へ出力される。
劣化量算出手段314は、出力308及び309に基づいて、試験用ブロック301の劣化量を算出する。劣化量算出手段314における具体的な劣化量の算出方法は後述する。
スイッチ群306は、参照用ブロック302のノード毎に3個のスイッチを備えている。図4では、スイッチ3061a〜3061c、3062a〜3062c、・・・306Na〜306Ncが、スイッチ群306を構成する。スイッチ群306のあるスイッチが閉じる(導通する)と、当該ノードの出力がDFF群305のいずれかのDFFと接続される。
例えば、スイッチ3061aが閉じると、NANDゲート302Nの出力が、信号線Aを通じてDFF3051に入力される。また、スイッチ3062bまたは3062cが閉じると、NANDゲート3021の出力が、それぞれ信号線BまたはCを通じてDFF3052または3053に入力される。スイッチ群306を構成する各スイッチの動作は、他のノードについても同様である。
第3の実施形態では、スイッチ群306を構成するスイッチ3061a等が個別に制御される。この構成により、信号A〜Cの配線を参照用ブロック302の任意のノードと接続することができる。すなわち、信号AとBとの間の遅延量及び信号BとCとの間の遅延量をそれぞれNANDゲートの個数単位で設定できる。その結果、第3の実施形態では、図5で説明した分周器204の出力の立ち上がりタイミングの変化を検出する分解能を変化させることが可能である。
図3で説明した構成では、インバータ群212において、DFF2051〜2053に入力される信号にはゲート1段ずつの遅延を生じさせていた。図4においては、例えば、スイッチ3061a、スイッチ3062b、スイッチ3063cを閉じることで、DFF群305にゲート1段ずつの遅延を生じさせた信号が入力されるように判定手段303を構成できる。
さらに、図4に示す構成では、例えば、スイッチ3061aの他に、図示されないがそれぞれNANDゲートで3段ずつ離れたスイッチ3064b、3067cを閉じることで、DFF群305にはNANDゲート3段ずつの遅延を生じさせた信号が入力される。この場合、図5における信号AとB、BとCとの変化点間の遅延はNANDゲート3段分の長さとなる。従って、出力308及び309が反転した場合には、試験用ブロック301においてゲート3段分の遅延が発生していることになる。
このとき、試験用ブロック301での信号が通過したゲート段数は2×N×Mであり、試験用ブロック301では劣化によってゲート3段分の遅延が増加したと考えられる。このため、劣化量算出手段314は、試験用ブロック301におけるゲート1段あたりの劣化量を、3/(2×N×M)として求めることができる。
なお、分周器304の出力が“L”から“H”に変化することより参照用ブロック302の発振動作が停止する。発振動作の停止とDFF群305におけるスイッチ群306からの入力データのラッチとが同時に行われるため、DFF群305の出力信号に乱れが生じる可能性がある。DEF群305が分周器304の出力変化時の入力信号を正しくラッチできるように、分周器304と参照用ブロック302との間に遅延回路を設けてもよい。あるいは、分周器304から参照用ブロック302へ出力される信号をDFF群305が入力をラッチするまで保持する回路を設けてもよい。あるいは制御信号310を利用して、分周器304の出力とは別に参照用ブロック302の発振開始及び停止を制御してもよい。
このように、第3の実施形態の劣化診断回路も、第2の実施形態の劣化診断回路と同様に、簡易な回路構成により半導体集積回路の劣化の状態を測定できるという効果を奏する。
そして、第3の実施形態では、スイッチ群306を備えることにより、測定される試験用ブロック301の劣化量の測定単位(分解能)を変化させることができる。劣化量の測定単位を大きくすることにより、NANDゲート毎の遅延量のばらつきや雑音による遅延量の誤差を平均化できるという効果が得られる。
なお、第3の実施形態の劣化診断回路は、第2の実施形態の劣化診断回路と同様に、試験用ブロック301及び参照用ブロック302の回路構成を変更することなく、制御信号310により待機モードから測定モードへ連続的に移行することが可能である。このため、第3の実施形態の劣化診断回路も、BTIによる劣化の回復の影響を低減できるという効果も奏する。
なお、第3の実施形態においてもその変形例として、第1の実施形態の変形例と同様に判定手段303は特性調整手段を備えていてもよい。特性調整手段は、劣化量算出手段314において試験用ブロック301の劣化量が0に近づくように、入力される信号の遅延量を調整する。
特性調整手段は、試験用ブロック301の出力と分周器304の入力との間、及び、分周器304の出力とNANDゲート3021の入力との間の少なくとも一方に備えられていてもよい。第3の実施形態の変形例においては、劣化量算出手段314において試験用ブロック301の劣化が検出されない状態における特性調整手段の遅延調整量に基づいて、試験用ブロック301の劣化量を求めることができる。
さらに、第3の実施形態の変形例において、判定手段303は、特性調整手段の特性調整量を外部に出力する機能を備えていてもよい。
以上、第1〜第3の実施形態を参照して本願発明の実施形態を説明した。しかし、本願発明が適用可能な形態は上述した実施形態に限定されるものではない。本願発明の構成や詳細説明には、本願発明のスコープ内で当業者が理解し得る様々な変更をすることができる。
この出願は、2011年8月24日に出願された日本出願特願2011−182438を基礎とする優先権を主張し、その開示の全てをここに取り込む。
なお、本発明の実施形態は以下の付記1〜12のようにも記載されうるがこれらには限定されない。
(付記1)
劣化の診断の対象となる第1の回路を含む試験用ブロックと、
前記第1の回路と同一の構成を備える第2の回路を含む参照用ブロックと、
測定モードを示す信号が入力された場合に前記試験用ブロックから出力される第1の信号の第1の特性と前記参照用ブロックから出力される第2の信号の第2の特性とを比較することで前記試験用ブロックを構成する素子の前記劣化の有無を判定する判定手段と、
前記測定モードを示す信号を前記判定手段に出力する制御手段と、
を備える劣化診断回路。
(付記2)
前記第1の特性及び前記第2の特性は、前記第1の信号及び前記第2の信号がそれぞれ備える、前記劣化の結果変化する電気的特性である、付記1に記載された劣化診断回路。
(付記3)
前記第1の特性及び前記第2の特性は、位相、変化タイミング、周波数、出力電圧、出力電流、電圧振幅、電流振幅、及び負荷を駆動する能力、の少なくとも1つをそれぞれ含む、付記2に記載された劣化診断回路。
(付記4)
前記判定手段は、前記試験用ブロックを構成する素子の特性と前記参照用ブロックを構成する素子の特性との差を検出する、付記1乃至3のいずれかに記載された劣化診断回路。
(付記5)
前記測定モードを示す信号が入力された場合に、前記第1の特性および前記第2の特性が等しくなるように、前記判定手段からの指示に従って前記第1の信号および前記第2の信号の少なくとも一方に所定の調整を行う特性調整手段を備え、
前記判定手段は、前記指示の要否によって前記劣化の有無を判定する、
付記1乃至3のいずれかに記載された劣化診断回路。
(付記6)
前記判定手段は、前記調整を行うために必要な調整量を前記劣化の程度を示す劣化量として出力する、付記5に記載された劣化診断回路。
(付記7)
前記第1の回路と前記第2の回路との一方もしくは両方が、所定のタイミングで信号を出力する循環型の構成となっている、付記1乃至6のいずれかに記載された劣化診断回路。
(付記8)
前記第1の回路と前記第2の回路との一方もしくは両方が、論理ゲートが循環的に接続された構成となっている、付記1乃至7のいずれかに記載された劣化診断回路。
(付記9)
前記判定手段は、前記試験用ブロックを構成する素子の遅延時間と前記参照用ブロックを構成する素子の遅延時間とを比較する、付記1乃至8のいずれかに記載された劣化診断回路。
(付記10)
前記判定手段は、
前記第1の信号を分周した第3の信号を出力する分周器と、
前記第2の信号に対して互いに異なる遅延量を持つ第4の信号及び第5の信号を前記第3の信号でラッチしてそれぞれ出力するラッチ回路と、
前記ラッチ回路の出力の排他的論理和を求めるEXOR(exclusive−OR)回路と、
前記EXOR回路の出力に基づいて前記劣化量を算出する劣化量算出手段と、
を備える付記1乃至9のいずれかに記載された劣化診断回路。
(付記11)
前記第4の信号及び前記第5の信号は、前記第2の信号を遅延させることで生成される、付記10に記載された劣化診断回路。
(付記12)
前記第4の信号及び前記第5の信号は、前記参照用ブロックの、所定の信号の伝播経路における前段および後段に相当する位置から出力される前記第2の信号である、付記10に記載された劣化診断回路。
(付記13)
前記制御手段が前記測定モードを示す信号を出力していない場合に、前記試験用ブロックは動作し前記参照用ブロックは動作を停止する、付記1乃至12のいずれかに記載された劣化診断回路。
(付記14)
前記試験用ブロック及び前記参照用ブロックは、前記試験用ブロック及び前記参照用ブロックに印加されるストレスが異なる動作環境で動作する、付記1乃至13のいずれかに記載された劣化診断回路。
(付記15)
測定モードを示す信号が入力された場合に、劣化診断の対象となる第1の回路を含む試験用ブロックから出力される第1の信号の第1の特性と前記第1の回路と同一の構成を備える第2の回路を含む参照用ブロックから出力される第2の信号の第2の特性とを比較することで前記試験用ブロックを構成する素子の劣化の有無を判定する、
劣化診断方法。Next, embodiments of the present invention will be described with reference to the drawings.
(First embodiment)
FIG. 1 is a diagram showing a configuration of a deterioration diagnosis circuit according to the first embodiment of the present invention.
As shown in FIG. 1, the deterioration diagnosis circuit 100 includes a deterioration diagnosis block 101 and a control means 105. The deterioration diagnosis block 101 includes a
As a result of the stress applied to the
The
The test block includes a first circuit to be subjected to deterioration diagnosis. The reference block includes a second circuit having the same configuration as the first circuit. The
The
It is possible to apply stress to the
A plurality of types of stress may be simultaneously applied to the
For example, in the standby mode, the
On the other hand, in the measurement mode, the
As a specific configuration, the
The
FIG. 2 is a diagram illustrating a configuration of a modified example of the deterioration diagnosis circuit of the first embodiment. The deterioration diagnosis block 106 shown in FIG. 2 includes a
The
Here, when the characteristic of the
When the deterioration diagnosis circuit is in the standby mode, the operation states of the test block and the reference block can be arbitrarily set. For example, the test block may be operated even in the standby mode, and the reference block may be stopped.
Furthermore, the above-mentioned “characteristic” is a predetermined observable electric characteristic provided for signals output from the
In the present embodiment, the occurrence of deterioration is diagnosed by detecting the difference in “characteristic” as described above. Therefore, a specific method for detecting a difference in characteristics is not limited. For example, the
The first embodiment described above measures the deterioration state of a semiconductor integrated circuit with a simple configuration. By controlling the measurement of the deterioration diagnosis block including two blocks, the same applies to the
In addition, a phenomenon called BTI (Bias Temperature Instability) is known in which a deterioration state of an element is recovered when stress applied to the circuit element is removed. If the stress applied to the circuit element in the measurement mode is different from the stress of the circuit element in the standby mode, the deterioration state may be erroneously determined by the BTI. In the deterioration diagnosis circuit of the first embodiment, in the measurement mode, the
(Second Embodiment)
FIG. 3 is a diagram illustrating a configuration of a deterioration diagnosis circuit according to the second embodiment. The
The test block 201 and the reference block 202 shown in FIG. 3 are composed of logic gates. In the second embodiment, the test block 201 is configured as a ring oscillator in which the outputs of N NAND (not AND)
Similar to the test block 201, the reference block 202 includes a ring oscillator including
The
The
The
The inverter group 212 includes three
The
The deterioration
A
In the second embodiment, a state in which the deterioration state is not measured is referred to as a standby mode, and a state in which the deterioration state is measured is referred to as a measurement mode. Hereinafter, operations in the standby mode and the measurement mode will be described. Obviously, the operations described below are examples and are not the only operations that can achieve the objectives of the present invention.
In the standby mode, the
In the measurement mode, a specific node of the test block 201 and the
In the measurement mode, the signal of the node of the test block 201 is input to the
First, the operation when the output of the
Next, when the number of signals corresponding to the frequency division ratio is input from the test block 201, the output of the
Note that the oscillation operation of the reference block 202 stops when the output of the
Hereinafter, a method for calculating the deterioration state in the deterioration
The connection between the test block 201 and the
In the
(T + ΔT) × 2 × N × M (1)
Here, T is a delay amount per stage of the NAND gate of the test block 201, and ΔT is a delay amount that increases due to deterioration per stage of the NAND gate of the test block 201. N is the number of NAND gate stages of the test block 201, and M is the frequency division ratio of the
On the other hand, the delay amount represented by the following expression (2) is obtained in the reference block 202 as well.
T × X (2)
Expression (2) is a delay amount output from the reference block 202 while the output of the
Here, X is the total number of stages of NAND gates through which the signal in the reference block 202 passes from the fall of the output of the
First, the
FIG. 5 is a diagram illustrating signal timing in the second embodiment. In FIG. 5, the output of the
The circuit configuration of the test block 201 and the reference block 202 as ring oscillators is the same. Therefore, when the test block 201 is not deteriorated as compared with the reference block 202, it is between the output of the frequency divider 201 and signals (A to C) input from the reference block to the DFF group. The timing does not change ((a) of FIG. 5). However, when the deterioration of the test block 201 progresses and the output delay of the test block 202 increases, the rising timing of the
Since the
Note that the
As described above, after the
Thereafter, by sequentially shifting the selected nodes backward in accordance with the delay of the rise timing of the
In selecting a node, the timing at which the
That is, when the node is selected, the deterioration amount calculating means 214 is not limited to the test block whether the
Thereafter, the deterioration
Further, the deterioration diagnosis circuit of the second embodiment can continuously shift from the standby mode to the measurement mode by the control signal 210 without changing the circuit configuration of the test block 201 and the reference block 202. is there. For this reason, the deterioration diagnosis circuit of the second embodiment also has an effect of reducing the possibility that the deterioration amount is erroneously determined due to the influence of BTI.
In the second embodiment, as a modification, the
The characteristic adjustment means may be provided between at least one of the output of the test block 201 and the input of the
Furthermore, in the modification of the second embodiment, the
(Third embodiment)
The configuration of the second embodiment shown in FIG. 3 is a configuration for comparing the signals A to C delayed by one stage by the inverter group 212 with the rising timing of the
In the third embodiment, a configuration in which a signal whose timing is compared with the output from the
FIG. 4 is a diagram illustrating a configuration of a deterioration diagnosis circuit according to the third embodiment. The
The test block 301 and the reference block 302 shown in FIG. 4 are composed of logic gates. The test block 301 is a ring oscillator composed of
The
The
The output of the
The deterioration amount calculation unit 314 calculates the deterioration amount of the test block 301 based on the
The
For example, when the
In the third embodiment, the
In the configuration described with reference to FIG. 3, in the inverter group 212, a signal input to the
Further, in the configuration shown in FIG. 4, for example, in addition to the
At this time, the number of gate stages through which the signal in the test block 301 has passed is 2 × N × M, and it is considered that the delay in the three stages of gates has increased in the test block 301 due to deterioration. For this reason, the deterioration amount calculating means 314 can determine the deterioration amount per gate stage in the test block 301 as 3 / (2 × N × M).
Note that the oscillation operation of the reference block 302 stops when the output of the
As described above, the degradation diagnosis circuit of the third embodiment also has the effect that the degradation state of the semiconductor integrated circuit can be measured with a simple circuit configuration, similarly to the degradation diagnosis circuit of the second embodiment.
In the third embodiment, by providing the
Note that the deterioration diagnosis circuit of the third embodiment is in a standby mode by the control signal 310 without changing the circuit configuration of the test block 301 and the reference block 302, similarly to the deterioration diagnosis circuit of the second embodiment. It is possible to make a continuous transition from measurement mode to measurement mode. For this reason, the deterioration diagnosis circuit of the third embodiment also has an effect of reducing the influence of recovery of deterioration due to BTI.
In the third embodiment, as a modification, the
The characteristic adjustment means may be provided between at least one of the output of the test block 301 and the input of the
Furthermore, in the modification of the third embodiment, the
The embodiment of the present invention has been described above with reference to the first to third embodiments. However, the form to which the present invention can be applied is not limited to the above-described embodiment. Various changes that can be understood by those skilled in the art can be made to the configuration and detailed description of the present invention within the scope of the present invention.
This application claims the priority on the basis of Japanese application Japanese Patent Application No. 2011-182438 for which it applied on August 24, 2011, and takes in those the indications of all here.
In addition, although embodiment of this invention can also be described like the following additional remarks 1-12, it is not limited to these.
(Appendix 1)
A test block including a first circuit to be diagnosed for deterioration;
A reference block including a second circuit having the same configuration as the first circuit;
When the signal indicating the measurement mode is input, the first characteristic of the first signal output from the test block is compared with the second characteristic of the second signal output from the reference block. Determination means for determining the presence or absence of the deterioration of the elements constituting the test block,
Control means for outputting a signal indicating the measurement mode to the determination means;
A deterioration diagnosis circuit comprising:
(Appendix 2)
The deterioration diagnosis circuit according to
(Appendix 3)
The first characteristic and the second characteristic each include at least one of a phase, a change timing, a frequency, an output voltage, an output current, a voltage amplitude, a current amplitude, and an ability to drive a load. Degradation diagnostic circuit described.
(Appendix 4)
4. The deterioration diagnosis circuit according to any one of
(Appendix 5)
When a signal indicating the measurement mode is input, at least one of the first signal and the second signal according to an instruction from the determination unit so that the first characteristic and the second characteristic are equal to each other. Provided with characteristic adjustment means for performing predetermined adjustment on one side,
The determination means determines the presence or absence of the deterioration depending on the necessity of the instruction.
The deterioration diagnosis circuit according to any one of
(Appendix 6)
The deterioration diagnosis circuit according to appendix 5, wherein the determination unit outputs an adjustment amount necessary for performing the adjustment as a deterioration amount indicating the degree of deterioration.
(Appendix 7)
7. The deterioration diagnosis circuit according to any one of
(Appendix 8)
8. The deterioration diagnosis circuit according to any one of
(Appendix 9)
The deterioration diagnosis circuit according to any one of
(Appendix 10)
The determination means includes
A frequency divider that outputs a third signal obtained by dividing the first signal;
A latch circuit that latches a fourth signal and a fifth signal having different delay amounts with respect to the second signal by the third signal and outputs the latched signal, respectively;
An EXOR (exclusive-OR) circuit for obtaining an exclusive OR of the outputs of the latch circuit;
A deterioration amount calculating means for calculating the deterioration amount based on an output of the EXOR circuit;
A deterioration diagnosis circuit according to any one of
(Appendix 11)
The deterioration diagnosis circuit according to appendix 10, wherein the fourth signal and the fifth signal are generated by delaying the second signal.
(Appendix 12)
The fourth signal and the fifth signal are the second signal output from positions corresponding to the preceding stage and the succeeding stage in the propagation path of the predetermined signal of the reference block. Deterioration diagnosis circuit.
(Appendix 13)
The deterioration diagnosis circuit according to any one of
(Appendix 14)
14. The deterioration diagnosis circuit according to any one of
(Appendix 15)
The same configuration as the first circuit and the first characteristic of the first signal output from the test block including the first circuit to be subjected to deterioration diagnosis when a signal indicating the measurement mode is input The presence or absence of deterioration of the elements constituting the test block is determined by comparing the second characteristic of the second signal output from the reference block including the second circuit including:
Degradation diagnosis method.
100、200、300 劣化診断回路
101 劣化診断ブロック
102、201、301 試験用ブロック
103、202、302 参照用ブロック
104、203、303 判定手段
105、211、311 制御手段
106 劣化診断ブロック
107 特性調整手段
204、304 分周器
205、305 DFF群
206、306 スイッチ群
207、307 EXOR群
208、308 出力
209、309 出力
210、310 制御信号
213、313 スイッチ
214、314 劣化量算出手段
2011〜201N、2021〜202N、2121〜2123 NANDゲート
2051〜2053、3051〜3053 Dフリップフロップ
2061〜206N スイッチ
3061a〜306Na、3061b〜306Nb、3061c〜306Nc スイッチ
2071、2072、3071、3072 EXORゲート100, 200, 300 Deterioration diagnosis circuit 101
Claims (10)
前記第1の回路と同一の構成を備える第2の回路を含む参照用ブロックと、
測定モードを示す信号が入力された場合に前記試験用ブロックから出力される第1の信号の第1の特性と前記参照用ブロックから出力される第2の信号の第2の特性とを比較することで前記試験用ブロックを構成する素子の前記劣化の有無を判定する判定手段と、
前記測定モードを示す信号を前記判定手段に出力する制御手段と、
を備える劣化診断回路。A test block including a first circuit to be diagnosed for deterioration;
A reference block including a second circuit having the same configuration as the first circuit;
When the signal indicating the measurement mode is input, the first characteristic of the first signal output from the test block is compared with the second characteristic of the second signal output from the reference block. Determination means for determining the presence or absence of the deterioration of the elements constituting the test block,
Control means for outputting a signal indicating the measurement mode to the determination means;
A deterioration diagnosis circuit comprising:
前記判定手段は、前記指示の要否によって前記劣化の有無を判定する、
請求項1又は2に記載された劣化診断回路。When a signal indicating the measurement mode is input, at least one of the first signal and the second signal according to an instruction from the determination unit so that the first characteristic and the second characteristic are equal to each other. Provided with characteristic adjustment means for performing predetermined adjustment on one side,
The determination means determines the presence or absence of the deterioration depending on the necessity of the instruction.
The deterioration diagnosis circuit according to claim 1 or 2.
前記第1の信号を分周した第3の信号を出力する分周器と、
前記第2の信号に対して互いに異なる遅延量を持つ第4の信号及び第5の信号を前記第3の信号でラッチしてそれぞれ出力するラッチ回路と、
前記ラッチ回路の出力の排他的論理和を求めるEXOR(exclusive−OR)回路と、
前記EXOR回路の出力に基づいて前記劣化量を算出する劣化量算出手段と、
を備える請求項1乃至4のいずれかに記載された劣化診断回路。The determination means includes
A frequency divider that outputs a third signal obtained by dividing the first signal;
A latch circuit that latches a fourth signal and a fifth signal having different delay amounts with respect to the second signal by the third signal and outputs the latched signal, respectively;
An EXOR (exclusive-OR) circuit for obtaining an exclusive OR of the outputs of the latch circuit;
A deterioration amount calculating means for calculating the deterioration amount based on an output of the EXOR circuit;
A deterioration diagnosis circuit according to claim 1, comprising:
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2013530029A JPWO2013027739A1 (en) | 2011-08-24 | 2012-08-15 | Deterioration diagnosis circuit and deterioration diagnosis method |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011182438 | 2011-08-24 | ||
JP2011182438 | 2011-08-24 | ||
JP2013530029A JPWO2013027739A1 (en) | 2011-08-24 | 2012-08-15 | Deterioration diagnosis circuit and deterioration diagnosis method |
Publications (1)
Publication Number | Publication Date |
---|---|
JPWO2013027739A1 true JPWO2013027739A1 (en) | 2015-03-19 |
Family
ID=47746478
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2013530029A Pending JPWO2013027739A1 (en) | 2011-08-24 | 2012-08-15 | Deterioration diagnosis circuit and deterioration diagnosis method |
Country Status (2)
Country | Link |
---|---|
JP (1) | JPWO2013027739A1 (en) |
WO (1) | WO2013027739A1 (en) |
Families Citing this family (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP6750035B2 (en) * | 2016-04-19 | 2020-09-02 | アナログ・デヴァイシズ・グローバル | Wear monitor device |
US10365322B2 (en) | 2016-04-19 | 2019-07-30 | Analog Devices Global | Wear-out monitor device |
TW202341663A (en) | 2017-11-15 | 2023-10-16 | 以色列商普騰泰克斯有限公司 | Integrated circuit margin measurement and failure prediction device |
WO2019102467A1 (en) | 2017-11-23 | 2019-05-31 | Proteantecs Ltd. | Integrated circuit pad failure detection |
US11740281B2 (en) | 2018-01-08 | 2023-08-29 | Proteantecs Ltd. | Integrated circuit degradation estimation and time-of-failure prediction using workload and margin sensing |
TWI828676B (en) | 2018-04-16 | 2024-01-11 | 以色列商普騰泰克斯有限公司 | Methods for integrated circuit profiling and anomaly detection and relevant computer program products |
JP7095491B2 (en) * | 2018-08-27 | 2022-07-05 | 株式会社デンソー | Pulse signal abnormality detector |
TW202032146A (en) | 2018-12-30 | 2020-09-01 | 以色列商普騰泰克斯有限公司 | Integrated Circuit I/O Integrity And Degradation Monitoring |
WO2021111444A1 (en) | 2019-12-04 | 2021-06-10 | Proteantecs Ltd. | Memory device degradation monitoring |
US12013800B1 (en) | 2023-02-08 | 2024-06-18 | Proteantecs Ltd. | Die-to-die and chip-to-chip connectivity monitoring |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2604040B2 (en) * | 1989-11-29 | 1997-04-23 | 株式会社島津製作所 | Automatic balance measuring instrument |
JP3239237B2 (en) * | 1998-06-10 | 2001-12-17 | 日本航空電子工業株式会社 | Closed-loop optical interference gyro |
US6724214B2 (en) * | 2002-09-13 | 2004-04-20 | Chartered Semiconductor Manufacturing Ltd. | Test structures for on-chip real-time reliability testing |
JP3685786B2 (en) * | 2003-02-18 | 2005-08-24 | 誠 小川 | Semiconductor circuit |
JP5382126B2 (en) * | 2009-09-07 | 2014-01-08 | 日本電気株式会社 | Aged deterioration diagnosis device, aged deterioration diagnosis method |
-
2012
- 2012-08-15 JP JP2013530029A patent/JPWO2013027739A1/en active Pending
- 2012-08-15 WO PCT/JP2012/071109 patent/WO2013027739A1/en active Application Filing
Also Published As
Publication number | Publication date |
---|---|
WO2013027739A1 (en) | 2013-02-28 |
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