JP5733627B2 - ゲートドライブ回路 - Google Patents

Description

本発明は、スイッチング素子のゲートをドライブするゲートドライブ回路に関する。

ＧａＮデバイスは、既存のＳｉデバイスをはるかに凌駕するポテンシャルを持つため、その実用化が待ち望まれている。しかし、通常のＧａＮＦＥＴは、ノーマリオン型であるため、マイナス電源が必要である。

一方、ノーマリオフ型のＧａＮＦＥＴは、非常に作製が困難である。また、ノーマリオフ型ＧａＮＦＥＴは、しきい値電圧が＋１〜３Ｖ程度であり、既存のＳｉＭＯＳＦＥＴに比べてしきい値電圧が非常に低い（問題点１）。

また、ノーマリオフ型ＧａＮＦＥＴでは、ゲート・ソース間がＳｉＭＯＳＦＥＴのような絶縁構造ではなく、大きな電圧を印加すると、大電流が流れてしまうダイオード特性を示す。このため、ゲートへ大電圧を印加時すると、ノーマリオフ型ＧａＮＦＥＴが破壊し易くなる（問題点２）。

即ち、ノーマリオフ型ＧａＮＦＥＴには、既存のＳｉＭＯＳＦＥＴ（IGBT（絶縁ゲートバイポーラトランジスタ））用のゲートドライブ回路をそのまま使用することができず、ノーマリオフ型のＧａＮＦＥＴ専用のドライブ回路が必要である。

また、問題点１について、ターンオフ時間を短縮するためには、しきい値電圧より充分低い電圧を印加する必要がある。しきい値電圧（＋１Ｖ）より充分低い電圧、即ち０Ｖ以下のマイナス電圧を印加する必要がある。このため、デバイスがノーマリオフ化できても、マイナス電源が必要になるのは好ましくない。

また、問題点２についてターンオン時間を短縮するには、しきい値電圧より充分高い電圧を印加する必要がある（本質的には電圧値ではなく瞬間的な大電流が必要である。電流値を稼ぐために電圧が高いほうが好都合である）。しかし、ＳｉＭＯＳＦＥＴのような１０Ｖ以上の高電圧をノーマリオフ型ＧａＮＦＥＴのゲートに印加することはできない。

そこで、問題点１と問題点２とを同時に解決する案として、図３（ａ）〜図３（ｃ）に示すように、通常のＭＯＳＦＥＴのドライブ回路でのゲート抵抗を挿入する個所に、コンデンサＣ１と抵抗Ｒ１とのＣＲ並列回路を適用する方式がある。

２０１０−５１１６５号公報

しかしながら、この方式では、図４に示すように、スイッチングの周波数やデューティ比が変化すると、スイッチング素子のターンオンする直前の負電圧値Ｐ１，Ｐ２，Ｐ３も同時に変化するので、ターンオン時のスイッチング特性（スイッチング時間）が変動してしまう。

また、周波数やデューティがある範囲で限定できれば、上記２つの問題点は抵抗とコンデンサとの値をうまく選び、ゲート電圧をゼロボルトに戻してから回生動作やターンオンをさせることで回避可能である。しかしながら、条件が限定される上に、しきい値電圧の低さに起因するノイズによる誤動作に弱くなる。

本発明は、ターンオン時のスイッチング特性が変動せず、スイッチング素子を安定してオフさせておくことができるゲートドライブ回路を提供することにある。

ドレインとソースとゲートとを有し且つワイドバンドギャップ半導体からなる第１のスイッチング素子の、前記ゲートに制御回路からの制御信号を印加することにより前記第１のスイッチング素子をオンオフ駆動させるゲートドライブ回路であって、制御回路と前記第１のスイッチング素子の前記ゲートとの間に接続され、第1のコンデンサと第1の抵抗とからなる並列回路と、前記並列回路と並列に、第２のコンデンサと第２のスイッチング素子の主電極間を介して第2の抵抗とが直列に接続された直列回路が接続され、第２のスイッチング素子のスイッチング素子のゲートは、第１のスイッチング素子のソース端子に接続され、第２のコンデンサと第２のスイッチング素子の主電極との接続点から第１のダイオードのアノードを介して第１のスイッチング素子のソース端子に接続され、制御信号のオフ信号に対して第１のスイッチング素子のゲートを負電位にバイアスする手段と、を備えることを特徴とする。

本発明によれば、制御信号のオフ信号に対して、第１のコンデンサに蓄えられていた電荷を抵抗Ｒ１を介して放電したのち、充電容量が大きい第２のコンデンサの電圧を第２のスイッチング素子を介して第１のスイッチング素子のゲートを負電位にバイアスするため、オフ期間に関わらず安定したバイアス電圧を印加でき、ターンオン時のスイッチング特性が変動せず、電力損失を発生せずにスイッチング素子を安定してターンオンさせることができる。
また、第２のスイッチング素子のゲート信号は、制御信号のオン／オフ信号と第２のコンデンサの電圧により与えられるため、複雑なドライブ回路は不要である。

実施例１のゲートドライブ回路の回路構成図及びシーケンス図である。 実施例２のゲートドライブ回路の回路構成図及びシーケンス図である。 従来のゲートドライブ回路の回路構成図である。 従来のゲートドライブ回路の周波数やデューティの変化によりターンオン特性が変動する様子を示す図である。

以下、本発明の実施の形態に係るゲートドライブ回路を説明する。

図１は、本発明の実施例１のゲートドライブ回路の回路構成図及びシーケンス図である。図１（ａ）に示すゲートドライブ回路において、パルス発生器Ｐｕ１から、パルス信号Ｓｉｇが生成されるようになっている。パルス発生器Ｐｕ１は制御回路に相当し、パルス信号Ｓｉｇは制御信号に相当する。

スイッチング素子Ｑ１は、ＧａＮＦＥＴからなり、ゲートとドレインとソースとを有している。スイッチング素子Ｑ１のゲートとパルス発生器Ｐｕ１との接続点との間には、コンデンサＣ１と抵抗Ｒ１とのＣＲ並列回路が接続される。
前記パルス信号Ｓｉｇは、コンデンサＣ１と抵抗Ｒ１とのＣＲ並列回路を介してスイッチング素子Ｑ１のゲートに印加されるようになっている。

前記ＣＲ並列回路には、並列に第２のコンデンサとＭＯＳＦＥＴ等からなる第２のスイッチング素子のソース‐ドレイン間を介して第２の抵抗とが直列に接続された直列回路が接続され、第２のスイッチング素子のスイッチング素子のゲートは、第１のスイッチング素子のソース端子に接続され、第２のコンデンサと第２のスイッチング素子のソースとの接続点から第１のダイオードのアノードを介して第１のスイッチング素子のソース端子に接続されている。
なお、第１のスイッチング素子及び第２のスイッチング素子のゲート・ソース間容量を各々Ｃｇ１、Ｃｇ２としたとき、第１のコンデンサと第２のコンデンサとの容量は、Ｃ２＞＞Ｃ１＞Ｃｇ１＞＞Ｃｇ２の関係が好ましい。

以上の構成によれば、スイッチング素子Ｑ１のターンオン時には、ＣＲ並列回路の効果により高速なスイッチングが実現される。スイッチング素子Ｑ１のオン定常状態時には、コンデンサＣ１には、パルス発生器Ｐｕ１から、Ｈレベルのパルス信号Ｓｉｇとスイッチング素子Ｑ１のゲート−ソース間電圧Ｖｇ１（＝ゲート・ソース間等価ダイオードの順方向電圧降下）との差の電圧が充電される。

なお、実施例１のゲートドライブ回路は、パルス発生器Ｐｕ１から、Ｈレベルのパルス信号Ｓｉｇが入力されると、コンデンサＣ１と抵抗Ｒ１とのＣＲ並列回路を充電する経路と同時に、ダイオードＤ１を介してコンデンサＣ２が充電される経路がある。
ここで、ＣＲ並列回路には、第２のコンデンサＣ２と第２のスイッチング素子Ｑ２の主電極間を介して第２の抵抗Ｒ２とが直列に接続された直列回路が並列接続されているが、第２のスイッチング素子のソース‐ゲート間電圧には、ダイオードＤ１の順方向電圧による逆バイアス電圧が印加されてＱ２がＯＦＦとなる。直列回路から第1のスイッチング素子Ｑ１のゲートへ電流が流れる経路は発生しない。
また、ダイオードＤ１の順方向電圧ＶＦは、Ｑ２のボディダイオードの順方向電圧よりも小さい値となるものを選定することが好ましい。

スイッチング素子Ｑ１のターンオフ時には、スイッチング素子Ｑ１のゲートに、コンデンサＣ１に蓄えられた電荷（電圧）による負電圧が印加され、スイッチング素子Ｑ１の高速なターンオフが実現される。

スイッチング素子Ｑ１のオフ期間中にはコンデンサＣ１は、ＣＲ並列回路の第１のコンデンサＣ１と第１の抵抗Ｒ１とで決まる時定数で放電される。

また、ＣＲ並列回路の放電開始とともに、直列回路の第２のコンデンサＣ２とダイオードＤ１と第２のスイッチング素子Ｑ２ソースの接続点電圧は、第１のスイッチング素子Ｑ１のソース電位に対して負電位となる。
第２のスイッチング素子Ｑ２ゲートは第１のスイッチング素子Ｑ１のソースと接続されているので、第２のコンデンサＣ２の充電電圧がゲート‐ソース間に印加されてオン状態になる。従って、コンデンサＣ２の充電電圧は、コンデンサＣ２→ＣＲ並列回路→抵抗Ｒ２→第２のスイッチング素子Ｑ２→コンデンサＣ２の放電回路を形成する。ＣＲ並列回路の放電後は、直列回路のコンデンサＣ２の放電による負電位が、抵抗Ｒ１と抵抗Ｒ２との分圧比で決まる電圧がスイッチング素子Ｑ１のゲートに印加される。

コンデンサＣ１がコンデンサＣ２に比較して十分に小さい容量であれば、ターンオフ期間中の極めて短い時間の間にコンデンサＣ１の電荷は、コンデンサＣ２の充電電圧に対して抵抗Ｒ１と抵抗Ｒ２の抵抗比分だけ放電される。また、コンデンサＣ１と比較してコンデンサＣ２の電荷容量を十分に大きく設定し、かつコンデンサＣ２と抵抗Ｒ１と抵抗Ｒ２との放電時定数を大きくすることで、周波数、デューティ比に関わらず、スイッチング素子Ｑ１を安定して負電位にバイアスさせることができる。

従って、図１（ｂ）に示すように、スイッチングオフ状態のスイッチング素子Ｑ１のゲート・ソース間電圧を安定した負電位とすることで、ノイズにも強く、安定したスイッチングオン／オフ動作が実現できる。

図２は、実施例２のゲートドライブ回路の回路構成図及びシーケンス図である。図２（ａ）に示す実施例２においては、実施例１の第２のコンデンサＣ２とダイオードＤ１との接続間に、ツェナーダイオードＺＤ１を追加して構成されている。詳しくは、ダイオードＤ１の順方向電圧を増加させる方向にツェナーダイオードＺＤ１を直列に接続され、第２のコンデンサＣ２とツェナーダイオードＺＤ１のカソードとの接続点に第２のスイッチング素子Ｑ２のソースが接続される。
また、実施例２においては、第２のスイッチング素子Ｑ２は、ワイドバンドギャップ半導体からなるノーマリオフ型ＧａＮＦＥＴを使用することが好ましい。
さらに、第１のスイッチング素子Ｑ１と第２のスイッチング素子Ｑ２とを同一基板上で構成することにより、部品点数並びに部品実装を削減することも可能になる。

実施例２の構成においても、実施例１同様にパルス発生器Ｐｕ１から、Ｈレベルのパルス信号Ｓｉｇが入力されると、コンデンサＣ１と抵抗Ｒ１とのＣＲ並列回路を充電する経路と同時に、ツェナーダイオードＺＤ１とダイオードＤ１を介してコンデンサＣ２が充電される経路が存在する。

ここで、コンデンサＣ２の充電電圧は、図２（ｂ）に示すように、ツェナーダイオードＺＤ１のツェナー電圧Ｖｚ分減少し、スイッチングオフ状態のスイッチング素子Ｑ１のゲート・ソース間電圧の負電圧も減少する。

このような構成によれば、ツェナーダイオードＺＤ１のツェナー電圧Ｖｚを調整することにより、スイッチングオフ状態のスイッチング素子Ｑ１のゲート・ソース間電圧の負電圧バイアスを調整することが可能になる。

また、本発明に適用されるスイッチング素子は、ＧａＮＦＥＴだけでなく、Ｓｉ又はＳｉＣでも良い。また、本発明は、しきい値電圧が低く、絶縁ゲートではないＪＦＥＴ（ジャンクションＦＥＴ）的な挙動を示すデバイスにも適用可能である。

Ｑ１，Ｑ２ スイッチング素子
Ｃ１，Ｃ２ コンデンサ
Ｄ１ ダイオード
ＺＤ１ ツェナーダイオード
Ｒ１，Ｒ２ 抵抗

Claims (5)

1. ドレインとソースとゲートとを有し且つワイドバンドギャップ半導体からなる第１のス
   イッチング素子の、前記ゲートに制御回路からの制御信号を印加することにより前記第１
   のスイッチング素子をオンオフ駆動させるゲートドライブ回路であって、
   前記制御回路と前記第１のスイッチング素子の前記ゲートとの間に接続され、第1のコ
   ンデンサと第1の抵抗とからなる並列回路と、
   前記並列回路と並列に、第２のコンデンサとワイドバンドギャップ半導体からなる第２
   のスイッチング素子の主電極間を介して第2の抵抗とが直列に接続された直列回路が接続
   され、
   前記第２のスイッチング素子のスイッチング素子のゲートは、前記第１のスイッチング
   素子のソース端子に接続され、
   前記第２のコンデンサと前記第２のスイッチング素子の主電極との接続点から第１のダ
   イオードのアノードを介して前記第１のスイッチング素子のソース端子に接続され、
   前記制御信号のオフ信号に対して、前記第１のスイッチング素子のゲートを負電位にバ
   イアスする手段と、を備えることを特徴とするゲートドライブ回路。
2. 前記第１のコンデンサの容量は、前記第２のコンデンサの容量よりも小さく、前記第１
   のスイッチング素子のゲート・ソース間容量よりも大きいことを特徴とする請求項１記載
   のゲートドライブ回路。
3. 前記第２のコンデンサと前記第２のスイッチング素子の主電極との接続点から第１のダ
   イオードのアノードとの接続の間に、第１のツェナーダイオード介して接続されているこ
   とを特徴とする請求項１乃至２記載のゲートドライブ回路。
4. 前記第２のスイッチング素子は、ドレインとソースとゲートとを有し且つワイドバンド
   ギャップ半導体からなることを特徴とする請求項１乃至３記載のゲートドライブ回路。
5. 前記第１のスイッチング素子と前記第２のスイッチング素子とは、同一の基板上に構成
   されたワイドバンドギャップ半導体からなることを特徴とする請求項４記載のゲートドラ
   イブ回路。

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