JP5714097B2 - バンドギャップ電圧基準回路 - Google Patents
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Description
図2Aは、種々の回路構成要素のパラメータにおける通常変動による回路不精密性を低減するためにダイナミックエレメントマッチングを備えるバンドギャップ電圧基準システム10を示す。電圧基準システム10はバンドギャップ基準生成回路12を含み、バンドギャップ基準生成回路12の出力はダイナミックサンプリングシステム35に結合される。この例では、基準生成回路12は、まとめて「I3×7」で示すM=7の同一電流源I3を含む。7個の電流源I3の各々は、VDDに接続される一方の端子と、対応するPチャネルトランジスタMP0のソースに及び他の対応するPチャネルトランジスタMP2のソースに接続される他方の端子とを有する。7個のトランジスタMP0は、まとめて「MP0×7」で示し、7個のトランジスタMP2は、まとめて「MP2×7」で示す。トランジスタMP0×7のゲートは、デジタル制御信号CTL−ISOURCEのM=7ビットを伝送するバスのそれぞれ7個の導体に接続され、また、まとめて「INV0×7」で示す7個の対応するインバータの入力にそれぞれ接続される。7個のインバータINV0×7の出力はそれぞれ7個のトランジスタMP2×7のゲートに接続される。
図2Aの構造、ブロック35
図2Aの動作、ブロック12
図2A、サンプリングシステム35の動作
Claims (14)
- バンドギャップ基準発生回路であって、
第1の電流を第1の導体に、第2の電流を第2の導体に供給するための電流源回路要素であって、各々が単位電流を供給する複数の単位電流源を含む、前記電流源回路要素と、
第1の基準電圧に結合されるカソード端子を各々が有する複数のダイオードと、
第1のデジタル制御信号に応答して、それぞれ、前記第1の導体を前記ダイオードのアノード端子に選択的に結合して、選択されたダイオードに前記第1の電流を流すための第1のスイッチのグループと、
前記第1のデジタル制御信号に応答して、前記第2の導体を、前記第1の導体に選択的に結合されない前記ダイオードのアノード端子に選択的に結合して、前記第2の電流を、前記第1の導体に選択的に結合されない前記ダイオードに流し、前記ダイオード間で共有させるための第2のスイッチのグループと、
第2のデジタル制御信号に応答して、それぞれ、前記第1の導体を前記単位電流源に選択的に結合して、前記第1の電流を生成する、第3のスイッチのグループと、
前記第2のデジタル制御信号に応答して、前記第2の導体を、前記第1の導体に選択的に結合されない前記単位電流源に結合して、前記第2の電流を生成する、第4のスイッチのグループと、
を含み、
前記第1の制御信号が、前記ダイオードを前記第1の導体に継続的に結合させる値を有し、それによって、前記第1の電流が、それぞれ、前記ダイオードに、対応する相対的に高いVBE電圧を前記第1の導体に生成させ、前記第2の電流が、前記第1の導体に結合されていない前記継続的に結合されたダイオードに、対応する相対的に低いVBE電圧を前記第2の導体に生成させるようにし、相対的に高いVBE電圧と対応する相対的に低いVBE電圧との間の差が対応するΔVBE電圧に等しい、前記バンドギャップ基準発生回路と、
前記相対的に高いVBE電圧と前記相対的に低いVBE電圧とをサンプリングして、差動バンドギャップ電荷を発生するためのサンプリング回路要素と、
安定したバンドギャップ電圧を供給するように継続的差動ギャップを平均化するために、前記差動バンドギャップ電荷を受け取るよう前記サンプリング回路要素の第1及び第2の出力導体によって結合される平均化回路要素と、
を含む、バンドギャップ電圧基準回路。 - 請求項1に記載のバンドギャップ電圧基準回路であって、
前記第1の制御信号を発生するためのスイッチコントローラを更に含む、バンドギャップ電圧基準回路。 - 請求項1に記載のバンドギャップ電圧基準回路であって、
各ダイオードがNPNダイオード接続トランジスタであり、各アノード端子がダイオード接続トランジスタのコレクタを含み、各カソード端子がダイオード接続トランジスタのエミッタを含み、前記ダイオード接続トランジスタの各々が単位トランジスタである、バンドギャップ電圧基準回路。 - 請求項3に記載のバンドギャップ電圧基準回路であって、
第3の導体が前記第1のスイッチのグループと前記第2のスイッチのグループと第5のスイッチのグループと第6のスイッチのグループとに結合され、
前記第5のスイッチのグループが、前記第1のデジタル制御信号に応答して、第4の導体を前記第3の導体に結合して、前記第1のスイッチのグループの電圧降下エラーを回避し、
前記第6のスイッチのグループが、前記第1のデジタル制御信号に応答して、第5の導体を前記第3の導体に結合して、前記第2のスイッチのグループの電圧降下エラーを回避する、バンドギャップ電圧基準回路。 - 請求項4に記載のバンドギャップ電圧基準回路であって、
スイッチコントローラが前記第2のデジタル制御信号を発生して、それによって前記単位電流源が前記第2の導体に継続的に結合されて、前記相対的に低いVBE電圧を前記第2の導体へ発生し、また前記第2の導体に結合されない前記単位電流源が、相対的に高いVBE電圧を前記第1の導体へ生成し、それによって前記ΔVBE電圧を生成するようにする、バンドギャップ電圧基準回路。 - 請求項5に記載のバンドギャップ電圧基準回路であって、
前記サンプリング回路要素が、前記相対的に高いVBE電圧と前記相対的に低いVBE電圧とをサンプリングして第1の出力電荷と第2の出力電荷とを生成するための、第1のサンプリングキャパシタのグループと第2のサンプリングキャパシタのグループとを含み、前記第1及び第2の出力電荷が、前記平均化回路要素への入力として印加され、対応する第1及び第2の出力電荷の差がそれぞれ前記差動バンドギャップ電荷に等しい、バンドギャップ電圧基準回路。 - 請求項3に記載のバンドギャップ電圧基準回路であって、
前記トランジスタが単位トランジスタであり、単位トランジスタの数が16に等しい、バンドギャップ電圧基準回路。 - 請求項7に記載のバンドギャップ電圧基準回路であって、
前記トランジスタが単位トランジスタであって、単位トランジスタの数が16に等しく、単位電流源の数が7に等しい、バンドギャップ電圧基準回路。 - 請求項6に記載のバンドギャップ電圧基準回路であって、
前記スイッチコントローラが、前記第1及び第2のサンプリングキャパシタのグループのサンプリングキャパシタに結合された種々のスイッチへの制御入力として複数のデジタル制御信号を発生して、前記第1及び第2のサンプリングキャパシタのグループの各々のサンプリングキャパシタを、前記相対的に高いVBE電圧と前記相対的に低いVBE電圧との各サンプリングに対し、所定の回数ローテーションさせる、バンドギャップ電圧基準回路。 - 請求項6に記載のバンドギャップ電圧基準回路であって、
前記サンプリング回路要素が、第1のデジタルトリム信号に応答して第1のスイッチによって前記第4の導体に結合され、更に第2のデジタルトリム信号に応答して第2のスイッチによって前記第5の導体に結合される第1のトリミングキャパシタを含み、前記サンプリング回路要素が更に、第3のデジタルトリム信号に応答して第3のスイッチによって前記第4の導体に結合され、更に第4のデジタルトリム信号に応答して第4のスイッチによって前記第5の導体に結合される第2のトリミングキャパシタを含む、バンドギャップ電圧基準回路。 - 請求項6に記載のバンドギャップ電圧基準回路であって、
前記差動バンドギャップ電荷の曲率を補正するために前記サンプリング回路要素の前記第1及び第2の出力導体に曲率補正電荷を発生するよう結合される曲率補正回路要素を更に含む、バンドギャップ電圧基準回路。 - 請求項4に記載のバンドギャップ電圧基準回路であって、
前記バンドギャップ基準発生回路が、
第1のインバータのグループであって、各インバータが、前記第1のデジタル制御信号に結合される入力と、前記第2及び第6のスイッチのグループの対応するスイッチの制御端子に結合される出力とを有し、前記第1のデジタル制御信号が、前記第1及び第5のスイッチのグループの対応するスイッチの制御端子に直接結合される、前記インバータの第1のグループと、
第1のインバータのグループであって、各インバータが、前記第2のデジタル制御信号に結合される入力と、前記第4のスイッチのグループの対応するスイッチの制御端子に結合される出力とを有し、前記第2のデジタル制御信号が、前記第3のスイッチのグループのスイッチの制御端子に直接結合される、前記インバータの第2のグループと、
を含む、バンドギャップ電圧基準回路。 - 請求項4に記載のバンドギャップ電圧基準回路であって、
前記第1、第2、第3、第4、第5及び第6のスイッチのグループがトランジスタである、バンドギャップ電圧基準回路。 - 請求項13に記載のバンドギャップ電圧基準回路であって、
前記第1、第2、第5及び第6のグループのトランジスタがNチャネルトランジスタであり、前記第3及び第4のグループのトランジスタがPチャネルトランジスタである、バンドギャップ電圧基準回路。
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