JP5707921B2 - 活性化パス抽出プログラム,活性化パス抽出装置および活性化パス抽出方法 - Google Patents
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ここで、ディレイテストによって取得され各解析対象パスpxに割り当てられる遅延時間の測定値を“d_silicon(Pi)”とし、各解析対象パスpxについてツール等によって算出された遅延時間の予測値を“d_predict(Pi)”とすると、これらの測定値と予測値との差D(px)は、下記(1)式のように与えられる。
d_silicon(px)=d_predict(px)+D(px) (1)
D(p7)=W_g_low*g_low(p7)+W_loc1*loc1(p7)+W_loc2*loc2(p7)+…+W_len*len(p7)
: : (2)
D(pn)=W_g_low*g_low(pn)+W_loc1*loc1(pn)+W_loc2*loc2(pn)+…+W_len*len(pn)
ここで、W_g_low, W_loc1, W_loc2, …, W_lenは、それぞれ、パスpxの特徴ベクトルV(px)のベクトル成分g_low(px), loc1(px), loc2(px), …, len(px)に対する重み係数[ps]である。
通常、ディレイテストでは、入力された2つのテストベクトルと、これら2つのテストベクトルを入力した際に出力側FF102で得られるべき期待値と、遅延時間の測定値とが、テストパターンとして得られる。また、フェイルした出力側FF102を特定する情報(FF名等)をリストアップしたフェイルリストも得られる。
〔1〕本実施形態の活性化パス抽出装置の構成および機能
〔1−1〕全体構成
図1は、本実施形態の活性化パス抽出装置1の機能構成を示すブロック図である。この図1に示す活性化パス抽出装置1は、実チップに対するディレイテスト(遅延試験)時に信号が伝播した活性化パスを抽出する機能を果たす。この機能を実現するため、活性化パス抽出装置1は、一般的なパーソナルコンピュータ等の計算機から構成され、処理部10および記憶部20を有するほか、設計者によって操作され各種情報を本装置1に入力するマンマシンインタフェース(図示略)を有している。なお、処理部10は、CPU(Central Processing Unit)等であり、記憶部20は、RAM(Random Access Memory),ROM(Read Only Memory),ハードディスク等の内部記憶装置であってもよいし、外部記憶装置であってもよい。
また、記憶部20は、後述するディレイテスト結果データベース21,ネットリスト22,トグルピン情報リスト23,クロック制御系ピン情報リスト24および活性化パストレース結果データベース25を格納するとともに、設計者によって設定される各種情報や上記活性化パス抽出プログラムなども格納する。
ディレイテスト結果データベース21は、図12および図13を参照しながら前述した手順で得られたディレイテスト結果を格納する。一回のディレイテストで得られたディレイテスト結果には、一組のテストパターン211およびフェイルリスト212が含まれている。これら一組のテストパターン211およびフェイルリスト212は、前記一回のディレイテストを特定する識別情報(ID)に対応付けられて、データベース21に保存される。
次に、処理部10によって実現されるシミュレーション部11およびパストレース部12の機能について説明する。
〔1−3−1〕シミュレーション部の基本的な機能
シミュレーション部11は、実チップに対するディレイテスト時のテストパターン211と実チップのネットリスト22とに基づき、ディレイテストのシミュレーションを行なうことにより、ディレイテスト時に信号値が変化した信号値変化ピンを特定する。このとき、シミュレーション部11は、タイミングを考慮することなく、つまり遅延時間に関する情報を保持するSDF(Standard Delay Format)ファイルを用いることなく、ディレイテストのシミュレーションを行なう。
ところで、複数の信号がゲートに入力される場合、これらの信号の微妙なタイミングずれによって、そのゲートの出力信号に、グリッチ(glitch)と呼ばれるノイズ波形が出現することがある。
ここで、図5を参照しながら、ANDゲート104の出力信号に出現するグリッチについて説明する。なお、図5はグリッチを説明するための図である。この図5に示すANDゲート104は、2つの入力ピンa,bから2つの入力信号を入力され、これら2つの入力信号の論理積結果を出力信号として出力ピンcから出力する。このようなANDゲート104に対して、0から1に立ち上がる第1入力信号と、1から0に立ち下がる第2入力信号とが、同じタイミングで、それぞれ入力ピンa,bから入力された場合について考える。
例えば、文献R. Guo, W.-T. Cheng, K.-H. Tsai, “Speed-Path Debug Using At-Speed Scan Test Patterns”, IEEE Conference 2009 Papers (URL: http://www.mentor.com/products/silicon-yield/ieee_conference_papers/)には、入力側の信号値が0から1へまたは1から0へ変化する際(0→1または1→0)、信号値の変化先を不定値xに置き換えてシミュレーションを行ない、不定値xが伝播したデータパスを、ノイズを含めた信号が伝播したパスとして探索することが記載されている。
所定時間txがネットリスト22における各セルの内部遅延値以下であると、不定値xを含む信号波形、例えば図6に示すグリッチに対応する信号波形(0→x→0)は、セルの内部遅延によって吸収される。このため、セルの出力信号から、不定値xを含む信号波形は消えてしまう。したがって、ネットリスト22におけるVerilogソースコード中の各セルの内部遅延値がチェックされ、最大の内部遅延値よりも長くなるように上記所定時間txは決定される。これにより、各セルにおいて不定値xを含む信号波形が消えてしまうのを抑止でき、不定値xを含む信号波形は、各パスを確実に伝播する。
パストレース部12は、トグルピン情報リスト23にリストアップされたトグルピンのピン名と、実チップのネットリスト22とに基づき、トグルピンを辿ることにより、活性化パスのトレースを行なう。
パストレース部12は、以下に説明する判定機能をそなえ、トレースすべき活性化パスの絞り込みを行なってもよい。以下では、パストレース部12が、上記判定機能をそなえ上記絞り込みを行なう場合について説明する。
フェイルFFの故障要因となるパスとしては、図4に示すように、フェイルFF102のDピンに繋がるデータパスと、IHピンおよびORゲート103を介してフェイルFF102のクロック端子に繋がるIHパスとの2つが挙げられる。ディレイテストで出力側FF102がフェイルするケースとしては、以下の3つのケース1〜3が考えられる。
ケース2: IHパスからIHピンへの信号伝播が間に合わない場合、つまりIHパスが故障要因である場合。
ケース3: ケース1かケース2かを判別できない場合、つまりデータパスもIHパスも故障要因になりうる場合。
パストレース部12は、トグルピン情報リスト23にリストアップされたトグルピンのピン名と、実チップのネットリスト22とに基づき、トグルピンを辿ることにより、活性化パスの数、つまり一つのフェイルFFから入力側FFに到る活性化パスの数を計数する機能を有している。この計数機能によって得られた計数値は、活性化パストレース結果データベース25に保存される。
また、上記計数処理は、上記トレース処理と別個に実行されてもよい。例えば、上記トレース処理を実行する前に上記計数処理のみを実行して、フェイルFF毎に、トレースされるべき活性化パスの数を計数する。これにより、設計者は、各フェイルFFの活性化パスの数を参照して、どのフェイルFFをターゲットにして活性化パスのトレースを行なうかなどの各種判断を、上記トレース処理の開始前に行なうことができる。
次に、上述のごとく構成された本実施形態の活性化パス抽出装置1の具体的な機能や動作について、図9〜図11を参照しながら説明する。
〔2−1〕活性化パス抽出装置における処理の流れ
まず、図9に示すフローチャート(ステップS10〜S30)に従って、活性化パス抽出装置1における処理の流れについて説明する。
まず、シミュレーション部11により、ディレイテストのシミュレーションを実行すべく、テストパターン211およびネットリスト(セルライブラリ)22から必要なデータが読み出される。このとき、入力側FFの定義記述がネットリスト22から読み出されると、シミュレーション部11により、上記不定値設定手段を定義する記述(例えば図7の領域A参照)が、入力側FFを定義する記述に対し追加・修正される。つまり、グリッチを検出するためのソースコード記述が追加・修正される(ステップS10)。
次に、図10に示すフローチャート(ステップS31,S32)に従って、パストレース部12の動作つまり図9のステップ30におけるパストレース処理について説明する。
上述のように、シミュレーション部11によるディレイテストのシミュレーションが行なわれ、トグルピン情報リスト23およびクロック制御系ピンリスト24に、必要な情報が保存されると、パストレース部12によるパストレース処理が開始される。
次に、図11(A)〜図11(H)を参照しながら、パストレース部12によって実行される活性化パスの深さ優先探索および計数動作(計数機能)について、具体的に説明する。なお、図11(A)は、以下の説明において深さ優先探索および計数処理の対象となる活性化パスの全体構成の一例を示す図である。また、図11(B)〜図11(H)は、図11(A)に示す活性化パスに対して実行されるパストレース部12による深さ優先探索および計数動作の手順の一例を説明するための図である。ただし、本件の深さ優先探索および計数処理の対象や手順は、図11(A)〜図11(H)に示す例に限定されるものではない。
本実施形態では、シミュレーション部11は、遅延時間を考慮することなく実チップに対するディレイテストのシミュレーションを簡易的に行なって、ディレイテスト時における、入力側FF101と出力側FF102との間における各ピンの信号値の変化を追っている。これにより、実チップのディレイテスト時に信号が伝播した活性化パスが、ディレイテスト時のテストパターンに基づき、高速に抽出される。特に、フェイルFFをトレース対象とすることにより、スピードパス解析を行なう際に必要な、フェイルFFの遅延つまり故障に関わる可能性の高い活性化パスが、高速かつ確実に抽出される。これにより、故障診断に要する時間やコストを大幅に削減することができる。このとき、シミュレーション部11は、出力値と期待値とが全て一致した場合に、シミュレーションで得られた情報を有効にするので、シミュレーションの信頼性が確保される。
以上、本発明の好ましい実施形態について詳述したが、本発明は、係る特定の実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内において、種々の変形、変更して実施することができる。
なお、上述した実施形態において、パストレース部12は、出力側FF102から入力側FF101へ向かうバックワードトレースによって活性化パスのトレースを行なっているが、入力側FF101から出力側FF102へ向かうフォワードトレースによって活性化パスのトレースを行なってもよい。また、上述した実施形態において、パストレース部12は、深さ優先探索によって活性化パスのトレースを行なっているが、幅優先探索によって活性化パスのトレースを行なってもよい。
以上の本実施形態を含む実施形態に関し、さらに以下の付記を開示する。
(付記1)
実チップに対する遅延試験の際に信号が伝播した活性化パスを抽出するコンピュータに、
前記遅延試験の際のテストパターンと前記実チップのネットリストとに基づき前記遅延試験のシミュレーションを行なうことにより、前記遅延試験の際に信号値が変化した信号値変化ピンを特定し、
前記シミュレーションによって特定された前記信号値変化ピンと前記実チップのネットリストとに基づき前記信号値変化ピンを辿ることにより、前記活性化パスのトレースを行なう、
処理を実行させる活性化パス抽出プログラム。
前記シミュレーションの実行時に入力側フリップフロップまたはラッチの出力ピンの信号値が変化する場合、前記出力ピンの変化前の信号値と変化後の信号値との間に不定値を所定時間だけ設定し、
前記不定値を設定された信号値に基づき、タイミングを考慮することなく前記シミュレーションを行なうことにより、前記信号値変化ピンを特定する、
処理を、前記コンピュータに実行させる、付記1記載の活性化パス抽出プログラム。
前記不定値を設定する機能は、前記実チップのネットリストに含まれる、前記入力側フリップフロップまたはラッチを定義するソースコードの記述によって実現される、付記2記載の活性化パス抽出プログラム。
(付記4)
前記所定時間は、前記ネットリストにおける各セルの内部遅延値よりも長く且つ前記シミュレーションでのクロック周期よりも短く設定される、付記2または付記3記載の活性化パス抽出プログラム。
前記シミュレーションによって得られた出力値と前記テストパターンに含まれる期待値とを比較し、これらの出力値と期待値とが一致した場合、前記シミュレーションによって特定された前記活性化パスの情報を有効にする処理を、前記コンピュータに実行させる、付記1〜付記4のいずれか一項に記載の活性化パス抽出プログラム。
前記実チップの前記遅延試験において期待値と異なる値を出力した出力側フリップフロップまたはラッチの信号値変化ピンを起点にして、前記トレースを行なう処理を、前記コンピュータに実行させる、付記1〜付記5のいずれか一項に記載の活性化パス抽出プログラム。
前記シミュレーションにより、出力側フリップフロップまたはラッチのクロック制御系ピンの値を特定し、
前記シミュレーションによって特定された、前記信号値変化ピンと前記クロック制御系ピンの値とに基づき、前記実チップの前記遅延試験において期待値と異なる値を出力した出力側フリップフロップまたはラッチへのデータパスおよびクロック制御系パスのいずれのパスが故障に関わる可能性があるかを判定し、故障に関わる可能性のあるパスに係る信号値変化ピンを起点にして、故障に関わる可能性のある活性化パスのトレースを行なう、
処理を、前記コンピュータに実行させる、付記1〜付記5のいずれか一項に記載の活性化パス抽出プログラム。
前記起点から深さ優先探索によって前記トレースを行なう処理を、前記コンピュータに実行させる、付記6または付記7に記載の活性化パス抽出プログラム。
(付記9)
前記信号値変化ピンを辿ることにより、前記活性化パスの数を計数する処理を、前記コンピュータに実行させる、付記1〜付記8のいずれか一項に記載の活性化パス抽出プログラム。
対象フリップフロップまたはラッチの信号値変化ピンから深さ優先探索を行ない、各ピンに対し、そのピンよりも深い側の活性化パスの本数をラベルとして付与しながら前記信号値変化ピンを辿ることにより、前記活性化パスの数を計数する処理を、前記コンピュータに実行させる、付記9記載の活性化パス抽出プログラム。
実チップに対する遅延試験の際に信号が伝播した活性化パスを抽出する活性化パス抽出装置であって、
前記遅延試験の際のテストパターンと前記実チップのネットリストとに基づき前記遅延試験のシミュレーションを行なうことにより、前記遅延試験の際に信号値が変化した信号値変化ピンを特定するシミュレーション部と、
前記シミュレーション部によって特定された前記信号値変化ピンと前記実チップのネットリストとに基づき前記信号値変化ピンを辿ることにより、前記活性化パスのトレースを行なうパストレース部とを有する活性化パス抽出装置。
前記シミュレーションの実行時に入力側フリップフロップまたはラッチの出力ピンの信号値が変化する場合、前記出力ピンの変化前の信号値と変化後の信号値との間に不定値を所定時間だけ設定する不定値設定手段をさらに有し、
前記シミュレーション部は、前記不定値設定手段によって前記不定値を設定された信号値に基づき、タイミングを考慮することなく前記シミュレーションを行なうことにより、前記信号値変化ピンを特定する、付記11記載の活性化パス抽出装置。
前記不定値設定手段としての機能は、前記実チップのネットリストに含まれる、前記入力側フリップフロップまたはラッチを定義するソースコードの記述によって実現される、付記12記載の活性化パス抽出装置。
(付記14)
前記所定時間は、前記ネットリストにおける各セルの内部遅延値よりも長く且つ前記シミュレーションでのクロック周期よりも短く設定される、付記12または付記13記載の活性化パス抽出装置。
前記シミュレーション部は、前記シミュレーションによって得られた出力値と前記テストパターンに含まれる期待値とを比較し、これらの出力値と期待値とが一致した場合、前記シミュレーションによって特定された前記活性化パスの情報を有効にする、付記11〜付記14のいずれか一項に記載の活性化パス抽出装置。
前記パストレース部は、前記実チップの前記遅延試験において期待値と異なる値を出力した出力側フリップフロップまたはラッチの信号値変化ピンを起点にして、前記トレースを行なう、付記11〜付記15のいずれか一項に記載の活性化パス抽出装置。
前記シミュレーション部は、前記シミュレーションにより、出力側フリップフロップまたはラッチのクロック制御系ピンの値を特定し、
前記パストレース部は、前記シミュレーション部によって特定された、前記信号値変化ピンと前記クロック制御系ピンの値とに基づき、前記実チップの前記遅延試験において期待値と異なる値を出力した出力側フリップフロップまたはラッチへのデータパスおよびクロック制御系パスのいずれのパスが故障に関わる可能性があるかを判定し、故障に関わる可能性のあるパスに係る信号値変化ピンを起点にして、故障に関わる可能性のある活性化パスのトレースを行なう、付記11〜付記15のいずれか一項に記載の活性化パス抽出装置。
前記パストレース部は、前記起点から深さ優先探索によって前記トレースを行なう、付記16または付記17に記載の活性化パス抽出装置。
(付記19)
前記パストレース部は、対象フリップフロップまたはラッチの信号値変化ピンから深さ優先探索を行ない、各ピンに対し、そのピンよりも深い側の活性化パスの本数をラベルとして付与しながら前記信号値変化ピンを辿ることにより、前記活性化パスの数を計数する、付記11〜付記18のいずれか一項に記載の活性化パス抽出装置。
実チップに対する遅延試験の際に信号が伝播した活性化パスをコンピュータにより抽出する活性化パス抽出方法であって、
前記遅延試験の際のテストパターンと前記実チップのネットリストとに基づき前記遅延試験のシミュレーションを行なうことにより、前記遅延試験時に信号値が変化した信号値変化ピンを特定し、
前記シミュレーションによって特定された前記信号値変化ピンと前記実チップのネットリストとに基づき前記信号値変化ピンを辿ることにより、前記活性化パスのトレースを行なう、活性化パス抽出方法。
10 処理部(コンピュータ)
11 シミュレーション部
12 パストレース部
20 記憶部
21 ディレイテスト結果データベース
211 テストパターン
212 フェイルリスト
22 ネットリスト(Verilogソースコード;不定値設定手段)
23 トグルピン情報リスト(信号値変化ピン情報リスト)
24 クロック制御系ピン情報リスト
25 活性化パストレース結果データベース
101 入力側フリップフロップ(またはラッチ)
102 出力側フリップフロップ(またはラッチ)
103 ORゲート
104 ANDゲート
Claims (6)
- 実チップに対する遅延試験の際に信号が伝播した活性化パスを抽出するコンピュータに、
前記遅延試験の際のテストパターンと前記実チップのネットリストとに基づき前記遅延試験のシミュレーションを行なうことにより、前記遅延試験の際に信号値が変化した信号値変化ピンと、出力側フリップフロップまたはラッチのクロック制御系ピンの値と、を特定し、
前記シミュレーションによって特定された、前記信号値変化ピンと前記クロック制御系ピンの値とに基づき、前記実チップの前記遅延試験において期待値と異なる値を出力した出力側フリップフロップまたはラッチへのデータパスおよびクロック制御系パスのいずれのパスが故障に関わる可能性があるかを判定し、
判定された故障に関わる可能性のあるパスに係る信号値変化ピンを起点にして、前記シミュレーションによって特定された前記信号値変化ピンと前記実チップのネットリストとに基づき前記信号値変化ピンを辿ることにより、故障に関わる可能性のある活性化パスのトレースを行なう、
処理を実行させる活性化パス抽出プログラム。 - 前記シミュレーションの実行の際に入力側フリップフロップまたはラッチの出力ピンの信号値が変化する場合、前記出力ピンの変化前の信号値と変化後の信号値との間に不定値を所定時間だけ設定し、
前記不定値を設定された信号値に基づき、タイミングを考慮することなく前記シミュレーションを行なうことにより、前記信号値変化ピンを特定する、
処理を、前記コンピュータに実行させる、請求項1記載の活性化パス抽出プログラム。 - 前記不定値を設定する機能は、前記実チップのネットリストに含まれる、前記入力側フリップフロップを定義するソースコードの記述によって実現される、請求項2記載の活性化パス抽出プログラム。
- 前記所定時間は、前記ネットリストにおける各セルの内部遅延値よりも長く且つ前記シミュレーションでのクロック周期よりも短く設定される、請求項2または請求項3記載の活性化パス抽出プログラム。
- 実チップに対する遅延試験の際に信号が伝播した活性化パスを抽出する活性化パス抽出装置であって、
前記遅延試験の際のテストパターンと前記実チップのネットリストとに基づき前記遅延試験のシミュレーションを行なうことにより、前記遅延試験の際に信号値が変化した信号値変化ピンと、出力側フリップフロップまたはラッチのクロック制御系ピンの値と、を特定するシミュレーション部と、
前記シミュレーション部によって特定された、前記信号値変化ピンと前記クロック制御系ピンの値とに基づき、前記実チップの前記遅延試験において期待値と異なる値を出力した出力側フリップフロップまたはラッチへのデータパスおよびクロック制御系パスのいずれのパスが故障に関わる可能性があるかを判定し、判定された故障に関わる可能性のあるパスに係る信号値変化ピンを起点にして、前記シミュレーション部によって特定された前記信号値変化ピンと前記実チップのネットリストとに基づき前記信号値変化ピンを辿ることにより、故障に関わる可能性のある活性化パスのトレースを行なうパストレース部と、を有する活性化パス抽出装置。 - 実チップに対する遅延試験の際に信号が伝播した活性化パスをコンピュータにより抽出する活性化パス抽出方法であって、
前記遅延試験の際のテストパターンと前記実チップのネットリストとに基づき前記遅延試験のシミュレーションを行なうことにより、前記遅延試験時に信号値が変化した信号値変化ピンと、出力側フリップフロップまたはラッチのクロック制御系ピンの値と、を特定し、
前記シミュレーションによって特定された、前記信号値変化ピンと前記クロック制御系ピンの値とに基づき、前記実チップの前記遅延試験において期待値と異なる値を出力した出力側フリップフロップまたはラッチへのデータパスおよびクロック制御系パスのいずれのパスが故障に関わる可能性があるかを判定し、
判定された故障に関わる可能性のあるパスに係る信号値変化ピンを起点にして、前記シミュレーションによって特定された前記信号値変化ピンと前記実チップのネットリストとに基づき前記信号値変化ピンを辿ることにより、故障に関わる可能性のある活性化パスのトレースを行なう、活性化パス抽出方法。
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- 2010-12-16 JP JP2010280329A patent/JP5707921B2/ja not_active Expired - Fee Related
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