JP5694398B2 - 最適化ビタビ復号器およびgnss受信機 - Google Patents
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Description
(2^(K+1)*M)−1<2^N−1。
KTは、時刻TでのC0…C63のセットを表わすとする。
Min(KT1)>=Min(KT0)and Max(KT1)<=Min(KT0)+84
ということになる。データリカバリを開始するために、KTnの最小メンバのインデックスに関心をもつが、KTの実際の値でなく、我々はコストKTをある値<=Min(KT)に正規化することにより、コストKTを抑制することができる。
以下に、本願出願の当初の特許請求の範囲に記載された発明を付記する。
[付記]
[1]畳み込み符号化データを復号する方法であって、
遷移コストを0からMの範囲内の負でない値に設定するステップ、Mは、K回のステップで得ることのできる最大コストであり、Kは、畳み込み符号化データ内のメモリビットの数であり;
累積パスコスト毎にNビットを割り当てること、ここで
2^(K+1)*M)−1<2^N−1である;
を含む方法。
[2]1シンボルペアの4つの可能性のある解釈について1セットのコストを計算すること、および、これらを4バイトフィールドとしてインデックス付けできる32ビットの単一ワードにパッキングすること、
を含む[1]に記載の方法。
[3]1つのCPUレジスタ中の2ビットフィールドの1つまたは複数のペアを用いて、少なくとも1つの他のレジスタからサブフィールドの1つまたは複数のペアを選択的にアクセスする、[1]または[2]に記載の方法。
[4]これらが1つの状態についてのブランチ遷移およびブランチコストに関係する、[1]−[3]のうちのいずれかに記載の方法。
[5]全ての状態についての正規化された累積状態コストは、メモリ内の連続したロケーションに記憶される8ビットフィールドで表され、各32ビットメモリワードは、連続する4つの可能性のある状態に関連するコストを含む、[1]に従った方法。
[6]各潜在的状態に関連する有効パス遷移シンボルを、シンボル毎に2ビットのパック(packed)構造を用いて表すこと、これらはCPUメモリに、各連続アドレスが、連続する2つの32ビットメモリロケーションで表される8つの現在状態に対応する0及び1のデータビットについて有効なシンボルを表す状態遷移シンボルを保持するように、まとめられる、[1]−[5]のうちのいずれかに記載の方法。
[7]畳み込み符号化データを復号する方法であって、
ループを8回反復して64のビタビ状態を処理するステップを含み、
各反復は8つの連続する現在状態を、関連する状態シンボル解釈コストがループ不変量として表されて、1つの32ビットコアレジスタに記憶でき、前記ループについての前記遷移情報が第2のレジスタに記憶できる順に、処理する方法。
[8]各ループ反復について要求されるデータへアクセスするためのアドレッシングは、単一レジスタが、このレジスタに変更することが、前記ソース及びデスティネーション(destination)状態コストロケーションと、関連する遷移解釈情報とについて要求されるアドレスを利用可能にするように変更することにより暗黙的に実行される、[7]に従った方法。
[9][1]−[8]のうちのいずれかに記載の方法に従った、畳み込み符号化データの復号を最適化するプロセッサであって、
前記プロセッサのレジスタセットを複数のファントムレジスタで拡張するようにアレンジされており、前記複数のファントムレジスタは、命令によりアドレスされたとき、前記命令により明示的にアドレスされないレジスタ及びまたは信号から計算される値を戻す、プロセッサ。
[10]前記ファントムレジスタは、ループ制御レジスタとして用いられるコアレジスタフィールドと、前記現在状態コストセット割当及びデータ構造についてのベースアドレスを示し、現在及び次の状態テーブルのマッピングを選択する状態レジスタフィールドとに基づき、前記ソース及びデスティネーション(destination)状態コストオペランドについてのアドレスを戻すようにアレンジされている、[9]記載のプロセッサ。
[11]前記コアデータレジスタに記憶される複数のオペランドで動作する加算−比較−選択オペレーションを実施する命令を実行するようにアレンジされ、前記命令は、プロセッサ命令セットアーキテクチャの制限に違反することなく、SIMDアーキテクチャを実施できる命令により暗黙的にアドレスされる追加のCPUレジスタを用いる、上記方法クレームのうちの1つに従って畳み込み符号化データを復号するプロセッサ。
[12]前記命令は、1つまたは複数の加算−比較−選択オペレーションを同時に実行し、複数のデスティネーション(destination)レジスタに記憶され得る複数の適切な状態について、関連ある状態コストフィールドを更新する、[11]記載のプロセッサ。
[13]同じ命令が、前記ループについての最小累積コスト状態の計算を同時に実行する、[12]記載のプロセッサ。
[14]同じ命令が、前記ループについての最小コスト状態結果が予め決定された閾値より大きいかどうかを同時に計算する、[12]記載のプロセッサ。
[15]同じ命令が、前記計算された状態コストから、それらを記憶する前に、予め定められた閾値を減算する、[12]記載のプロセッサ。
[16]前記閾値は2の累乗として表され、前記減算は、CPUレジスタに記憶され得るステータスフラグに基づき、関連するビットを0にマスキングすることにより実行される、[14]または[15]記載のプロセッサ。
[17]前記命令は、コアレジスタまたはステータスレジスタ内のフラグを、ビタビエンジンにおける前記複数のレジスタのロード及びストアに基づき、自動的に設定し、
このフラグは、ビタビオペレーションが部分的に完了しているかどうかを示し、前記プロセッサが、コンテクスト変更時における前記CPUレジスタのストア/リストアのときに前記ビタビエンジンが使用されているかどうかを決定することを可能にする、[9]−[16]のうちのいずれかに記載のプロセッサ。
[18]畳み込み符号化データを復号するプロセッサであって、
トレースバックオペレーションを実施するための拡張命令を実行するようにアレンジされ、
トレースバック履歴は、1ペアのコアCPUレジスタに表され、
前記命令は、前記トレースバック履歴内のビットを、トレースバック状態に基づき、明確にセット/クリアすることがき、前記命令の各オペレーションにおいてセット/クリアされたビットまで前記インデックスをカウントすることができる、プロセッサ。
[19]前記命令は、前記トレースバック履歴が前記現在状態により変更されたかどうかを検出し、前記トレースバックオペレーションを前の値をもつ収束で終了するためにフラグを設定できる、[18]のプロセッサ。
[20]CPUレジスタフィールドは、前記トレースバック履歴中の有効ビットの数を示すために、同じ命令により自動的に更新される、[18]記載のプロセッサ。
[21]畳み込み符号化データを復号するプロセッサであって、
トレースバック状態と、システムメモリ内のデータ構造のアドレスとに基づくファントムレジスタを備え、
前記レジスタは、読まれるべき次の32ビットトレースバック履歴ワードについての正しいアドレスを戻し、
前記ファントムレジスタは、インダイレクトロードについてのアドレスレジスタとしてCPUにより使用されることができ、
前記アドレスは、現在トレースバック状態とトレースバックサンプルインデックスとの関数である、プロセッサ。
[22]畳み込み符号化データを復号するプロセッサであって、
送信データの正しいビット順の表現におけるトレースバックデータの最も古いビットを検索する命令を実行するようにアレンジされ、
前記トレースバックデータから戻されたフィールドのアドレスは、トレースバック制御レジスタにより暗黙的に決定される、プロセッサ。
[23]畳み込み符号化データを復号するプロセッサであって、
トレースバック制御レジスタのトレースバックカウントフィールドを自動的に更新するトレースバックデータから多くのビットを消費する命令を実行するようにアレンジされたプロセッサ。
[24]複数の局在衛星を含む、複数の無線局在ビーコンにより受信された信号に基づき地理的位置を決定するGNSS受信機であって、
前記信号に含まれるデータのいくつかは、畳み込み符号に従って符号化され、
前記受信機は、前記畳み込み符号を復号する特別命令を含むソフトウェアプログラムを実行するようにアレンジされた[9]−[23]のうちの1つに従ったプロセッサを含む。
[25]前記特別命令のうちの少なくともいくつかは、ビタビ復号アルゴリズムの加算−比較−選択オペレーションを同時に実施する命令を含み、
前記命令は複数のコアデータレジスタ上で動作し、暗黙的にアドレスされる追加のコアCPUレジスタを使用する、[24]記載の受信機。
[26]前記命令は、前記ビタビ復号アルゴリズムのビタビループについて、最小累積コスト状態の計算を同時に実行する、[25]記載の受信機。
[27]前記命令は、コアレジスタまたはステータスレジスタ内に、前記ビタビエンジン内の前記レジスタのロード/ストアに基づき、自動的にフラグを設定し、
これらフラグは、ビタビオペレーションが部分的に完了しているかどうかを示し、プロセッサが、コンテクスト変更時における前記CPUレジスタのストア/リストアのときに前記ビタビエンジンが使用されているかどうかを決定することを可能にする、[24]から[26]のうちのいずれかの受信機。
[28]ビタビアルゴリズムのトレースバック状態と、システムメモリ内のデータ構造のアドレスとに基づくファントムレジスタを備え、
前記レジスタは、読まれるべき次の32ビットトレースバック履歴ワードについての正しいアドレスを戻し、
前記ファントムレジスタは、インダイレクトロードについてのアドレスレジスタとしてCPUにより使用されることができ、
前記アドレスは、現在トレースバック状態とトレースバックサンプルインデックスとの関数である、[24]から[27]のうちのいずれかの受信機。
[29]前記畳み込み符号は、データ状態間の遷移コストの計算を含み、前記遷移は、0からMまでの範囲の負でない値として表され、MはK回のステップで得ることのできる最大コストであり、Kは前記畳み込み符号化データ内のメモリビットの数であり、
累積パスコスト毎にNビットを割り当て、
2^(K+1)*M)−1<2^N−1である
[24]から[28]のうちのいずれかの受信機。
Claims (16)
- 畳み込み符号化データの復号を最適化するプロセッサであって、
前記プロセッサのレジスタセットをファントムレジスタで拡張するようにアレンジされており、
前記ファントムレジスタは、ループ制御レジスタとして用いられるコアレジスタフィールドと、現在状態コストセット割当及びデータ構造についてのベースアドレスを示し、現在及び次の状態テーブルのマッピングを選択する状態レジスタフィールドとに基づき、ソース状態コストオペランドについての第1のアドレスと、デスティネーション状態コストオペランドについての第2のアドレスを計算するようにアレンジされ、
前記ファントムレジスタは、第1の命令によりアドレスされたとき、前記第1のアドレスのレジスタ及びまたは信号から状態コストを計算する、プロセッサ。 - コアデータレジスタに記憶される複数のオペランドで動作する加算−比較−選択オペレーションを実施する第2の命令を実行するようにアレンジされる、請求項1記載のプロセッサ。
- 前記第2の命令は、1つまたは複数の加算−比較−選択オペレーションを同時に実行し、複数のデスティネーション(destination)レジスタに記憶され得る複数の適切な状態について、関連ある状態コストを更新する、請求項2に記載のプロセッサ。
- 前記第2の命令が、ループについての最小累積コスト状態の計算を同時に実行する、請求項3記載のプロセッサ。
- 前記第2の命令が、ループについての最小コスト状態結果が予め決定された閾値より大きいかどうかを同時に計算する、請求項3記載のプロセッサ。
- 前記第2の命令が、前記計算された状態コストから、それらを記憶する前に、予め定められた値を減算する、請求項3記載のプロセッサ。
- 前記予め定められた値は2の累乗として表され、前記減算は、CPUレジスタに記憶され得るステータスフラグに基づき、状態コストのMSBを0にマスキングすることにより実行される、請求項6記載のプロセッサ。
- トレースバックオペレーションを実施するための第3の命令を実行するようにアレンジされ、
トレースバック履歴は、1ペアのコアCPUレジスタに表され、
前記第3の命令は、前記トレースバック履歴内のビットを、トレースバック状態に基づき、明確にセット/クリアすることができ、前記命令の各オペレーションにおいてセット/クリアされたビットまでインデックスをカウントすることができる、請求項1記載のプロセッサ。 - 前記第3の命令は、前記トレースバック履歴が現在ステップにより変更されたかどうかを検出し、前記トレースバックオペレーションを前の値をもつ収束で終了するためにフラグを設定できる、請求項8のプロセッサ。
- トレースバック状態と、システムメモリ内の前記データ構造のアドレスとに基づく第2のファントムレジスタを備え、
前記第2のファントムレジスタは、読まれるべき次の32ビットトレースバック履歴ワードについての正しいアドレスを戻し、
前記第2のファントムレジスタは、インダイレクトロードについてのアドレスレジスタとしてCPUにより使用されることができ、
前記アドレスは、現在トレースバック状態とトレースバックサンプルインデックスとの関数である、請求項1記載のプロセッサ。 - 送信データの正しいビット順の表現におけるトレースバックデータの最も古いビットを検索する命令を実行するようにアレンジされた、請求項10記載のプロセッサ。
- 複数の局在衛星を含む、複数の無線局在ビーコンにより受信された信号に基づき地理的位置を決定するGNSS受信機であって、
前記信号に含まれるデータのいくつかは、畳み込み符号に従って符号化され、
前記受信機は、前記畳み込み符号を復号する特別命令を含むソフトウェアプログラムを実行するようにアレンジされた請求項1記載のプロセッサを含む、受信機。 - 前記特別命令のうちの少なくともいくつかは、ビタビ復号アルゴリズムの加算−比較−選択オペレーションを同時に実施する命令を含み、
前記命令は複数のコアデータレジスタ上で動作し、暗黙的にアドレスされる追加のコアCPUレジスタを使用する、請求項12記載の受信機。 - 前記命令は、前記ビタビ復号アルゴリズムのビタビループについて、最小累積コスト状態の計算を同時に実行する、請求項13記載の受信機。
- ビタビアルゴリズムのトレースバック状態と、システムメモリ内のデータ構造のアドレスとに基づく第2のファントムレジスタを備え、
前記レジスタは、読まれるべき次の32ビットトレースバック履歴ワードについての正しいアドレスを戻し、
前記第2のファントムレジスタは、インダイレクトロードについてのアドレスレジスタとしてCPUにより使用されることができ、
前記アドレスは、現在トレースバック状態とトレースバックサンプルインデックスとの関数である、請求項12から14のうちのいずれか1つに記載の受信機。 - 前記畳み込み符号の復号は、データ状態間の遷移コストの計算を含み、前記遷移は、0からMまでの範囲の負でない値として表され、MはK回のステップで得ることのできる最大遷移コストであり、Kは前記畳み込み符号化データ内のメモリビットの数であり、
複数の累積パスコストそれぞれにNビットを割り当て、前記最大遷移コストMは、
(2^(K+1)*M)−1<2^N−1により定義され、
請求項12から14のうちのいずれか1つに記載の受信機。
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Families Citing this family (9)
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US8694878B2 (en) * | 2011-06-15 | 2014-04-08 | Texas Instruments Incorporated | Processor instructions to accelerate Viterbi decoding |
US9153990B2 (en) | 2012-11-30 | 2015-10-06 | Tesla Motors, Inc. | Steady state detection of an exceptional charge event in a series connected battery element |
US9529048B2 (en) | 2012-11-30 | 2016-12-27 | Tesla Motors, Inc. | Transient detection of an exceptional charge event in a series connected battery element |
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Family Cites Families (21)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH09232973A (ja) * | 1996-02-28 | 1997-09-05 | Sony Corp | ビタビ復号器 |
WO1998018209A1 (fr) * | 1996-10-24 | 1998-04-30 | Sony Corporation | Dispositif et appareil de decodage de viterbi |
EP1808969B1 (en) * | 1997-10-31 | 2014-01-01 | AT & T Mobility II, LLC | Maximum likehood detection of concatenated space-time codes for wireless applications with transmitter diversity |
US5912908A (en) * | 1997-11-21 | 1999-06-15 | Lucent Technologies Inc. | Method of efficient branch metric computation for a Viterbi convolutional decoder |
US6272188B1 (en) * | 1997-11-24 | 2001-08-07 | Agere Systems Guardian Corp. | Single-cycle accelerator for extremun state search |
US6029267A (en) * | 1997-11-25 | 2000-02-22 | Lucent Technologies Inc. | Single-cycle, soft decision, compare-select operation using dual-add processor |
JPH11196007A (ja) * | 1997-12-25 | 1999-07-21 | Matsushita Electric Ind Co Ltd | ビタビ復号器 |
US6256505B1 (en) * | 1998-05-28 | 2001-07-03 | Ericsson Lnc. | GSM transceiver unit equipped for time of arrival measurements |
JP3419680B2 (ja) * | 1998-06-02 | 2003-06-23 | 三菱電機株式会社 | ビタビ復号装置 |
JP2001060881A (ja) * | 1999-08-20 | 2001-03-06 | Fujitsu Ltd | パスメトリック正規化装置 |
US6560749B1 (en) * | 2000-01-28 | 2003-05-06 | Nec Electronics, Inc. | Apparatus and method for implementing a decoder for convolutionally encoded symbols |
DE10010238C2 (de) * | 2000-03-02 | 2003-12-18 | Infineon Technologies Ag | Verfahren zum Speichern von Pfadmetriken in einem Viterbi-Decodierer |
US6788750B1 (en) * | 2000-09-22 | 2004-09-07 | Tioga Technologies Inc. | Trellis-based decoder with state and path purging |
JP3984790B2 (ja) | 2001-01-15 | 2007-10-03 | 日本電気株式会社 | ビタビ復号処理装置 |
US6633856B2 (en) * | 2001-06-15 | 2003-10-14 | Flarion Technologies, Inc. | Methods and apparatus for decoding LDPC codes |
US7661059B2 (en) | 2001-08-06 | 2010-02-09 | Analog Devices, Inc. | High performance turbo and Viterbi channel decoding in digital signal processors |
US7043682B1 (en) * | 2002-02-05 | 2006-05-09 | Arc International | Method and apparatus for implementing decode operations in a data processor |
JP2003258650A (ja) * | 2002-03-06 | 2003-09-12 | Hitachi Kokusai Electric Inc | 最尤復号器 |
US7248637B2 (en) * | 2003-06-11 | 2007-07-24 | Advanced Micro Devices, Inc. | Viterbi decoder utilizing partial backtracing |
JP4580927B2 (ja) * | 2004-05-27 | 2010-11-17 | パナソニック株式会社 | ビタビ復号装置、およびビタビ復号方法 |
JP4530345B2 (ja) * | 2004-07-22 | 2010-08-25 | 株式会社アドバンテスト | ビタビ復号装置、方法、プログラム、記録媒体 |
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