JP5679542B2 - 品質優先回路抽出装置、品質優先回路抽出方法、品質優先回路抽出プログラム、マスク作成システム、及びレイアウト制約作成システム - Google Patents

Description

本発明は、集積回路の設計や検査において、回路品質の観点から優先すべき部分回路を抽出し、その部分回路の優先順位を決定する技術に関するものである。

半導体微細加工技術の進歩に伴い、回路の集積規模が爆発的に増大し、マスクデータも膨大なものになっている。通常、マスクデータがレイアウトデータ通りに作成されたかを検査する必要があり、この検査をマスク検査と呼ぶ。マスク検査には、実際に作成されたマスクのマスク寸法を電子顕微鏡で測長し、製造性をチェックする工程がある。側長箇所はランダムに、膨大な箇所を行うために、検査工程の増大につながっている。

マスク検査時に検査精度を優先すべき箇所が事前にわかっていれば、検査工数を短縮することが可能である。マスクの検査精度は、回路品質に基づいて定義される。例えば、アナログ回路の場合には、差動対回路、カレントミラー回路は、回路品質の観点から、回路に含まれるトランジスタ素子寸法の高い相対精度が要求され、対応するマスクも高い精度で検査する必要がある。

従来、集積回路の回路ネットリストから差動対回路、カレントミラー回路を抽出する技術として、差動対回路とカレントミラーの接続情報をライブラリとして有し、回路ネットリストに現れる部分回路とライブラリのパターンマッチングにより、差動対回路とカレントミラー回路を抽出する方法が知られている（非特許文献１または２参照）。

また、マスク検査時に回路ネットリストがない場合の方法として、ラベリング手法を用いて差動対やカレントミラー回路を抽出する方法が知られている（非特許文献３参照）。

特開２００８−１４００１１号公報

Ｔｈｅ Ｓｉｚｉｎｇ Ｒｕｌｅｓ Ｍｅｔｈｏｄ ｆｏｒ ＣＭＯＳ ａｎｄ Ｂｉｐｏｌａｒ Ａｎａｌｏｇ Ｃｉｒｃｕｉｔ Ｓｙｓｎｔｈｅｓｉｓ Ｔｏｂｉａｓ Ｍａｓｓｉｅｒ， Ｈｅｌｍｕｔ Ｇｒａｅｂ， Ｕｌｆ Ｓｃｈｌｉｃｈｔｍａｎｎ， ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎ ｏｎ ＣＡＤ ｏｆ ＩＣｓ ａｎｄ Ｓｙｓｔｅｍｓ， Ｖｏｌ．２７， Ｎｏ．１２， Ｄｅｃ． ２００８． Ｈｉｅｒａｒｃｈｉｃａｌ Ｅｘｔｒａｃｔｉｏｎ ａｎｄ Ｖｅｒｉｆｉｃａｔｉｏｎ ｏｆ Ｓｙｍｍｅｔｒｙ Ｃｏｎｓｔｒａｉｎｔｓ ｆｏｒ Ａｎａｌｏｇ ｌａｙｏｕｔ Ａｕｔｏｍａｔｉｏｎ Ｓａｍｂｕｄｄｈａ Ｂｈａｔｔａｃｈａｒｙａ， Ｎｕｉｔｏｒｎ Ｊａｎｇｋｒａｊａｒｎｇ， Ｒｏｙ Ｈａｒｔｏｎｏ， Ｃ−Ｊ． Ｒｉｃｈａｒｄ Ｓｈｉ， ＩＥＥＥ／ＡＣＭ Ａｓｉａ Ｓｏｕｔｈ Ｐａｃｉｆｉｃ Ｄｅｓｉｇｎ Ａｕｔｏｍａｔｉｏｎ Ｃｏｎｆｅｒｅｎｃｅ ２００４， ｐｐ． ４００−４０５， Ｊａｎ． ２００４ Ａｕｔｏｍａｔｅｄ Ａｎａｌｏｇ Ｃｉｒｃｕｉｔｓ Ｓｙｍｍｅｔｒｉｃａｌ Ｌａｙｏｕｔ Ｃｏｎｓｔｒａｉｎｔ Ｅｘｔｒａｃｔｉｏｎ ｂｙ Ｐａｒｔｉｔｉｏｎ， Ｓｕ Ｙｉ， Ｓｈｅｑｉｎ Ｄｏｎｇ， Ｑｕｎｇｓｈｅｎｇ Ｈａｏ， Ｘｈａｎｇｑｉｎｇ Ｈｅ， Ｘｉａｌｏｎｇ Ｈｏｎｇ， ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｃｏｎｆｅｒｅｎｃｅ ｏｎ ＡＳＩＣ ２００３． ｐｐ．１６６−１６９， Ｏｃｔ． ２００３．

しかしながら、従来のライブラリとのパターンマッチングによる差動対回路とカレントミラー回路を抽出する方法では、事前に用意したライブラリ数が抽出できる回路種類に大きく依存し、またライブラリを多くなると処理時間が増大してしまうという欠点があった。また、ラベリング手法を用いて差動対やカレントミラー回路を抽出する方法では、差動対やカレントミラー以外の回路を抽出してしまったり、差動対やカレントミラー回路を抽出できなかったりするなどその抽出精度に問題があった。

一方で、通常、品質を優先する回路は、レイアウト設計において、高い相対精度を実現するために、配置位置を近接させ、列や行を揃え、アレイ状になるように規則的に配置する必要がある。

この発明は、このような事情を考慮してなされたもので、その目的は、回路ネットリストとレイアウトデータが与えられたときに、ライブラリを利用せずに、レイアウト上での素子配置の規則性情報と組み合わせて、差動対回路やカレントミラー回路のようなマスク検査品質を優先する部分回路が抽出できる技術を提供することである。

さらに、抽出した部分回路に回路品質の観点から優先順位を決定する技術を提供することである。

上記の目的を達成するために、この発明は以下の手段を提供している。
本発明に係る品質優先回路抽出装置は、回路のネットリストから品質優先回路のネットリストを抽出する品質優先回路ネットリスト抽出装置と、回路のレイアウトデータから回路の規則情報を抽出する品質優先回路レイアウト抽出装置と、品質優先回路のネットリストと規則情報から回路品質の優先順位を決定する優先順位決定装置と、を有する。

また、本発明に係る品質優先回路抽出装置において、品質優先回路は、カレントミラー回路と差動対回路である。但し、品質優先回路を、カレントミラー回路と差動対回路以外の高い素子相対精度を要求する回路としても、本発明の本質には影響なく、適用が可能である。

本発明に係るマスク作成システムは、回路のネットリストから品質優先回路のネットリストを抽出する品質優先回路ネットリスト抽出装置と、回路のレイアウトデータから回路の規則情報を抽出する品質優先回路レイアウト抽出装置と、品質優先回路のネットリストと規則情報から回路品質の優先順位を決定する優先順位決定装置と、レイアウトデータを用いて回路のマスクを作成するマスク作成装置と、優先順位を用いて検査優先順位を決定し、マスクを検査するマスク検査装置と、を有する。

本発明に係るレイアウト制約作成システムは、回路のネットリストから品質優先回路のネットリストを抽出する品質優先回路ネットリスト抽出装置と、回路のレイアウトデータから回路の規則情報を抽出する品質優先回路レイアウト抽出装置と、品質優先回路のネットリストと規則情報から回路品質の優先順位を決定する優先順位決定装置と、優先順位を用いて、ネットリストとレイアウトデータから回路を異なる製造プロセス条件で再利用設計するレイアウト制約作成装置と、を有する。すなわち、レイアウトルールが異なる製造プロセスに対して、同じ回路ネットリストを用いる場合、レイアウト設計する際に、優先順位決定装置で決定した優先順位を用いて、レイアウト制約作成装置で品質優先箇所を指定する。これによりレイアウト設計を効率化することができる。

本発明に係る品質優先回路抽出方法は、回路のネットリストから品質優先回路のネットリストを抽出する工程と、回路のレイアウトデータから回路の規則情報を抽出する工程と、品質優先回路のネットリストと規則情報から回路品質の優先順位を決定する工程と、からなる。

本発明に係る品質優先回路抽出方法は、回路のレイアウトデータから回路の規則情報を抽出する工程と、規則情報から回路品質の優先順位を決定する工程と、からなる。これにより、レイアウトデータのみが与えられた場合でも、規則情報を抽出し優先順位を決定することができる。

本発明に係る品質優先回路抽出プログラムは、回路のネットリストから品質優先回路のネットリストを抽出する工程と、回路のレイアウトデータから回路の規則情報を抽出する工程と、品質優先回路のネットリストと規則情報から回路品質の優先順位を決定する工程と、をコンピュータに実行させる。

本発明に係る品質優先回路抽出装置によれば、回路ネットリストとレイアウトデータが与えられたときに、ライブラリを利用せずに、レイアウト上での素子配置の規則性情報と組み合わせて、差動対回路やカレントミラー回路のようなマスク検査品質を優先する部分回路が従来方法よりも短時間で精度よく抽出できることができる。さらに、抽出した部分回路に回路品質の観点から優先順位を決定することができる。

本発明に係る回路設計からマスク検査までのフローチャートである。 本発明に係るマスク作成システムの構成図である。 本発明に係るカレントミラー回路の模式図である。 本発明に係る差動対回路の模式図である。 本発明に係るカレントミラー回路・差動対回路ネットリストの抽出のフローチャートである。 本発明に係るレベル探索の模式図である。 本発明に係るカレントミラー回路の模式図である。 本発明に係る差動対回路の模式図である。 本発明に係る比較器回路の回路図である。 （ａ）本発明に係るカレントミラー回路必要条件により回路抽出した回路ネットリストである。（ｂ）本発明に係る比較器回路の回路図である。 （ａ）本発明に係る差動対回路必要条件により回路抽出した回路ネットリストである。（ｂ）本発明に係る比較器回路の回路図である。 本発明に係る比較器回路のレイアウトデータである。 本発明に係る比較器回路のレイアウトデータである。 本発明に係る比較器回路のレイアウトデータである。 本発明に係るＭＯＳトランジスタの模式図である。 本発明に係る品質優先回路条件の概念図である。 本発明に係るネットリストである。 本発明に係る比較器回路のレイアウトデータである。 本発明に係るＭＯＳトランジスタの模式図である。 本発明に係るレイアウト制約作成システムである。

以下、本発明の実施形態について説明する。
図１は、回路設計からマスク検査までのフローチャートである。設計工程は、回路設計とレイアウト設計からなる。回路設計Ｓ１が終了した後、回路ネットリストが作成される。回路ネットリストに対するレイアウト設計Ｓ２を行い、終了した後でレイアウトデータが作成される。

ここで、回路ネットリストとは、トランジスタ、抵抗、容量、ダイオードなど電子素子の電気特性情報、及び接続情報を示すリストである。例えば一般的に用いられているＳＰＩＣＥ（Ｓｉｍｕｌａｔｉｏｎ Ｐｒｏｇｒａｍ ｏｆ ＩＣ Ｅｖａｌｕａｔｉｏｎ）の書式では、回路上の素子は、素子名、入出力信号名、素子物理サイズ情報の形式で、１行で記述する。ＭＯＳトランジスタの場合、Ｍ 素子名 ドレイン端子ネット名 ゲート端子ネット名 ソース端子ネット名 バックゲート端子ネット名 チャネル幅サイズ チャネル長さサイズ 並列数の書式で定義される。

また、レイアウトデータとは、集積回路チップ上での電子素子の位置、寸法、金属線による接続経路情報からなり、それぞれの情報やデバイスレイヤと図形のパターンにより表現されている。デバイスレイヤとは製造上の半導体や金属に物質に相当する。

次に、レイアウトデータをもとに露光工程に合わせてマスクデータ作成Ｓ３を行う。そしてマスクデータをもとにマスク作成Ｓ４を行う。ここで、マスクデータとは、この露光工程に合わせて、それぞれの電子素子の寸法情報を有したものである。
最後にマスク検査Ｓ５を行い、集積回路設計は終了する。

本実施形態のマスク作成システムは、図２に示すように、回路ネットリスト記憶装置１と、レイアウト設計装置２と、品質優先回路ネットリスト抽出装置３と、レイアウトデータ及び品質優先部分回路情報記憶装置４と、品質優先回路レイアウト抽出装置５と、優先順位決定装置６と、マスク作成装置７と、マスクデータ及び検査品質優先図形座標記憶装置８と、マスク検査装置９とを備えている。回路設計から検査優先情報を伴うマスク検査まで、これらの構成間において、データ転送を伴う処理を実行する。

処理の流れは次の通りである。まず、回路設計終了後、回路ネットリスト記憶装置１に回路ネットリストを格納する。次に、レイアウト設計装置２に回路ネットリストを転送し、レイアウト設計装置２上でレイアウトを生成する。

（１）カレントミラー回路、及び差動対回路のネットリスト抽出
一方で、品質優先回路ネットリスト抽出装置３に回路ネットリストを転送し、カレントミラー回路、及び差動増幅回路（以下、差動対回路）のネットリストを抽出する。カレントミラー回路と差動対回路は、アナログ回路において回路特性上重要となる部分回路である。ここで、カレントミラー回路とは、図３に示すように、Ｉｒｅｆ側のトランジスタとＩｏｕｔ側のトランジスタサイズが同じで同じ電流値を流したとき、ゲート・ソース間電圧が等しい場合、Ｉｒｅｆ＝Ｉｏｕｔになることを利用して電流を複製する回路である。また、差動対回路とは、図４に示すように、２つの入力電圧（Ｖｉｎ＋、Ｖｉｎ−）の差分を増幅し、２つの入力に共通な電圧を取り除く回路である。

ここで、カレントミラー回路・差動対回路ネットリストの抽出の流れについて、図５のフローチャートを用いて説明する。まず回路ネットリストを入力し（Ｓ５１）、電源から接地までの電流パス、接地から電源までの電流パス上での段数（レベル）を計算する（Ｓ５２）。この電源から接地、接地から電源までのパスは、図６に示すように、回路ネットリスト中の素子からゲート接続の信号線（ネット）を取り除き、電源（Ｖｄｄ）から接地（ＧＮＤ）に向けて、幅優先探索を行い、探索の順序がレベルに対応する。次に、ドレイン端子ネットが同じであるグループ集合｛Ｇｄ｝を作成する（Ｓ５３）。同様に、ゲート端子ネットが同じであるグループ集合｛Ｇｇ｝、ソース端子ネットが同じであるグループ集合｛Ｇｓ｝を作成する（Ｓ５４、Ｓ５５）。このとき、カレントミラー回路の条件は、図７に示すように、回路に含まれるすべての素子が同じゲート端子を共有し、電源からのレベルが等しいことである。さらに、差動対回路の条件は、図８に示すように、回路に含まれるすべての素子が、同じゲート信号を共有せず、同じソース端子信号を共有し、電源に直接接続せず、接地に直接接続せず、ｐＭＯＳの場合電源からのレベルが等しく、ｎＭＯＳの場合接地からレベルが等しいことである。これらの必要条件に一致する部分回路を抽出し（Ｓ５７）、出力する（Ｓ５８）。

抽出結果について、アナログ回路の比較器回路を例として説明する。図９は比較器回路の回路図である。この回路には素子Ｍ１からＭ３０と、カレントミラー回路９１、９３、９４と差動対回路９２がある。比較器回路のネットリストに対して、カレントミラー回路９１、９３、９４、差動対回路９２のネットリスト抽出の上記手順を適用した結果を図１０、図１１にそれぞれ示す。図１０（ａ）はカレントミラー回路必要条件により回路抽出した回路ネットリストで、図１０（ｂ）は対応する回路図である。また、図１１（ａ）は差動対回路必要条件により回路抽出した回路ネットリストで、図１１（ｂ）は対応する回路図である。

（２）レイアウトデータの規則構造抽出
次に、レイアウトデータ及び品質優先部分回路情報記憶装置４から品質優先回路レイアウト抽出装置５へレイアウトデータを転送し、規則構造の抽出を行う。図１２は比較器回路のレイアウトデータである。このレイアウトデータから図１３に示すようにＭＯＳトランジスタに対応する図形の抽出を行う。このＭＯＳ抽出は、レイアウトエディタ上でＭＯＳトランジスタを構成する物理層（デバイスレイヤ）を指定することで処理できる。次に、ＬＶＳ（Ｌａｙｏｕｔ Ｖ．Ｓ． Ｓｃｈｅｍａｔｉｃ）を実行することにより、図１４に示すように、レイアウト上のＭＯＳトランジスタと回路ネットリスト上での素子名の対応付けが実現できる。ＬＶＳとは、作製したレイアウトデータもしくはマスクデータが、設計した回路図と一致しているかを検証するためのＣＡＤツール（プログラム）である。

ここで、図１４に示すように、回路ネットリストにおける複数のＭＯＳトランジスタが一つの図形に対応することがある。これは、図１５（ａ）に示すように、隣接する２つのＭＯＳトランジスタ１５１ａ、１５１ｂがお互いの拡散領域が同電位である場合には、その領域を共有することができるためである。つまり図１５（ｂ）に示すように、ＭＯＳトランジスタ１５１ａの拡散領域１５２ａとＭＯＳトランジスタ１５１ｂの拡散領域１５２ｂが同電位であれば、図１５（ｃ）に示すように、拡散領域を共有して拡散領域１５２ｃとして考えることができる。ＬＶＳでは、この拡散共有まで考慮して、回路図とレイアウトの対応付けが行われる。したがって、図１４では、Ｍ１Ｍ２、Ｍ２２Ｍ２４、Ｍ９Ｍ１０、Ｍ１１Ｍ１２、Ｍ１３Ｍ１５、Ｍ１６Ｍ１８はそれぞれ２つのＭＯＳトランジスタが拡散共有して一つの図形になっていることを示している。

次に、ＭＯＳトランジスタの配置情報をシンボル化し、ＭＯＳトランジスタの行構造、列構造、アレイ構造を抽出する。このシンボル化は、配置領域を格子状に分割し、ＭＯＳトランジスタの配置を格子座標で代表させることにより容易に実現できる。その格子座標において、Ｙ座標が一致しているグループが行構造を構成しているとみなし、Ｘ座標が一致しているグループが列構造を構成しているとする。図１４のシンボル化の場合、まず配置については、上から順にＭ２８、（Ｍ２６、Ｍ２９）、（Ｍ２７、Ｍ３０）、（Ｍ２１、Ｍ２０、Ｍ２３）、（Ｍ１Ｍ２、Ｍ３）、（Ｍ２５、Ｍ２２Ｍ２４、Ｍ４Ｍ５）、Ｍ６、Ｍ７、Ｍ８、（Ｍ９Ｍ１０、Ｍ１１Ｍ１２）、（Ｍ１４、Ｍ１７）、（Ｍ１３Ｍ１５、Ｍ１６Ｍ１８）、Ｍ１９と分割できる。そして２×２のアレイ構造としてＭ２６、Ｍ２９、Ｍ２７、Ｍ３０、行構造としてＭ２１、Ｍ２０、Ｍ２３と、Ｍ１Ｍ２、Ｍ３と、Ｍ２５、Ｍ２２Ｍ２４、Ｍ４Ｍ５、列構造としてＭ６、Ｍ７、Ｍ８、行構造としてＭ９Ｍ１０、Ｍ１１Ｍ１２、２×２のアレイ構造としてＭ１４、Ｍ１７、Ｍ１３Ｍ１５、Ｍ１６Ｍ１８のようにシンボル化することができる。

さらに、複数の行構造を合わせて、その行構造の中心のＸ座標が等しいときに多段行構造が抽出できる。また複数の列構造をあわせて、その列構造の中心のＹ座標が等しいときに、多段列構造が抽出できる。特に、多段行構造と多段列構造を構成するグループ内の要素が一致する場合、そのグループはアレイ構造を構成しているとする。

また、配置情報のシンボル化、及び行／列／アレイ構造の抽出方法については、前記以外の方法も利用可能である。特には、特許文献１及び非特許文献４で示した技術を利用することができる。この特許文献１及び非特許文献４では、配置情報のシンボル化にシーケンス・ペアと呼ぶ矩形配置の表現方法を利用している。シーケンス・ペアは矩形配置を矩形対の上下左右の位置関係で表現する手法であり、列、行、アレイ構造も、矩形対の上下左右の位置関係で表現する。

したがって、行構造は左右関係のみを持つグループであり、複数の行構造が上下関係にあるときに、多段行構造を構成する。同様に、列構造は上下関係のみを持つグループであり、複数の列構造が左右関係にあるときに、多段列構造を構成する。特に、多段行構造と多段行構造に含まれるトランジスタグループが一致するとき、アレイ構造を構成する。

この品質優先回路レイアウト抽出装置５で抽出した行／列／アレイ構造の情報を優先順位決定装置６に転送する。

（３）マスク検査精度の優先順位決定
優先順位決定装置６においては、品質優先回路ネットリスト抽出装置３で抽出した品質優先回路のネットリスト情報（差動対回路、カレントミラー回路）と品質優先回路レイアウト抽出装置５で抽出した品質優先回路のレイアウト情報（行／列／アレイ構造）から、レイアウトデータに含まれる素子図形に対してマスク検査精度の優先順位を決定する。

優先順位決定装置６では、図１６に示すように、品質優先回路ネットリストとしてアレイ構造を構成する素子集合（アレイ構造集合１６１）、差動対回路必要条件を満たす素子集合（差動対集合１６２）、品質優先回路レイアウトとして多段列／行構造を構成する素子集合（（多段）列／行構造集合１６３）、カレントミラー必要条件を満たす素子集合（カレントミラー集合１６４）の４つに分類される集合を得る。これらの４集合をさらに１０集合（集合１６０ａから１６０ｊ）に分割する。ここで、集合１６０ａが最も品質を優先すべき、次が集合１６０ｂ、その次が集合１６０ｃのように１０段階の優先順位を素子に割り当てることができ、その結果をレイアウトデータ及び品質優先部分回路情報記憶装置４にデータ転送する。つまり、品質優先回路である差動対回路であり、かつ、カレントミラー回路であり、かつ、規則性構造であるアレイ構造であるものを最優先とし、次に、差動対回路であり、かつ、アレイ構造であるものを第二位とし、カレントミラー回路であり、かつ、アレイ構造であるものを第三位とする優先順位を決定することができる。

実際には、必要に応じて集合を組み合わせて、１０段階未満の順位をもつ集合をつくることもできる。例えば、集合１６０ａから１６０ｆをまとめて第１優先順位の集合（品質優先回路であり、かつ、規則性構造である集合）とし、集合１６０ｇから１６０ｊをまとめて第２優先順位の集合（品質優先回路または、規則性構造のどちらか一方である集合）とし、それ以外の素子を第３優先順位として利用する。図１７（ａ）はカレントミラー回路のネットリスト、図１７（ｂ）は差動対回路のネットリスト、図１７（ｃ）はレイアウトから抽出した規則構造の素子のリストである。ここで、ｈ−ｒｏｗは行構造、ｖ−ｒｏｗは列構造、２ｘ２ ａｒｒａｙは２行２列のアレイ構造を意味している。図１７（ｃ）の下線で示された素子Ｍ２１、Ｍ２３、Ｍ２２Ｍ２４、Ｍ７、Ｍ８、Ｍ１４、Ｍ１７、Ｍ１３Ｍ１５、Ｍ１６Ｍ１８が第１優先順位を割り当てられた素子である。この結果は、図１８に示すように、実際の差動対回路１８１とカレントミラー回路１８２に対応している。

次に、レイアウトデータ及び品質優先部分回路情報記憶装置４からレイアウトデータをマスク作成装置７へ転送し、マスク作成装置７ではレイアウトデータから露光手順に合わせてマスクデータを作成し、マスクデータをマスクデータ及び検査品質優先図形座標記憶装置８へデータ転送する。

マスクデータ及び検査品質優先図形座標記憶装置８では、レイアウトデータ及び品質優先部分回路情報記憶装置４から品質優先回路の素子図形及び座標に関する情報とその優先順位のデータ転送を受け、マスク検査時の品質優先図形と検査精度レベルを決定し、その情報を格納し、マスク検査装置９へ品質優先図形をと検査精度レベルを転送する。

検査品質優先図形は、検査時の操作手順が効率化できるように考慮して、品質優先素子の図形を囲む範囲で、できるだけ小さな矩形領域として定義する。

（４）マスク検査
最後にマスク検査装置９のマスク検査では、図１９に示すように、ＭＯＳトランジスタのアクティブ領域１９１ａから１９１ｆのサイズ１９２ａから１９１ｆ、間隔１９３ａから１９１ｅが厳密に等しくなっているかを検査する。ダミー素子がある場合には、ダミー素子のサイズは検査する必要はない。

（５）レイアウトの再利用設計
品質優先回路抽出の技術は、マスク検査時におけるマスク検査優先箇所を決定する技術以外に、レイアウトの再利用設計に応用できる。通常、レイアウトは、電源電圧、ゲート長／配線幅の最小加工寸法、ゲート酸化膜厚、拡散層間距離などに関する様々な半導体製造プロセス条件から定まるレイアウト設計ルールに従って作成される。集積回路チップ開発では、回路ネットリストが同じ場合でもレイアウト設計はこのレイアウト設計ルールが異なる場合には、再設計がなされる。この再設計の際には、品質優先箇所が分かっている場合には、それらの箇所について、近接配置・対称配置・アレイ配置などを指定することによりレイアウト設計の効率化を図ることができる。これらの品質優先箇所の指定をレイアウト制約と呼ぶ。レイアウト制約は、レイアウト自動設計ツールで利用することで、さらなるレイアウト設計の効率化が可能となる。図２０はレイアウト制約作成システムである。ネットリストと優先順位決定装置６で決定された優先順位より、レイアウト制約作成装置２００でレイアウト制約を行う。これにより、回路のネットリストとレイアウトデータから、このレイアウト制約の作成装置に応用することができる。

１…回路ネットリスト記憶装置
２…レイアウト設計装置
３…品質優先回路ネットリスト抽出装置
４…レイアウトデータ及び品質優先部分回路情報記憶装置
５…品質優先回路レイアウト抽出装置
６…優先順位決定装置
７…マスク作成装置
８…マスクデータ及び検査品質優先図形座標記憶装置
９…マスク検査装置
６１、６２、６３、６４、６５、６６、６７…素子
７１、７２、７３、７４…素子
８１、８２、８３、８４…素子
９１、９３、９４…カレントミラー回路
９２…差動対回路
１５１ａ、１５１ｂ…ＭＯＳトランジスタ
１５２ａ、１５２ｂ、１５２ｃ…拡散領域
１６０ａ、１６０ｂ、１６０ｃ、１６０ｄ、１６０ｅ…集合
１６０ｆ、１６０ｇ、１６０ｈ、１６０ｉ、１６０ｊ…集合
１６１…アレイ構造集合
１６２…差動対集合
１６３…（多段）列／行構造集合
１６４…カレントミラー集合
１８１…差動対回路
１８２…カレントミラー回路
１９１ａ、１９１ｂ、１９１ｃ、１９１ｄ、１９１ｅ、１９１ｆ…アクティブ領域
１９２ａ、１９２ｂ、１９２ｃ、１９２ｄ、１９２ｅ、１９２ｆ…サイズ
１９３ａ、１９３ｂ、１９３ｃ、１９３ｄ、１９３ｅ…間隔
２００…レイアウト制約作成装置

Claims (10)

1. 回路のネットリストから品質優先回路のネットリストを抽出する品質優先回路ネットリスト抽出装置と、
   前記回路のレイアウトデータから前記回路の多段行構造、多段列構造ならびに前記多段行構造および前記多段列構造を構成するグループから構成されるアレイ構造の規則情報を抽出する品質優先回路レイアウト抽出装置と、
   前記品質優先回路のネットリストと前記規則情報から回路品質の優先順位を決定する優先順位決定装置と、を有する品質優先回路抽出装置。
2. 前記品質優先回路は、カレントミラー回路である請求項１に記載の品質優先回路抽出装置。
3. 前記品質優先回路は、差動対回路である請求項１に記載の品質優先回路抽出装置。
4. 回路のネットリストから品質優先回路のネットリストを抽出する品質優先回路ネットリスト抽出装置と、
   前記回路のレイアウトデータから前記回路の多段行構造、多段列構造ならびに前記多段行構造および前記多段列構造を構成するグループから構成されるアレイ構造の規則情報を抽出する品質優先回路レイアウト抽出装置と、
   前記品質優先回路のネットリストと前記規則情報から回路品質の優先順位を決定する優先順位決定装置と、
   前記レイアウトデータを用いて前記回路のマスクを作成するマスク作成装置と、
   前記優先順位を用いて検査優先順位を決定し、前記マスクを検査するマスク検査装置と、を有するマスク作成システム。
5. 回路のネットリストから品質優先回路のネットリストを抽出する品質優先回路ネットリスト抽出装置と、
   前記回路のレイアウトデータから前記回路の多段行構造、多段列構造ならびに前記多段行構造および前記多段列構造を構成するグループから構成されるアレイ構造の規則情報を抽出する品質優先回路レイアウト抽出装置と、
   前記品質優先回路のネットリストと前記規則情報から回路品質の優先順位を決定する優先順位決定装置と、
   前記優先順位を用いて、前記ネットリストと前記レイアウトデータから前記回路を異なる製造プロセス条件で再利用設計するレイアウト制約作成装置と、を有するレイアウト制約作成システム。
6. 回路のネットリストから品質優先回路のネットリストを抽出する工程と、
   前記回路のレイアウトデータから前記回路の多段行構造、多段列構造ならびに前記多段行構造および前記多段列構造を構成するグループから構成されるアレイ構造の規則情報を抽出する工程と、
   前記品質優先回路のネットリストと前記規則情報から回路品質の優先順位を決定する工程と、からなる品質優先回路抽出方法。
7. 前記品質優先回路は、カレントミラー回路である請求項６に記載の品質優先回路抽出方法。
8. 前記品質優先回路は、差動対回路である請求項６に記載の品質優先回路抽出方法。
9. 前記優先順位は回路のマスク検査の優先順位である請求項６から８のいずれか一つに記載の品質優先回路抽出方法。
10. 回路のネットリストから品質優先回路のネットリストを抽出する工程と、
    前記回路のレイアウトデータから前記回路の多段行構造、多段列構造ならびに前記多段行構造および前記多段列構造を構成するグループから構成されるアレイ構造の規則情報を抽出する工程と、
    前記品質優先回路のネットリストと前記規則情報から回路品質の優先順位を決定する工程と、をコンピュータに実行させる品質優先回路抽出プログラム。
    

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