JP5674447B2 - 電圧検出回路、及び電圧変換回路 - Google Patents

Description

本発明は、発電機から出力された交流電圧を整流及び位相制御して負荷に直流電圧を印加する電力変換装置に関する。

従来、発電機から出力された交流電力を整流して直流電力に変換する電力変換装置が、
例えば、車両のランプの駆動（あるいはバッテリを充電）するために利用されている（特許文献１を参照）。
図１０に、この種の従来の電力変換装置１００Ａの構成を示す。なお、この図に示す電力変換装置１００Ａは、後述する本発明の実施形態における電力変換装置１００（図１）と基本的に同じ構成のものであり、ここでは、その構成と動作について簡単にだけ説明する（詳細については後述の実施形態において説明する）。

図１０に示す電力変換装置１００Ａは、発電機１０のコイル１１から出力された交流電圧ＶＡを直流の出力電圧Ｖｏに変換して、車体負荷(例えば、ランプ負荷)である負荷ＲＬに供給するものであって、サイリスタ１１１、ゲート制御部１２０Ａ、抵抗Ｒ１，Ｒ２から構成される。また、サイリスタ１１１のカソードとグランドとの間には、サイリスタ１１１を介して負荷ＲＬの正極＋（正側の端子）に供給される出力電圧Ｖｏを検出するための抵抗Ｒ１および抵抗Ｒ２が直列接続される。これら抵抗Ｒ１と披抗Ｒ２との直列接続における接続点Ｐからは、これら抵抗R１及び抵抗R２によって出力電圧Ｖｏが分圧された電圧（検出電圧）ＶＲが出力される。

図１１に、図１０におけるゲート制御部１２０Ａの構成を示す。ゲート制御部１２０Ａは、サイリスタ１１１（図１０）の導通を制御するものであり、電圧変換回路１２１、基準電圧発生回路１２２、差動回路１２３、増幅回路１２４、三角波発生回路１２５、比較回路１２６から構成される。ここで、電圧変換回路１２１は、上記接続点Ｐに現れる電圧ＶＲを、その実効値を表す電圧ＶＲ’に変換するものである。この電圧ＶＲ’は、出力電圧Ｖｏの検出値として取り扱われる。

基準電圧発生回路１２２は、負荷ＲＬに電力を供給するための目標電圧ＶＴを発生させるものである。差動回路１２３は、電圧ＶＲ’と目標電圧ＶＴとの差分電圧ＶＤ（＝ＶＲ’−ＶＴ）を生成するものである。増幅回路１２４は、差分電圧ＶＤを増幅した差分電圧ＶＤ’を出力するものである。三角波発生回路１２５は、上記発電機のコイル１１から出力された交流電圧ＶＡの各周期に対応した三角波電圧ＶＢを生成するものである。

図１２は、電力変換装置１００Ａにおける各部の波形を示す図であり、横方向に時間の経過を示し、縦方向に、交流電圧ＶＡ、出力電圧Ｖｏ、三角波電圧ＶＢ、信号電圧ＶＤ’、ゲートパルス信号ＶＳＣＲのそれぞれを並べて示したものである。なお、図１２に示す波形は、説明と理解の容易さのために、負荷ＲＬが軽負荷、あるいは抵抗負荷（例えば、ランプ負荷）の場合の例を示したものである。すなわち、交流電圧ＶＡをサイリスタ１１１により整流及び位相制御した波形が、ほぼそのまま出力電圧Ｖｏとして負荷ＲＬに印加される例を示したものである（バッテリが負荷の場合は、負荷ＲＬに印加される出力電圧Ｖｏの波形がバッテリの充電電圧により影響を受ける）。

この図に示すように、三角波電圧ＶＢは、交流電圧ＶＡの正相のサイクル期間に対応し、交流電圧ＶＡが負電圧から正電圧に転じる時点を起点として０Ｖから一定の傾きで増加し、交流電圧ＶＡが正電圧から負電圧に転じる時点で０Ｖとなる波形を有する。各サイクル期間での三角波電圧ＶＢのピーク電圧ＶＰは一定である。比較回路１２６は、差分電圧ＶＤ’と三角波電圧ＶＢとを比較し、この比較の結果に基づきサイリスタ１１１の導通タイミングを規定するパルス信号ＶＳＣＲを生成する

サイリスタ１１１は、パルス信号ＶＳＣＲがハイレベルになった時点でターンオンされる。この後、パルス信号ＶＳＣＲがローレベルになると共に交流電圧ＶＡが負電圧に移行すると、サイリスタ１１１は逆バイアス状態とされてターンオフされる。このように、ゲート制御部１２０Ａは、三角波発生回路１２５で発生された三角波電圧ＶＢと、増幅回路１２４から出力された差分電圧ＶＤ’とに基づきサイリスタ１１１の導通状態を制御することにより、電力変換装置１００Ａの出力電圧Ｖｏ（実効値）が目標電圧ＶＴに一致するように制御する。

国際公開第２００７／１０２６０１号パンフレット

図１０に示す電力変換装置１００Ａでは、電圧変換回路（ＲＭＳ−ＤＣ変換回路）１２１（図１１）により、出力電圧Ｖｏの実効値を演算して、実効値電圧（直流電圧）ＶＲ’を出力している。この電圧変換回路１２１は、例えば、図１３に示すような回路で構成されている。この図に示す回路は、入力される電圧ＶＲから実効値電圧ＶＲ’を算出して出力する回路であり、絶対値回路２０１と、アナログ乗算回路２０２と、比例積分回路２０３とで構成されている。この回路は、汎用のアナログ乗算回路２０２を用いた応用回路例としてよく知られたものであり、絶対値回路２０１、アナログ乗算回路２０２、及び比例積分回路２０３のそれぞれは、図に示すようにオペアンプ（演算増幅器）から構成されている。

ところで、電力変換装置１００Ａにおいて、負荷ＲＬに印加される電圧は、負荷ＲＬが軽負荷である場合（あるいは抵抗負荷である場合）は、前述の図１２に示すような位相制御されたパルス状の波形が出力電圧Ｖｏとして出力される。この出力電圧Ｖｏは、交流電圧ＶＡの正の半サイクルを、ゲートパルス信号ＶＳＣＲがハイレベルとなる位相θ１から位相１８０度までの間で切り取った形状の波形となる。このため、位相θ１の時点における波形の立ち上がりが急峻となる。

このような立ち上がりが急峻な波形が、上述した電圧変換回路（ＲＭＳ−ＤＣ変換回路）１２１に入力されると、その演算結果に誤差が発生することになる。すなわち、電圧変換回路１２１は、オペアンプを内部に有しており、入力される信号の立ち上がりが急峻な場合にはオペアンプのスルーレートが問題になる。このオペアンプのスルーレートは、図１４に示すように、ボルテージ・フォロワ回路のパルス応答として、大振幅のパルス波形入力に対する応答性（応答遅れ）を規定したものであり、１μs当たりの出力電圧の変化量（単位：Ｖ／μs）で示されるものである。このオペアンプの応答遅れにより、ＲＭＳ−ＤＣ変換における実効値演算の結果に誤差が生じることになる。

具体的には、図１５（Ａ）に示すように、出力電圧Ｖｏの波形に対して、電圧変換回路（ＲＭＳ−ＤＣ変換回路）１２１内のオペアンプの応答遅れのために、領域ａ１の部分が入力信号として取り込まれず、領域ａ２の部分により、ＲＭＳ−ＤＣ変換演算が行われるこことになる。このため、ＲＭＳ−ＤＣ変換演算の際に演算誤差が生じる。この演算誤差により、電圧変換回路１２１から出力される電圧ＶＲ’が実際の値よりも低くなり、その結果、出力電圧Ｖｏ（実効値）の検出値としてのフィードバック量が減少し、その分、出力電圧Ｖｏ（実効値）が増大することになる。
なお、この演算誤差は、図１５（Ｂ）に示すように、発電機１０の回転数が低い場合は、出力電圧Ｖｏの電圧値及び周波数が低くなり、オペアンプの応答遅れが影響する領域ａ１の面積は、領域ａ２の面積に対してその割合が少なくなり、演算誤差が少なくなる。また、図１５（Ｃ）に示すように、発電機１０の回転数が高い場合は、出力電圧Ｖｏの電圧値及び周波数が高くなり、オペアンプの応答遅れが影響する領域ａ１の面積は、領域ａ２の面積に対してその割合が大きくなり、回転数が低い場合に比較してより演算誤差が大きくなる。

図１６は、出力電圧Ｖｏ（実効値）と発電機回転数との関係を示す図である。この図に示すように、発電機回転数が高くなるに従い、電圧変換回路１２１における演算誤差が上述したように増大することにより、出力電圧Ｖｏの検出値としてのフィードバック量が減少し、その結果として出力電圧Ｖｏが目標電圧ＶＴ（この例では１３Ｖ）よりも増大する。このように、出力電圧Ｖｏの波形が急峻な立ち上がりを持つ場合は、オペアンプのスルーレートの影響により実効値の演算結果に誤差が生じ、出力電圧Ｖｏ（実効値）を目標電圧ＶＴに一致させるように制御できないという問題があった。このため、電圧変換回路１２１において、オペアンプのスルーレートに起因して発生する演算誤差を低減することが望まれていた。

本発明は、斯かる実情に鑑みなされたものであり、本発明の目的は、負荷に印加される電圧波形から実効値を演算する際に、オペアンプのスルーレートに起因して発生する演算誤差を低減できる、電圧検出回路、及び電圧変換回路を提供することにある。

本発明は、上記課題を解決するためになされたものであり、本発明の電圧検出回路は、交流電圧を位相制御して負荷に印加される印加電圧と予め設定された基準電圧とをオペアンプにより比較し、前記負荷に印加する電圧の実効値を演算する電圧変換回路を有する電力変換装置内に設けられ、前記負荷に印加される電圧を検出し、この検出電圧を前記基準電圧と比較する前記印加電圧として出力する電圧検出回路であり、前記負荷に印加される位相制御された出力電圧を分圧して得られる電圧を検出電圧として出力する電圧分圧回路と、前記位相制御された出力電圧が所定の充電基準電圧を超える場合に、前記出力電圧と前記充電基準電圧との差分電圧により所定の第１の時定数を持って充電される充電部と、を備え、前記交流電圧の各周期において、前記オペアンプのスルーレートの特性に対応して前記検出電圧の波形を補正し、当該補正した検出電圧を前記印加電圧として前記電圧変換回路に出力する際に、前記電圧分圧回路により出力される前記検出電圧が前記充電部の充電電圧よりも低くなった場合に、前記充電部の電圧を所定の第２の時定数を持って次第に減衰させながら、補正された前記検出電圧として出力することを特徴とする。

また、本発明の電圧検出回路は、前記電圧検出回路は、第１のダイオードと第１の抵抗と第２の抵抗とが直列に接続される第１の直列回路と、電圧検出部と第３の抵抗とコンデンサとが直列に接続される第２の直列回路と、前記第３の抵抗とコンデンサとの接続点と、前記第１の抵抗と第２の抵抗との接続点に接続される第２のダイオードと、を備え、前記第１の直列回路において、前記第１のダイオードのアノードが前記負荷の正側に接続され、前記第１のダイオードのカソードが前記第１の抵抗の一端に接続され、前記第１の抵抗の他端が前記第２の抵抗の一端に接続され、該第２の抵抗の他端が前記負荷の負側に接続され、前記第２の直列回路において、前記電圧検出部のカソードが前記第１のダイオードのカソードに接続され、前記電圧検出部のアノードが前記第３の抵抗の一端に接続され、前記第３の抵抗の他端が前記コンデンサの一端に接続され、前記コンデンサの他端が前記負荷の負側に接続され、前記第２のダイオードは、アノードが前記第３の抵抗とコンデンサとの接続点に接続され、カソードが前記第１の抵抗と第２の抵抗との接続点に接続され、前記第１の抵抗と前記第２の抵抗との接続点から前記検出電圧を出力することを特徴とする。

また、本発明の電圧検出回路は、前記電圧検出部をツェナーダイオードで構成してあることを特徴とする。

また、本発明の電圧変換回路は、上記のいずれかに記載の電圧検出回路を入力側に備え、前記電圧検出回路により補正された検出電圧の信号を入力とし、該補正された検出電圧の信号を基に、前記負荷に印加される電圧の実効値を演算することを特徴とする。

本発明の電圧検出回路においては、負荷に印加される電圧を検出し、この検出電圧の信号に対して補正（変形）を加える。この波形の補正の際には、電圧変換回路（ＲＭＳ−ＤＣ変換回路）内のオペアンプのスルーレートに起因する実効値演算の演算誤差をキャンセルするように補正を加える。
これにより、負荷に印加される電圧波形から実効値を演算する際に、オペアンプのスルーレートに起因して発生する演算誤差を低減できる。

本発明の実施形態に係わる電力変換装置（電圧変換回路）の構成を示す図である。 図１に示すゲート制御部の構成を示すブロック図である。 電力変換装置の動作を説明するための波形図である。 三角波発生回路における三角波の発生メカニズム（方形波の生成過程）を説明するための波形図である。 三角波発生回路における三角波の発生メカニズム（スロープ部分の生成過程）を説明するための波形図である。 電圧検出回路の構成と動作を説明するための図である。 電圧検出回路から出力される波形の例を示す図である。 スルーレートに対応する波形補正の例を示す図である。 電圧検出回路の効果を説明するための図である。 従来の電力変換装置の構成を示す図である。 図１０に示すゲート制御部の構成を示すブロック図である。 電力変換装置における各部の波形を示す図である。 電圧変換回路（ＲＭＳ−ＤＣ変換回路）の構成例を示す図である。 スルーレートについて説明するための図である。 スルーレートによる演算誤差について説明するための図である。 演算誤差による出力電圧Ｖｏへの影響について説明するための図である。

図１に、本実施形態に係る電力変換装置１００の構成を示す。図１に示す電力変換装置１００は、図１０に示した従来の電力変換装置１００Ａと比較して、基本的な構成は同じものであり、図１０に示す抵抗Ｒ１とＲ２とで構成される電圧検出回路（抵抗分圧回路）を、図１に示す電圧検出回路２０に変更した点だけが異なる。他の構成は、図１０に示す電力変換装置１００Ａと同様であり、同一の構成部分には同一の符号を付している。

＜電力変換装置１００の全体構成についての説明＞
図１に示す本電力変換装置１００は、発電機１０のコイル１１から出力された交流電圧ＶＡを整流及び位相制御して直流の出力電圧Ｖｏに変換し、この出力電圧Ｖｏを負荷ＲＬに供給するものであって、サイリスタ１１１、ゲート制御部１２０、電圧検出回路２０から構成される。ここで、サイリスタ１１１は発電機１０の出力部と負荷ＲＬとの間に接続されている。具体的には、サイリスタ１１１のアノードは発電機のコイル１１の一端に接続され、そのカソードには負荷ＲＬの正側が接続されている。負荷ＲＬの負側はグランドＧに接続されている。

また、サイリスタ１１１のカソードとグランドＧとの間には、サイリスタ１１１を介して負荷ＲＬの正極に供給される出力電圧Ｖｏを検出するための電圧検出回路２０が接続されている。この電圧検出回路２０内の抵抗Ｒ１１とＲ１２の接続点Ｐには出力電圧Ｖｏの検出信号となる検出電圧ＶＲｃが現れる。この接続点Ｐにはゲート制御部１２０の入力部が接続され、このゲート制御部１２０の出力部はサイリスタ１１１のゲート電極に接続される。なお、この電圧検出回路２０は、本発明の特徴をなす部分であり、その詳細な構成と動作については後述するものとして、まず、ゲート制御部１２０の全体の構成と動作について説明する。

＜ゲート制御部１２０の構成と動作についての説明＞
図２に、ゲート制御部１２０の構成を示す。図２に示すゲート制御部１２０は、図１１に示したゲート制御部１２０Ａと同じ構成のものであり、電圧変換回路（ＲＭＳ−ＤＣ変換回路）１２１の入力部に、電圧検出回路２０からの出力電圧（出力電圧Ｖｏの検出電圧）ＶＲｃが入力される点だけが異なる。このため、図２に示すゲート制御部１２０では、図１１に示すゲート制御部１２０Ａの構成要素と共通する要素には同一符号を付している。

ゲート制御部１２０は、サイリスタ１１１の導通を制御するものであり、電圧変換回路１２１、基準電圧発生回路１２２、差動回路１２３、増幅回路１２４、三角波発生回路１２５、比較回路１２６から構成される。ここで、電圧変換回路１２１は、上記接続点Ｐに現れる検出電圧ＶＲｃを、その実効値を表す電圧ＶＲ’に変換するものであり、電圧変換回路１２１の入力部には上記接続点Ｐが接続されると共に、その出力部は差動回路１２３の一方の入力部に接続される。この電圧ＶＲ’は、上記負荷ＲＬに供給される出力電圧Ｖｏに対応しており、出力電圧Ｖｏの検出値（実効値）として取り扱われる。

基準電圧発生回路１２２は、負荷ＲＬに給電するための目標電圧ＶＴを発生させるものであり、その出力値は差動回路１２３の他方の入力部に検続される。差動回路１２３は、電圧ＶＲ’と目標電圧ＶＴとの差分電圧ＶＤ（＝ＶＲ−ＶＴ）を生成するものであり、その出力部は増幅回路１２４の入力部に接続される。

増幅回路１２４は、上記差分電圧ＶＤに倍率係数（増幅度）Ｍ（＞０）を乗じて、差分電圧ＶＤがＭ倍に増幅された差分電圧ＶＤ’を出力するものであり、その出力部は比較回路１２６の一方の入力部に接続される。三角波発生回路１２５は、上記発電機のコイル１１から出力された交流電圧ＶＡの各周期に対応した三角波電圧ＶＢを生成するものであり、その出力部は比較回路１２６の他方の入力部に接続される。

本実施形態では、三角波電圧ＶＢは、後述する図３に示すように、交流電圧ＶＡの正相のサイクル期間に対応し、交流電圧ＶＡが負電圧から正電圧に転じる時点を起点として０Ｖから一定の傾きで増加し、交流電圧ＶＡが正電圧から負電圧に転じる時点で０Ｖとなる波形を有する。各サイクル期間での三角波電圧ＶＢのピーク電圧ＶＰは一定である。この三角波電圧ＶＢの発生メカニズムについては後述する。

比較回路１２６は、上記三角波電圧ＶＢと差分電圧ＶＤ’とを比較して、その大小関係に応じた信号レベルを有するパルス信号ＶＳＣＲを出力するものである。本実施形態では、三角波電圧ＶＢが電圧ＶＤ’よりも大きい区間でパルス信号ＶＳＣＲをハイレベルとし、それ以外ではローレベルとする。パルス信号ＶＳＣＲはサイリスタ１１１のゲート電極に供給される。

＜電力変換装置１００の動作の説明＞
次に、図３ないし図６を参照して、本電力変換装置１００の動作を説明する。
図３は、電力変換装置の動作を説明するための波形図である。横方向に時間の経過を示し、縦方向に、交流電圧ＶＡ、三角波電圧ＶＢ、差分電圧ＶＤ’、サイリスタゲートのパルス信号ＶＳＣＲ、及び出力電圧Ｖｏのそれぞれを並べて示したものである。この図において、図３（Ａ）は発電機の回転数が低い場合を示し、図３（Ｂ）は発電機の回転数が高い場合を示すが、ここでは、初期状態で発電機の回転が停止した状態にあるものとし、この初期状態から順に説明する。

発電機の回転が停止状態にあれば、発電機１０のコイル１１には電力が誘起されないので、交流電圧ＶＡは０Ｖであり、本電力変換装置１００は無給電状態とされる。このとき、負荷が抵抗負荷（例えばランプ等の抵抗負荷）とした場合、接続点Ｐの電圧ＶＲも０Ｖとなるから、差動電圧ＶＤおよび差分電圧ＶＤ’は負の値をとる。従って、初期状態では、三角波電圧ＶＢは差分電圧ＶＤ’より高い状態となり、比較回路１２６はパルス信号ＶＳＣＲをハイレベルとしてサイリスタ１１１のゲートに送る。

この初期状態から発電機が発電を開始すると、オン状態にあるサイリスタ１１１を介して、発電機から出力された交流電圧ＶＡが出力電圧Ｖｏとして負荷ＲＬに供給される。また、発電機から交流電圧ＶＡが出力されると、三角波発生回路１２５は、交流電圧ＶＡの各周期に対応した三角波電圧ＶＢを発生する。

その後、出力電圧Ｖｏの上昇に伴い、接続点Ｐの電圧ＶＲｃも上昇する。この電圧ＶＲｃの上昇に伴い、電圧変換回路１２１から出力する電圧ＶＲ’（実効値の検出電圧）も上昇する。差動回路１２３は、基準電圧発生回路１２２で発生された目標電圧ＶＴと、電圧変換回路１２１から出力された電圧ＶＲ’とを入力し、これらの差分電圧ＶＤを生成して出力する。増幅回路１２４は差分電圧ＶＤをＭ倍に増幅して、比較回路１２６に電圧ＶＤ’（＝Ｍ×ＶＤ）を供給する。

ここで、電圧ＶＲ’が目標電圧ＶＴを超えると、差動回路１２３が出力する差分電圧ＶＤは正の値に転じ、この差分電圧ＶＤを入力する増幅回路１２４の出力電圧（増幅された差分電圧）ＶＤ’も正の値に転じる。

比較回路１２６は、差分電圧ＶＤ’と三角波電圧ＶＢとを比較し、この比較の結果に基づきサイリスタ１１１の導通タイミングを規定するパルス信号ＶＳＣＲを生成する。即ち、比較回路１２６は、三角波電圧ＶＢが差分電圧ＶＤ’よりも高い区間でパルス信号ＶＳＣＲをハイレベルとし、三角波電圧ＶＢが差分電圧ＶＤ’よりも低い区間でパルス信号ＶＳＣＲをローレベルとして、このパルス信号ＶＳＣＲをサイリスタ１１１のゲート電極に供給する。

パルス信号ＶＳＣＲをゲート電極に入力するサイリスタ１１１は、パルス信号ＶＳＣＲがハイレベルになった時点でターンオンされる。この後、パルス信号ＶＳＣＲがローレベルになると共に交流電圧ＶＡが負電圧に移行すると、サイリスタ１１１は逆バイアス状態とされてターンオフされる。即ち、サイリスタ１１１は、三角波電圧ＶＢが差分電圧ＶＤ’よりも高い区間においてオン状態とされ、それ以外の区間ではオフ状態とされる。このように、ゲート制御部１２０は、三角波発生回路１２５で発生された三角波電圧ＶＢと、増幅回路１２４から出力された差分電圧ＶＤ’とに基づきサイリスタ１１１の導通状態を制御する。

ここで、サイリスタ１１１のオン状態の区間、即ち三角波電圧ＶＢが差分電圧ＶＤ’よりも高い期間は差分電圧ＶＤ’のレベルに依存し、この差分電圧ＶＤ’のレベルは、目標電圧ＶＴに対する出力電圧Ｖｏ（実効値）のレベルに依存する。従って、出力電圧Ｖｏ（実効値）が高ければ、電圧ＶＤ’のレベルも高くなり、三角波電圧ＶＢが差分電圧ＶＤ’より高くなる期間が減少し、サイリスタ１１１がオン状態となる期間が減少する。この結果、出力電圧Ｖｏ（実効値）が目標電圧ＶＴに向けて低下する。

逆に、出力電圧Ｖｏが低ければ、差分電圧ＶＤ’のレベルも低くなり、この結果、三角波電圧ＶＢが差分電圧ＶＤ’よりも高い期間が増加し、サイリスタ１１１がオン状態となる期間が増加する。この結果、出力電圧Ｖｏ（実効値）が目標電圧ＶＴに向けて上昇する。このように、発電機の交流電圧ＶＡの各周期において、出力電圧Ｖｏ（実効値）が目標電圧ＶＴに安定するようにサイリスタ１１１の導通期間が制御される。

以上により発電磯の回転数が低い場合を説明したが、発電機の回転数が高い場合には、図３（Ｂ）に示すように、発電格が出力する交流電圧ＶＡの振幅が大きくなると共に、その周波数も高くなるので、三角波ＶＢの上昇レートが大きくなるが、その他の点では、上述の図３（Ａ）に示す発電機の回転数が低い場合と同様であり、出力電圧Ｖｏ（実効値）が目標電圧ＶＴに安定するようにサイリスタ１１１のゲート制御が実施される。

次に、図４及び図５を参照して、三角波発生回路１２５における三角波電圧ＶＢの発生メカニズムを説明する。
一般には発電機１０が出力する交流電圧の周波数は急激に変化しないので、１サイクル前の波形と現在のサイクルの波形はほとんど同じと考えることができる。例えば、図４において、波形２が現在のサイクルの波形だとすれば、波形２の半周期Ｔ２と、その１サイクル前の波形１の半周期Ｔ１とはほとんど同じである。

上述の特性を利用して、次の手順により三角波電圧ＶＢを生成する。
（手順１）図４に示すように、波形１のサイクルにおいて、発電機が出力する交流電圧ＶＡから方形波Ｓを生成する。この波形１に対応する方形波Ｓの半周期は、波形１のサイクルにおける交流電圧ＶＡの半周期Ｔ１と一致する。
（手順２）続いて、方形波Ｓの半周期Ｔ１の時間をカウントする。
（手順３）続いて、半周期Ｔ１の時間のカウント数を所定の分解能ｎで除算して、時間ｔ１（＝Ｔ１／ｎ）を得る。ここで、分解能ｎは、三角波電圧ＶＢのスロープの滑らかさを規定する量であり、分解能ｎが高い程、三角波電圧ＶＢのスロープが滑らかになる。
（手順４）続いて、三角波電圧ＶＢのピーク電圧Ｖｐを所定の分解能ｎで除算して、電圧ｖ１（＝Ｖｐ／ｎ）を得る。
（手順５）続いて、図５（Ｂ）に示すように、次のサイクルの波形２の立ち上がりタイミング（Ｔ２をカウントし始めるタイミング）で、上記電圧ｖ１だけ三角波電圧ＶＢを上昇させ、この三角波電圧ＶＢを上記時間ｔ１の間だけ維持する。

（手順６）同じ波形２のサイクルにおいて、上記時間ｔ１が経過したタイミングで上記電圧ｖ１だけ三角波電圧ＶＢを更に上昇させ、これを全都でｎ回繰り返すと、図５（Ｂ）に示すような階段状の波形が得られ、波形２のサイクルに対応する三角波電圧のスロープ部分に相当する階段状の波形が得られる。分解能ｎの値を大きくすれば、階段状の波形が滑らかになり、一層良好な三角波を得ることができる。
以上の手順により、１サイクル前の交流電圧ＶＡの波形を用いて、交流電圧ＶＡの各周期に対応した三角波電圧であって、ピーク電圧Ｖｐが一定の電圧波形を生成する。

上述の三角波電圧の発生メカニズムを利用した三角波発生回路１２５は、本電力変換装置においてサイリスタ１１１の導通タイミングを制御するための三角波電圧を生成するものであって、例えば、カウンタ部と、除算部と、波形生成部とから構成することができる。ここで、カウンタ部は、発電機が出力する第１サイクルの交流電圧波形の半周期の時間（図４の例えば波形１のサイクルにおける時間Ｔ１）をカウントするものである。除算部は、上記カウンタ部によるカウント数を所定の分解能ｎ（所定値）で除算するものである。波形生成部は、第１サイクル後の第２サイクル（図４の例えば波形２のサイクル）において上記第１サイクルでの除算部の除算結果で示される時間ｔ１の経過ごとに所定電圧ｖ１だけ上昇する階段状の電圧波形を生成するものである。この階段状の電圧波形は上記三角波電圧の波形として出力される。

＜電圧検出回路の構成と動作についての説明＞
次に、本発明の特徴部分である電圧検出回路２０の構成と動作について詳細に説明する。図６（Ａ）に示すように、電圧検出回路２０は、電力変換装置１００の出力側（サイリスタ１１１のカソード）とグランドＧとの間に設けられ、負荷ＲＬに印加される出力電圧Ｖｏを検出し、この検出電圧に補償を加えて、検出電圧ＶＲｃとして出力する。
この電圧検出回路２０は、ダイオードＤ１１と、抵抗Ｒ１１と、抵抗Ｒ１２とを直列に接続して構成される第１の直列回路を有している。このダイオードＤ１１のアノードは、電力変換装置１００の出力側（サイリスタ１１１のカソード）に接続され、ダイオードＤ１１のカソードは抵抗Ｒ１１の一方の端子に接続され、抵抗Ｒ１１の他方の端子は抵抗Ｒ１２の一方の端子に接続される。抵抗Ｒ１２の他方の端子はグランドＧに接続される。

また、ダイオードＤ１２のカソードとグランドＧ側との間に、電圧検出部としての機能をするツェナーダイオードＺＤ１と、抵抗Ｒ１３と、コンデンサＣ１とを直列に接続して構成される第２の直列回路が接続される。このツェナーダイオードＺＤ１のカソードがダイオードＤ１１のカソードに接続され、ツェナーダイオードＺＤ１のアノードは抵抗Ｒ１３の一方の端子に接続される。抵抗Ｒ１３の他方の端子は、コンデンサＣ１の一方の端子（正側）に接続され、コンデンサＣ１の他方の端子（負側）はグランドＧに接続される。また、抵抗Ｒ１３とコンデンサＣ１の接続点Ｑと、抵抗Ｒ１２と抵抗Ｒ１３の接続点Ｐとの間に、ダイオードＤ１２が接続される。このダイオードＤ１２は、抵抗Ｒ１２と抵抗Ｒ１３の接続点Ｐにカソードが接続され、抵抗Ｒ１３とコンデンサＣ１の接続点Ｑにアノードが接続される。
上記構成において、抵抗Ｒ１１とＲ１２の接続点Ｐから検出電圧ＶＲｃ（出力電圧Ｖｏの検出電圧）が出力される。この検出電圧ＶＲｃがゲート制御部１２０に入力される。

なお、電圧検出回路２０内の各素子の定数は、発電機の定格回転数、極数（ポール数）、発電機電圧及び周波数、及び負荷ＲＬに応じて、適宜に決定される。例えば、発電機の定格回転数が５０００ｒｐｍ、発電機の定格出力電圧が２００Ｖ、極数が１２極の場合には、発電機の出力電圧Ｖｏの周波数は、５００Ｈｚとなる。この場合には、例えば、抵抗Ｒ１１を５０ＫΩ、抵抗Ｒ１２を５ＫΩ、抵抗Ｒ１３を３０ＫΩ、ツェナー電圧Ｖｚを３６Ｖ、コンデンサＣ１を０．２μＦ程度にすると好適である。

次に、図６（Ｂ）を参照して、この電圧検出回路２０の動作について説明する。図６（Ｂ）に示すように、サイリスタ１１１から位相制御されたパルス状の出力電圧Ｖｏが出力され、負荷ＲＬに印加されるとする。この出力電圧Ｖｏの波形は、正弦波である交流電圧ＶＡの一部分（位相θ１（時刻ｔ１）から１８０°（時刻ｔ３）まで）を取り出し、パルス状の波形である。このパルス状の波形は、位相θ１（時刻ｔ１）において、ピーク電圧Ｖｍａｘを生じ、以降、正弦波曲線に沿って変化（減少）する波形である。なお、この例では、ピーク電圧Ｖｍａｘの電圧値が、ツェナーダイオードＺＤ１のツェナー電圧Ｖｚよりも高いとする（Ｖｍａｘ≧Ｖｚ）。
この波形が電圧検出回路２０に入力されると、図６（Ｂ）に示すように、時刻ｔ１において、抵抗Ｒ１１と披抗Ｒ１２との間の接続点Ｐには、これら抵抗Ｒ１１とＲ１２によって出力電圧Ｖｏを分圧して得られる検出電圧ＶＲｃ１が現れる。この接続点Ｐの電圧（検出電圧ＶＲｃ１）は、時刻ｔ１で最大となり、以降、時間の経過に従い出力電圧Ｖｏの電圧値が低下するととともに次第に減少する。

また、時刻ｔ１の時点からは、出力電圧Ｖｏにより、ダイオードＤ１１と、ツェナーダイオードＺＤ１と、抵抗Ｒ１３とを通して、コンデンサＣ１に充電電流Ｉｃ流れ、コンデンサＣ１への充電が開始される。この場合、コンデンサＣ１への充電目標電圧は、出力電圧Ｖｏとツェナー電圧Ｖｚとの差分の電圧「Ｖｏ−Ｖｚ」となり、この差分の電圧「Ｖｏ−Ｖｚ」は、出力電圧Ｖｏが減少するとともに次第に減少する。また、コンデンサＣ１への充電時定数は、抵抗Ｒ１３の抵抗値とコンデンサＣ１の静電容量により決定される。

このコンデンサＣ１への充電は、出力電圧Ｖｏが、ツェナー電圧ＶｚとコンデンサＣ１の充電電圧Ｖｃとを加算した電圧よりも大きく（Ｖｏ≧Ｖｚ＋Ｖｃ）、かつ、コンデンサＣ１の電圧Ｖｃ（接続点Ｑの電位）が、接続点Ｐの電位（出力電圧Ｖｏを抵抗Ｒ１１と抵抗Ｒ１２によって分圧した電圧）よりも低い状態まで継続される。
例えば、図６（Ｂ）に示すように、時刻ｔ１においてコンデンサＣ１への充電が開始されると、コンデンサＣ１の充電電圧Ｖｃ（破線で示す曲線）が次第に上昇する。そして、時刻ｔ２に至ると、接続点Ｐの検出電圧ＶＲｃ１と、接続点Ｑの電圧とが等しくなる。すなわち、接続点Ｐの検出電圧ＶＲｃ１と、コンデンサＣ１の充電電圧Ｖｃ（より正確には、コンデンサＣ１の充電電圧ＶｃからダイオードＤ１２の電圧降下分を引いた電圧）とが等しくなる。

このため、時刻ｔ２以降では、接続点Ｑの電圧（コンデンサＣ１の電圧Ｖｃ）の方が接続点Ｐの検出電圧ＶＲｃ１よりも高くなり、ダイオードＤ１２を通してコンデンサＣ１から抵抗Ｒ１２に放電電流Ｉｄが流れる。このため、時刻ｔ２以降では、接続点Ｐの電圧は、電圧ＶＲｃ１からＶＲｃ２（コンデンサＣ１の充電電圧Ｖｃ）に切り替わる。このコンデンサＣ１の充電電圧Ｖｃは抵抗Ｒ１２に流れる放電電流により次第に減少し、検出電圧ＶＲｃ２に示すような放電曲線となる。

このように、時刻ｔ１から時刻ｔ２の間は、抵抗Ｒ１１とＲ１２の分圧回路により生成される検出電圧ＶＲｃ１が接続点Ｐから出力され、時刻ｔ２以降は、コンデンサＣ１の充電電圧Ｖｃが検出電圧ＶＲｃ２として接続点Ｐから出力される。

これにより、図６（Ｃ）に示すように、従来の回路（図１０に示す抵抗Ｒ１とＲ２の分圧回路）では、出力電圧Ｖｏに対応して、接続点Ｐには破線で示す電圧ＶＲ（位相θ１（時刻ｔ１）〜１８０°（時刻ｔ３））が出力される。一方、本発明の電圧検出回路２０を用いることにより、太い実線で示す検出電圧ＶＲｃ（時刻ｔ１〜時刻ｔ４）が得られる。すなわち、従来の検出電圧ＶＲに対して信号の継続時間が引き延ばされた検出電圧ＶＲｃが得られ、斜線部分の領域ａ３が加算され補正（変形）された検出電圧ＶＲｃが得られる。

また、図７は、横軸に時間の経過を示し、縦方向に、交流電圧ＶＡと、出力電圧Ｖｏと、電圧検出回路２０から出力される検出電圧ＶＲｃとを並べて示したものである。この図に示すように、電圧検出回路２０を用いることにより、出力電圧Ｖｏを基に、補正（変形）された検出電圧ＶＲｃを生成し、検出電圧ＶＲcの波形全体の面積を増加させる。

すなわち、電圧検出回路２０は、交流電圧の各周期において、オペアンプのスルーレートの特性により、実効値から失われる部分を予め波形に付け加える補正を行い、この補正した検出電圧ＶＲｃを電圧変換回路１２１に対して出力している。
これにより、オペアンプのスルーレートに起因する実効値の演算誤差を低減することができる。すなわち、図８の波形図に示すように、オペアンプのスルーレートにより失われる領域ａ１（演算対象にならない領域）に対応して、領域ａ３を追加することにより、オペアンプのスルーレートに起因する実効値の演算誤差を緩和することができる。

図９は、電圧検出回路２０の効果を模式的に示した図であり、横軸は発電機の回転数を示し、縦軸は出力電圧Ｖｏ（実効値）を示している。
この図に示すように、従来は、曲線Ｘに示すように、発電機の回転数が増加するにつれて、電圧変換回路１２１における実効値の演算誤差が増大し、目標電圧ＶＴ（この例では、１３Ｖ）に対する出力電圧Ｖｏ（実効値）は最大１８Ｖまで増大する。一方、本発明の電圧検出回路２０を用いることにより、電圧変換回路１２１における実効値の演算誤差が緩和され、曲線Ｙ（太い実線）に示すように、出力電圧Ｖｏ（実効値）を目標電圧ＶＴにほぼ一致させることができる。

なお、発電機の回転数は、低回転数から定格回転数まで大幅に変化し、また、発電機の出力電圧Ｖｏの電圧値及び周波数も大幅に変化することから、本発明の電圧検出回路２０を用いたとしても、電圧変換回路１２１における演算誤差を、全ての動作領域において完全になくすことはできないが、実用上の支障がない程度まで演算誤差を低減できる。

また、曲線Ｚは、電圧検出回路２０における波形補正の量（波形の変形の度合い）を、より大きくした場合の例を示す。例えば、コンデンサＣ１の容量の増加させる、あるいは抵抗Ｒ１３の抵抗値を下げることにより、波形の変形の度合いを増加させると、発電機の回転数の増加に従い、出力電圧Ｖｏ（実効値）を減少させることも可能である。

以上、本発明の実施形態について説明したが、ここで、本発明と上記実施形態との対応関係について補足して説明しておく。
上記実施形態において、本発明における電力変換装置は、電力変換装置１００が対応し、本発明における電圧検出回路は、電圧検出回路２０が対応し、本発明における電圧変換回路は、電圧変換回路１２１が対応する。また、本発明における発電機は、発電機１０が対応し、本発明における負荷は、負荷ＲＬが対応する。また、本発明における交流電圧は、交流電圧ＶＡが対応し、本発明における出力電圧は、出力電圧Ｖｏが対応し、本発明における検出電圧は。検出電圧ＶＲｃが対応する。

また、本発明における電圧検出回路内の電圧分圧回路は、抵抗Ｒ１１と抵抗Ｒ１２とで構成される抵抗分圧回路が対応する。また、本発明における充電部は、出力電圧ＶｏによりツェナーダイオードＺＤ１と抵抗Ｒ１３を通して充電されるコンデンサＣ１が対応する。また、本発明における充電基準電圧は、ツェナー電圧Ｖｚが対応する。また、本発明における第１のダイオードは、ダイオードＤ１１が対応し、本発明における第２のダイオードは、ダイオードＤ１２が対応する。また、本発明における第１の抵抗は、抵抗Ｒ１１が対応し、本発明における第２の抵抗は、抵抗Ｒ１２が対応し、本発明における第３の抵抗は、抵抗Ｒ１３が対応する。また、本発明におけるツェナーダイオードは、ツェナーダイオードＺＤ１が対応し、本発明におけるコンデンサは、コンデンサＣ１が対応する。

（１）そして、上記実施形態において、電圧検出回路２０は、交流電圧ＶＡを位相制御して負荷ＲＬに印加される印加電圧と予め設定された基準電圧ＶＴとをオペアンプにより比較し、負荷ＲＬに印加する電圧の実効値を演算する電圧変換回路１２１を有する電力変換装置１００内に設けられ、負荷ＲＬに印加される電圧を検出し、この検出電圧を基準電圧ＶＴと比較する印加電圧として出力する回路であり、交流電圧ＶＡの各周期において、オペアンプのスルーレートの特性に対応して検出電圧の波形を補正し、この補正した検出電圧ＶＲｃを印加電圧として電圧変換回路１２１に出力する。
このような構成の電圧検出回路２０では、負荷ＲＬに印加される電圧を検出し、この検出電圧に対して補正を加える。すなわち、検出電圧の波形に対して変形を加える。この波形の補正の際には、オペアンプ（電圧変換回路内のオペアンプ）のスルーレートに起因する実効値の演算誤差をキャンセルするように補正を加える。例えば、出力電圧Ｖｏの出力時間（電圧が出力されている期間）に対して、この出力電圧Ｖｏに対応する検出電圧ＶＲｃの出力時間（信号の継続時間）を引き延ばすようにして、波形全体の面積を増加させる。このようにして、スルーレートの影響により、演算対象に含まれなかった波形の立ち上がり部分を補償する。
これにより、負荷に印加される出力電圧Ｖｏの電圧波形から実効値を演算する際に、オペアンプのスルーレートに起因して発生する演算誤差を低減できる。

（２）また、上記実施形態において、電圧検出回路２０は、負荷ＲＬに印加される位相制御された出力電圧を分圧して得られる電圧を検出電圧ＶＲｃとして出力する電圧分圧回路（抵抗Ｒ１１と抵抗Ｒ１２で構成される抵抗分圧回路）と、位相制御された出力電圧Ｖｏが所定の充電基準電圧（ツェナー電圧Ｖｚ）を超える場合に、出力電圧Ｖｏと充電基準電圧（ツェナー電圧Ｖｚ）との差分電圧により所定の第１の時定数（抵抗Ｒ１３とコンデンサＣ１により決まる時定数）を持って充電される充電部（コンデンサＣ１）と、上記電圧分圧回路（Ｒ１１とＲ１２）により出力される検出電圧が、充電部（コンデンサＣ１）の充電電圧よりも低くなった場合に、充電部（コンデンサＣ１）の電圧Ｖｃを所定の第２の時定数（抵抗Ｒ１２とコンデンサＣ１により決まる時定数）を持って次第に減衰させながら、上記検出電圧ＶＲｃとして出力する。
このような構成の電圧検出回路２０では、図６（Ｂ）に示すように、出力電圧Ｖｏが負荷ＲＬに印加されると、最初は、出力電圧Ｖｏを抵抗Ｒ１１及び抵抗Ｒ１２により分圧した電圧ＶＲｃ１を検出電圧ＶＲｃとして出力する。また同時に、充電部（コンデンサＣ１）は、出力電圧Ｖｏと充電基準電圧（ツェナー電圧Ｖｚ）との差分電圧により充電され、充電電圧Ｖｃが次第に増加する。そして、上記抵抗Ｒ１１とＲ１２による分圧電圧ＶＲｃ１は、時間の経過とともに（出力電圧Ｖｏの減少に応じて）次第に下降する。一方、コンデンサＣ１の充電電圧Ｖｃは充電により次第に上昇する。そして、出力電圧Ｖｏを抵抗Ｒ１１と抵抗Ｒ１２によって分圧した検出電圧ＶＲｃ１が、コンデンサＣ１の充電電圧Ｖｃよりも低くなった場合に、コンデンサＣ１の充電電圧Ｖｃ（＝ＶＲｃ２）を検出電圧ＶＲｃとして出力する。この検出電圧ＶＲｃ２は、コンデンサＣ１が放電（抵抗Ｒ１２により放電）することにより次第に減衰する信号である。このように、出力電圧Ｖｏの出力時間（電圧が出力されている期間）に対して、この出力電圧Ｖｏに対応する検出電圧ＶＲｃの出力時間（信号の継続時間）を引き延ばすようにして、検出電圧ＶＲｃの波形全体の面積を増加させる。
これにより、オペアンプのスルーレートの影響により、演算対象に含まれなかった波形の立ち上がり部分を補償することができる。このため、負荷ＲＬに印加される出力電圧Ｖｏの波形が急峻に立ち上がる波形である場合においても、オペアンプのスルーレートに起因して発生する実効値の演算誤差を低減できる。

（３）また、上記実施形態において、電圧検出回路２０は、第１のダイオードＤ１１と第１の抵抗Ｒ１１と第２の抵抗Ｒ１２とが直列に接続される第１の直列回路と、電圧検出部（ツェナーダイオードＺＤ１）と第３の抵抗Ｒ１３とコンデンサＣ１とが直列に接続される第２の直列回路と、第３の抵抗Ｒ１３とコンデンサＣ１との接続点Ｑと、第１の抵抗Ｒ１１と第２の抵抗Ｒ１２との接続点Ｐに接続される第２のダイオードＤ１２と、を備え、第１の直列回路において、第１のダイオードＤ１１のアノードが負荷ＲＬの正側に接続され、第１のダイオードＤ１１のカソードが第１の抵抗Ｒ１１の一端に接続され、第１の抵抗Ｒ１１の他端が第２の抵抗Ｒ１２の一端に接続され、該第２の抵抗Ｒ１２の他端が負荷ＲＬの負側に接続され、第２の直列回路において、電圧検出部（ツェナーダイオードＺＤ１）のカソードが第１のダイオードＤ１１のカソードに接続され、電圧検出部（ツェナーダイオードＺＤ１）のアノードが第３の抵抗Ｒ１３の一端に接続され、第３の抵抗Ｒ１３の他端がコンデンサＣ１の一端に接続され、コンデンサＣ１の他端が負荷ＲＬの負側に接続され、第２のダイオードＤ１２は、アノードが第３の抵抗Ｒ１３とコンデンサＣ１との接続点Ｑに接続され、カソードが第１の抵抗Ｒ１１と第２の抵抗Ｒ１２との接続点Ｐに接続され、第１の抵抗Ｒ１１と第２の抵抗Ｒ１２との接続点Ｐから上記検出電圧を出力する。
このような構成の電圧検出回路２０は、図６（Ｂ）に示すように、出力電圧Ｖｏが電圧検出回路２０に入力されると、最初は、抵抗Ｒ１１とＲ１２によって出力電圧Ｖｏを分圧して得られる分圧電圧ＶＲｃ１が検出電圧ＶＲｃとして出力される。また、同時に、出力電圧Ｖｏにより、ダイオードＤ１１と、ツェナーダイオードＺＤ１と、抵抗Ｒ１３とを通して、コンデンサＣ１への充電が開始される。そして、上記抵抗Ｒ１１とＲ１２による分圧電圧ＶＲｃ１は、時間の経過とともに（出力電圧Ｖｏの減少に応じて）次第に下降する。一方、コンデンサＣ１の充電電圧Ｖｃは充電により次第に上昇する。そして、抵抗Ｒ１１とＲ１２による分圧電圧ＶＲｃ１よりも、コンデンサＣ１の充電電圧Ｖｃ高くなると、コンデンサＣ１から抵抗Ｒ１２に放電電流を流し、コンデンサＣ１の充電電圧Ｖｃ（＝ＶＲｃ２）を検出電圧ＶＲｃとして出力する。このように、出力電圧Ｖｏに対応して、前半の期間では、抵抗Ｒ１１とＲ１２の分圧回路により生成される分圧電圧ＶＲｃ１を検出電圧ＶＲｃとして出力し、後半の期間では、コンデンサＣ１の充電電圧Ｖｃ（次第に減少する電圧ＶＲｃ２）を検出電圧ＶＲｃとして出力する。
これにより、検出電圧ＶＲｃの信号の出力時間（信号の継続時間）を引き延ばすようにして補正（変形）し、検出電圧ＶＲｃの波形全体の面積を増加させることができる。この結果、オペアンプのスルーレートの影響により、演算対象に含まれなかった波形の立ち上がり部分を補償することができる。このため、負荷ＲＬに印加される出力電圧Ｖｏの波形（演算対象となる波形）が急峻に立ち上がる波形である場合においても、オペアンプのスルーレートに起因して発生する実効値の演算誤差を低減できる。

（４）また、上記実施形態において、上記電圧検出部をツェナーダイオードで構成する。
これにより、出力電圧Ｖｏにより充電部（コンデンサＣ１）へ充電を行う場合に、充電部（コンデンサＣ１）への充電の開始、及び充電部（コンデンサＣ１）への充電を停止する際の基準となる充電基準電圧を、安価な部品を用いて容易に設定することができる。

（５）また、上記実施形態において、電圧変換回路１２１は、上記の電圧検出回路２０を入力側に備え、電圧検出回路２０により変形（補償）された検出電圧ＶＲｃの信号を入力とし、該変形された検出電圧ＶＲｃの信号を基に、負荷ＲＬに印加される出力電圧Ｖｏの実効値を演算する。
このような構成の電圧変換回路１２１では、電圧検出回路２０を入力側に備え、この電圧検出回路２０により変形（補償）された検出電圧ＶＲｃの信号を基に、負荷ＲＬに印加される出力電圧Ｖｏの実効値を演算する。
これにより、負荷ＲＬに印加される出力電圧Ｖｏの波形（演算対象となる波形）が急峻に立ち上がる波形である場合においても、負荷ＲＬに印加される電圧波形から実効値を演算する際に、オペアンプのスルーレートに起因して発生する演算誤差を低減できる。

以上、本発明の実施形態を説明したが、本発明は上記実施形態に限定されるものではなく、本発明の要旨を逸脱しない範囲で変形可能である。

例えば、図１に示す実施形態では、発電機から出力される交流電力の正相成分についてのみサイリスタ１１１を介して負荷に電力を供給するものとし、発電機の出力を半波整流する場合を説明したが、これに限定されることなく、発電機からら出力された交流電力の負相成分について同様に半波整流することにより、全波整流するように構成することもできる。また、図１に示した実施形態では、単相の交流電力を変換するものとしたが、多相の交流電力に対しても適用することができる。

また、例えば、図１に示す実施形態では、出力電圧Ｖｏの実効値を求める例について説明したが、本発明の思想は、出力電圧Ｖｏの平均値を算出する場合にも同様に適用できるものである。出力電圧Ｖｏの平均値を生成するための構成としては公知技術を利用できる。

１０ 発電機
１１ コイル
２０ 電圧検出回路
１００，１００Ａ 電力変換装置
１１１ サイリスタ
１２０，１２０Ａ ゲート制御部
１２１ 電圧変換回路（ＲＭＳ−ＤＣ変換回路）
１２２ 基準電圧発生回路
１２３ 差動回路
１２４ 増幅回路
１２５ 三角波発生回路
１２６ 比較回路
２０１ 絶対値回路
２０２ アナログ乗算回路
２０３ 比例積分回路

Claims (4)

1. 交流電圧を位相制御して負荷に印加される印加電圧と予め設定された基準電圧とをオペアンプにより比較し、前記負荷に印加する電圧の実効値を演算する電圧変換回路を有する電力変換装置内に設けられ、前記負荷に印加される電圧を検出し、この検出電圧を前記基準電圧と比較する前記印加電圧として出力する電圧検出回路であり、
   前記負荷に印加される位相制御された出力電圧を分圧して得られる電圧を検出電圧として出力する電圧分圧回路と、
   前記位相制御された出力電圧が所定の充電基準電圧を超える場合に、前記出力電圧と前記充電基準電圧との差分電圧により所定の第１の時定数を持って充電される充電部と、
   を備え、
   前記交流電圧の各周期において、前記オペアンプのスルーレートの特性に対応して前記検出電圧の波形を補正し、当該補正した検出電圧を前記印加電圧として前記電圧変換回路に出力する際に、
   前記電圧分圧回路により出力される前記検出電圧が前記充電部の充電電圧よりも低くなった場合に、前記充電部の電圧を所定の第２の時定数を持って次第に減衰させながら、補正された前記検出電圧として出力する
   ことを特徴とする電圧検出回路。
2. 前記電圧検出回路は、
   第１のダイオードと第１の抵抗と第２の抵抗とが直列に接続される第１の直列回路と、
   電圧検出部と第３の抵抗とコンデンサとが直列に接続される第２の直列回路と、
   前記第３の抵抗とコンデンサとの接続点と、前記第１の抵抗と第２の抵抗との接続点に接続される第２のダイオードと、
   を備え、
   前記第１の直列回路において、前記第１のダイオードのアノードが前記負荷の正側に接続され、前記第１のダイオードのカソードが前記第１の抵抗の一端に接続され、前記第１の抵抗の他端が前記第２の抵抗の一端に接続され、該第２の抵抗の他端が前記負荷の負側に接続され、
   前記第２の直列回路において、前記電圧検出部のカソードが前記第１のダイオードのカソードに接続され、前記電圧検出部のアノードが前記第３の抵抗の一端に接続され、前記第３の抵抗の他端が前記コンデンサの一端に接続され、前記コンデンサの他端が前記負荷の負側に接続され、
   前記第２のダイオードは、アノードが前記第３の抵抗とコンデンサとの接続点に接続され、カソードが前記第１の抵抗と第２の抵抗との接続点に接続され、
   前記第１の抵抗と前記第２の抵抗との接続点から前記検出電圧を出力する
   ことを特徴とする請求項１に記載の電圧検出回路。
3. 前記電圧検出部をツェナーダイオードで構成してある
   ことを特徴とする請求項２に記載の電圧検出回路。
4. 請求項１から３のいずれか１項に記載の電圧検出回路を入力側に備え、
   前記電圧検出回路により補正された検出電圧の信号を入力とし、該補正された検出電圧の信号を基に、前記負荷に印加される電圧の実効値を演算する
   ことを特徴とする電圧変換回路。

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