JP5672734B2

JP5672734B2 - Semiconductor device and manufacturing method thereof

Info

Publication number: JP5672734B2
Application number: JP2010070497A
Authority: JP
Inventors: 健治今西
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2010-03-25
Filing date: 2010-03-25
Publication date: 2015-02-18
Anticipated expiration: 2030-03-25
Also published as: JP2011204892A

Description

本発明は、半導体装置及びその製造方法に関する。 The present invention relates to a semiconductor device and a manufacturing method thereof.

近年、半導体のヘテロ接合を利用した半導体装置の開発が進められている。このような半導体装置の１つとして、例えば、高電子移動度トランジスタ（High Electron Mobility Transistor：ＨＥＭＴ）が知られている。また、このような半導体装置として、半導体の積層界面に沿った方向に電子を流す横型のものや、半導体の積層方向に電子を流す縦型のものが知られている。 In recent years, development of semiconductor devices using semiconductor heterojunctions has been promoted. As one of such semiconductor devices, for example, a high electron mobility transistor (HEMT) is known. As such a semiconductor device, a horizontal type in which electrons flow in the direction along the semiconductor stack interface and a vertical type in which electrons flow in the semiconductor stack direction are known.

特開２００６−２６９８２５号公報JP 2006-269825 A 特開２００３−０５１５０８号公報JP 2003-051508 A 特開２００８−２０５１４６号公報JP 2008-205146 A

アプライド・フィジクス・エクスプレス（Applied Physics Express），２００８年，Ｖｏｌ．１，Ｎｏ．１，０１１１０５Applied Physics Express, 2008, Vol. 1, No. 1 1,011105 アプライド・フィジクス・エクスプレス（Applied Physics Express），２００８年，Ｖｏｌ．１，Ｎｏ．２，０２１１０４Applied Physics Express, 2008, Vol. 1, No. 1 2,021104

半導体の積層方向に電子を流す縦型の半導体装置は、横型のものに比べ、その平面サイズを小さく抑えることが可能であり、また、半導体の積層方向の厚みで耐圧を制御することも可能である。 A vertical semiconductor device that allows electrons to flow in the direction of semiconductor stacking can have a smaller planar size than a horizontal type, and the breakdown voltage can be controlled by the thickness in the direction of semiconductor stacking. is there.

しかし、このように半導体の積層方向に電子を流す縦型の半導体装置では、半導体の積層形態により、電流経路の抵抗が高くなったり、ヘテロ接合の特性を有効に利用した動作が行えなかったりする場合があった。 However, in such a vertical semiconductor device in which electrons flow in the stacking direction of the semiconductor, the resistance of the current path becomes high or the operation utilizing the heterojunction characteristics cannot be performed depending on the stacking form of the semiconductor. There was a case.

本発明の一観点によれば、基板と、前記基板の上方に形成されたｎ型の第１半導体層と、前記第１半導体層の上方に形成されたｎ型又はアンドープの第２半導体層と、前記第２半導体層内に形成されたゲート電極と、前記第２半導体層の上方に形成され、アンドープの第３半導体層と前記第３半導体層の上方のｎ型又はアンドープの第４半導体層とを含み、前記第３半導体層内に２次元電子ガスが生成される積層半導体と、前記積層半導体内に接続されたソース電極と、前記基板に接続されたドレイン電極と、を含み、前記第１半導体層及び前記第３半導体層は、それぞれ第１電子親和力及び第３電子親和力を有し、前記第２半導体層は、前記第１電子親和力及び前記第３電子親和力よりも小さい第２電子親和力を有し、前記第４半導体層は、前記第３電子親和力よりも小さい第４電子親和力を有し、前記ソース電極から前記第３半導体層内の２次元電子ガスに沿って前記ゲート電極近傍へ延び、更に前記ゲート電極近傍から前記第２半導体層を介して前記ドレイン電極へ延びる電流経路が形成される半導体装置が提供される。 According to one aspect of the present invention, a substrate, an n-type first semiconductor layer formed above the substrate, and an n-type or undoped second semiconductor layer formed above the first semiconductor layer; , said second semiconductor layer a gate electrode formed in the second formed above the semiconductor layer, n-type above the third semiconductor layer of undoped third semiconductor layer or the fourth semiconductor layer of undoped wherein the door, said a laminated semiconductor in which the two-dimensional electron gas in the third semiconductor layer is produced, a source electrode connected to said stack in a semiconductor, seen including a drain electrode connected to the substrate, wherein The first semiconductor layer and the third semiconductor layer have a first electron affinity and a third electron affinity, respectively, and the second semiconductor layer is a second electron smaller than the first electron affinity and the third electron affinity. Having an affinity, and the fourth semiconductor layer is The fourth electron affinity is smaller than the third electron affinity, extends from the source electrode along the two-dimensional electron gas in the third semiconductor layer to the vicinity of the gate electrode, and further from the vicinity of the gate electrode to the second A semiconductor device is provided in which a current path extending to the drain electrode through a semiconductor layer is formed .

開示の半導体装置によれば、用いる半導体の特性を有効に利用し、電流経路の低抵抗化を図ることが可能になる。 According to the disclosed semiconductor device, it is possible to effectively utilize the characteristics of the semiconductor to be used and to reduce the resistance of the current path.

半導体装置の説明図である。It is explanatory drawing of a semiconductor device. 半導体装置の一例の要部断面模式図である。It is a principal part cross-sectional schematic diagram of an example of a semiconductor device. 半導体装置のレイアウト例を示す図である。It is a figure which shows the example of a layout of a semiconductor device. 半導体装置のバンド図の一例（その１）である。It is an example (the 1) of the band figure of a semiconductor device. 半導体装置のバンド図の一例（その２）である。It is an example (the 2) of the band figure of a semiconductor device. 半導体装置の別例の要部断面模式図である。It is a principal part cross-sectional schematic diagram of another example of a semiconductor device. 半導体装置のソース電極近傍における抵抗の成分分離の説明図である。It is explanatory drawing of the component separation of the resistance in the source electrode vicinity of a semiconductor device. シミュレーションに用いた半導体装置の構造を示す図である。It is a figure which shows the structure of the semiconductor device used for simulation. ゲート電圧を変化させた時のドレイン電圧とドレイン電流の関係を示す図である。It is a figure which shows the relationship between the drain voltage when changing gate voltage, and drain current.

図１は半導体装置の説明図である。尚、図１には、半導体装置の一例の要部断面を模式的に図示している。
図１に示す半導体装置１は、基板２上に複数の半導体層が積層された構造を有している。ここでは、基板２上に、バッファ層３を介して、電子ドリフト層４、電子ブロック層５、電子走行層６、電子供給層７及び表面保護層８が、この順に積層された場合を例示している。 FIG. 1 is an explanatory diagram of a semiconductor device. Note that FIG. 1 schematically shows a cross-section of an essential part of an example of a semiconductor device.
A semiconductor device 1 shown in FIG. 1 has a structure in which a plurality of semiconductor layers are stacked on a substrate 2. Here, the case where the electron drift layer 4, the electron block layer 5, the electron transit layer 6, the electron supply layer 7 and the surface protective layer 8 are laminated in this order on the substrate 2 via the buffer layer 3 is illustrated. ing.

これらの層には、表面保護層８、電子供給層７、電子走行層６及び電子ブロック層５を貫通して電子ドリフト層４の内部に達する開口部９が形成されている。この開口部９には、絶縁膜１０を介して、ゲート電極１１が形成されている。絶縁膜１０は、開口部９の内面から、表面保護層８の上面に延在されている。ゲート電極１１及び絶縁膜１０の上面は、絶縁膜１２で覆われている。 In these layers, an opening 9 that penetrates the surface protective layer 8, the electron supply layer 7, the electron transit layer 6, and the electron block layer 5 and reaches the inside of the electron drift layer 4 is formed. A gate electrode 11 is formed in the opening 9 via an insulating film 10. The insulating film 10 extends from the inner surface of the opening 9 to the upper surface of the surface protective layer 8. The upper surfaces of the gate electrode 11 and the insulating film 10 are covered with an insulating film 12.

半導体装置１は、ゲート電極１１を挟むソース電極１３を有している。尚、図１では、一対のソース電極１３を例示している。ソース電極１３は、絶縁膜１０，１２及び表面保護層８を貫通し、下端部が電子供給層７に達するように形成されている。各ソース電極１３は、ソース配線１４によって接続されている。また、半導体装置１は、基板２の裏面（ソース電極１３等が配設されている側と反対側の面）に形成された、ドレイン電極１５を有している。 The semiconductor device 1 has a source electrode 13 that sandwiches a gate electrode 11. FIG. 1 illustrates a pair of source electrodes 13. The source electrode 13 is formed so as to penetrate the insulating films 10 and 12 and the surface protective layer 8 and have a lower end portion reaching the electron supply layer 7. Each source electrode 13 is connected by a source wiring 14. The semiconductor device 1 has a drain electrode 15 formed on the back surface of the substrate 2 (the surface opposite to the side where the source electrode 13 and the like are disposed).

このような半導体装置１において、電子走行層６と電子供給層７には、それらのヘテロ接合により、電子走行層６内の、電子供給層７との界面近傍に、その界面に沿って、２次元電子ガス（two-Dimensional Electron Gas：２ＤＥＧ）１６が生成される。 In such a semiconductor device 1, the electron transit layer 6 and the electron supply layer 7 are in the vicinity of the interface with the electron supply layer 7 in the electron transit layer 6 along the interface due to their heterojunction. A two-dimensional electron gas (2DEG) 16 is generated.

半導体装置１に含まれる各半導体層の材料選択にあたっては、例えば、電子走行層６と電子供給層７について、電子供給層７の方が電子走行層６よりも電子親和力が小さい材料を選択する。電子ブロック層５には、電子走行層６よりも電子親和力が小さい材料を選択する。電子ドリフト層４には、電子ブロック層５よりも電子親和力が大きい材料を選択する。 In selecting the material of each semiconductor layer included in the semiconductor device 1, for example, for the electron transit layer 6 and the electron supply layer 7, a material having an electron affinity smaller in the electron supply layer 7 than in the electron transit layer 6 is selected. A material having an electron affinity smaller than that of the electron transit layer 6 is selected for the electron block layer 5. A material having an electron affinity greater than that of the electron block layer 5 is selected for the electron drift layer 4.

半導体装置１の動作時において、ソース電極１３から電子供給層７に入った電子は、図１に太矢印で示したように、電子走行層６内の２ＤＥＧ１６にコンタクトし、更に横方向（電子走行層６と電子供給層７のヘテロ接合界面に沿った方向）に移動する。半導体装置１では、ゲート電極１１の電位が０Ｖである時には、電子走行層６から電子ドリフト層４への電子の流れが、電子ブロック層５でブロックされるようになっている。 During operation of the semiconductor device 1, electrons entering the electron supply layer 7 from the source electrode 13 contact 2DEG 16 in the electron transit layer 6 as indicated by a thick arrow in FIG. In the direction along the heterojunction interface between the layer 6 and the electron supply layer 7). In the semiconductor device 1, when the potential of the gate electrode 11 is 0 V, the electron flow from the electron transit layer 6 to the electron drift layer 4 is blocked by the electron block layer 5.

半導体装置１で、電子走行層６から電子ドリフト層４に電子を流し、ソース電極１３とドレイン電極１５の間に電流を流す場合には、ゲート電極１１及びドレイン電極１５にそれぞれ所定の正電圧が印加される。半導体装置１は、ゲート電極１１に正電圧が印加されることで、絶縁膜１０及び電子ブロック層５の電位が下げられ、電子パス（チャネル）が形成されて、図１に太矢印で示したように、電子走行層６から電子ドリフト層４に電子が流れるようになっている。電子ドリフト層４に流れた電子は、正電圧が印加されたドレイン電極１５に引き抜かれる。 In the semiconductor device 1, when electrons flow from the electron transit layer 6 to the electron drift layer 4 and current flows between the source electrode 13 and the drain electrode 15, predetermined positive voltages are respectively applied to the gate electrode 11 and the drain electrode 15. Applied. In the semiconductor device 1, when a positive voltage is applied to the gate electrode 11, the potentials of the insulating film 10 and the electron block layer 5 are lowered, and an electron path (channel) is formed, which is indicated by a thick arrow in FIG. As described above, electrons flow from the electron transit layer 6 to the electron drift layer 4. The electrons that have flowed through the electron drift layer 4 are extracted to the drain electrode 15 to which a positive voltage is applied.

以下、上記のような半導体装置について、より具体的に説明する。
図２は半導体装置の一例の要部断面模式図である。
図２に示す半導体装置１ａは、基板として、ｎ型基板２ａが用いられている。ｎ型基板２ａには、例えば、ｎ型シリコン（Ｓｉ）基板、ｎ型シリコンカーバイド（ＳｉＣ）基板、ｎ型窒化ガリウム（ＧａＮ）基板を用いることができる。ｎ型基板２ａには、例えば、比較的高濃度のｎ型不純物がドーピングされる。 Hereinafter, the semiconductor device as described above will be described more specifically.
FIG. 2 is a schematic cross-sectional view of an essential part of an example of a semiconductor device.
The semiconductor device 1a shown in FIG. 2 uses an n-type substrate 2a as a substrate. As the n-type substrate 2a, for example, an n-type silicon (Si) substrate, an n-type silicon carbide (SiC) substrate, or an n-type gallium nitride (GaN) substrate can be used. For example, the n-type substrate 2a is doped with a relatively high concentration of n-type impurities.

半導体装置１ａでは、このようなｎ型基板２ａ上に、バッファ層であるｎ型窒化アルミニウムガリウム（ＡｌＧａＮ）層３ａ（ｎ−ＡｌＧａＮ）が形成されている。このｎ型ＡｌＧａＮ層３ａ上に、電子ドリフト層となるｎ型ＧａＮ層４ａ（ｎ−ＧａＮ）が形成され、このｎ型ＧａＮ層４ａ上に、電子ブロック層となるｎ型ＡｌＧａＮ層５ａ（ｎ−ＡｌＧａＮ）が形成されている。そして、このｎ型ＡｌＧａＮ層５ａ上に、電子走行層となるアンドープＧａＮ層６ａ（ｉ−ＧａＮ）が形成され、このアンドープＧａＮ層６ａ上に、電子供給層となるｎ型又はアンドープのＡｌＧａＮ層７ａ（ＡｌＧａＮ）が形成されている。ＡｌＧａＮ層７ａ上には、表面保護層となるｎ型ＧａＮ層８ａ（ｎ−ＧａＮ）が形成されている。このように半導体装置１ａは、半導体層として、ＧａＮ及びＡｌＧａＮという、ウルツ鉱型結晶構造を採り得る窒化物半導体の層を用いて形成されている。 In the semiconductor device 1a, an n-type aluminum gallium nitride (AlGaN) layer 3a (n-AlGaN) as a buffer layer is formed on such an n-type substrate 2a. An n-type GaN layer 4a (n-GaN) serving as an electron drift layer is formed on the n-type AlGaN layer 3a, and an n-type AlGaN layer 5a (n−) serving as an electron block layer is formed on the n-type GaN layer 4a. AlGaN) is formed. An undoped GaN layer 6a (i-GaN) serving as an electron transit layer is formed on the n-type AlGaN layer 5a, and an n-type or undoped AlGaN layer 7a serving as an electron supply layer is formed on the undoped GaN layer 6a. (AlGaN) is formed. On the AlGaN layer 7a, an n-type GaN layer 8a (n-GaN) serving as a surface protective layer is formed. As described above, the semiconductor device 1a is formed using a nitride semiconductor layer, which can take a wurtzite crystal structure, such as GaN and AlGaN as a semiconductor layer.

ここで、バッファ層となるｎ型ＡｌＧａＮ層３ａには、例えば、ｎ型不純物としてＳｉがドーピングされる。ｎ型ＡｌＧａＮ層３ａのＳｉのドーピング量は、例えば、１×１０¹⁷／ｃｍ³〜１×１０²⁰／ｃｍ³程度とすることができる。ｎ型ＡｌＧａＮ層３ａの厚さは、例えば、０．１μｍ〜１μｍ程度とすることができる。ｎ型ＡｌＧａＮ層３ａのＡｌ組成は、例えば、０．２（２０％）とすることができる。また、ｎ型ＡｌＧａＮ層３ａのＡｌ組成は、ｎ型ＧａＮ層４ａ側に向かって低減するように傾斜させることもできる。例えば、ｎ型ＡｌＧａＮ層３ａのｎ型基板２ａとの接合界面におけるＡｌ組成を０．２とし、ｎ型ＧａＮ層４ａ側に向かってＡｌ組成を徐々に低下させ、ｎ型ＧａＮ層４ａとの接合界面でＡｌ組成が０になるようにする。それにより、ｎ型ＡｌＧａＮ層３ａにバッファ層としての機能を持たせつつ、ｎ型ＧａＮ層４ａとの接合界面におけるエネルギーギャップを低減し、電子の蓄積を抑制することが可能になる。 Here, the n-type AlGaN layer 3a serving as a buffer layer is doped with, for example, Si as an n-type impurity. The doping amount of Si in the n-type AlGaN layer 3a can be, for example, about 1 × 10 ¹⁷ / cm ³ to 1 × 10 ²⁰ / cm ³ . The thickness of the n-type AlGaN layer 3a can be, for example, about 0.1 μm to 1 μm. The Al composition of the n-type AlGaN layer 3a can be set to 0.2 (20%), for example. Further, the Al composition of the n-type AlGaN layer 3a can be inclined so as to decrease toward the n-type GaN layer 4a side. For example, the Al composition at the junction interface between the n-type AlGaN layer 3a and the n-type substrate 2a is set to 0.2, and the Al composition is gradually decreased toward the n-type GaN layer 4a to join the n-type GaN layer 4a. The Al composition is made zero at the interface. Thereby, the energy gap at the junction interface with the n-type GaN layer 4a can be reduced and the accumulation of electrons can be suppressed while the n-type AlGaN layer 3a has a function as a buffer layer.

電子ドリフト層となるｎ型ＧａＮ層４ａには、例えば、ｎ型不純物としてＳｉがドーピングされる。ｎ型ＧａＮ層４ａのＳｉのドーピング量は、例えば、１×１０¹⁶／ｃｍ³〜１×１０²⁰／ｃｍ³程度とすることができる。ｎ型ＧａＮ層４ａの厚さは、例えば、１μｍ〜５μｍ程度とすることができる。尚、ｎ型ＧａＮ層４ａの厚さが１μｍより薄いと、半導体装置１ａを高耐圧が要求される電力デバイスに適用する場合等、半導体装置１ａの動作条件によっては、十分な耐圧を確保できなくなる可能性がある。また、ｎ型ＧａＮ層４ａの厚さが５μｍより厚いと、抵抗の増加により、動作時（オン時）の電流密度が低下する可能性がある。 The n-type GaN layer 4a serving as the electron drift layer is doped with, for example, Si as an n-type impurity. The doping amount of Si in the n-type GaN layer 4a can be, for example, about 1 × 10 ¹⁶ / cm ³ to 1 × 10 ²⁰ / cm ³ . The thickness of the n-type GaN layer 4a can be, for example, about 1 μm to 5 μm. If the thickness of the n-type GaN layer 4a is less than 1 μm, sufficient breakdown voltage cannot be secured depending on the operating conditions of the semiconductor device 1a, such as when the semiconductor device 1a is applied to a power device that requires high breakdown voltage. there is a possibility. On the other hand, if the n-type GaN layer 4a is thicker than 5 μm, there is a possibility that the current density during operation (on-time) may decrease due to an increase in resistance.

電子ブロック層となるｎ型ＡｌＧａＮ層５ａには、例えば、ｎ型不純物としてＳｉがドーピングされる。ｎ型ＡｌＧａＮ層５ａのＳｉのドーピング量は、例えば、１×１０¹⁷／ｃｍ³〜１×１０²⁰／ｃｍ³程度とすることができる。ｎ型ＡｌＧａＮ層５ａの厚さは、例えば、０．１μｍ〜１μｍ程度とすることができる。ｎ型ＡｌＧａＮ層５ａのＡｌ組成は、例えば、０．３（３０％）とすることができる。また、ｎ型ＡｌＧａＮ層５ａのＡｌ組成は、アンドープＧａＮ層６ａ側に向かって増加するように傾斜させることもできる。例えば、ｎ型ＡｌＧａＮ層５ａとｎ型ＧａＮ層４ａとの接合界面でＡｌ組成が０であり、アンドープＧａＮ層６ａ側に向かってＡｌ組成を徐々に増加させ、アンドープＧａＮ層６ａとの接合界面でＡｌ組成が０．３になるようにする。それにより、ｎ型ＡｌＧａＮ層５ａに電子ブロック層としての機能を持たせつつ、ｎ型ＧａＮ層４ａとの接合界面におけるエネルギーギャップを低減し、電子の蓄積を抑制することが可能になる。 For example, Si is doped as an n-type impurity in the n-type AlGaN layer 5a serving as an electron block layer. The doping amount of Si in the n-type AlGaN layer 5a can be, for example, about 1 × 10 ¹⁷ / cm ³ to 1 × 10 ²⁰ / cm ³ . The thickness of the n-type AlGaN layer 5a can be, for example, about 0.1 μm to 1 μm. The Al composition of the n-type AlGaN layer 5a can be set to 0.3 (30%), for example. Further, the Al composition of the n-type AlGaN layer 5a can be inclined so as to increase toward the undoped GaN layer 6a side. For example, the Al composition is 0 at the junction interface between the n-type AlGaN layer 5a and the n-type GaN layer 4a, the Al composition is gradually increased toward the undoped GaN layer 6a side, and at the junction interface with the undoped GaN layer 6a. The Al composition is set to 0.3. Accordingly, it is possible to reduce the energy gap at the junction interface with the n-type GaN layer 4a and suppress the accumulation of electrons while providing the n-type AlGaN layer 5a with a function as an electron blocking layer.

電子走行層となるアンドープＧａＮ層６ａの厚さは、例えば、０．１μｍ〜１μｍ程度とすることができる。
電子供給層となるＡｌＧａＮ層７ａの厚さは、例えば、３０ｎｍとすることができる。ＡｌＧａＮ層７ａのＡｌ組成は、例えば、０．２（２０％）とすることができる。尚、ＡｌＧａＮ層７ａをｎ型とする場合には、例えば、ｎ型不純物であるＳｉを、１×１０¹⁷／ｃｍ³〜１×１０²⁰／ｃｍ³程度ドーピングすればよい。 The thickness of the undoped GaN layer 6a serving as the electron transit layer can be, for example, about 0.1 μm to 1 μm.
The thickness of the AlGaN layer 7a serving as the electron supply layer can be set to 30 nm, for example. The Al composition of the AlGaN layer 7a can be set to 0.2 (20%), for example. When the AlGaN layer 7a is n-type, for example, Si, which is an n-type impurity, may be doped by about 1 × 10 ¹⁷ / cm ³ to 1 × 10 ²⁰ / cm ³ .

このアンドープＧａＮ層６ａとＡｌＧａＮ層７ａのようなＡｌＧａＮ／ＧａＮへテロ接合構造では、両層の結晶の非対称性より生じる自発分極電荷と、両層の界面に生じるピエゾ分極電荷に起因して、２ＤＥＧ１６ａが生成される。２ＤＥＧ１６ａは、アンドープＧａＮ層６ａ内の、ＡｌＧａＮ層７ａとの界面近傍に、その界面に沿って、Ａｌ組成に依存して高濃度に生成される。また、電子の存在する領域がアンドープＧａＮ層６ａとなるため、電子の散乱体が少なく、高い移動度を実現することができる。例えば、シート電子濃度２×１０¹³／ｃｍ²、移動度１８００ｃｍ²／Ｖ／ｓを容易に得ることができる。この時のシート抵抗は、ＡｌＧａＮ層７ａの組成等を最適化することで、２００Ω／□台まで低減することができる。また、ＡｌＧａＮ／ＧａＮへテロ接合界面の近傍に２ＤＥＧ１６ａが集中するため、体積密度では１×１０²⁰／ｃｍ³を超えるようなキャリア濃度を実現することができる。 In the AlGaN / GaN heterojunction structure such as the undoped GaN layer 6a and the AlGaN layer 7a, 2DEG16a is caused by the spontaneous polarization charge caused by the asymmetry of the crystals of both layers and the piezopolarization charge generated at the interface between the two layers. Is generated. 2DEG 16a is generated in the undoped GaN layer 6a in the vicinity of the interface with the AlGaN layer 7a at a high concentration along the interface depending on the Al composition. Further, since the region where electrons exist is the undoped GaN layer 6a, there are few electron scatterers and high mobility can be realized. For example, a sheet electron concentration of 2 × 10 ¹³ / cm ² and a mobility of 1800 cm ² / V / s can be easily obtained. The sheet resistance at this time can be reduced to 200Ω / □ by optimizing the composition of the AlGaN layer 7a. Further, since 2DEG 16a concentrates in the vicinity of the AlGaN / GaN heterojunction interface, a carrier concentration exceeding 1 × 10 ²⁰ / cm ³ in volume density can be realized.

表面保護層となるｎ型ＧａＮ層８ａは、ＡｌＧａＮ層７ａのＡｌの露出を防ぎ、半導体装置１ａの信頼性向上に寄与する。ｎ型ＧａＮ層８ａは、半導体装置１ａの動作時にそれ自体は空乏化して電流経路とならないように、膜厚及びドーピング濃度が設定される。ｎ型ＧａＮ層８ａには、例えば、ｎ型不純物としてＳｉがドーピングされる。ｎ型ＧａＮ層８ａのＳｉのドーピング量は、例えば、１×１０¹⁷／ｃｍ³〜１×１０¹⁹／ｃｍ³程度とすることができる。ｎ型ＧａＮ層８ａの厚さは、例えば、６ｎｍ程度とすることができる。 The n-type GaN layer 8a serving as the surface protective layer prevents the Al of the AlGaN layer 7a from being exposed and contributes to improving the reliability of the semiconductor device 1a. The thickness and doping concentration of the n-type GaN layer 8a are set so that the n-type GaN layer 8a itself is depleted during operation of the semiconductor device 1a and does not become a current path. The n-type GaN layer 8a is doped with Si as an n-type impurity, for example. The doping amount of Si in the n-type GaN layer 8a can be, for example, about 1 × 10 ¹⁷ / cm ³ to 1 × 10 ¹⁹ / cm ³ . The thickness of the n-type GaN layer 8a can be about 6 nm, for example.

尚、ここでは窒化物半導体としてＧａＮ、ＡｌＧａＮを用いた場合を例にしたが、インジウム（Ｉｎ）を含んだＩｎＧａＮ、ＩｎＡｌＧａＮも、同様に用いることが可能であり、同様の機能を得ることができる。 In this example, GaN and AlGaN are used as nitride semiconductors, but InGaN and InAlGaN containing indium (In) can also be used in the same manner, and similar functions can be obtained. .

上記のような窒化物半導体層には、ｎ型ＧａＮ層８ａ、ＡｌＧａＮ層７ａ、アンドープＧａＮ層６ａ及びｎ型ＡｌＧａＮ層５ａを貫通してｎ型ＧａＮ層４ａの内部に達する開口部９ａが形成されている。開口部９ａの幅は、例えば、１００ｎｍ〜１００μｍ程度とすることができる。 In the nitride semiconductor layer as described above, an opening 9a that penetrates through the n-type GaN layer 8a, the AlGaN layer 7a, the undoped GaN layer 6a, and the n-type AlGaN layer 5a and reaches the inside of the n-type GaN layer 4a is formed. ing. The width of the opening 9a can be, for example, about 100 nm to 100 μm.

開口部９ａには、絶縁膜１０ａを介して、ニッケル（Ｎｉ）又はＮｉを主体とする材料、金（Ａｕ）又はＡｕを主体とする材料等で、ゲート電極１１ａが形成されている。絶縁膜１０ａには、窒化シリコン（ＳｉＮ）膜、酸化シリコン（ＳｉＯ₂）膜、酸窒化シリコン膜（ＳｉＯＮ）膜、酸化アルミニウム膜（ＡｌＯ_x）、酸化ハフニウム（ＨｆＯ_x）膜等を用いることができる。絶縁膜１０ａは、開口部９ａの内面から、ｎ型ＧａＮ層８ａの上面に延在されている。絶縁膜１０ａの厚さは、例えば、１ｎｍ〜１０００ｎｍ程度とすることができる。ゲート電極１１ａ及び絶縁膜１０ａの上面は、ＳｉＮ膜等の絶縁膜１２ａで覆われている。 In the opening 9a, a gate electrode 11a is formed of nickel (Ni) or a material mainly composed of Ni, gold (Au) or a material mainly composed of Au, or the like through an insulating film 10a. As the insulating film 10a, a silicon nitride (SiN) film, a silicon oxide (SiO ₂ ) film, a silicon oxynitride film (SiON) film, an aluminum oxide film (AlO _x ), a hafnium oxide (HfO _x ) film, or the like is used. it can. The insulating film 10a extends from the inner surface of the opening 9a to the upper surface of the n-type GaN layer 8a. The thickness of the insulating film 10a can be, for example, about 1 nm to 1000 nm. The upper surfaces of the gate electrode 11a and the insulating film 10a are covered with an insulating film 12a such as a SiN film.

半導体装置１ａは、ゲート電極１１ａを挟むソース電極１３ａを有している。尚、図２では、一対のソース電極１３ａを例示している。ソース電極１３ａは、絶縁膜１０ａ，１２ａ及びｎ型ＧａＮ層８ａを貫通し、下端部がＡｌＧａＮ層７ａに達するように形成されている。ソース電極１３ａは、例えば、まずチタン（Ｔｉ）とアルミニウム（Ａｌ）の積層構造で形成され、その後の熱処理により合金化され、一部がＡｌＧａＮ層７ａ内に拡散される。これにより、２ＤＥＧ１６ａとオーミック接触するソース電極１３ａが形成される。 The semiconductor device 1a has a source electrode 13a that sandwiches the gate electrode 11a. FIG. 2 illustrates a pair of source electrodes 13a. The source electrode 13a is formed so as to penetrate through the insulating films 10a and 12a and the n-type GaN layer 8a and have a lower end portion reaching the AlGaN layer 7a. For example, the source electrode 13a is first formed of a laminated structure of titanium (Ti) and aluminum (Al), alloyed by a subsequent heat treatment, and a part thereof is diffused into the AlGaN layer 7a. As a result, the source electrode 13a that is in ohmic contact with the 2DEG 16a is formed.

尚、ソース電極１３ａは、ＡｌＧａＮ層７ａを貫通させないように形成することが好ましい。ＡｌＧａＮ層７ａを貫通させてソース電極１３ａを形成すると、そのソース電極１３ａとアンドープＧａＮ層６ａとが接する部分には２ＤＥＧ１６ａが生成されず、ＡｌＧａＮ層７ａを貫通させなかった場合に比べ、キャリア濃度が低下してしまうためである。但し、たとえソース電極１３ａがＡｌＧａＮ層７ａを貫通してその下のアンドープＧａＮ層６ａに達していたとしても、２ＤＥＧ１６ａの生成領域は減るものの、生成された２ＤＥＧ１６ａとオーミック接触するソース電極１３ａを得ることは可能である。 The source electrode 13a is preferably formed so as not to penetrate the AlGaN layer 7a. When the source electrode 13a is formed by penetrating the AlGaN layer 7a, 2DEG 16a is not generated in the portion where the source electrode 13a and the undoped GaN layer 6a are in contact with each other, and the carrier concentration is higher than that in the case where the AlGaN layer 7a is not penetrated. It is because it will fall. However, even if the source electrode 13a penetrates the AlGaN layer 7a and reaches the undoped GaN layer 6a below it, the source region 13a in ohmic contact with the generated 2DEG 16a is obtained although the generation region of the 2DEG 16a is reduced. Is possible.

ソース電極１３ａは、ゲート電極１１ａを挟んで複数形成され、各ソース電極１３ａは、ソース配線１４ａによって接続されている。
また、ｎ型基板２ａの裏面（ソース電極１３ａ等が配設されている側と反対側の面）には、例えばＧａＮ基板の場合、ＴｉとＡｌの積層構造から形成されるドレイン電極１５ａが形成されている。ドレイン電極１５ａは面積が大きくとれるため、オーミック接触がとれる金属の制限は緩い。 A plurality of source electrodes 13a are formed across the gate electrode 11a, and each source electrode 13a is connected by a source line 14a.
Further, on the back surface of the n-type substrate 2a (the surface opposite to the side where the source electrode 13a and the like are disposed), for example, in the case of a GaN substrate, a drain electrode 15a formed of a laminated structure of Ti and Al is formed. Has been. Since the drain electrode 15a has a large area, the metal limit for making ohmic contact is loose.

この図２には、半導体装置１ａとして、１個のＧａＮ系縦型トランジスタを例示している。複数のＧａＮ系縦型トランジスタを含む半導体装置１ａの場合には、複数のＧａＮ系縦型トランジスタは、１方向に配列するように、或いは互いに直交する２方向に配列するように、レイアウトされる。 FIG. 2 illustrates a single GaN-based vertical transistor as the semiconductor device 1a. In the case of the semiconductor device 1a including a plurality of GaN-based vertical transistors, the plurality of GaN-based vertical transistors are laid out so as to be arranged in one direction or in two directions orthogonal to each other.

図３は半導体装置のレイアウト例を示す図である。
図３（Ａ），（Ｂ）には、半導体装置１ａに含まれる複数のＧａＮ系縦型トランジスタを、互いに直交する２方向に配列したレイアウトを例示している。尚、図３（Ａ），（Ｂ）には、図２に示したようなソース配線１４ａを除いた、複数のＧａＮ系縦型トランジスタを含む半導体装置１ａを平面視で模式的に図示している。上記の図２は、図３（Ａ），（Ｂ）のＭ−Ｍ線の位置に相当する断面を模式的に図示したものになる。ここでは、ソース電極１３ａとゲート電極１１ａの配置関係を中心に、半導体装置１ａのレイアウトを説明する。 FIG. 3 is a diagram illustrating a layout example of a semiconductor device.
3A and 3B illustrate a layout in which a plurality of GaN-based vertical transistors included in the semiconductor device 1a are arranged in two directions orthogonal to each other. 3A and 3B schematically illustrate the semiconductor device 1a including a plurality of GaN-based vertical transistors excluding the source wiring 14a as illustrated in FIG. 2 in plan view. Yes. FIG. 2 described above schematically shows a cross section corresponding to the position of the line MM in FIGS. 3 (A) and 3 (B). Here, the layout of the semiconductor device 1a will be described focusing on the positional relationship between the source electrode 13a and the gate electrode 11a.

複数のＧａＮ系縦型トランジスタを含む半導体装置１ａでは、図３（Ａ），（Ｂ）に示したように、複数のソース電極１３ａが、互いに直交する２方向Ｓ，Ｔに配列するように、レイアウトされる。これらのソース電極１３ａのうち、隣接する一対のソース電極１３ａが、１個のＧａＮ系縦型トランジスタのソース電極１３ａ（図２に示した一対のソース電極１３ａ）となる。 In the semiconductor device 1a including a plurality of GaN-based vertical transistors, as shown in FIGS. 3A and 3B, the plurality of source electrodes 13a are arranged in two directions S and T orthogonal to each other. Laid out. Of these source electrodes 13a, a pair of adjacent source electrodes 13a becomes the source electrode 13a of one GaN-based vertical transistor (the pair of source electrodes 13a shown in FIG. 2).

ゲート電極１１ａは、隣接するソース電極１３ａ間にレイアウトされる。ゲート電極１１ａは、例えば図３（Ａ）に示したように、方向Ｓに直線的に延びる形状としたものを、方向Ｓに配列しているソース電極１３ａ群同士の間を通るように、スリット状にレイアウトすることができる。また、ゲート電極１１ａは、例えば図３（Ｂ）に示したように、方向Ｓに配列しているソース電極１３ａ群同士の間と、方向Ｔに配列しているソース電極１３ａ群同士の間の、両方を通るように、格子状にレイアウトすることもできる。 The gate electrode 11a is laid out between adjacent source electrodes 13a. For example, as shown in FIG. 3A, the gate electrode 11a is a slit that extends linearly in the direction S so as to pass between the group of source electrodes 13a arranged in the direction S. Can be laid out. Further, for example, as shown in FIG. 3B, the gate electrode 11a is formed between the source electrode 13a groups arranged in the direction S and between the source electrode 13a groups arranged in the direction T. , It can also be laid out in a grid so as to pass through both.

続いて、上記のような構成を有する半導体装置１ａの動作について説明する。
図４及び図５は半導体装置のバンド図の一例である。
尚、図４及び図５には、電子供給層としてｎ型のＡｌＧａＮ層７ａを用いた半導体装置１ａのバンド図の一例を示している。また、図４及び図５に示す半導体装置１ａのｎ型基板２ａは、ｎ型Ｓｉ基板としている。ｎ型基板２ａ、ｎ型ＡｌＧａＮ層３ａ、ｎ型ＧａＮ層４ａ及びｎ型ＡｌＧａＮ層５ａのドーパント濃度は、ｎ型基板２ａで最も高く（ｎ⁺⁺）、次いでｎ型ＡｌＧａＮ層３ａで高く（ｎ⁺）、ｎ型ＧａＮ層４ａ及びｎ型ＡｌＧａＮ層５ａをより低く（ｎ^-）している。 Next, the operation of the semiconductor device 1a having the above configuration will be described.
4 and 5 are examples of band diagrams of the semiconductor device.
4 and 5 show examples of band diagrams of the semiconductor device 1a using the n-type AlGaN layer 7a as the electron supply layer. The n-type substrate 2a of the semiconductor device 1a shown in FIGS. 4 and 5 is an n-type Si substrate. The n-type substrate 2a, the n-type AlGaN layer 3a, the n-type GaN layer 4a and the n-type AlGaN layer 5a have the highest dopant concentration in the n-type substrate 2a (n ⁺⁺ ), and then the highest in the n-type AlGaN layer 3a (n ⁺ ), The n-type GaN layer 4a and the n-type AlGaN layer 5a are made lower (n ⁻ ).

図４（Ｂ），（Ｃ）には、このような構成とした場合の半導体装置１ａにおける、比較的ゲート電極１１ａから離れた領域（ソース電極１３ａに近い領域）の、図４（Ａ）に示す方向Ｙ１のバンド図を示している。ここで、図４（Ｂ）は、ドレイン電極１５に印加する電圧（ドレイン電圧Ｖｄ）を０Ｖ、ゲート電極１１ａに印加する電圧（ゲート電圧Ｖｇ）を０Ｖとした場合のバンド図である。図４（Ｃ）は、ドレイン電圧Ｖｄを５０Ｖ、ゲート電圧Ｖｇを０Ｖとした場合のバンド図である。 FIGS. 4B and 4C show a region relatively distant from the gate electrode 11a (region close to the source electrode 13a) in the semiconductor device 1a having such a configuration as shown in FIG. The band figure of the direction Y1 to show is shown. Here, FIG. 4B is a band diagram when the voltage applied to the drain electrode 15 (drain voltage Vd) is 0 V and the voltage applied to the gate electrode 11 a (gate voltage Vg) is 0 V. FIG. 4C is a band diagram when the drain voltage Vd is 50V and the gate voltage Vg is 0V.

更に、図４（Ｄ），（Ｅ）には、上記のような構成とした場合の半導体装置１ａにおける、比較的ゲート電極１１ａに近い領域（ソース電極１３ａから離れた領域）の、図４（Ａ）に示す方向Ｙ２のバンド図を示している。ここで、図４（Ｄ）は、ドレイン電圧Ｖｄを５０Ｖ、ゲート電圧Ｖｇを０Ｖとした場合のバンド図である。図４（Ｅ）は、ドレイン電圧Ｖｄを５０Ｖ、ゲート電圧Ｖｇを４Ｖとした場合のバンド図である。 Further, FIGS. 4D and 4E show a region relatively close to the gate electrode 11a (a region away from the source electrode 13a) in the semiconductor device 1a having the above-described configuration, as shown in FIG. A band diagram in the direction Y2 shown in FIG. Here, FIG. 4D is a band diagram in the case where the drain voltage Vd is 50V and the gate voltage Vg is 0V. FIG. 4E is a band diagram when the drain voltage Vd is 50V and the gate voltage Vg is 4V.

また、図５（Ｂ），（Ｃ）には、上記のような構成とした場合の半導体装置１ａにおける、アンドープＧａＮ層６ａ及びその付近（点線で囲った領域）の、図５（Ａ）に示す方向Ｘのバンド図を示している。ここで、図５（Ｂ）は、ドレイン電圧Ｖｄを５０Ｖ、ゲート電圧Ｖｇを０Ｖとした場合のバンド図である。図５（Ｃ）は、ドレイン電圧Ｖｄを５０Ｖ、ゲート電圧Ｖｇを４Ｖとした場合のバンド図である。 5B and 5C show the undoped GaN layer 6a and its vicinity (region surrounded by a dotted line) in FIG. 5A in the semiconductor device 1a configured as described above. The band figure of the direction X shown is shown. Here, FIG. 5B is a band diagram when the drain voltage Vd is 50V and the gate voltage Vg is 0V. FIG. 5C is a band diagram when the drain voltage Vd is 50V and the gate voltage Vg is 4V.

このような図４及び図５を参照して半導体装置１ａの動作を説明する。
まず、図４（Ｂ）に示した、ドレイン電圧Ｖｄ及びゲート電圧Ｖｇがいずれも０Ｖである場合について述べる。この場合、アンドープＧａＮ層６ａには、ＡｌＧａＮ層７ａとのヘテロ接合に起因して２ＤＥＧ１６ａが生成されるものの、アンドープＧａＮ層６ａからｎ型ＧａＮ層４ａへの電子移動がｎ型ＡｌＧａＮ層５ａでブロックされる。そのため、ソース電極１３ａからドレイン電極１５ａへの電子の流れは抑えられる。 The operation of the semiconductor device 1a will be described with reference to FIGS.
First, the case where both the drain voltage Vd and the gate voltage Vg shown in FIG. 4B are 0V will be described. In this case, although 2DEG 16a is generated in the undoped GaN layer 6a due to the heterojunction with the AlGaN layer 7a, electron transfer from the undoped GaN layer 6a to the n-type GaN layer 4a is blocked by the n-type AlGaN layer 5a. Is done. Therefore, the flow of electrons from the source electrode 13a to the drain electrode 15a is suppressed.

そして、ゲート電圧Ｖｇは０Ｖで、ドレイン電圧Ｖｄを５０Ｖとした場合には、ｎ型ＧａＮ層４ａ、ｎ型ＡｌＧａＮ層３ａ、ｎ型基板２ａの伝導帯エネルギーＥｃは、図４（Ｃ），（Ｄ）に示したように、図４（Ｂ）に示した状態から大きく下がる。 When the gate voltage Vg is 0 V and the drain voltage Vd is 50 V, the conduction band energy Ec of the n-type GaN layer 4a, the n-type AlGaN layer 3a, and the n-type substrate 2a is shown in FIGS. As shown in FIG. 4D, the state is greatly lowered from the state shown in FIG.

この時、まず比較的ソース電極１３ａに近い領域では、図４（Ｃ）及び図５（Ｂ）に示したように、アンドープＧａＮ層６ａに２ＤＥＧ１６ａが生成される。しかし、ソース電極１３ａ、ＡｌＧａＮ層７ａを経てアンドープＧａＮ層６ａに入った電子の、ｎ型ＧａＮ層４ａへの移動は、ｎ型ＡｌＧａＮ層５ａでブロックされる。そのため、ソース電極１３ａからドレイン電極１５ａへの電子の流れは抑えられる。一方、比較的ゲート電極１１ａに近い領域では、図４（Ｄ）及び図５（Ｂ）に示したように、絶縁膜１０ａの影響により、アンドープＧａＮ層６ａの伝導帯エネルギーＥｃがフェルミ準位Ｅｆより上に持ち上げられ、２ＤＥＧ１６ａの生成が抑えられる。そのため、ソース電極１３ａからドレイン電極１５ａへの電子の流れが抑えられる。 At this time, in the region relatively close to the source electrode 13a, as shown in FIGS. 4C and 5B, 2DEG 16a is generated in the undoped GaN layer 6a. However, the movement of electrons entering the undoped GaN layer 6a through the source electrode 13a and the AlGaN layer 7a to the n-type GaN layer 4a is blocked by the n-type AlGaN layer 5a. Therefore, the flow of electrons from the source electrode 13a to the drain electrode 15a is suppressed. On the other hand, in the region relatively close to the gate electrode 11a, as shown in FIGS. 4D and 5B, the conduction band energy Ec of the undoped GaN layer 6a becomes Fermi level Ef due to the influence of the insulating film 10a. It is lifted further and the generation of 2DEG 16a is suppressed. Therefore, the flow of electrons from the source electrode 13a to the drain electrode 15a is suppressed.

このように、半導体装置１ａは、ゲート電圧Ｖｇが０Ｖの時には、ソース電極１３ａとドレイン電極１５ａの間の電流の流れが抑えられる。即ち、半導体装置１ａは、ノーマリオフ型である。 Thus, in the semiconductor device 1a, when the gate voltage Vg is 0V, the flow of current between the source electrode 13a and the drain electrode 15a is suppressed. That is, the semiconductor device 1a is a normally-off type.

一方、ドレイン電圧Ｖｄを５０Ｖとし、ゲート電圧Ｖｇに４Ｖの電圧を印加した場合には、図５（Ｃ）に示したように、絶縁膜１０ａの伝導帯エネルギーＥｃが下がり、アンドープＧａＮ層６ａ及びｎ型ＡｌＧａＮ層５ａの伝導帯エネルギーＥｃが下がる。それにより、絶縁膜１０ａ近傍のアンドープＧａＮ層６ａには、高濃度の２ＤＥＧ１６ａが生成される。絶縁膜１０ａ近傍のアンドープＧａＮ層６ａに高濃度の２ＤＥＧ１６ａが生成されることで、アンドープＧａＮ層６ａの電子は、図４（Ｅ）に示したように、伝導帯エネルギーＥｃの下がったｎ型ＡｌＧａＮ層５ａの障壁を乗り越え、ｎ型ＧａＮ層４ａへと流れる。即ち、ゲート電圧Ｖｇを印加することで、絶縁膜１０ａ近傍にチャネルが形成される。そして、ｎ型ＧａＮ層４ａに流れた電子は、ドレイン電圧Ｖｄの印加によって伝導帯エネルギーＥｃが下がったｎ型ＡｌＧａＮ層３ａ及びｎ型基板２ａを更に流れ、ドレイン電極１５ａに引き抜かれる。 On the other hand, when the drain voltage Vd is 50 V and the gate voltage Vg is 4 V, as shown in FIG. 5C, the conduction band energy Ec of the insulating film 10a decreases, and the undoped GaN layer 6a and The conduction band energy Ec of the n-type AlGaN layer 5a is lowered. Thereby, a high concentration of 2DEG 16a is generated in the undoped GaN layer 6a in the vicinity of the insulating film 10a. As the high-concentration 2DEG 16a is generated in the undoped GaN layer 6a in the vicinity of the insulating film 10a, the electrons in the undoped GaN layer 6a are n-type AlGaN whose conduction band energy Ec is lowered as shown in FIG. It flows over the barrier of the layer 5a and flows to the n-type GaN layer 4a. That is, by applying the gate voltage Vg, a channel is formed in the vicinity of the insulating film 10a. Then, the electrons that have flowed to the n-type GaN layer 4a further flow through the n-type AlGaN layer 3a and the n-type substrate 2a whose conduction band energy Ec has been lowered by applying the drain voltage Vd, and are extracted to the drain electrode 15a.

このように、半導体装置１ａは、ゲート電圧Ｖｇを印加した時に、ソース電極１３ａとドレイン電極１５ａの間に電流が流れるようになっている。
尚、ここではＧａＮ、ＡｌＧａＮを用いた半導体装置１ａを例にして動作を説明したが、ＩｎＧａＮ、ＩｎＡｌＧａＮを用いた場合にも、その半導体装置は、ここで述べたのと同様の動作をさせることができる。 Thus, in the semiconductor device 1a, a current flows between the source electrode 13a and the drain electrode 15a when the gate voltage Vg is applied.
Here, the operation has been described by taking the semiconductor device 1a using GaN or AlGaN as an example. However, even when InGaN or InAlGaN is used, the semiconductor device should operate in the same manner as described here. Can do.

以上述べたように、半導体装置１ａでは、縦方向の電流経路を形成する電子ドリフト層のｎ型ＧａＮ層４ａの上方に、電子ブロック層のｎ型ＡｌＧａＮ層５ａを介して、積層半導体層を形成する。積層半導体層として、電子走行層のアンドープＧａＮ層６ａ上に電子供給層のＡｌＧａＮ層７ａを形成した、それらの界面近傍に２ＤＥＧ１６ａを生成するものを用いる。これにより、半導体装置１ａの動作時には、アンドープＧａＮ層６ａに高濃度の２ＤＥＧ１６ａを発生させることができる。また、アンドープＧａＮ層６ａ内には電子の散乱体が少ないため、高い移動度を得ることができる。その結果、半導体装置１ａの動作時における電流経路の低抵抗化を図ることができる。また、半導体装置１ａは、半導体層として、ｎ型又はアンドープの、ＧａＮ又はＡｌＧａＮを用いて形成することができる。 As described above, in the semiconductor device 1a, the stacked semiconductor layer is formed above the n-type GaN layer 4a of the electron drift layer that forms the vertical current path through the n-type AlGaN layer 5a of the electron block layer. To do. As the laminated semiconductor layer, a layer in which an AlGaN layer 7a as an electron supply layer is formed on an undoped GaN layer 6a as an electron transit layer and 2DEG 16a is generated in the vicinity of the interface is used. Thus, during operation of the semiconductor device 1a, a high concentration of 2DEG 16a can be generated in the undoped GaN layer 6a. Further, since there are few electron scatterers in the undoped GaN layer 6a, high mobility can be obtained. As a result, the resistance of the current path during the operation of the semiconductor device 1a can be reduced. The semiconductor device 1a can be formed using n-type or undoped GaN or AlGaN as the semiconductor layer.

ここで一例として、別形態の半導体装置について述べる。
図６は半導体装置の別例の要部断面模式図である。
図６に示す半導体装置１００は、ｎ型ＳｉＣ基板等のｎ型基板１０１上に、窒化アルミニウム（ＡｌＮ）層１０２を介して、ｎ型ＧａＮ層１０３、ｐ型ＧａＮ層１０４、ｎ型ＧａＮ層１０５が形成された構造を有している。半導体装置１００では、ＡｌＮ層１０２がバッファ層として、ｎ型ＧａＮ層１０３が電子ドリフト層として、ｐ型ＧａＮ層１０４が電子ブロック層として、ｎ型ＧａＮ層１０５が電子走行層として、それぞれ機能する。半導体装置１００は更に、ｐ型ＧａＮ層１０４を貫通するゲート電極１０６、ｎ型ＧａＮ層１０５に接続されたソース電極１０７、及びｎ型基板１０１の裏面に形成されたドレイン電極１０８を有している。ゲート電極１０６の周囲は、絶縁膜１０９，１１０で覆われている。また、各ソース電極１０７は、ソース配線１１１により接続されている。 Here, another example of a semiconductor device is described as an example.
FIG. 6 is a schematic cross-sectional view of an essential part of another example of the semiconductor device.
A semiconductor device 100 shown in FIG. 6 includes an n-type GaN layer 103, a p-type GaN layer 104, and an n-type GaN layer 105 on an n-type substrate 101 such as an n-type SiC substrate via an aluminum nitride (AlN) layer 102. Has a formed structure. In the semiconductor device 100, the AlN layer 102 functions as a buffer layer, the n-type GaN layer 103 functions as an electron drift layer, the p-type GaN layer 104 functions as an electron block layer, and the n-type GaN layer 105 functions as an electron transit layer. The semiconductor device 100 further includes a gate electrode 106 penetrating the p-type GaN layer 104, a source electrode 107 connected to the n-type GaN layer 105, and a drain electrode 108 formed on the back surface of the n-type substrate 101. . The periphery of the gate electrode 106 is covered with insulating films 109 and 110. Each source electrode 107 is connected by a source wiring 111.

半導体装置１００では、ソース電極１０７からｎ型ＧａＮ層１０５に入った電子の、ｎ型ＧａＮ層１０３への移動を、ゲート電極１０６に電圧を印加して絶縁膜１０９近傍のｐ型ＧａＮ層１０４にチャネルを形成することにより行う。 In the semiconductor device 100, the movement of electrons entering the n-type GaN layer 105 from the source electrode 107 to the n-type GaN layer 103 is applied to the p-type GaN layer 104 near the insulating film 109 by applying a voltage to the gate electrode 106. This is done by forming a channel.

このような縦型の半導体装置１００は、内部にｐｎ接合したＧａＮ層、即ち、ｎ型ＧａＮ層１０３とｐ型ＧａＮ層１０４、及びｐ型ＧａＮ層１０４とｎ型ＧａＮ層１０５を有している。そのため、ｐ型ＧａＮ層１０４のｐ型ドーパントの拡散、特にｎ型ＧａＮ層１０５への上方拡散が起こることで、ｎ型層の形成が設計通りに行えない場合がある。更に、電流経路の一部となるｎ型ＧａＮ層１０５は、ドーパントの存在により、半導体装置１００内の電流経路の抵抗が大きくなる場合がある。また、半導体装置１００では、ＧａＮのようなウルツ鉱型結晶構造を採り得る窒化物半導体の特性の１つである分極電荷を有効に利用することができない。 Such a vertical semiconductor device 100 includes a GaN layer having a pn junction therein, that is, an n-type GaN layer 103 and a p-type GaN layer 104, and a p-type GaN layer 104 and an n-type GaN layer 105. . Therefore, the diffusion of the p-type dopant in the p-type GaN layer 104, particularly the upward diffusion to the n-type GaN layer 105, may prevent the formation of the n-type layer as designed. Furthermore, the n-type GaN layer 105 that is a part of the current path may increase the resistance of the current path in the semiconductor device 100 due to the presence of the dopant. Further, in the semiconductor device 100, it is not possible to effectively use the polarization charge, which is one of the characteristics of a nitride semiconductor that can take a wurtzite crystal structure such as GaN.

これに対し、先に述べた半導体装置１ａでは、電子ブロック層としてｎ型ＡｌＧａＮ層５ａを用いるため、上記のようなｐ型ドーパントの拡散が起こることはない。また、半導体装置１ａでは、２ＤＥＧ１６ａを生成するＡｌＧａＮ層７ａとアンドープＧａＮ層６ａのへテロ接合を用いることで、低抵抗化を図ることができる。 On the other hand, in the semiconductor device 1a described above, since the n-type AlGaN layer 5a is used as the electron blocking layer, the diffusion of the p-type dopant as described above does not occur. In the semiconductor device 1a, the resistance can be reduced by using a heterojunction of the AlGaN layer 7a that generates the 2DEG 16a and the undoped GaN layer 6a.

ここで、図７は半導体装置のソース電極近傍における抵抗の成分分離の説明図である。図７（Ａ）は、半導体装置１００の場合、即ち、ソース電極１０７がｎ型ＧａＮ層１０５に接続されている場合の図である。図７（Ｂ）は、半導体装置１ａの場合、即ち、ソース電極１３ａがＡｌＧａＮ層７ａとアンドープＧａＮ層６ａのへテロ接合におけるＡｌＧａＮ層７ａに接続されている場合の図である。 Here, FIG. 7 is an explanatory diagram of resistance component separation in the vicinity of the source electrode of the semiconductor device. FIG. 7A is a diagram of the semiconductor device 100, that is, a case where the source electrode 107 is connected to the n-type GaN layer 105. FIG. 7B shows the semiconductor device 1a, that is, the case where the source electrode 13a is connected to the AlGaN layer 7a in the heterojunction between the AlGaN layer 7a and the undoped GaN layer 6a.

図７（Ａ）における、ソース電極１０７のｎ型ＧａＮ層１０５内に進入している部分と絶縁膜１０９との距離Ｌ、図７（Ｂ）における、ソース電極１３ａのＡｌＧａＮ層７ａ内に進入している部分と絶縁膜１０ａとの距離Ｌは、いずれも２μｍとしている。また、Ｒ１１は、図７（Ａ）ではソース電極１０７とｎ型ＧａＮ層１０５との接続抵抗を示し、図７（Ｂ）ではソース電極１３ａとＡｌＧａＮ層７ａ／アンドープＧａＮ層６ａヘテロ接合（２ＤＥＧ１６ａ）との接続抵抗を示している。Ｒ１２は、図７（Ａ）では電子がｎ型ＧａＮ層１０５内を横方向に移動する際の抵抗（横方向抵抗）を示し、図７（Ｂ）では電子がアンドープＧａＮ層６ａ内を横方向に移動する際の抵抗（横方向抵抗）を示している。 In FIG. 7A, the distance L between the portion of the source electrode 107 entering the n-type GaN layer 105 and the insulating film 109, and entering the AlGaN layer 7a of the source electrode 13a in FIG. The distance L between the portion and the insulating film 10a is 2 μm. 7A shows the connection resistance between the source electrode 107 and the n-type GaN layer 105, and FIG. 7B shows the source electrode 13a and the AlGaN layer 7a / undoped GaN layer 6a heterojunction (2DEG16a). Connection resistance is shown. In FIG. 7A, R12 indicates resistance (lateral resistance) when electrons move laterally in the n-type GaN layer 105, and in FIG. 7B, electrons laterally move in the undoped GaN layer 6a. The resistance (lateral resistance) when moving to is shown.

半導体装置１００，１ａの接続抵抗Ｒ１１及び横方向抵抗Ｒ１２を表１に示す。 Table 1 shows the connection resistance R11 and the lateral resistance R12 of the semiconductor devices 100 and 1a.

まず、図７（Ａ）の半導体装置１００において、そのｎ型ＧａＮ層１０５のドナー濃度Ｎｄを１×１０¹⁸／ｃｍ³とした場合、ソース電極１０７とｎ型ＧａＮ層１０５との接続抵抗Ｒ１１は、０．２Ωｍｍ程度となる。この時、ｎ型ＧａＮ層１０５の横方向抵抗Ｒ１２は、移動度が３５０ｃｍ²／Ｖ／ｓ程度であるため、３．５Ωｍｍ程度になる。ｎ型ＧａＮ層１０５のドナー濃度Ｎｄを５×１０¹⁸／ｃｍ³に上げた場合には、移動度が２７５ｃｍ²／Ｖ／ｓ程度に低下するため、接続抵抗Ｒ１１は０．１５Ωｍｍ程度、横方向抵抗Ｒ１２は０．９Ωｍｍ程度となる。 First, in the semiconductor device 100 of FIG. 7A, when the donor concentration Nd of the n-type GaN layer 105 is 1 × 10 ¹⁸ / cm ³ , the connection resistance R11 between the source electrode 107 and the n-type GaN layer 105 is , About 0.2Ωmm. At this time, the lateral resistance R12 of the n-type GaN layer 105 is about 3.5 Ωmm because the mobility is about 350 cm ² / V / s. When the donor concentration Nd of the n-type GaN layer 105 is increased to 5 × 10 ¹⁸ / cm ³ , the mobility is reduced to about 275 cm ² / V / s, so that the connection resistance R11 is about 0.15 Ωmm, the lateral direction The resistance R12 is about 0.9 Ωmm.

一方、図７（Ｂ）の半導体装置１ａでは、ソース電極１３ａがＡｌＧａＮ層７ａ直下の２ＤＥＧ１６ａにコンタクトするため、接続抵抗Ｒ１１は０．３Ωｍｍ程度であり、横方向抵抗Ｒ１２は０．５Ωｍｍ程度となる。接続抵抗Ｒ１１と横方向抵抗Ｒ１２の合計抵抗では、図７（Ｂ）の半導体装置１ａでは、図７（Ａ）の半導体装置１００に比べ、２５％〜７５％程度、抵抗を低減することができる。 On the other hand, in the semiconductor device 1a of FIG. 7B, since the source electrode 13a contacts the 2DEG 16a immediately below the AlGaN layer 7a, the connection resistance R11 is about 0.3Ωmm and the lateral resistance R12 is about 0.5Ωmm. . In the total resistance of the connection resistance R11 and the lateral resistance R12, the resistance of the semiconductor device 1a of FIG. 7B can be reduced by about 25% to 75% compared to the semiconductor device 100 of FIG. 7A. .

半導体装置の分野では、しばしば、ソース電極とドレイン電極の間の、動作時の抵抗（オン抵抗）を小さく抑える試みがなされる。ここで、例えば電力デバイスのように、ドレイン電極に比較的大きな電圧が印加される半導体装置では、耐圧を確保するために、ソース電極とドレイン電極の間に一定距離を確保することがある。しかし、ソース電極とドレイン電極の間の距離が増加するのに伴い、オン抵抗は増加する。即ち、一定の耐圧を確保するために、オン抵抗を増加させてしまうことが起こり得る。一方、このような半導体装置においても、ソース電極とゲート電極の間にかかる電圧は比較的小さいため、耐圧を増加させるような工夫がなされることは少ない。しかし、このソース電極とゲート電極の間の抵抗も、半導体装置全体のオン抵抗の一部を占める。従って、ソース電極とゲート電極の間の抵抗低減は、半導体装置のオン抵抗低減に寄与する。 In the field of semiconductor devices, an attempt is often made to reduce the resistance (ON resistance) during operation between the source electrode and the drain electrode. Here, in a semiconductor device such as a power device in which a relatively large voltage is applied to the drain electrode, a certain distance may be secured between the source electrode and the drain electrode in order to ensure a breakdown voltage. However, the on-resistance increases as the distance between the source electrode and the drain electrode increases. That is, the on-resistance may be increased in order to ensure a certain breakdown voltage. On the other hand, even in such a semiconductor device, since the voltage applied between the source electrode and the gate electrode is relatively small, it is rarely devised to increase the withstand voltage. However, the resistance between the source electrode and the gate electrode also occupies a part of the on-resistance of the entire semiconductor device. Therefore, reducing the resistance between the source electrode and the gate electrode contributes to reducing the on-resistance of the semiconductor device.

上記の図７及び表１の知見によれば、ＡｌＧａＮ層７ａとアンドープＧａＮ層６ａのへテロ接合を利用した半導体装置１ａでは、半導体装置１００に比べ、オン抵抗の一部の抵抗（ソース電極１３ａとゲート電極１１ａの間の抵抗）を低く抑えることができる。従って、オン抵抗の低い半導体装置１ａが実現可能になる。或いは、ソース電極１３ａとゲート電極１１ａの間の抵抗を低減できる分、ソース電極１３ａとドレイン電極１５ａの間の距離を増加させ、より高耐圧化した半導体装置１ａが実現可能になる。 According to the knowledge of FIG. 7 and Table 1 above, in the semiconductor device 1a using the heterojunction of the AlGaN layer 7a and the undoped GaN layer 6a, compared to the semiconductor device 100, a part of the resistance (source electrode 13a) And the resistance between the gate electrode 11a) can be kept low. Therefore, the semiconductor device 1a having a low on-resistance can be realized. Alternatively, since the resistance between the source electrode 13a and the gate electrode 11a can be reduced, the distance between the source electrode 13a and the drain electrode 15a is increased, so that the semiconductor device 1a with higher breakdown voltage can be realized.

また、半導体装置１ａでは、半導体装置１００のようにｐ型ＧａＮ層１０４を電子ブロック層に用いず、ｎ型ＡｌＧａＮ層５ａを電子ブロック層に用いる。そのため、半導体装置１ａでは、前述のように、ｐ型ドーパントの拡散による不具合が生じることはない。尚、ＡｌＧａＮを電子ブロック層に用いた場合のシミュレーション結果の一例を、次の図８及び図９に示す。 Further, in the semiconductor device 1a, the p-type GaN layer 104 is not used as an electron block layer unlike the semiconductor device 100, and the n-type AlGaN layer 5a is used as an electron block layer. Therefore, in the semiconductor device 1a, as described above, there is no problem due to the diffusion of the p-type dopant. An example of the simulation result when AlGaN is used for the electron block layer is shown in FIGS.

図８はシミュレーションに用いた半導体装置の構造を示す図である。図９はゲート電圧を変化させた時のドレイン電圧とドレイン電流の関係を示す図である。
図８に示すように、シミュレーションする半導体装置３０としては、簡単のため、ｎ型ＧａＮ層３１（電子ドリフト層）上に、アンドープＡｌＧａＮ層３２（電子ブロック層）、及びｎ型ＧａＮ層３３（電子走行層）を積層した構造のものを用いている。アンドープＡｌＧａＮ層３２のＡｌ組成は、０．４（４０％）としている。半導体装置３０では、ｎ型ＧａＮ層３３及びアンドープＡｌＧａＮ層３２を貫通してｎ型ＧａＮ層３１に達するように、絶縁膜３４及びゲート電極３５を配置し、また、ｎ型ＧａＮ層３３上にソース電極３６、ｎ型ＧａＮ層３１下にドレイン電極３７を配置している。尚、絶縁膜３４は、ここでは、厚さ１００ｎｍのＳｉＮ膜としている。 FIG. 8 shows the structure of the semiconductor device used for the simulation. FIG. 9 is a diagram showing the relationship between the drain voltage and the drain current when the gate voltage is changed.
As shown in FIG. 8, as a semiconductor device 30 to be simulated, for simplicity, an undoped AlGaN layer 32 (electron block layer) and an n-type GaN layer 33 (electrons) are formed on an n-type GaN layer 31 (electron drift layer). A structure in which a traveling layer is laminated is used. The Al composition of the undoped AlGaN layer 32 is 0.4 (40%). In the semiconductor device 30, the insulating film 34 and the gate electrode 35 are disposed so as to penetrate the n-type GaN layer 33 and the undoped AlGaN layer 32 and reach the n-type GaN layer 31, and the source is formed on the n-type GaN layer 33. A drain electrode 37 is disposed under the electrode 36 and the n-type GaN layer 31. Here, the insulating film 34 is a SiN film having a thickness of 100 nm.

このような半導体装置３０を用いてシミュレーションを行った結果の一例を図９に示す。図９には、ゲート電圧Ｖｇを０Ｖ〜５Ｖの範囲で変化させた時の、ドレイン電圧Ｖｄとドレイン電流Ｉｄの関係を示している。 An example of the result of simulation using such a semiconductor device 30 is shown in FIG. FIG. 9 shows the relationship between the drain voltage Vd and the drain current Id when the gate voltage Vg is changed in the range of 0V to 5V.

図９より、ゲート電圧Ｖｇが０Ｖ，１Ｖ，２Ｖといった比較的低い値の時には、ドレイン電圧Ｖｄが印加されている状態でも、全く或いは殆ど、ドレイン電流Ｉｄが流れない。即ち、このような条件では、ソース電極３６からｎ型ＧａＮ層３３に入った電子の、ｎ型ＧａＮ層３１への移動は、アンドープＡｌＧａＮ層３２によってブロックされる。 From FIG. 9, when the gate voltage Vg is a relatively low value such as 0V, 1V, and 2V, the drain current Id does not flow at all or even when the drain voltage Vd is applied. That is, under such conditions, the movement of electrons entering the n-type GaN layer 33 from the source electrode 36 to the n-type GaN layer 31 is blocked by the undoped AlGaN layer 32.

そして、ゲート電圧Ｖｇを３Ｖ，４Ｖ，５Ｖといった比較的高い値とした時には、ドレイン電圧Ｖｄが印加されている状態で、ドレイン電流Ｉｄが流れるようになる。即ち、このような条件では、ゲート電圧Ｖｇにより、絶縁膜３４の電位が下がり、接触するアンドープＡｌＧａＮ層３２の電位が下がって、絶縁膜３４近傍のアンドープＡｌＧａＮ層３２にチャネルが形成される。それにより、ソース電極３６からｎ型ＧａＮ層３３に入った電子が、アンドープＡｌＧａＮ層３２を越えて、ｎ型ＧａＮ層３１へと移動する。 When the gate voltage Vg is set to a relatively high value such as 3V, 4V, and 5V, the drain current Id flows while the drain voltage Vd is applied. That is, under such conditions, the potential of the insulating film 34 is lowered by the gate voltage Vg, the potential of the undoped AlGaN layer 32 in contact therewith is lowered, and a channel is formed in the undoped AlGaN layer 32 in the vicinity of the insulating film 34. Thereby, electrons entering the n-type GaN layer 33 from the source electrode 36 move to the n-type GaN layer 31 beyond the undoped AlGaN layer 32.

図９の結果より、図８に示したＡｌＧａＮを電子ブロック層に用いた半導体装置３０であっても、ノーマリオフ動作が行えることがわかる。尚、絶縁膜３４の種類や厚みを変えた場合にも、半導体装置３０をオンするゲート電圧Ｖｇの閾値は変化するものの、図９と同様の結果を得ることができる。電子ブロック層に、ＧａＮではなく、ＡｌＧａＮを用いても、ノーマリオフ動作をする半導体装置を形成することが可能である。 From the results of FIG. 9, it can be seen that the normally-off operation can be performed even in the semiconductor device 30 using AlGaN as the electron block layer shown in FIG. Even when the type and thickness of the insulating film 34 are changed, although the threshold value of the gate voltage Vg for turning on the semiconductor device 30 changes, the same result as in FIG. 9 can be obtained. Even if AlGaN is used for the electron block layer instead of GaN, it is possible to form a semiconductor device that performs normally-off operation.

次に、上記のような半導体装置１ａの製造方法の一例について説明する。
図２に示したような構成を有する半導体装置１ａの形成では、まず、ｎ型基板２ａ上に、ｎ型ＡｌＧａＮ層３ａ、ｎ型ＧａＮ層４ａ、ｎ型ＡｌＧａＮ層５ａ、アンドープＧａＮ層６ａ、ＡｌＧａＮ層７ａ及びｎ型ＧａＮ層８ａを、順に形成する。 Next, an example of a method for manufacturing the semiconductor device 1a as described above will be described.
In forming the semiconductor device 1a having the configuration shown in FIG. 2, first, the n-type AlGaN layer 3a, the n-type GaN layer 4a, the n-type AlGaN layer 5a, the undoped GaN layer 6a, and the AlGaN are formed on the n-type substrate 2a. A layer 7a and an n-type GaN layer 8a are sequentially formed.

各層の形成は、有機金属化学気相堆積（Metal Organic Chemical Vapor Deposition：ＭＯＣＶＤ）法を用いて行うことができる。ＭＯＣＶＤ法において、Ｎ元素の原料ガスには、例えば、アンモニア（ＮＨ₃）ガスを用いる。また、III族元素の原料ガスには、例えば、トリメチルアルミニウム（ＴＭＡ）、トリメチルガリウム（ＴＭＧ）等の有機III族化合物原料を用いる。尚、ＩｎＡｌＧａＮ層、ＩｎＧａＮ層を形成する場合には、Ｉｎ元素の原料ガスに、例えば、トリメチルインジウム（ＴＭＩ）を用いる。また、ｎ型不純物をドーピングする場合には、例えば、シラン（ＳｉＨ₄）を用いる。 Each layer can be formed by using a metal organic chemical vapor deposition (MOCVD) method. In the MOCVD method, for example, ammonia (NH ₃ ) gas is used as the N element source gas. Further, as the group III element source gas, for example, an organic group III compound source such as trimethylaluminum (TMA) or trimethylgallium (TMG) is used. In the case of forming an InAlGaN layer or an InGaN layer, for example, trimethylindium (TMI) is used as a source gas of In element. When doping an n-type impurity, for example, silane (SiH ₄ ) is used.

例えば、ｎ型ＡｌＧａＮ層３ａは、ＴＭＧ流量１ｓｃｃｍ〜５０ｓｃｃｍ、ＴＭＡ流量１ｓｃｃｍ〜５０ｓｃｃｍ、ＮＨ₃流量２０ｓｌｍ、圧力１０００Ｔｏｒｒ、温度１１００℃の条件で形成することができる。ｎ型ＧａＮ層４ａ、ｎ型ＡｌＧａＮ層５ａ、アンドープＧａＮ層６ａ、ＡｌＧａＮ層７ａ及びｎ型ＧａＮ層８ａについても、それぞれ所定の条件で、ＭＯＣＶＤ法により形成することができる。 For example, the n-type AlGaN layer 3a can be formed under the conditions of a TMG flow rate of 1 sccm to 50 sccm, a TMA flow rate of 1 sccm to 50 sccm, an NH ₃ flow rate of 20 slm, a pressure of 1000 Torr, and a temperature of 1100 ° C. The n-type GaN layer 4a, the n-type AlGaN layer 5a, the undoped GaN layer 6a, the AlGaN layer 7a, and the n-type GaN layer 8a can also be formed by the MOCVD method under predetermined conditions.

ＭＯＣＶＤ法による各半導体層の形成後は、ｎ型ＧａＮ層８ａ、ＡｌＧａＮ層７ａ、アンドープＧａＮ層６ａ及びｎ型ＡｌＧａＮ層５ａを貫通してｎ型ＧａＮ層４ａに達する開口部９ａを形成する。開口部９ａは、まずｎ型ＧａＮ層８ａ上に、開口部９ａを形成する予定の領域に開口を設けたレジストパターンを形成し、そのレジストパターンをマスクにしてエッチングを行うことで、形成することができる。開口部９ａの形成後、レジストパターンは除去する。 After each semiconductor layer is formed by the MOCVD method, an opening 9a that penetrates the n-type GaN layer 8a, the AlGaN layer 7a, the undoped GaN layer 6a, and the n-type AlGaN layer 5a and reaches the n-type GaN layer 4a is formed. The opening 9a is first formed on the n-type GaN layer 8a by forming a resist pattern having an opening in a region where the opening 9a is to be formed, and performing etching using the resist pattern as a mask. Can do. After the opening 9a is formed, the resist pattern is removed.

次いで、絶縁膜１０ａを形成する。例えば、絶縁膜１０ａとしてＳｉＮ膜を形成する。ＳｉＮ膜は、プラズマＣＶＤ法により形成することができる。尚、絶縁膜１０ａは、例えば、開口部９ａを埋め、ｎ型ＧａＮ層８ａ表面を覆うように、形成する。 Next, the insulating film 10a is formed. For example, a SiN film is formed as the insulating film 10a. The SiN film can be formed by a plasma CVD method. The insulating film 10a is formed, for example, so as to fill the opening 9a and cover the surface of the n-type GaN layer 8a.

そして、開口部９ａに形成した絶縁膜１０ａに、開口部９ａ内面に絶縁膜１０ａを残して、ゲート電極１１ａ用の開口部を形成する。開口部９ａ内面の絶縁膜１０ａが、ゲート絶縁膜として機能するようになる。また、ソース電極１３ａの形成予定領域には、絶縁膜１０ａ及びｎ型ＧａＮ層８ａを貫通してＡｌＧａＮ層７ａに達する、ソース電極１３ａ用の開口部を形成する。 Then, an opening for the gate electrode 11a is formed on the insulating film 10a formed in the opening 9a, leaving the insulating film 10a on the inner surface of the opening 9a. The insulating film 10a on the inner surface of the opening 9a functions as a gate insulating film. Further, in the region where the source electrode 13a is to be formed, an opening for the source electrode 13a that reaches the AlGaN layer 7a through the insulating film 10a and the n-type GaN layer 8a is formed.

このソース電極１３ａ用の開口部は、２ＤＥＧ１６生成領域の面積確保の観点では、ＡｌＧａＮ層７ａ下のアンドープＧａＮ層６ａに達しないように形成することが好ましい。また、ソース電極１３ａ用の開口部は、その開口部底にＡｌＧａＮ層７ａが表出していれば、必ずしもＡｌＧａＮ層７ａ内部にまで掘り込まれていなくても構わない。 The opening for the source electrode 13a is preferably formed so as not to reach the undoped GaN layer 6a under the AlGaN layer 7a from the viewpoint of securing the area of the 2DEG16 generation region. Further, the opening for the source electrode 13a may not necessarily be dug into the AlGaN layer 7a as long as the AlGaN layer 7a is exposed at the bottom of the opening.

これらゲート電極１１ａ用及びソース電極１３ａ用の開口部は、それぞれ所定の領域に開口を設けたレジストパターンをマスクにしてエッチングを行うことで、形成することができる。 The openings for the gate electrode 11a and the source electrode 13a can be formed by etching using a resist pattern having openings in predetermined regions as masks.

尚、絶縁膜１０ａは、開口部９ａの形成後、ゲート電極１１ａ形成用の空間（上記のゲート電極１１ａ用の開口部に相当）を残して、開口部９ａ内面及びｎ型ＧａＮ層８ａ表面に選択的に形成するようにしてもよい。その場合は、その後、ｎ型ＧａＮ層８ａ表面の絶縁膜１０ａ及びｎ型ＧａＮ層８ａを貫通してＡｌＧａＮ層７ａに達するように、ソース電極１３ａ用の開口部を形成すればよい。 The insulating film 10a is formed on the inner surface of the opening 9a and the surface of the n-type GaN layer 8a after forming the opening 9a, leaving a space for forming the gate electrode 11a (corresponding to the opening for the gate electrode 11a). You may make it form selectively. In that case, an opening for the source electrode 13a may be formed so as to penetrate the insulating film 10a on the surface of the n-type GaN layer 8a and the n-type GaN layer 8a and reach the AlGaN layer 7a.

ゲート電極１１ａ用及びソース電極１３ａ用の開口部を形成した後は、ゲート電極１１ａ用の開口部にゲート電極１１ａを形成し、ソース電極１３ａ用の開口部にソース電極１３ａを形成する。 After the openings for the gate electrode 11a and the source electrode 13a are formed, the gate electrode 11a is formed in the opening for the gate electrode 11a, and the source electrode 13a is formed in the opening for the source electrode 13a.

ソース電極１３ａは、例えば、Ｔｉ及びＡｌを用いて形成することができる。その場合は、Ｔｉ膜の形成後、その上にＡｌ膜を形成する。ソース電極１３ａは、例えば、フォトリソグラフィ技術と蒸着技術を用いた成膜と、その後のリフトオフにより、形成することができる。Ｔｉ膜とＡｌ膜の形成後は、熱処理を行って合金化する。これにより、ＡｌＧａＮ層７ａとアンドープＧａＮ層６ａのヘテロ接合により形成される２ＤＥＧ１６ａにオーミック接触するソース電極１３ａを形成する。 The source electrode 13a can be formed using, for example, Ti and Al. In that case, after forming the Ti film, an Al film is formed thereon. The source electrode 13a can be formed by, for example, film formation using a photolithography technique and a vapor deposition technique, and subsequent lift-off. After forming the Ti film and the Al film, heat treatment is performed to form an alloy. As a result, the source electrode 13a is formed in ohmic contact with the 2DEG 16a formed by the heterojunction of the AlGaN layer 7a and the undoped GaN layer 6a.

また、ゲート電極１１ａは、例えば、Ｎｉ又はＮｉを主体とする材料を用いて形成することができる。ゲート電極１１ａは、例えば、フォトリソグラフィ技術と蒸着技術を用いた成膜と、その後のリフトオフにより、形成することができる。 The gate electrode 11a can be formed using, for example, Ni or a material mainly composed of Ni. The gate electrode 11a can be formed by, for example, film formation using a photolithography technique and a vapor deposition technique, and subsequent lift-off.

ゲート電極１１ａ及びソース電極１３ａの形成後は、ゲート電極１１ａの表面保護膜となる絶縁膜１２ａを、ＳｉＮ膜等により形成する。
その後は、必要に応じてｎ型基板２ａの裏面を研磨することにより、ｎ型基板２ａを所定の厚さにする。そして、ｎ型基板２ａの表面側に、ソース電極１３ａに接続されるソース配線１４ａを形成し、ｎ型基板２ａの裏面に、ドレイン電極１５ａを形成する。これにより、図２及び図３に例示したような構成を有する半導体装置１ａを得ることができる。 After the formation of the gate electrode 11a and the source electrode 13a, an insulating film 12a serving as a surface protective film for the gate electrode 11a is formed using a SiN film or the like.
Thereafter, the back surface of the n-type substrate 2a is polished as necessary to make the n-type substrate 2a have a predetermined thickness. Then, the source wiring 14a connected to the source electrode 13a is formed on the front surface side of the n-type substrate 2a, and the drain electrode 15a is formed on the back surface of the n-type substrate 2a. Thereby, the semiconductor device 1a having the configuration illustrated in FIGS. 2 and 3 can be obtained.

以上、ＧａＮ系縦型トランジスタを含む半導体装置１ａについて説明した。半導体装置１ａは、バンドギャップの大きいＧａＮ及びＡｌＧａＮを用いることで、例えば、電力デバイス等の、比較的高耐圧が要求されるデバイスに適用することが可能である。 The semiconductor device 1a including the GaN-based vertical transistor has been described above. By using GaN and AlGaN having a large band gap, the semiconductor device 1a can be applied to a device that requires a relatively high breakdown voltage, such as a power device.

高耐圧が要求される電力デバイスでは、縦型と横型のいずれの場合も、その耐圧を、ソース電極１３ａとドレイン電極１５ａの間の距離で調整することができる。縦型の半導体装置１ａでは、表面側のソース電極１３ａと裏面側のドレイン電極１５ａの間に設ける電子ドリフト層等の半導体層の厚み、即ち縦方向のサイズで、耐圧を調整することができる。 In a power device that requires a high breakdown voltage, the breakdown voltage can be adjusted by the distance between the source electrode 13a and the drain electrode 15a in both the vertical type and the horizontal type. In the vertical semiconductor device 1a, the breakdown voltage can be adjusted by the thickness of a semiconductor layer such as an electron drift layer provided between the source electrode 13a on the front surface side and the drain electrode 15a on the back surface side, that is, the size in the vertical direction.

一方、表面側にソース電極及びドレイン電極を設けるような横型の半導体装置では、それらの電極間距離を耐圧に基づいて確保しようとすると、横方向のサイズ（半導体装置（チップ）の平面サイズ）が大きくなってしまう場合がある。その結果、１枚のウェハから取得されるチップ数が減少し、１チップにかかる製造コストが増加する場合がある。 On the other hand, in a horizontal type semiconductor device in which a source electrode and a drain electrode are provided on the surface side, the lateral size (planar size of the semiconductor device (chip)) is increased when attempting to secure the distance between the electrodes based on the breakdown voltage. Sometimes it gets bigger. As a result, the number of chips acquired from one wafer may decrease, and the manufacturing cost for one chip may increase.

上記の半導体装置１ａによれば、縦方向のサイズで耐圧を調整することが可能であるため、横方向のサイズの増加を抑えて、所定の耐圧を確保することができる。
また、上記の半導体装置１ａでは、縦型構造を採用し、耐圧確保のためにソース電極１３ａとドレイン電極１５ａの間の距離が大きくなることによって増加し得るオン抵抗を、ＡｌＧａＮ／ＧａＮへテロ接合構造を採用することで低く抑えることが可能になっている。即ち、ＡｌＧａＮ／ＧａＮへテロ接合構造によって発生する高濃度のキャリアを利用し、半導体装置１ａのオン抵抗低減を図っている。これにより、高耐圧、低損失、低オン抵抗の半導体装置１ａが実現可能となる。 According to the semiconductor device 1a described above, the breakdown voltage can be adjusted by the size in the vertical direction, and therefore, a predetermined breakdown voltage can be secured while suppressing an increase in the size in the horizontal direction.
In the semiconductor device 1a, a vertical structure is employed, and an on-resistance that can be increased by increasing the distance between the source electrode 13a and the drain electrode 15a in order to secure a withstand voltage. By adopting a structure, it is possible to keep it low. That is, the on-resistance of the semiconductor device 1a is reduced by using high-concentration carriers generated by the AlGaN / GaN heterojunction structure. As a result, a semiconductor device 1a having a high breakdown voltage, low loss, and low on-resistance can be realized.

更に、半導体装置１ａでは、ｎ型又はアンドープの、ＧａＮ又はＡｌＧａＮを用いて形成するため、ｐ型のドーパントを意図的に導入したときのような不純物拡散の不具合を抑え、高性能、高品質の半導体装置１ａが実現可能となる。 Further, since the semiconductor device 1a is formed using n-type or undoped GaN or AlGaN, it suppresses the problem of impurity diffusion as when a p-type dopant is intentionally introduced, and has high performance and high quality. The semiconductor device 1a can be realized.

以上説明した実施の形態に関し、更に以下の付記を開示する。
（付記１）基板と、
前記基板の上方に形成された第１半導体層と、
前記第１半導体層上に形成された第２半導体層と、
前記第２半導体層内に形成された第１電極と、
前記第２半導体層上に形成され、第３半導体層と前記第３半導体層上の第４半導体層とを含み、前記第３半導体層内に２次元電子ガスが生成される積層半導体と、
前記積層半導体に接続された第２電極と、
前記基板に接続された第３電極と、
を含むことを特徴とする半導体装置。 Regarding the embodiment described above, the following additional notes are further disclosed.
(Appendix 1) a substrate,
A first semiconductor layer formed above the substrate;
A second semiconductor layer formed on the first semiconductor layer;
A first electrode formed in the second semiconductor layer;
A stacked semiconductor formed on the second semiconductor layer, including a third semiconductor layer and a fourth semiconductor layer on the third semiconductor layer, wherein a two-dimensional electron gas is generated in the third semiconductor layer;
A second electrode connected to the laminated semiconductor;
A third electrode connected to the substrate;
A semiconductor device comprising:

（付記２）前記第１半導体層及び前記第３半導体層は、それぞれ第１電子親和力及び第３電子親和力を有し、前記第２半導体層は、前記第１電子親和力及び前記第３電子親和力よりも小さい第２電子親和力を有し、前記第４半導体層は、前記第３電子親和力よりも小さい第４電子親和力を有することを特徴とする付記１に記載の半導体装置。 (Supplementary Note 2) The first semiconductor layer and the third semiconductor layer have a first electron affinity and a third electron affinity, respectively, and the second semiconductor layer is based on the first electron affinity and the third electron affinity. 2. The semiconductor device according to appendix 1, wherein the fourth semiconductor layer has a fourth electron affinity that is smaller than the third electron affinity.

（付記３）前記第１半導体層はｎ型、前記第２半導体層はｎ型又はアンドープ、前記第３半導体層はアンドープ、前記第４半導体層はｎ型又はアンドープであることを特徴とする付記１又は２に記載の半導体装置。 (Supplementary note 3) The first semiconductor layer is n-type, the second semiconductor layer is n-type or undoped, the third semiconductor layer is undoped, and the fourth semiconductor layer is n-type or undoped. 3. The semiconductor device according to 1 or 2.

（付記４）前記第１半導体層及び前記第３半導体層は、構成元素として窒素及びガリウムを含み、前記第２半導体層及び前記第４半導体層は、構成元素として窒素、アルミニウム及びガリウムを含むことを特徴とする付記１乃至３のいずれかに記載の半導体装置。 (Supplementary Note 4) The first semiconductor layer and the third semiconductor layer include nitrogen and gallium as constituent elements, and the second semiconductor layer and the fourth semiconductor layer include nitrogen, aluminum, and gallium as constituent elements. 4. The semiconductor device according to any one of appendices 1 to 3, wherein:

（付記５）前記第２半導体層のアルミニウム組成が、前記第３半導体層に向かって高くなっていることを特徴とする付記４に記載の半導体装置。
（付記６）前記第２半導体層は、第１開口部を有し、前記第１開口部に、絶縁膜を介して、前記第１電極が形成されることを特徴とする付記１乃至５のいずれかに記載の半導体装置。 (Additional remark 5) The semiconductor device of Additional remark 4 characterized by the aluminum composition of the said 2nd semiconductor layer becoming high toward the said 3rd semiconductor layer.
(Supplementary note 6) The supplementary notes 1 to 5, wherein the second semiconductor layer has a first opening, and the first electrode is formed in the first opening via an insulating film. The semiconductor device according to any one of the above.

（付記７）前記第１半導体層及び前記第３半導体層はそれぞれ、前記第１開口部に連なる第２開口部及び第３開口部を有し、
前記絶縁膜及び前記第１電極は、前記第１開口部、前記第２開口部及び前記第３開口部に跨って形成されることを特徴とする付記６に記載の半導体装置。 (Supplementary Note 7) Each of the first semiconductor layer and the third semiconductor layer has a second opening and a third opening that are continuous with the first opening,
The semiconductor device according to appendix 6, wherein the insulating film and the first electrode are formed across the first opening, the second opening, and the third opening.

（付記８）基板の上方に第１半導体層を形成する工程と、
前記第１半導体層上に第２半導体層を形成する工程と、
前記第２半導体層上に、第３半導体層と前記第３半導体層上の第４半導体層とを含み、前記第３半導体層内に２次元電子ガスが生成される積層半導体を形成する工程と、
前記第２半導体層内に第１電極を形成する工程と、
前記積層半導体に接続された第２電極を形成する工程と、
前記基板に接続された第３電極を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。 (Appendix 8) A step of forming a first semiconductor layer above a substrate;
Forming a second semiconductor layer on the first semiconductor layer;
Forming a stacked semiconductor including a third semiconductor layer and a fourth semiconductor layer on the third semiconductor layer on the second semiconductor layer, wherein a two-dimensional electron gas is generated in the third semiconductor layer; ,
Forming a first electrode in the second semiconductor layer;
Forming a second electrode connected to the laminated semiconductor;
Forming a third electrode connected to the substrate;
A method for manufacturing a semiconductor device, comprising:

（付記９）前記第２半導体層に第１開口部を形成する工程を更に含み、
形成された前記第１開口部に、絶縁膜を介して、前記第１電極を形成することを特徴とする付記８に記載の半導体装置の製造方法。 (Supplementary Note 9) The method further includes a step of forming a first opening in the second semiconductor layer,
9. The method of manufacturing a semiconductor device according to appendix 8, wherein the first electrode is formed in the formed first opening through an insulating film.

（付記１０）前記第１半導体層及び前記第３半導体層にそれぞれ、前記第１開口部に連なる第２開口部及び第３開口部を形成する工程を更に含み、
前記第１開口部、前記第２開口部及び前記第３開口部に跨って、前記絶縁膜及び前記第１電極を形成することを特徴とする付記９に記載の半導体装置の製造方法。 (Additional remark 10) It further includes the process of forming the 2nd opening part and 3rd opening part which are connected to the 1st opening part in the 1st semiconductor layer and the 3rd semiconductor layer, respectively.
The method for manufacturing a semiconductor device according to appendix 9, wherein the insulating film and the first electrode are formed across the first opening, the second opening, and the third opening.

１，１ａ，３０，１００半導体装置
２基板
２ａ，１０１ｎ型基板
３バッファ層
３ａ，５ａｎ型ＡｌＧａＮ層
４電子ドリフト層
４ａ，８ａ，３１，３３，１０３，１０５ｎ型ＧａＮ層
５電子ブロック層
６電子走行層
６ａアンドープＧａＮ層
７電子供給層
７ａＡｌＧａＮ層
８表面保護層
９，９ａ開口部
１０，１０ａ，１２，１２ａ，３４，１０９，１１０絶縁膜
１１，１１ａ，３５，１０６ゲート電極
１３，１３ａ，３６，１０７ソース電極
１４，１４ａ，１１１ソース配線
１５，１５ａ，３７，１０８ドレイン電極
１６，１６ａ２ＤＥＧ
３２アンドープＡｌＧａＮ層
１０２ＡｌＮ層
１０４ｐ型ＧａＮ層 1, 1a, 30, 100 Semiconductor device 2 Substrate 2a, 101 n-type substrate 3 buffer layer 3a, 5a n-type AlGaN layer 4 electron drift layer 4a, 8a, 31, 33, 103, 105 n-type GaN layer 5 electron block layer 6 Electron traveling layer 6a Undoped GaN layer 7 Electron supply layer 7a AlGaN layer 8 Surface protective layer 9, 9a Opening 10, 10a, 12, 12a, 34, 109, 110 Insulating film 11, 11a, 35, 106 Gate electrode 13, 13a, 36, 107 Source electrode 14, 14a, 111 Source wiring 15, 15a, 37, 108 Drain electrode 16, 16a 2DEG
32 Undoped AlGaN layer 102 AlN layer 104 p-type GaN layer

Claims

A substrate,
An n-type first semiconductor layer formed above the substrate;
A second semiconductor layer n-type or undoped formed above the first semiconductor layer,
A gate electrode formed in the second semiconductor layer;
The second formed above the semiconductor layer, and a fourth semiconductor layer above the n-type or undoped said third semiconductor layer of undoped third semiconductor layer, a two-dimensional electron gas in the third semiconductor layer A laminated semiconductor where
A source electrode connected to said stack in a semiconductor,
A drain electrode connected to the substrate;
Only including,
The first semiconductor layer and the third semiconductor layer have a first electron affinity and a third electron affinity, respectively, and the second semiconductor layer is a second smaller than the first electron affinity and the third electron affinity. Having an electron affinity, and the fourth semiconductor layer has a fourth electron affinity smaller than the third electron affinity;
A current path extending from the source electrode along the two-dimensional electron gas in the third semiconductor layer to the vicinity of the gate electrode and further extending from the vicinity of the gate electrode to the drain electrode through the second semiconductor layer is formed. A semiconductor device.

The first semiconductor layer and the third semiconductor layer include nitrogen and gallium as constituent elements, and the second semiconductor layer and the fourth semiconductor layer include nitrogen, aluminum, and gallium as constituent elements. The semiconductor device according to claim 1 .

3. The semiconductor device according to claim 2, wherein at least one of the first semiconductor layer, the second semiconductor layer, the third semiconductor layer, and the fourth semiconductor layer contains indium.

Said second semiconductor layer has a first opening, the first opening, via the insulating film, according to any one of claims 1 to 3, characterized in that the gate electrode is formed Semiconductor device.

Forming an n-type first semiconductor layer above the substrate;
Forming an n-type or a second semiconductor layer of undoped above the first semiconductor layer,
Above the second semiconductor layer, and a n-type or fourth semiconductor layer of undoped above the third semiconductor layer of undoped and said third semiconductor layer, a two-dimensional electron gas in the third semiconductor layer is produced Forming a laminated semiconductor to be formed;
Forming a gate electrode in the second semiconductor layer;
Forming a source connected electrode in the stacking the semiconductor,
Forming a drain electrode connected to the substrate;
Only including,
The first semiconductor layer and the third semiconductor layer have a first electron affinity and a third electron affinity, respectively, and the second semiconductor layer is a second smaller than the first electron affinity and the third electron affinity. Having an electron affinity, and the fourth semiconductor layer has a fourth electron affinity smaller than the third electron affinity;
A current path extending from the source electrode along the two-dimensional electron gas in the third semiconductor layer to the vicinity of the gate electrode and further extending from the vicinity of the gate electrode to the drain electrode through the second semiconductor layer is formed. A method for manufacturing a semiconductor device.