JP5659059B2

JP5659059B2 - Etching method of silicon substrate

Info

Publication number: JP5659059B2
Application number: JP2011066342A
Authority: JP
Inventors: 森川　泰宏; 泰宏森川; 貴英村山
Original assignee: Ulvac Inc
Current assignee: Ulvac Inc
Priority date: 2011-03-24
Filing date: 2011-03-24
Publication date: 2015-01-28
Anticipated expiration: 2031-03-24
Also published as: JP2012204510A

Description

この発明は、配線が含まれるシリコン絶縁層を有したシリコン基板にシリコン絶縁層とシリコン基板とを貫通する孔を形成するシリコン基板のエッチング方法に関する。 The present invention relates to etching how the silicon substrate to form a hole penetrating the silicon substrate a silicon insulating layer on a silicon substrate having a silicon insulating layer included wiring.

近年、各種半導体デバイスに対する小型化や高密度化の要請から、多層配線層の形成されたシリコン基板同士を積層して半導体デバイスを形成することにより、該半導体デバイスの実装面積を縮小しつつ素子の密度を高める試みが盛んに行われている。これに際して、例えば特許文献１に記載のように、シリコン基板を貫通するシリコン貫通電極（Through Silicon Via ：ＴＳＶ）によって、シリコン基板が有する素子と他のシリコン基板が有する素子とを接続する試みも盛んに行われている。 In recent years, due to demands for miniaturization and high density of various semiconductor devices, by forming a semiconductor device by stacking silicon substrates on which a multilayer wiring layer is formed, the mounting area of the semiconductor device can be reduced while reducing the mounting area of the semiconductor device. There are many attempts to increase the density. At this time, for example, as described in Patent Document 1, an attempt is made to connect an element included in a silicon substrate and an element included in another silicon substrate by a through silicon via (TSV) penetrating the silicon substrate. Has been done.

従来のように、シリコン基板間での電気的な接続をボンディングワイヤにて行う場合、上述のような半導体デバイスの実装には、ボンディングワイヤの引き回しに必要な面積とシリコン基板の面積とを足した分だけの面積が必要とされる。これに対し、シリコン基板間の接続をＴＳＶによって行った場合には、上記シリコン基板の面積と略等しい面積のみで半導体デバイスを実装することが可能である。 When electrical connection between silicon substrates is performed using a bonding wire as in the past, the area required for routing the bonding wire and the area of the silicon substrate are added to the mounting of the semiconductor device as described above. Only an area is required. On the other hand, when the connection between the silicon substrates is made by TSV, it is possible to mount the semiconductor device only with an area substantially equal to the area of the silicon substrate.

特開２０１０−８７２３３号公報JP 2010-87233 A

ところで、上記多層配線層に形成される各種の配線には、半導体デバイスにて電気的な接続に寄与する接続配線の他、電気的な接続には寄与しないダミー配線も含まれている。このようなダミー配線は、通常、ダミー配線以外の配線を形成するときに、これの加工精度を高める目的で形成されるものである。それゆえに、ダミー配線以外の配線が形成された後にあっては、こうしたダミー配線に対して特別な機能は必要とされていない。そこで、素子や接続配線のレイアウトの都合上、ダミー配線が含まれる領域に上述したＴＳＶが形成されることも少なくない。図５は、ＴＳＶ用の貫通孔が形成される工程の一部を示す工程図であって、ＴＳＶが形成される領域に上記ダミー配線が含まれる場合を示す。なお、図５には、貫通孔の加工形状を説明する便宜上、ダミー配線を含むシリコン絶縁層が２層である場合を例示する。 By the way, various wirings formed in the multilayer wiring layer include dummy wirings that do not contribute to electrical connection in addition to connection wirings that contribute to electrical connection in a semiconductor device. Such a dummy wiring is usually formed for the purpose of improving the processing accuracy when wiring other than the dummy wiring is formed. Therefore, no special function is required for such dummy wiring after wiring other than dummy wiring is formed. Therefore, the above-described TSV is often formed in a region including a dummy wiring for the convenience of layout of elements and connection wiring. FIG. 5 is a process diagram showing a part of a process for forming a through hole for TSV, and shows a case where the dummy wiring is included in a region where a TSV is formed. FIG. 5 illustrates a case where there are two silicon insulating layers including dummy wirings for convenience of explaining the processed shape of the through hole.

図５（ａ）に示されるように、シリコン基板６１上には、第一シリコン絶縁層６２と第二シリコン絶縁層６３とが積層されている。これらシリコン絶縁層６２，６３のそれぞれでは、該シリコン絶縁層６２，６３に形成された溝部６２ｇ，６３ｇの内面全体が、タンタルからなるバリアメタル層６２ｂ，６３ｂによって覆われるとともに、該バリアメタル層６２ｂ，６３ｂで覆われた溝部６２ｇ，６３ｇの内部には、銅からなるダミー配線６２ｃ，６３ｃが埋め込まれている。 As shown in FIG. 5A, a first silicon insulating layer 62 and a second silicon insulating layer 63 are stacked on the silicon substrate 61. In each of these silicon insulating layers 62 and 63, the entire inner surfaces of the grooves 62g and 63g formed in the silicon insulating layers 62 and 63 are covered with barrier metal layers 62b and 63b made of tantalum, and the barrier metal layer 62b. , 63b covered with dummy wirings 62c, 63c made of copper are embedded in the grooves 62g, 63g.

ここで、図５（ａ）の二点鎖線で挟まれる領域にＴＳＶが形成される場合、まず、該領域における第二シリコン絶縁層６３の上層が、各種のエッチングにより除去される。次いで、ウェットエッチングによるダミー配線６３ｃの除去、ドライエッチングによるバリアメタル層６３ｂ及びシリコン絶縁層６３の除去が、この順に行われる。続いて、ウェット
エッチングによるダミー配線６２ｃの除去、ドライエッチングによるバリアメタル層６２ｂ及びシリコン絶縁層６２の除去が、この順に行われる。これら一連のエッチングにより、図５（ｂ）に示されるように、シリコン基板６１の表面のうち、ＴＳＶの形成される領域が露出して、この露出した領域に対し、シリコン基板６１のエッチングが行われる。 Here, when the TSV is formed in a region sandwiched between two-dot chain lines in FIG. 5A, first, the upper layer of the second silicon insulating layer 63 in the region is removed by various etchings. Next, the removal of the dummy wiring 63c by wet etching and the removal of the barrier metal layer 63b and the silicon insulating layer 63 by dry etching are performed in this order. Subsequently, removal of the dummy wiring 62c by wet etching and removal of the barrier metal layer 62b and the silicon insulating layer 62 by dry etching are performed in this order. As a result of the series of etching, as shown in FIG. 5B, a region where TSV is formed is exposed on the surface of the silicon substrate 61, and the silicon substrate 61 is etched into the exposed region. Is called.

この際、互いに異なる材料からなる複数の層の各々が、互いに異なるエッチング条件で連続的にエッチングされるため、一つの層がエッチングされる途中では、該エッチングに用いられるエッチャントによって、他の層の表面が変質することも少なくない。特に、エッチングが進む方向にて、互いに異なる材料が連続するとなれば、こうした材料の変質も生じやすくなる。 At this time, each of the plurality of layers made of different materials is continuously etched under different etching conditions. Therefore, while one layer is being etched, the other layers are etched by the etchant used for the etching. The surface often changes in quality. In particular, if different materials continue in the direction in which etching proceeds, such material alteration is likely to occur.

その結果、図５（ｂ）に示されるように、露出したシリコン基板６１の表面のうち、特に溝部６２ｇ，６３ｇにおける溝側面の下方には、残渣６４が堆積してしまう場合がある。そして、残渣６４が存在する状態からシリコン基板６１のエッチングが行われると、該残渣６４の形成された領域が、他の領域よりもエッチングされにくいために、図５（ｃ）に示されるように、ＴＳＶの形成領域には、シリコン基板６１のエッチング残り６１ａが形成されてしまう。つまり、シリコン基板に対してエッチングによる加工の精度が低下してしまうことになる。なお、上記エッチング残りが形成される問題とは、ＴＳＶの形成領域に含まれるダミー配線の層数や配線層の形成材料に関わらず、ＴＳＶが形成される領域にシリコン絶縁層とダミー配線とが含まれる場合には、概ね共通するものである。 As a result, as shown in FIG. 5B, the residue 64 may be deposited on the exposed surface of the silicon substrate 61, particularly below the groove side surfaces of the groove portions 62g and 63g. Then, when the silicon substrate 61 is etched from the state where the residue 64 exists, the region where the residue 64 is formed is less likely to be etched than the other regions, and as shown in FIG. The etching residue 61a of the silicon substrate 61 is formed in the TSV formation region. That is, the accuracy of processing by etching with respect to the silicon substrate is reduced. The problem of the etching residue is that the silicon insulating layer and the dummy wiring are formed in the region where the TSV is formed regardless of the number of layers of the dummy wiring included in the TSV forming region and the forming material of the wiring layer. If included, they are generally common.

この発明は、上記実情に鑑みてなされたものであり、その目的は、シリコン絶縁層とシリコン基板とを貫通する孔の加工の精度を配線が含まれる領域にて高めることのできるシリコン基板のエッチング方法を提供することにある。 The present invention has been made in view of the above circumstances, and an object of the present invention is to etch a silicon substrate that can increase the accuracy of processing of a hole penetrating the silicon insulating layer and the silicon substrate in a region including the wiring. It is to provide a mETHODS.

以下、上記課題を解決するための手段及びその作用効果について記載する。
請求項１に記載の発明は、配線の埋め込まれた凹部を有して該凹部の内面にはバリアメタル層が形成されたシリコン絶縁層を基板上に有するシリコン基板に対して、前記シリコン絶縁層と前記シリコン基板とを貫通する孔を前記配線が含まれる領域に形成するシリコン基板のエッチング方法であって、前記配線、前記バリアメタル層、前記シリコン絶縁層をエッチングした後に前記シリコン基板をエッチングするとともに、前記シリコン基板のエッチングを終了する前に、前記シリコン絶縁層のエッチングの終了時には、該エッチングの施された領域を希ガスでスパッタすることを要旨とする。 Hereinafter, means for solving the above-described problems and the effects thereof will be described.
The invention according to claim 1 is directed to a silicon substrate having a silicon insulating layer on a substrate having a concave portion in which a wiring is embedded and a barrier metal layer is formed on an inner surface of the concave portion. And etching the silicon substrate after etching the wiring, the barrier metal layer, and the silicon insulating layer, and forming a hole penetrating the silicon substrate in a region including the wiring. At the same time, before the etching of the silicon substrate is completed , the etched region is sputtered with a rare gas when the etching of the silicon insulating layer is completed .

請求項１に記載の発明によれば、シリコン基板のエッチングが終了する前に、シリコン絶縁層及びシリコン基板の少なくとも１つが希ガスでスパッタされる。そのため、配線のエッチングやバリアメタル層のエッチングによって生じた残渣は、希ガスの粒子が該残渣に衝突することによって、シリコン基板上から物理的に取り除かれることになる。このように、シリコン基板のエッチングを阻害する残渣が、物理的に除去されるため、該残渣の構成材料が、配線の形成材料、バリアメタル層の形成材料、及びこれらのエッチングにより生じた生成物等のいずれをどのような割合で含んでいたとしても、こうした残渣をエッチングの領域から除去することが可能になる。したがって、このようなスパッタが行われない場合と比較して、シリコン基板のエッチングを阻害する残渣が少なくなる。その結果、シリコン基板に対するエッチングの加工精度を高めることが可能となる。
また、請求項１に記載の発明によれば、シリコン絶縁層のエッチングが終了するときに、該エッチングの施された領域が、希ガスによってスパッタされる。これにより、シリコン絶縁層のエッチングの終了までに生じる残渣の全てが、希ガスのスパッタによる除去の対象になる。それゆえに、シリコン基板のエッチングを阻害する残渣が、シリコン絶縁層のエッチング中に生じる場合であっても、シリコン基板のエッチングが開始される前には、こうした残渣を少なくすることが可能である。 According to the first aspect of the present invention, before the etching of the silicon substrate is completed, at least one of the silicon insulating layer and the silicon substrate is sputtered with a rare gas. Therefore, the residue generated by the etching of the wiring and the etching of the barrier metal layer is physically removed from the silicon substrate when the rare gas particles collide with the residue. In this way, the residue that hinders etching of the silicon substrate is physically removed, so that the constituent material of the residue is a wiring forming material, a barrier metal layer forming material, and a product generated by these etchings. Such a residue can be removed from the etching region no matter what ratio is included. Therefore, there are fewer residues that hinder the etching of the silicon substrate as compared to the case where such sputtering is not performed. As a result, it is possible to improve the etching processing accuracy for the silicon substrate.
According to the first aspect of the present invention, when the etching of the silicon insulating layer is completed, the etched region is sputtered with a rare gas. As a result, all of the residue generated by the end of the etching of the silicon insulating layer becomes a target for removal by sputtering of the rare gas. Therefore, even if a residue that hinders the etching of the silicon substrate occurs during the etching of the silicon insulating layer, it is possible to reduce such a residue before the etching of the silicon substrate is started.

請求項２に記載の発明は、請求項１に記載のシリコン基板のエッチング方法において、前記シリコン基板のエッチングの開始時に、該エッチングの施される領域を希ガスでスパッタすることを要旨とする。 The gist of a second aspect of the present invention is that, in the etching method for a silicon substrate according to the first aspect, a region to be etched is sputtered with a rare gas at the start of etching of the silicon substrate.

請求項２に記載の発明よれば、シリコン基板のエッチングが開始されるときに、該エッチングの施される領域が、希ガスによってスパッタされる。これにより、シリコン絶縁層とシリコン基板との間に他の層が介在する場合であっても、シリコン基板の開始時までに生じる残渣の全てが、希ガスのスパッタによる除去の対象になる。それゆえに、シリコン基板のエッチングを阻害する残渣が、シリコン絶縁層のエッチング後であって、シリコン基板のエッチング前に生じる場合であっても、シリコン基板のエッチングが開始される前には、こうした残渣を少なくすることが可能である。 According to the second aspect of the present invention, when the etching of the silicon substrate is started, the region to be etched is sputtered by the rare gas. As a result, even if another layer is interposed between the silicon insulating layer and the silicon substrate, all of the residue generated up to the start of the silicon substrate becomes a target for removal by sputtering of the rare gas. Therefore, even if a residue that inhibits the etching of the silicon substrate occurs after the etching of the silicon insulating layer and before the etching of the silicon substrate, such a residue before the etching of the silicon substrate is started. Can be reduced.

請求項３に記載の発明は、請求項１又は２に記載のシリコン基板のエッチング方法において、前記孔を形成する際に、前記シリコン基板のエッチングの開始時には、希ガスによるスパッタ速度を該開始時以降より大きくすることを要旨とする。 According to a third aspect of the present invention, in the method for etching a silicon substrate according to the first or second aspect , when the hole is formed, the sputtering rate by a rare gas is set at the start of the etching of the silicon substrate. The gist is to make it larger thereafter.

請求項３に記載の発明によれば、シリコン基板のエッチングの開始時には、希ガスによるスパッタ速度が、該開始時以降より大きくなる。これにより、シリコン基板のエッチングが開始されるときには、該エッチングを阻害する残渣の除去が、最も効果的に進められることになる。 According to the third aspect of the present invention, at the start of etching of the silicon substrate, the sputtering rate by the rare gas becomes higher than after the start. Thus, when the etching of the silicon substrate is started, the removal of the residue that hinders the etching is most effectively advanced.

請求項４に記載の発明は、請求項１〜３のいずれか一項に記載のシリコン基板のエッチング方法において、前記シリコン基板上には、複数の前記シリコン絶縁層が積層され、前記シリコン絶縁層のそれぞれが有する前記バリアメタル層をエッチングする毎に、該シリコン絶縁層の表面を希ガスでスパッタすることを要旨とする。 According to a fourth aspect of the present invention, in the silicon substrate etching method according to any one of the first to third aspects, a plurality of the silicon insulating layers are stacked on the silicon substrate, and the silicon insulating layer The gist is to sputter the surface of the silicon insulating layer with a rare gas every time the barrier metal layer of each of the above is etched.

シリコン基板上に２以上のシリコン絶縁層が積層されている場合には、シリコン絶縁層の層数が多くなる程、バリアメタル層や配線の数が多くなることから、これらのエッチングにより生じる残渣も自ずと多くなる。この点、請求項４に記載の発明によれば、シリコン絶縁層のそれぞれが有するバリアメタル層がエッチングされる毎に、該シリコン絶縁層の表面が希ガスでスパッタされる。そのため、シリコン絶縁層の積層数が多くなることで、上記残渣の発生頻度が高くなったとしても、より確実に残渣を除去することができる。 When two or more silicon insulating layers are laminated on a silicon substrate, the larger the number of silicon insulating layers, the larger the number of barrier metal layers and wirings. Naturally increases. In this regard, according to the fourth aspect of the invention, each time the barrier metal layer included in each silicon insulating layer is etched, the surface of the silicon insulating layer is sputtered with a rare gas. Therefore, by increasing the number of stacked silicon insulating layers, the residue can be more reliably removed even if the frequency of occurrence of the residue is increased.

請求項５に記載の発明は、請求項１〜４のいずれか一項に記載のシリコン基板のエッチング方法において、前記シリコン基板上には、複数の前記シリコン絶縁層が積層され、前記シリコン絶縁層の全てのエッチングの終了時に、該エッチングの施された領域を希ガスでスパッタすることを要旨とする。 According to a fifth aspect of the present invention, in the silicon substrate etching method according to any one of the first to fourth aspects, a plurality of the silicon insulating layers are stacked on the silicon substrate, and the silicon insulating layer The gist is to sputter the etched region with a rare gas at the end of all the etching.

請求項５に記載の発明によれば、複数のシリコン絶縁層の全てがエッチングされたときに、該エッチングの施された領域が希ガスでスパッタされる。それゆえに、希ガスによるスパッタの回数が増えることを抑えつつ、シリコン絶縁層を複数有するようなシリコン基板においてもエッチングによる加工の精度を高めることができる。 According to the fifth aspect of the present invention, when all of the plurality of silicon insulating layers are etched, the etched region is sputtered with a rare gas. Therefore, it is possible to improve the processing accuracy by etching even in a silicon substrate having a plurality of silicon insulating layers while suppressing an increase in the number of times of sputtering with a rare gas.

請求項６に記載の発明は、請求項１〜５のいずれか一項に記載のシリコン基板のエッチング方法において、前記希ガスがアルゴンガスであって、前記シリコン基板の表面を前記アルゴンガスによってスパッタするときには、前記アルゴンガスに六フッ化硫黄ガス、臭化水素ガス、及び塩化水素ガスから選択される少なくとも一つのガスを混合することを要旨とする。 According to a sixth aspect of the present invention, in the silicon substrate etching method according to any one of the first to fifth aspects, the rare gas is an argon gas, and the surface of the silicon substrate is sputtered by the argon gas. The gist of the invention is to mix the argon gas with at least one gas selected from sulfur hexafluoride gas, hydrogen bromide gas, and hydrogen chloride gas.

請求項６に記載の発明では、シリコン絶縁層又はシリコン基板をスパッタするガスに、希ガスであるアルゴンガスに加えて、六フッ化硫黄ガス、臭化水素ガス、及び塩化水素ガスが含まれている。これら六フッ化硫黄ガス、臭化水素ガス、及び塩化水素ガスは各種金属のエッチングが可能なガスであることから、残渣をスパッタするガスにこれらのガスが含まれていることで、バリアメタル層や配線の構成元素を含む残渣が除去されやすくなる。 In the invention described in claim 6 , the gas for sputtering the silicon insulating layer or the silicon substrate includes sulfur hexafluoride gas, hydrogen bromide gas, and hydrogen chloride gas in addition to the rare gas argon gas. Yes. Since these sulfur hexafluoride gas, hydrogen bromide gas, and hydrogen chloride gas are gases capable of etching various metals, the gas for sputtering the residue contains these gases, so that the barrier metal layer Residues containing constituent elements of wiring and wiring are easily removed.

本発明に係るシリコン基板のエッチング方法における一実施形態を用いたエッチングの処理対象とされる多層配線基板の断面構造を示す断面図。Sectional drawing which shows the cross-section of the multilayer wiring board used as the process object of the etching using one Embodiment in the etching method of the silicon substrate which concerns on this invention. （ａ）（ｂ）（ｃ）（ｄ）同実施形態のエッチング方法によるエッチング工程を順に示す工程図。(A) (b) (c) (d) Process drawing which shows the etching process by the etching method of the embodiment in order. （ａ）（ｂ）（ｃ）（ｄ）同実施形態のエッチング方法によるエッチング工程を順に示す工程図。(A) (b) (c) (d) Process drawing which shows the etching process by the etching method of the embodiment in order. シリコン基板のエッチング装置における一実施形態であるドライエッチング装置の概略構成を示す構成図。Schematically illustrates structure of a dry etching apparatus as an embodiment of the etching apparatus divorced substrate. （ａ）（ｂ）（ｃ）従来のシリコン基板のエッチング方法によるエッチング工程の一部を示す工程図。(A) (b) (c) Process drawing which shows a part of etching process by the etching method of the conventional silicon substrate.

以下、本発明のシリコン基板のエッチング方法における一実施形態について図１〜図４を参照して説明する。まず、本発明のシリコン基板のエッチング方法における一実施形態について図１〜図３を参照して説明する。始めに、本実施形態のシリコン基板のエッチング方法を用いたエッチング処理の対象である多層配線基板について図１を参照して説明する。 Will be described below with reference to FIGS an embodiment of definitive to etching how the silicon substrate of the present invention. First, an embodiment of the silicon substrate etching method of the present invention will be described with reference to FIGS. First, a multilayer wiring board that is an object of an etching process using the silicon substrate etching method of the present embodiment will be described with reference to FIG.

［多層配線基板］
図１に示されるように、多層配線基板１０の有するシリコン基板１１の基板表面には、例えばリンを含有する酸化シリコン（ＰＳＧ）からなりシリコン絶縁層を構成する絶縁層１２が形成されている。この絶縁層１２上には、多層配線基板１０における電気的な接続に寄与する配線を有した第一配線層１３が積層されている。 [Multilayer wiring board]
As shown in FIG. 1, an insulating layer 12 that forms a silicon insulating layer made of, for example, silicon oxide (PSG) containing phosphorus is formed on the surface of a silicon substrate 11 included in the multilayer wiring substrate 10. On the insulating layer 12, a first wiring layer 13 having a wiring that contributes to electrical connection in the multilayer wiring board 10 is laminated.

第一配線層１３を構成する第一シリコン絶縁層１３ａは、例えば低誘電率材料からなるシリコン酸化物層であって、該第一シリコン絶縁層１３ａの上面には、該上面に開口を有した凹部としての複数の配線溝が凹設されている。各配線溝の内面は、バリアメタル層１３ｂによって覆われており、該バリアメタル層１３ｂで覆われた配線溝の内部には、接続配線１３ｃやダミー配線１３ｄが埋め込まれている。 The first silicon insulating layer 13a constituting the first wiring layer 13 is a silicon oxide layer made of, for example, a low dielectric constant material, and has an opening on the upper surface of the first silicon insulating layer 13a. A plurality of wiring grooves as concave portions are provided. The inner surface of each wiring groove is covered with a barrier metal layer 13b, and a connection wiring 13c and a dummy wiring 13d are embedded in the wiring groove covered with the barrier metal layer 13b.

バリアメタル層１３ｂは、例えばタンタル（Ｔａ）からなる層であって、接続配線１３ｃ及びダミー配線１３ｄにおける上面以外の面を覆うことによって、これら配線１３ｃ，１３ｄの形成元素の拡散を抑制する。接続配線１３ｃは、例えば銅からなる配線であって、多層配線基板１０内に形成された能動素子や受動素子等の各種素子に結線されている。また、ダミー配線１３ｄは、接続配線１３ｃと同じく、銅からなる配線である一方、第一配線層１３上に積層される各層や上記接続配線１３ｃに対する加工の精度を高める目的のために形成されている。そのため、ダミー配線１３ｄは、上記接続配線１３ｃとは異なり、完成した多層配線基板１０においては、該多層配線基板１０における電気的な接続に寄与する等の特別な機能を有していない。 The barrier metal layer 13b is a layer made of, for example, tantalum (Ta), and covers the surfaces other than the upper surfaces of the connection wiring 13c and the dummy wiring 13d, thereby suppressing diffusion of elements forming these wirings 13c and 13d. The connection wiring 13 c is a wiring made of, for example, copper, and is connected to various elements such as active elements and passive elements formed in the multilayer wiring substrate 10. The dummy wiring 13d is a wiring made of copper, like the connection wiring 13c, and is formed for the purpose of improving the processing accuracy for each layer laminated on the first wiring layer 13 and the connection wiring 13c. Yes. Therefore, unlike the connection wiring 13c, the dummy wiring 13d does not have a special function such as contributing to electrical connection in the multilayer wiring board 10 in the completed multilayer wiring board 10.

第一配線層１３上には、該第一配線層１３の上面に形成された接続配線１３ｃ及びダミー配線１３ｄを覆うように、これらの形成材料が拡散することを抑制する第一拡散防止層１４が形成されている。第一拡散防止層１４は、例えば炭化シリコン（ＳｉＣ）で形成され、該第一拡散防止層１４には、第二配線層１５が積層されている。 On the first wiring layer 13, a first diffusion preventing layer 14 that suppresses diffusion of these forming materials so as to cover the connection wiring 13 c and the dummy wiring 13 d formed on the upper surface of the first wiring layer 13. Is formed. The first diffusion prevention layer 14 is made of, for example, silicon carbide (SiC), and a second wiring layer 15 is laminated on the first diffusion prevention layer 14.

第二配線層１５を構成する第二シリコン絶縁層１５ａは、上記第一配線層１３と同様に、例えば低誘電率材料からなるシリコン酸化物層であって、該第二シリコン絶縁層１５ａの上面には、該上面に開口を有した凹部としての複数の配線溝が凹設されている。各配線溝の内面は、これもまた第一配線層１３と同様に、タンタルからなるバリアメタル層１５ｂによって覆われており、該バリアメタル層１５ｂで覆われた配線溝の内部には、銅からなる接続配線１５ｃやダミー配線１５ｄが埋め込まれている。 The second silicon insulating layer 15a constituting the second wiring layer 15 is a silicon oxide layer made of, for example, a low dielectric constant material, like the first wiring layer 13, and is an upper surface of the second silicon insulating layer 15a. A plurality of wiring grooves are formed as recesses having openings on the upper surface. Similarly to the first wiring layer 13, the inner surface of each wiring groove is covered with a barrier metal layer 15b made of tantalum, and the inside of the wiring groove covered with the barrier metal layer 15b is made of copper. The connection wiring 15c and the dummy wiring 15d are embedded.

接続配線１５ｃは、上記第一配線層１３の有する接続配線１３ｃの直上に形成されているとともに、上記第一拡散防止層１４の貫通孔に埋め込まれたバリアメタル層１５ｂを介して、接続配線１３ｃと接続されている。ダミー配線１５ｄは、第一配線層１３においてダミー配線１３ｄの形成された領域の直上に形成されている。ダミー配線１５ｄは、ダミー配線１３ｄと同じく、上記接続配線１３ｃ，１５ｃとは異なり、多層配線基板１０にて電気的な接続に寄与する等の特別な機能を有していない。 The connection wiring 15c is formed immediately above the connection wiring 13c of the first wiring layer 13, and is connected to the connection wiring 13c via the barrier metal layer 15b embedded in the through hole of the first diffusion prevention layer 14. Connected with. The dummy wiring 15d is formed in the first wiring layer 13 immediately above the region where the dummy wiring 13d is formed. Unlike the connection wirings 13c and 15c, the dummy wiring 15d does not have a special function such as contributing to electrical connection in the multilayer wiring board 10, like the dummy wiring 13d.

第二配線層１５上には、該第二配線層１５の上面に形成された接続配線１５ｃ及びダミー配線１５ｄに対して、これらを形成する銅が拡散することを抑制する第二拡散防止層１６が形成されている。第二拡散防止層１６は、上記第一拡散防止層１４と同様に、炭化シリコンで形成されている。 On the second wiring layer 15, the second diffusion preventing layer 16 that suppresses diffusion of copper forming the connection wiring 15 c and dummy wiring 15 d formed on the upper surface of the second wiring layer 15. Is formed. The second diffusion prevention layer 16 is made of silicon carbide, like the first diffusion prevention layer 14.

第二拡散防止層１６上には、例えば酸化シリコン（ＳｉＯ_２）からなる絶縁層１７が形成されている。また、絶縁層１７上には、第一封止層１８ａ、第二封止層１８ｂ、及び第三封止層１８ｃからなる封止層１８が形成されている。これら封止層１８ａ，１８ｂ，１８ｃの各々は、例えば窒化シリコン（ＳｉＮ）からなる層である。 An insulating layer 17 made of, for example, silicon oxide (SiO ₂ ) is formed on the second diffusion prevention layer 16. On the insulating layer 17, a sealing layer 18 including a first sealing layer 18a, a second sealing layer 18b, and a third sealing layer 18c is formed. Each of these sealing layers 18a, 18b, 18c is a layer made of, for example, silicon nitride (SiN).

上記第二拡散防止層１６、絶縁層１７、及び第一封止層１８ａには、各層１６，１７，１８ａを貫通する貫通孔が、上記接続配線１３ｃ，１５ｃの直上に形成されている。また、この貫通孔の内部には、バリアメタル層ＢＡとパッドＰとが埋め込まれている。バリアメタル層ＢＡは、上記バリアメタル層１３ｂ，１５ｂと同様に、例えばタンタルからなる層であって、パッドＰの形成材料の拡散を抑制する。パッドＰは、例えばアルミニウム−
銅合金（ＡｌＣｕ）からなるものであって、バリアメタル層ＢＡを介して上記接続配線１５ｃに接続されている。なお、パッドＰ及びバリアメタル層ＢＡは、第一封止層１８ａの表面の一部にも形成されている。こうしたパッドＰの上面のうち、他の多層配線基板１０と接続されない部位は、上記第二封止層１８ｂ及び第三封止層１８ｃによって覆われることで、外部環境から保護されている。 In the second diffusion preventing layer 16, the insulating layer 17, and the first sealing layer 18a, through holes penetrating the layers 16, 17, 18a are formed immediately above the connection wirings 13c, 15c. In addition, a barrier metal layer BA and a pad P are embedded in the through hole. The barrier metal layer BA is a layer made of, for example, tantalum, like the barrier metal layers 13b and 15b, and suppresses the diffusion of the formation material of the pad P. The pad P is, for example, aluminum
It is made of a copper alloy (AlCu) and is connected to the connection wiring 15c through the barrier metal layer BA. Note that the pad P and the barrier metal layer BA are also formed on part of the surface of the first sealing layer 18a. A portion of the upper surface of the pad P that is not connected to the other multilayer wiring substrate 10 is protected from the external environment by being covered with the second sealing layer 18b and the third sealing layer 18c.

上述の多層配線基板１０は、該多層配線基板１０の封止層１８上に他の多層配線基板１０の封止層１８が積層されるように、あるいは、該多層配線基板１０の封止層１８上に他の多層配線基板１０のシリコン基板１１が積層されるように三次元的に実装されることで半導体デバイスを形成する。このとき、多層配線基板１０のパッドＰ同士は、上記各層の積層方向にシリコン基板１１を貫通するシリコン貫通電極（ＴＳＶ）によって電気的に接続される。そして、多層配線基板１０にシリコン貫通電極が埋め込まれるときには、該シリコン貫通電極の形成に先立ち、シリコン基板１１の上面に積層された上記各層、つまり絶縁層１２，１７、配線層１３，１５、拡散防止層１４，１６、及び封止層１８にも貫通孔が形成される。 In the multilayer wiring board 10 described above, the sealing layer 18 of another multilayer wiring board 10 is laminated on the sealing layer 18 of the multilayer wiring board 10 or the sealing layer 18 of the multilayer wiring board 10 is stacked. A semiconductor device is formed by three-dimensionally mounting so that the silicon substrate 11 of the other multilayer wiring substrate 10 is laminated thereon. At this time, the pads P of the multilayer wiring board 10 are electrically connected by a silicon through electrode (TSV) penetrating the silicon substrate 11 in the stacking direction of the layers. When the silicon through electrode is embedded in the multilayer wiring substrate 10, the layers stacked on the upper surface of the silicon substrate 11, that is, the insulating layers 12 and 17, the wiring layers 13 and 15, diffusion, before the silicon through electrode is formed. Through holes are also formed in the prevention layers 14 and 16 and the sealing layer 18.

［シリコン基板のエッチング方法］
次に、本発明のシリコン基板のエッチング方法を具現化した一実施形態として、上記シリコン基板１１上の各層と該シリコン基板１１とに貫通孔を形成する方法について図２及び図３を参照して説明する。なお、図２及び図３には、先の図１に示した多層配線基板１０のうち、シリコン貫通電極（ＴＳＶ）の形成される領域周辺のみを示している。なお、図示の便宜上、上記第一封止層１８ａ、第二封止層１８ｂ、及び第三封止層１８ｃを一つの封止層１８として示すとともに、上記各層の厚さについても一部変更して示している。 [Silicon substrate etching method]
Next, as an embodiment embodying the silicon substrate etching method of the present invention, a method of forming through holes in each layer on the silicon substrate 11 and the silicon substrate 11 will be described with reference to FIGS. explain. 2 and 3 show only the periphery of the region in which the through silicon via (TSV) is formed in the multilayer wiring substrate 10 shown in FIG. For convenience of illustration, the first sealing layer 18a, the second sealing layer 18b, and the third sealing layer 18c are shown as one sealing layer 18, and the thicknesses of the respective layers are also partially changed. It shows.

図２（ａ）に示されるように、多層配線基板１０の封止層１８上には、ダミー配線１３ｄ，１５ｄの直上に開口を有したレジストパターンＲＰが形成される。レジストパターンＲＰの形成された多層配線基板１０には、例えばドライエッチング装置によって、図２（ｂ）に示されるように、封止層１８、絶縁層１７、及び第二拡散防止層１６のエッチングが行われる。次いで、上記封止層１８、絶縁層１７、及び第二拡散防止層１６のエッチングにより第二配線層１５の表面が露出すると、多層配線基板１０上に形成されたレジストパターンＲＰが除去される。そして、レジストパターンＲＰが除去されると、図２（ｃ）に示されるように、ダミー配線１５ｄのウェットエッチングが開始される。なお、上記レジストパターンＲＰが除去されて以降のエッチング処理では、上記封止層１８がハードマスクとして機能する。 As shown in FIG. 2A, a resist pattern RP having openings immediately above the dummy wirings 13d and 15d is formed on the sealing layer 18 of the multilayer wiring board 10. As shown in FIG. 2B, the multilayer wiring substrate 10 on which the resist pattern RP is formed is etched by the dry etching apparatus, for example, as shown in FIG. 2B. Done. Next, when the surface of the second wiring layer 15 is exposed by the etching of the sealing layer 18, the insulating layer 17, and the second diffusion prevention layer 16, the resist pattern RP formed on the multilayer wiring substrate 10 is removed. Then, when the resist pattern RP is removed, wet etching of the dummy wiring 15d is started as shown in FIG. In the etching process after the resist pattern RP is removed, the sealing layer 18 functions as a hard mask.

ダミー配線１５ｄのウェットエッチングが終了すると、バリアメタル層１５ｂの露出した多層配線基板１０が、例えばドライエッチング装置に搬入されて、バリアメタル層１５ｂのドライエッチングが開始される。この際、バリアメタル層１５ｂのドライエッチングが行われると、図２（ｄ）に示されるように、ダミー配線１５ｄとバリアメタル層１５ｂとが除去されることで露出した配線溝の底面、特に該底面の周縁に残渣１９が堆積する。残渣１９には、ダミー配線１５ｄに対するウェットエッチングによって変質したバリアメタル層１５ｂの一部、こうした変質により肥大化したバリアメタル層１５ｂの一部等が含まれる。 When the wet etching of the dummy wiring 15d is completed, the multilayer wiring substrate 10 with the barrier metal layer 15b exposed is carried into, for example, a dry etching apparatus, and the dry etching of the barrier metal layer 15b is started. At this time, when the barrier metal layer 15b is dry-etched, as shown in FIG. 2D, the bottom surface of the wiring trench exposed by removing the dummy wiring 15d and the barrier metal layer 15b, Residue 19 is deposited on the periphery of the bottom surface. The residue 19 includes a part of the barrier metal layer 15b altered by wet etching on the dummy wiring 15d, a part of the barrier metal layer 15b enlarged by such alteration, and the like.

バリアメタル層１５ｂのドライエッチングが終了すると、図３（ａ）に示されるように、第二シリコン絶縁層１５ａに対するドライエッチングが開始される。この際、側壁保護用の成膜種を生成するべく酸素ガスやＣＦ系のガスが用いられる低誘電率材料用のエッチング条件によっては、上記残渣１９の全てを除去できないことから、該残渣１９の下方では、第二シリコン絶縁層１５ａのエッチング速度が、他の部位よりも小さくなる。そして、バリアメタル層１５ｂのエッチングや第二シリコン絶縁層１５ａのエッチングにより生
じた残渣１９が、第二シリコン絶縁層１５ａの除去によって露出した第一拡散防止層１４の上面に堆積することになる。なお、バリアメタル層１５ｂのドライエッチングと、第二シリコン絶縁層１５ａのドライエッチングとを各別に行うようにしているが、これらを同時にドライエッチングするようにしてもよい。 When the dry etching of the barrier metal layer 15b is completed, as shown in FIG. 3A, the dry etching for the second silicon insulating layer 15a is started. At this time, depending on the etching conditions for the low dielectric constant material in which oxygen gas or CF-based gas is used to generate a film-forming species for protecting the sidewall, not all of the residue 19 can be removed. Below, the etching rate of the second silicon insulating layer 15a is smaller than other portions. Then, the residue 19 generated by the etching of the barrier metal layer 15b or the etching of the second silicon insulating layer 15a is deposited on the upper surface of the first diffusion prevention layer 14 exposed by the removal of the second silicon insulating layer 15a. Although the dry etching of the barrier metal layer 15b and the dry etching of the second silicon insulating layer 15a are performed separately, they may be simultaneously dry etched.

このようにして第二配線層１５のエッチングが終了すると、図３（ｂ）に示されるように、第一拡散防止層１４及び第一配線層１３のドライエッチングが行われる。なお、第一拡散防止層１４は、上記第二拡散防止層１６と同様の方法で除去されるとともに、第一配線層１３は、上記第二配線層１５と同様の方法で除去される。この第一配線層１３の除去時にも、ダミー配線１３ｄ及びバリアメタル層１３ｂのエッチングに起因する残渣１９が堆積し続ける。そのため、第一配線層１３のエッチングの終了時には、第二配線層１５のエッチングの終了時に認められた残渣１９よりも多くの残渣１９が絶縁層１２の表面に堆積することになる。 When the etching of the second wiring layer 15 is thus completed, the first diffusion prevention layer 14 and the first wiring layer 13 are dry-etched as shown in FIG. The first diffusion prevention layer 14 is removed by the same method as the second diffusion prevention layer 16, and the first wiring layer 13 is removed by the same method as the second wiring layer 15. Even when the first wiring layer 13 is removed, the residue 19 resulting from the etching of the dummy wiring 13d and the barrier metal layer 13b continues to be deposited. Therefore, at the end of etching of the first wiring layer 13, more residue 19 is deposited on the surface of the insulating layer 12 than the residue 19 recognized at the end of etching of the second wiring layer 15.

そして、第一配線層１３のエッチングが終了すると、図３（ｃ）に示されるように、絶縁層１２のドライエッチングが行われる。この際、側壁保護用の成膜種を生成するべく酸素ガスやＣＦ系のガスが用いられるリンを含む酸化シリコン用のエッチング条件では、上記残渣１９の全てを除去できないことから、該残渣１９は、これもまた残渣１９の下方におけるエッチング速度を他の部位よりも小さくする。そして、第一配線層１３のエッチングや絶縁層１２のエッチングにより生じた残渣１９が、絶縁層１２の除去によって露出したシリコン基板１１の表面に堆積することになる。このように残渣１９が堆積する状態からシリコン基板１１のドライエッチングが行われると、該残渣１９の形成された領域が、他の領域よりもエッチングされにくいために、ＴＳＶの形成領域には、上述したエッチング残りが形成されてしまう。 When the etching of the first wiring layer 13 is completed, the insulating layer 12 is dry-etched as shown in FIG. At this time, not all of the residue 19 can be removed under the etching conditions for silicon oxide containing phosphorus in which oxygen gas or CF-based gas is used to generate a film-forming species for protecting the sidewall. This also makes the etching rate below the residue 19 smaller than other parts. Then, the residue 19 generated by the etching of the first wiring layer 13 and the etching of the insulating layer 12 is deposited on the surface of the silicon substrate 11 exposed by the removal of the insulating layer 12. When dry etching of the silicon substrate 11 is performed from the state in which the residue 19 is deposited in this manner, the region where the residue 19 is formed is less likely to be etched than the other regions. Etching residue is formed.

そこで、本実施形態では、絶縁層１２のエッチングが終了するときに、希ガスであるアルゴンと、添加ガスとしての六フッ化硫黄（ＳＦ_６）ガスとの混合ガスのプラズマが、シリコン基板１１の上面に供給され、これによって、成膜種が含まれない雰囲気で、該シリコン基板１１の上面がスパッタされる。しかも、上述した各層のエッチングと比較して、希ガスによるスパッタ速度が大きくなるように、シリコン基板１１の上面がスパッタされる。その結果、図３（ｄ）に示されるように、シリコン基板１１の上面に堆積していた残渣１９が、シリコン基板１１の上面から除去されることになる。なお、この際、シリコン基板１１の上面には、アルゴンガスのプラズマに加えて、金属をエッチングする六フッ化硫黄ガスのプラズマも供給される。それゆえに、アルゴンイオンによる物理的なスパッタ反応に加えて、スパッタされた残渣１９の粒子を揮発性の生成物とする化学的なエッチング反応も同時に進行する。そのため、シリコン基板１１の基板表面では、残渣１９の除去が、より確実なものとなる。 Therefore, in this embodiment, when the etching of the insulating layer 12 is completed, plasma of a mixed gas of argon which is a rare gas and sulfur hexafluoride (SF ₆ ) gas as an additive gas is applied to the silicon substrate 11. As a result, the upper surface of the silicon substrate 11 is sputtered in an atmosphere that does not contain film-forming species. Moreover, the upper surface of the silicon substrate 11 is sputtered so that the sputtering rate by the rare gas is increased as compared with the etching of each layer described above. As a result, as shown in FIG. 3D, the residue 19 deposited on the upper surface of the silicon substrate 11 is removed from the upper surface of the silicon substrate 11. At this time, in addition to the argon gas plasma, sulfur hexafluoride gas plasma for etching the metal is also supplied to the upper surface of the silicon substrate 11. Therefore, in addition to a physical sputtering reaction by argon ions, a chemical etching reaction in which particles of the sputtered residue 19 are volatile products simultaneously proceeds. Therefore, the removal of the residue 19 is more reliable on the substrate surface of the silicon substrate 11.

そして、上述のようにして残渣１９が除去されると、シリコン基板１１に対するドライエッチングが行われる。なお、上記ダミー配線１３ｄ，１５ｄを除去するためのウェットエッチング以外の処理は、複数のドライエッチング装置に跨って行うようにしてもよいし、単一のドライエッチング装置にて行うようにしてもよい。 When the residue 19 is removed as described above, dry etching is performed on the silicon substrate 11. The processing other than the wet etching for removing the dummy wirings 13d and 15d may be performed across a plurality of dry etching apparatuses, or may be performed by a single dry etching apparatus. .

このように、上述したシリコン基板のエッチング方法によれば、シリコン基板１１のエッチングを終了する前に、シリコン基板１１の基板表面に堆積した残渣１９を除去するようにしている。そのため、シリコン基板１１におけるエッチング領域では、残渣１９によるエッチングのばらつきが抑制されることから、多層配線基板１０に対するエッチングによる加工の精度を高めることができる。 Thus, according to the silicon substrate etching method described above, the residue 19 deposited on the surface of the silicon substrate 11 is removed before the etching of the silicon substrate 11 is completed. Therefore, in the etching region in the silicon substrate 11, variation in etching due to the residue 19 is suppressed, so that the processing accuracy of the multilayer wiring substrate 10 by etching can be improved.

なお、上記封止層１８、絶縁層１７、拡散防止層１４，１６、ダミー配線１３ｄ，１５
ｄ、バリアメタル層１３ｂ，１５ｂ、シリコン絶縁層１３ａ，１５ａ、絶縁層１２、シリコン基板１１のエッチングには、例えば下記のエッチングガスやエッチング液が用いられる。
・封止層１８：Ａｒ／Ｃ_３Ｆ_８／ＣＨＦ_３／Ｏ_２ガス
・絶縁層１７：Ａｒ／Ｃ_３Ｆ_８／ＣＨＦ_３／Ｏ_２ガス
・拡散防止層１４，１６：Ａｒ／Ｃ_３Ｆ_８／ＣＨＦ_３／Ｏ_２ガス
・ダミー配線１３ｄ，１５ｄ（銅配線）：硫酸／過酸化水素溶液
・バリアメタル層１３ｂ，１５ｂ：Ａｒ／Ｃ_３Ｆ_８／ＣＨＦ_３／Ｏ_２ガス
・シリコン絶縁層１３ａ，１５ａ：Ａｒ／Ｃ_３Ｆ_８／ＣＨＦ_３／Ｏ_２ガス
・絶縁層１２：Ａｒ／Ｃ_３Ｆ_８／ＣＨＦ_３／Ｏ_２ガス
・シリコン基板１１：ＳＦ_６／Ｏ_２／ＨＢｒガス
［シリコン基板のエッチング装置］
次に、シリコン基板のエッチング装置を具現化した一実施形態としてのドライエッチング装置について図４を参照して説明する。なお、このドライエッチング装置は、シリコン基板１１のエッチング処理と、該シリコン基板１１の基板表面に堆積した残渣１９に対するスパッタ処理とを行う装置として具現化されたものである。しかしながら、上記各層のエッチングに用いられるガスを供給するガス供給部を上記ドライエッチング装置に接続することによって、多層配線基板１０の有する各層のドライエッチングをも行う装置として具現化してもよい。 The sealing layer 18, the insulating layer 17, the diffusion preventing layers 14 and 16, and the dummy wirings 13d and 15
d, for etching the barrier metal layers 13b and 15b, the silicon insulating layers 13a and 15a, the insulating layer 12, and the silicon substrate 11, for example, the following etching gas and etching solution are used.
Sealing layer 18: Ar / C ₃ F ₈ / CHF ₃ / O ₂ gasInsulating layer 17: Ar / C ₃ F ₈ / CHF ₃ / O ₂ gasDiffusion prevention layers 14 and 16: Ar / C ₃ F ₈ / CHF ₃ / O ₂ gas / dummy wiring 13d, 15d (copper wiring): sulfuric acid / hydrogen peroxide solution / barrier metal layer 13b, 15b: Ar / C ₃ F ₈ / CHF ₃ / O ₂ gas / silicon insulating layer 13a, 15a: Ar / C ₃ F ₈ / CHF ₃ / O ₂ gas / insulating layer 12: Ar / C ₃ F ₈ / CHF ₃ / O ₂ gas / silicon substrate 11: SF ₆ / O ₂ / HBr gas [silicon Substrate etching device]
Next, a dry etching apparatus as an embodiment embodying a silicon substrate etching apparatus will be described with reference to FIG. The dry etching apparatus is embodied as an apparatus that performs an etching process on the silicon substrate 11 and a sputtering process on the residue 19 deposited on the surface of the silicon substrate 11. However, it may be embodied as an apparatus that also performs dry etching of each layer of the multilayer wiring board 10 by connecting a gas supply unit that supplies a gas used for etching each layer to the dry etching apparatus.

ドライエッチング装置２０の備える円筒状の真空槽２１には、該真空槽２１の開口を封止する石英窓２２が固着されている。真空槽２１と石英窓２２とによって形成される空間内には、処理対象である基板Ｓを保持する基板ステージ２３が配設されている。なお、基板Ｓとは、先の図３（ｃ）に示されるように、シリコン基板１１を露出する開口の形成された多層配線基板１０であって、シリコン基板１１の基板表面に、第一配線層１３及び第二配線層１５のエッチングに起因する残渣１９が堆積されているものである。 A quartz window 22 for sealing the opening of the vacuum chamber 21 is fixed to a cylindrical vacuum chamber 21 provided in the dry etching apparatus 20. In a space formed by the vacuum chamber 21 and the quartz window 22, a substrate stage 23 for holding the substrate S to be processed is disposed. As shown in FIG. 3C, the substrate S is a multilayer wiring substrate 10 in which an opening exposing the silicon substrate 11 is formed, and the first wiring is formed on the surface of the silicon substrate 11. The residue 19 resulting from the etching of the layer 13 and the second wiring layer 15 is deposited.

基板ステージ２３に内設された図示しないステージ電極には、バイアス用整合器２４を介して、例えば１３．５６ＭＨｚの高周波電力を出力するプラズマ生成部を構成するバイアス用高周波電源２５が接続されている。バイアス用整合器２４は、ブロッキングコンデンサを有してステージ電極に負のバイアス電圧を印加するとともに、バイアス用高周波電源２５の出力インピーダンスとその負荷の入力インピーダンスとを整合させる。 A bias electrode high-frequency power source 25 that constitutes a plasma generation unit that outputs high-frequency power of 13.56 MHz, for example, is connected to a stage electrode (not shown) provided in the substrate stage 23 via a bias matching unit 24. . The bias matching unit 24 has a blocking capacitor, applies a negative bias voltage to the stage electrode, and matches the output impedance of the bias high-frequency power supply 25 with the input impedance of the load.

石英窓２２の外表面には、真空槽２１内にプラズマを生成するプラズマ生成部を構成する高周波アンテナ３１が設置されている。高周波アンテナ３１は、同一の渦巻き形状をなす上段アンテナ３１ａと下段アンテナ３１ｂとを有している。上段アンテナ３１ａと下段アンテナ３１ｂとは、高周波電力の入力される電力入力部３１ｃと、該高周波電力を出力する電力出力部３１ｄとにおいて接続されている。 On the outer surface of the quartz window 22, a high-frequency antenna 31 that constitutes a plasma generation unit that generates plasma in the vacuum chamber 21 is installed. The high-frequency antenna 31 has an upper antenna 31a and a lower antenna 31b having the same spiral shape. The upper antenna 31a and the lower antenna 31b are connected to each other at a power input unit 31c to which high-frequency power is input and a power output unit 31d that outputs the high-frequency power.

高周波アンテナ３１の電力入力部３１ｃには、入力側可変コンデンサ３２とアンテナ用整合器３３とを介して、例えば１３．５６ＭＨｚの高周波電力を出力するアンテナ用高周波電源３４が接続されている。他方、高周波アンテナ３１の電力出力部３１ｄには、出力側可変コンデンサ３５が接続されている。アンテナ用整合器３３は、アンテナ用高周波電源３４の出力インピーダンスとその負荷の入力インピーダンスとを整合させる。入力側可変コンデンサ３２及び出力側可変コンデンサ３５は、各々の容量の変更によって上記石英窓２２におけるプラズマの密度を均一化する。 For example, an antenna high-frequency power source 34 that outputs high-frequency power of 13.56 MHz is connected to the power input unit 31 c of the high-frequency antenna 31 via an input-side variable capacitor 32 and an antenna matching unit 33. On the other hand, an output side variable capacitor 35 is connected to the power output unit 31 d of the high frequency antenna 31. The antenna matching unit 33 matches the output impedance of the high frequency power supply for antenna 34 with the input impedance of the load. The input-side variable capacitor 32 and the output-side variable capacitor 35 make the plasma density in the quartz window 22 uniform by changing the respective capacitances.

上記石英窓２２の外周には、上段コイル３６ａ、中段コイル３６ｂ、及び下段コイル３６ｃからなる磁場コイル３６が配設されている。磁場コイル３６には、該磁場コイル３６によって磁場を形成するための電力を供給する電流供給部３７が接続されている。より正
確には、上段コイル３６ａには上段電流供給部３７ａが接続され、また、中段コイル３６ｂには中段電流供給部３７ｂが接続され、そして、下段コイル３６ｃには下段電流供給部３７ｃが接続されている。上段コイル３６ａと下段コイル３６ｃとに同じ向きの電流が供給されるとともに、中段コイル３６ｂにこれら上段コイル３６ａと下段コイル３６ｃとは逆向きの電流が供給されることによって、磁場が「０」となる領域である磁場中性線が真空槽２１内に形成される。 A magnetic field coil 36 comprising an upper coil 36a, a middle coil 36b, and a lower coil 36c is disposed on the outer periphery of the quartz window 22. The magnetic field coil 36 is connected to a current supply unit 37 that supplies electric power for forming a magnetic field by the magnetic field coil 36. More precisely, the upper current supply unit 37a is connected to the upper coil 36a, the middle current supply unit 37b is connected to the middle coil 36b, and the lower current supply unit 37c is connected to the lower coil 36c. ing. The current in the same direction is supplied to the upper coil 36a and the lower coil 36c, and the current in the opposite direction of the upper coil 36a and the lower coil 36c is supplied to the middle coil 36b, so that the magnetic field becomes “0”. A magnetic field neutral line that is a region to be formed is formed in the vacuum chamber 21.

真空槽２１に貫通形成された排気口２１ａには、真空槽２１内の流体を排気することで、該真空槽２１内を減圧する排気部４１が接続されている。排気部４１は、真空槽２１内の圧力を調節する圧力調節バルブや、真空槽２１内の流体を排気する真空ポンプ等からなる。 An exhaust part 41 that decompresses the inside of the vacuum chamber 21 by exhausting the fluid in the vacuum chamber 21 is connected to the exhaust port 21 a formed through the vacuum chamber 21. The exhaust unit 41 includes a pressure control valve that adjusts the pressure in the vacuum chamber 21, a vacuum pump that exhausts the fluid in the vacuum chamber 21, and the like.

真空槽２１に貫通形成されたガス供給口２１ｂには、基板Ｓをスパッタするスパッタガスを真空槽２１内に供給するスパッタガス供給部４２が接続されている。スパッタガス供給部４２は、スパッタガスであるアルゴン等の希ガスを貯蔵するガスボンベと接続されるマスフローコントローラであって、単位時間あたりに所定流量のスパッタガスを真空槽２１内に供給する。また、上記ガス供給口２１ｂには、上記シリコン基板１１のエッチングに用いられる例えば六フッ化硫黄（ＳＦ_６）ガスや酸素ガス等のエッチングガスを真空槽２１内に供給するエッチングガス供給部４３が接続されている。エッチングガス供給部４３は、上記スパッタガス供給部４２と同様のマスフローコントローラである。そして、ドライエッチング装置２０にて残渣１９のスパッタが行われるときには、スパッタガス供給部４２からアルゴンガスが供給されるとともに、エッチングガス供給部４３から六フッ化硫黄ガスが供給される。また、ドライエッチング装置２０にてシリコン基板１１のエッチングが行われるときには、エッチングガス供給部４３から六フッ化硫黄ガス及び成膜種を生成する酸素ガスが供給される。 A sputtering gas supply unit 42 for supplying a sputtering gas for sputtering the substrate S into the vacuum chamber 21 is connected to the gas supply port 21 b formed through the vacuum chamber 21. The sputtering gas supply unit 42 is a mass flow controller connected to a gas cylinder that stores a rare gas such as argon, which is a sputtering gas, and supplies a predetermined flow rate of sputtering gas into the vacuum chamber 21 per unit time. The gas supply port 21b has an etching gas supply unit 43 that supplies an etching gas such as sulfur hexafluoride (SF ₆ ) gas or oxygen gas used for etching the silicon substrate 11 into the vacuum chamber 21. It is connected. The etching gas supply unit 43 is a mass flow controller similar to the sputtering gas supply unit 42. When the residue 19 is sputtered by the dry etching apparatus 20, argon gas is supplied from the sputtering gas supply unit 42 and sulfur hexafluoride gas is supplied from the etching gas supply unit 43. In addition, when the silicon substrate 11 is etched by the dry etching apparatus 20, sulfur hexafluoride gas and oxygen gas that generates film-forming species are supplied from the etching gas supply unit 43.

ドライエッチング装置２０において処理が行われるときには、上記排気部４１が単位時間あたりに排気する流量と、上記スパッタガス供給部４２から単位時間あたりに供給されるスパッタガスの流量と、上記エッチングガス供給部４３から単位時間あたりに供給されるガスの流量とにより、真空槽２１内が所定の圧力とされる。 When processing is performed in the dry etching apparatus 20, the flow rate exhausted by the exhaust unit 41 per unit time, the flow rate of the sputtering gas supplied from the sputter gas supply unit 42 per unit time, and the etching gas supply unit The inside of the vacuum chamber 21 is set to a predetermined pressure by the flow rate of the gas supplied from the unit 43 per unit time.

ドライエッチング装置２０には、バイアス用高周波電源２５、アンテナ用高周波電源３４、電流供給部３７、排気部４１、スパッタガス供給部４２、及びエッチングガス供給部４３に接続されるとともに、これらの動作を制御する制御部５１が搭載されている。 The dry etching apparatus 20 is connected to a bias high-frequency power source 25, an antenna high-frequency power source 34, a current supply unit 37, an exhaust unit 41, a sputter gas supply unit 42, and an etching gas supply unit 43, and performs these operations. A control unit 51 for controlling is mounted.

制御部５１は、上記ステージ電極に供給すべき電力量をプロセス条件の一つとして記憶しているとともに、該電力量に応じた駆動信号をバイアス用高周波電源２５に出力する。また、制御部５１は、上記高周波アンテナ３１に供給すべき電力量をプロセス条件の一つとして記憶しているとともに、該電力量に応じた駆動信号をアンテナ用高周波電源３４に出力する。また、制御部５１は、上記磁場コイル３６に供給すべき電流値をプロセス条件の一つとして記憶しているとともに、該電流値に応じた駆動信号を電流供給部３７に出力する。また、制御部５１は、排気部４１の排気流量をプロセス条件の一つとして記憶するとともに、該流量にて真空槽２１内の流体を排気するための駆動信号を排気部４１に出力する。また、制御部５１は、スパッタガスの供給流量をプロセス条件の一つとして記憶するとともに、該流量にてスパッタガスを供給するための駆動信号をスパッタガス供給部４２に出力する。また、制御部５１は、エッチングガスの供給流量をプロセス条件の一つとして記憶するとともに、該流量にてエッチングガスを供給するための駆動信号をエッチングガス供給部４３に出力する。 The control unit 51 stores the amount of power to be supplied to the stage electrode as one of the process conditions, and outputs a drive signal corresponding to the amount of power to the bias high-frequency power source 25. The control unit 51 stores the amount of power to be supplied to the high-frequency antenna 31 as one of the process conditions, and outputs a drive signal corresponding to the amount of power to the antenna high-frequency power source 34. The control unit 51 stores a current value to be supplied to the magnetic field coil 36 as one of the process conditions, and outputs a drive signal corresponding to the current value to the current supply unit 37. Further, the control unit 51 stores the exhaust flow rate of the exhaust unit 41 as one of the process conditions, and outputs a drive signal for exhausting the fluid in the vacuum chamber 21 to the exhaust unit 41 at the flow rate. The control unit 51 stores the supply flow rate of the sputtering gas as one of the process conditions, and outputs a drive signal for supplying the sputtering gas at the flow rate to the sputtering gas supply unit 42. The control unit 51 stores the etching gas supply flow rate as one of the process conditions, and outputs a drive signal for supplying the etching gas at the flow rate to the etching gas supply unit 43.

こうしたドライエッチング装置２０にて、上記残渣１９のスパッタ処理が行われるとき
には、排気部４１の排気流量と、上記スパッタガス供給部４２から供給されるガスの流量と、エッチングガス供給部４３から供給されるガスの流量とにより、基板Ｓの搬入された真空槽２１内が所定のプロセス圧力とされる。次いで、アンテナ用高周波電源３４が高周波アンテナ３１に高周波電力を出力するとともに、電流供給部３７が磁場コイル３６に電流を出力することにより、真空槽２１内に上記アルゴンガスと六フッ化硫黄ガスとの混合ガスのプラズマが生成される。そして、バイアス用高周波電源２５が上記ステージ電極に高周波電力を出力することによって、ステージ電極に負のバイアス電圧が印加される。そして、混合ガスのプラズマに含まれる正イオンが、バイアス電圧によって基板Ｓの表面に引き込まれることにより、上記シリコン基板１１の表面に堆積した残渣１９が除去される。また、これに続いて、シリコン基板１１のエッチング処理が行われるときには、排気部４１の排気流量と、エッチングガス供給部４３から供給されるガスの流量とにより、真空槽２１内が所定のプロセス圧力とされる。そして、成膜種が含まれない雰囲気で、真空槽２１内に六フッ化硫黄ガスと酸素ガスの混合ガスのプラズマが生成されて、該混合ガスのプラズマに含まれる正イオンが、バイアス電圧によって基板Ｓの表面に引き込まれることにより、上記シリコン基板１１のエッチングが開始される。 When the residue 19 is sputtered by the dry etching apparatus 20, the exhaust gas flow rate of the exhaust unit 41, the gas flow rate supplied from the sputter gas supply unit 42, and the etching gas supply unit 43 are supplied. The inside of the vacuum chamber 21 into which the substrate S is carried is set to a predetermined process pressure depending on the flow rate of the gas to be supplied. Next, the high frequency power supply for antenna 34 outputs high frequency power to the high frequency antenna 31, and the current supply unit 37 outputs current to the magnetic field coil 36, whereby the argon gas, sulfur hexafluoride gas, and the like are contained in the vacuum chamber 21. A mixed gas plasma is generated. The bias high frequency power supply 25 outputs high frequency power to the stage electrode, so that a negative bias voltage is applied to the stage electrode. Then, the positive ions contained in the plasma of the mixed gas are attracted to the surface of the substrate S by the bias voltage, whereby the residue 19 deposited on the surface of the silicon substrate 11 is removed. Subsequently, when the etching process of the silicon substrate 11 is performed, the inside of the vacuum chamber 21 has a predetermined process pressure due to the exhaust flow rate of the exhaust unit 41 and the flow rate of the gas supplied from the etching gas supply unit 43. It is said. Then, a plasma of a mixed gas of sulfur hexafluoride gas and oxygen gas is generated in the vacuum chamber 21 in an atmosphere that does not include a film-forming species, and positive ions contained in the plasma of the mixed gas are generated by the bias voltage. By being drawn into the surface of the substrate S, the etching of the silicon substrate 11 is started.

［実施例］
直径が２００〜３００ｍｍであり、厚さが１０〜１００μｍのシリコン基板上に、厚さが１０００ｎｍの２層以上の低誘電率材料層、厚さが１０００ｎｍ以上の酸化シリコン層、及び厚さが２０００ｎｍ以上の窒化シリコン層を順に積層して多層配線基板を形成した。なお、低誘電率材料層のそれぞれには、幅が１００ｎｍ以上、厚さが１００ｎｍ以上の銅配線が複数層含まれるようにした。また、銅配線のそれぞれは、厚さが５０ｎｍのタンタル乃至はチタンからなるバリアメタル層によって、表面以外の面が覆われているようにすることで、一般的なＢＥＯＬ（Back End of the Line ）構造を想定した多層配線基板
を準備した。
そして、多層配線基板上にフォトレジスト層を積層した後、直径が１０μｍの開口を形成してレジストパターンを作成した。次いで、以下の条件にて、各層のエッチングを行った。
（窒化シリコン層）
・Ａｒ／Ｃ_３Ｆ_８／ＣＨＦ_３／Ｏ_２ガス１７０／２０／１０／１０ｓｃｃｍ
・アンテナ用高周波電源１２００Ｗ
・バイアス用高周波電源６００Ｗ
・エッチング時間４分
（酸化シリコン層）
・Ａｒ／Ｃ_３Ｆ_８／ＣＨＦ_３／Ｏ_２ガス１７０／２０／１０／１０ｓｃｃｍ
・アンテナ用高周波電源１２００Ｗ
・バイアス用高周波電源６００Ｗ
・エッチング時間２分
（銅配線）
・過酸化水素１×１０^３ｍｏｌ・ｍ^−３
・硫酸０．７２×１０^３ｍｏｌ・ｍ^−３
・温度５０℃
・エッチング時間１分
（バリアメタル層と低誘電率材料層）
・Ａｒ／Ｃ_３Ｆ_８／ＣＨＦ_３／Ｏ_２ガス１７０／２０／１０／１０ｓｃｃｍ
・アンテナ用高周波電源１２００Ｗ
・バイアス用高周波電源６００Ｗ
・エッチング時間１分
そして、シリコン基板の表面を以下の条件にてスパッタした。
（スパッタ条件）
・Ａｒ／ＳＦ_６ガス９５ｓｃｃｍ／５ｓｃｃｍ
・アンテナ用高周波電源１０００Ｗ
・バイアス用高周波電源２００Ｗ
・スパッタ時間１分
その後、以下の条件にてシリコン基板をエッチングすることにより、多層配線基板の積層方向に延びる貫通孔をシリコン基板に形成した。
・ＳＦ_６／Ｏ_２ガス１５０／５０ｓｃｃｍ
・アンテナ用高周波電源１２００Ｗ
・バイアス用高周波電源１００Ｗ
・エッチング時間２分
このエッチングによって形成された貫通孔の内側面を走査型電子顕微鏡（ＳＥＭ）にて観察したところ、該貫通孔の内側面は、均一にエッチングされた平滑面であった。
［比較例］
上記実施例と同様の多層配線基板に対して、上記条件のエッチングにより各層の除去を行った後、シリコン基板の表面をスパッタすることなく、多層配線基板の積層方向に延びる凹部をシリコン基板に形成した。なお、シリコン基板のエッチング条件も、上記実施形態と同一とした。こうしたエッチングによって形成された貫通孔の内側面をＳＥＭにて観察したところ、該貫通孔の内側面には、積層方向に延びる凸形状のエッチング残りが認められた。 [Example]
Two or more low dielectric constant material layers having a thickness of 1000 nm, a silicon oxide layer having a thickness of 1000 nm or more, and a thickness of 2000 nm on a silicon substrate having a diameter of 200 to 300 mm and a thickness of 10 to 100 μm. The above silicon nitride layers were laminated in order to form a multilayer wiring board. Each of the low dielectric constant material layers includes a plurality of copper wirings having a width of 100 nm or more and a thickness of 100 nm or more. In addition, each of the copper wirings is covered with a barrier metal layer made of tantalum or titanium having a thickness of 50 nm so that a surface other than the surface is covered, so that a general BEOL (Back End of the Line) is provided. A multilayer wiring board assuming the structure was prepared.
And after laminating a photoresist layer on the multilayer wiring board, an opening having a diameter of 10 μm was formed to create a resist pattern. Next, each layer was etched under the following conditions.
(Silicon nitride layer)
Ar / C ₃ F ₈ / CHF ₃ / O ₂ gas 170/20/10/10 sccm
・ High frequency power supply for antenna 1200W
・ High frequency power supply for bias 600W
・ Etching time 4 minutes (silicon oxide layer)
Ar / C ₃ F ₈ / CHF ₃ / O ₂ gas 170/20/10/10 sccm
・ High frequency power supply for antenna 1200W
・ High frequency power supply for bias 600W
・ Etching time 2 minutes (copper wiring)
・ Hydrogen peroxide 1 × 10 ³ mol · m ⁻³
・ Sulfuric acid 0.72 × 10 ³ mol · m ⁻³
・ Temperature 50 ℃
・ Etching time 1 minute (barrier metal layer and low dielectric constant material layer)
Ar / C ₃ F ₈ / CHF ₃ / O ₂ gas 170/20/10/10 sccm
・ High frequency power supply for antenna 1200W
・ High frequency power supply for bias 600W
Etching time: 1 minute Then, the surface of the silicon substrate was sputtered under the following conditions.
(Sputtering conditions)
· Ar / SF ₆ gas 95sccm / 5sccm
・ High frequency power supply for antenna 1000W
・ High frequency power supply for bias 200W
Sputtering time: 1 minute Thereafter, the silicon substrate was etched under the following conditions to form through holes extending in the stacking direction of the multilayer wiring substrate in the silicon substrate.
・ SF ₆ / O ₂ gas 150/50 sccm
・ High frequency power supply for antenna 1200W
・ High frequency power supply for bias 100W
-Etching time 2 minutes When the inner surface of the through-hole formed by this etching was observed with a scanning electron microscope (SEM), the inner surface of the through-hole was a uniformly etched smooth surface.
[Comparative example]
After removing each layer by etching under the above conditions on the same multilayer wiring substrate as in the above embodiment, a recess extending in the stacking direction of the multilayer wiring substrate is formed in the silicon substrate without sputtering the surface of the silicon substrate. did. The etching conditions for the silicon substrate were also the same as those in the above embodiment. When the inner side surface of the through hole formed by such etching was observed with an SEM, a convex etching residue extending in the stacking direction was recognized on the inner side surface of the through hole.

以上説明したように、上記実施形態によれば、以下に列挙する効果が得られるようになる。
（１）シリコン基板１１のエッチングが終了する前に、シリコン基板１１のエッチングを阻害する残渣１９が、成膜種の含まれない雰囲気で希ガスのスパッタによって物理的に除去される。そのため、該残渣１９の構成材料が、ダミー配線１３ｄの形成材料、バリアメタル層１３ｂの形成材料、及びこれらのエッチングにより生じた生成物等のいずれをどのような割合で含んでいたとしても、こうした残渣１９をＴＳＶの形成領域から除去することが可能になる。したがって、このようなスパッタが行われない場合と比較して、シリコン基板１１のエッチングを阻害する残渣１９が少なくなる。その結果、シリコン基板１１に対するエッチングの加工精度を高めることが可能となる。 As described above, according to the embodiment, the effects listed below can be obtained.
(1) Before the etching of the silicon substrate 11 is completed, the residue 19 that hinders the etching of the silicon substrate 11 is physically removed by sputtering of a rare gas in an atmosphere that does not contain a film-forming species. Therefore, even if the constituent material of the residue 19 includes any of the formation material of the dummy wiring 13d, the formation material of the barrier metal layer 13b, and the products generated by these etchings in any proportion, The residue 19 can be removed from the TSV formation region. Therefore, as compared with the case where such sputtering is not performed, the residue 19 that inhibits the etching of the silicon substrate 11 is reduced. As a result, it is possible to improve the etching processing accuracy for the silicon substrate 11.

（２）絶縁層１２のエッチングが終了するときに、該エッチングの施された領域が、希ガスによってスパッタされる。これにより、絶縁層１２のエッチングの終了までに生じる残渣１９の全てが、希ガスのスパッタによる除去の対象になる。それゆえに、シリコン基板１１のエッチングを阻害する残渣１９が、絶縁層１２のエッチング中に生じる場合であっても、シリコン基板１１のエッチングが開始される前には、こうした残渣１９を少なくすることが可能である。 (2) When the etching of the insulating layer 12 is completed, the etched region is sputtered with a rare gas. As a result, all of the residue 19 generated by the end of the etching of the insulating layer 12 becomes a target for removal by sputtering of the rare gas. Therefore, even if a residue 19 that hinders etching of the silicon substrate 11 occurs during the etching of the insulating layer 12, the residue 19 may be reduced before the etching of the silicon substrate 11 is started. Is possible.

（３）シリコン基板１１のエッチングが開始されるときに、該エッチングの施される領域が、希ガスによってスパッタされる。これにより、シリコン基板１１の開始時までに生じる残渣１９の全てが、希ガスのスパッタによる除去の対象になる。それゆえに、シリコン基板１１のエッチングを阻害する残渣１９が、シリコン基板１１のエッチング前に生じる場合であっても、シリコン基板１１のエッチングが開始される前には、こうした残渣１９を少なくすることが可能である。 (3) When etching of the silicon substrate 11 is started, a region to be etched is sputtered with a rare gas. As a result, all of the residue 19 generated up to the start of the silicon substrate 11 becomes a target for removal by sputtering of the rare gas. Therefore, even if the residue 19 that inhibits the etching of the silicon substrate 11 occurs before the etching of the silicon substrate 11, the residue 19 may be reduced before the etching of the silicon substrate 11 is started. Is possible.

（４）シリコン基板１１のエッチングの開始時には、希ガスによるスパッタ速度が、該開始時以降より大きくなる。これにより、シリコン基板１１のエッチングが開始されるときには、該エッチングを阻害する残渣１９の除去が、最も効果的に進めされることになる。なお、希ガスによるスパッタ速度は、真空槽内に希ガスのみが供給されて、真空槽内の圧力がプロセス圧力に調整され、且つバイアス電力がプロセス電力に調整された状態での
スパッタ速度として得ることが可能である。 (4) At the start of etching of the silicon substrate 11, the sputtering rate by the rare gas becomes higher than after the start. Thereby, when the etching of the silicon substrate 11 is started, the removal of the residue 19 that inhibits the etching is most effectively advanced. Note that the sputtering rate by the rare gas is obtained as the sputtering rate when only the rare gas is supplied into the vacuum chamber, the pressure in the vacuum chamber is adjusted to the process pressure, and the bias power is adjusted to the process power. It is possible.

（５）シリコン絶縁層１３ａ，１５ａ、及び絶縁層１２の全てがエッチングされたときに、該エッチングの施された領域が希ガスでスパッタされる。それゆえに、希ガスによるスパッタの回数が増えることを抑えつつ、複数の絶縁層が積層されたシリコン基板１１においてもエッチングによる加工の精度を高めることができる。 (5) When all of the silicon insulating layers 13a and 15a and the insulating layer 12 are etched, the etched region is sputtered with a rare gas. Therefore, it is possible to increase the processing accuracy by etching even in the silicon substrate 11 in which a plurality of insulating layers are stacked while suppressing an increase in the number of times of sputtering with a rare gas.

（６）シリコン基板１１をスパッタするガスに、希ガスであるアルゴンガスに加えて、六フッ化硫黄ガスが含まれている。六フッ化硫黄ガスは各種金属のエッチングが可能なガスであることから、残渣１９をスパッタするガスにこの六フッ化硫黄ガスが含まれていることで、バリアメタル層１３ｂやダミー配線１３ｄの構成元素を含む残渣１９が除去されやすくなる。 (6) The gas for sputtering the silicon substrate 11 contains sulfur hexafluoride gas in addition to the rare gas argon gas. Since the sulfur hexafluoride gas is a gas capable of etching various metals, the gas for sputtering the residue 19 contains the sulfur hexafluoride gas, so that the barrier metal layer 13b and the dummy wiring 13d are configured. The residue 19 containing the element is easily removed.

なお、上記実施形態は、以下のように適宜変更して実施することもできる。
・シリコン基板１１上の絶縁層１２，１７は、上述した絶縁材料とは異なる他の絶縁材料によって形成されてもよい。また、絶縁層１２及び絶縁層１７の少なくとも一つが割愛された構成であってもよい。 In addition, the said embodiment can also be suitably changed and implemented as follows.
The insulating layers 12 and 17 on the silicon substrate 11 may be formed of another insulating material different from the above-described insulating material. Moreover, the structure by which at least one of the insulating layer 12 and the insulating layer 17 was omitted may be sufficient.

・配線層１３，１５を構成するシリコン絶縁層１３ａ，１５ａは、低誘電率材料にて形成するようにしたが、低誘電率材料でない絶縁材料によって形成するようにしてもよい。
・上記バリアメタル層１３ｂ，１５ｂ，ＢＡはタンタルで形成するようにしたが、例えばチタン、窒化チタン、窒化タンタル等、バリア性を有する公知の材料によって形成するようにしてもよい。 The silicon insulating layers 13a and 15a constituting the wiring layers 13 and 15 are formed of a low dielectric constant material, but may be formed of an insulating material that is not a low dielectric constant material.
The barrier metal layers 13b, 15b, and BA are formed of tantalum, but may be formed of a known material having a barrier property such as titanium, titanium nitride, or tantalum nitride.

・上記接続配線１３ｃ，１５ｃ及びダミー配線１３ｄ，１５ｄは銅で形成するとともに、パッドＰはアルミニウム−銅合金で形成するようにした。これに限らず、接続配線１３ｃ，１５ｃ及びダミー配線１３ｄ，１５ｄをアルミニウム−銅合金や、アルミニウム等の公知の配線材料によって形成するようにしてもよい。また、パッドＰについても、銅やアルミニウム等、公知の配線材料によって形成するようにしてもよい。 The connection wirings 13c and 15c and the dummy wirings 13d and 15d are made of copper, and the pad P is made of an aluminum-copper alloy. Not limited to this, the connection wirings 13c and 15c and the dummy wirings 13d and 15d may be formed of a known wiring material such as aluminum-copper alloy or aluminum. The pad P may also be formed of a known wiring material such as copper or aluminum.

・封止層１８は窒化シリコンによって形成するようにしたが、上記レジストパターンＲＰを除去して以降のドライエッチングにおいてマスクとして機能する絶縁材料であれば、他の材料によって形成するようにしてもよい。 Although the sealing layer 18 is formed of silicon nitride, it may be formed of other materials as long as it is an insulating material that functions as a mask in the subsequent dry etching after removing the resist pattern RP. .

・多層配線基板１０の有する上記各層をドライエッチングするときの条件は、各層をドライエッチングすることのできる範囲で任意に変更可能である。
・上記スパッタガスは、アルゴンガスに限らず、ヘリウム（Ｈｅ）ガス、ネオン（Ｎｅ）ガス、キセノン（Ｘｅ）ガス等の希ガスであればよい。 The conditions for dry etching each of the layers of the multilayer wiring board 10 can be arbitrarily changed within a range where each layer can be dry etched.
The sputtering gas is not limited to argon gas, but may be a rare gas such as helium (He) gas, neon (Ne) gas, xenon (Xe) gas, or the like.

・上記添加ガスは、六フッ化硫黄ガスに限らず、例えば臭化水素（ＨＢｒ）ガス、及び塩化水素（ＨＣｌ）ガス等のハロゲン元素を含有するガスであればよい。要は、エッチング対象との反応により、あるいはエッチング反応により生成された生成物との反応により成膜種を形成しないガスであって、金属元素との反応により揮発性の反応生成物を生成するガスであればよい。 The additive gas is not limited to sulfur hexafluoride gas, and may be any gas containing a halogen element such as hydrogen bromide (HBr) gas and hydrogen chloride (HCl) gas. In short, it is a gas that does not form a film-forming species by reaction with the object to be etched or reaction with the product generated by the etching reaction, and gas that generates a volatile reaction product by reaction with the metal element. If it is.

・シリコン基板１１のスパッタは、アルゴンガスのみで行うようにしてもよい。
・多層配線基板１０は、第一配線層１３と第二配線層１５との二つの配線層を有するようにしたが、配線層は、単層であってもよいし、三層以上であってもよい。 The sputtering of the silicon substrate 11 may be performed only with argon gas.
The multilayer wiring board 10 has two wiring layers, the first wiring layer 13 and the second wiring layer 15, but the wiring layer may be a single layer or three or more layers. Also good.

・シリコン基板１１のエッチングの開始時に、該エッチングの対象となる領域をスパッ
タするようにした。これに限らず、多層配線基板１０に対するスパッタ処理は、各配線層１３，１５の有するバリアメタル層１３ｂ，１５ｂを除去する毎に、該配線層を構成するシリコン絶縁層の表面に対して行うことも可能である。これにより、以下の効果が得られるようになる。 -At the start of etching of the silicon substrate 11, the region to be etched is sputtered. However, the sputtering process for the multilayer wiring board 10 is performed on the surface of the silicon insulating layer constituting the wiring layer every time the barrier metal layers 13b and 15b of the wiring layers 13 and 15 are removed. Is also possible. As a result, the following effects can be obtained.

（７）シリコン基板上に２以上のシリコン絶縁層が積層されている場合には、シリコン絶縁層の層数が多くなる程、バリアメタル層や配線の数が多くなることから、これらのエッチングにより生じる残渣も自ずと多くなる。この点、シリコン絶縁層のそれぞれが有するバリアメタル層がエッチングされる毎に、該シリコン絶縁層の表面が希ガスでスパッタされる方法であれば、シリコン絶縁層の積層数が多くなることで、上記残渣の発生頻度が高くなったとしても、より確実に残渣を除去することができる。 (7) When two or more silicon insulating layers are stacked on a silicon substrate, the larger the number of silicon insulating layers, the greater the number of barrier metal layers and wirings. The resulting residue naturally increases. In this regard, every time the barrier metal layer included in each silicon insulating layer is etched, if the surface of the silicon insulating layer is sputtered with a rare gas, the number of stacked silicon insulating layers is increased. Even if the frequency of occurrence of the residue is increased, the residue can be more reliably removed.

・多層配線基板１０に対するスパッタ処理は、各配線層１３，１５の有するシリコン絶縁層１３ａ，１５ａを除去する毎に、該シリコン絶縁層の下層表面に対して行うことも可能である。このような方法であっても、上記（７）に準じた効果を得ることが可能である。 The sputtering process for the multilayer wiring substrate 10 can be performed on the lower surface of the silicon insulating layer every time the silicon insulating layers 13a and 15a of the wiring layers 13 and 15 are removed. Even with such a method, it is possible to obtain the effect according to the above (7).

・シリコン基板１１のエッチングの開始時におけるスパッタ速度は、上述した貫通孔を形成する過程において、該開始時以降より小さくてもよい。このような方法であっても、上記（１）〜（３）に準じた効果を得ることは可能である。 -The sputter | spatter speed at the time of the start of the etching of the silicon substrate 11 may be smaller than after the start in the process of forming the through-hole mentioned above. Even with such a method, it is possible to obtain the effects according to the above (1) to (3).

・多層配線基板１０は、シリコン基板１１の基板表面と絶縁層１２との間に、ゲート絶縁膜に用いられる絶縁膜やゲート配線に用いられる導電膜など、シリコン絶縁層とは異なる他の層が介在する構成であってよい。要は、エッチング処理の対象物は、配線の埋め込まれた凹部を有して該凹部の内面にはバリアメタル層が形成されたシリコン絶縁層を基板表面に有するシリコン基板からなる構成であればよい。そして、このような他の層が介在することによって、シリコン絶縁層のエッチングの終了時と、シリコン基板のエッチングの開始時とが、互いに異なる構成であってもよい。また、シリコン基板をエッチングする直前に該シリコン基板を洗浄する工程が入ることによって、終了時と開始時とが互いに異なる構成であってもよい。 The multilayer wiring board 10 includes other layers different from the silicon insulating layer, such as an insulating film used for a gate insulating film and a conductive film used for a gate wiring, between the substrate surface of the silicon substrate 11 and the insulating layer 12. It may be an intervening configuration. In short, the object to be etched may be a silicon substrate having a silicon insulating layer on the substrate surface having a concave portion in which wiring is embedded and a barrier metal layer is formed on the inner surface of the concave portion. . Further, by interposing such other layers, the end of etching of the silicon insulating layer and the start of etching of the silicon substrate may be different from each other. Moreover, the structure at the time of completion | finish and the time of start may mutually differ by the process of wash | cleaning this silicon substrate entering immediately before etching a silicon substrate.

このような構成からなる多層配線基板であっても、シリコン基板のエッチングが開始されるときに、該エッチングの施される領域が、希ガスによってスパッタされる方法であれば、上記（３）に準じた効果を得ることが可能である。 Even in the multilayer wiring board having such a configuration, if the etching region is a method in which sputtering is performed by a rare gas when etching of the silicon substrate is started, the above (3) A similar effect can be obtained.

・多層配線基板１０に対するスパッタ処理は、シリコン基板１１のエッチングの開始前に行われてもよい。例えば、多層配線基板１０に対するスパッタ処理は、第一シリコン絶縁層１３ａ、第二シリコン絶縁層１５ａ、絶縁層１２のいずれか一つに対して行われてもよい。 The sputtering process for the multilayer wiring substrate 10 may be performed before the etching of the silicon substrate 11 is started. For example, the sputtering process for the multilayer wiring substrate 10 may be performed on any one of the first silicon insulating layer 13a, the second silicon insulating layer 15a, and the insulating layer 12.

・多層配線基板１０に対するスパッタ処理は、シリコン基板１１のエッチングの途中に行われてもよい。要は、シリコン基板のエッチングを終了する前に、シリコン絶縁層及びシリコン基板の少なくとも１つを希ガスでスパッタする構成であればよい。 The sputtering process for the multilayer wiring substrate 10 may be performed during the etching of the silicon substrate 11. In short, any structure may be used as long as at least one of the silicon insulating layer and the silicon substrate is sputtered with a rare gas before the etching of the silicon substrate is finished.

・配線層１３，１５それぞれの有するダミー配線１３ｄ，１５ｄ及びバリアメタル層１３ｂ，１５ｂを除去した後に、該配線層１３，１５の有するシリコン絶縁層１３ａ，１５ａを除去することで、各配線層１３，１５の有するシリコン絶縁層１３ａ，１５ａを一度のエッチングで除去するようにした。これに限らず、配線層１３，１５の有するシリコン絶縁層１３ａ，１５ａは、以下のようにエッチングを行うことにより、二度のエッチングにより除去するようにしてもよい。すなわち、ダミー配線１３ｄ，１５ｄの全体を露出す
るようにシリコン絶縁層１３ａ，１５ａを除去してから、ダミー配線１３ｄ，１５ｄとバリアメタル層１３ｂ，１５ｂとを除去した後に、残りのシリコン絶縁層１３ａ，１５ａを除去するようにしてもよい。 After removing the dummy wirings 13d and 15d and the barrier metal layers 13b and 15b respectively included in the wiring layers 13 and 15, the silicon insulating layers 13a and 15a included in the wiring layers 13 and 15 are removed, whereby each wiring layer 13 15 are removed by a single etching. Not limited to this, the silicon insulating layers 13a and 15a included in the wiring layers 13 and 15 may be removed by performing etching twice as follows. That is, after the silicon insulating layers 13a and 15a are removed so that the entire dummy wirings 13d and 15d are exposed, the dummy wirings 13d and 15d and the barrier metal layers 13b and 15b are removed, and then the remaining silicon insulating layer 13a. , 15a may be removed.

・シリコン基板１１のエッチングを阻害する残渣１９を成膜種の含まれない雰囲気で希ガスのスパッタによって物理的に除去するようにしたが、希ガスによるスパッタで残渣１９を除去することが可能であれば、成膜種の含まれる雰囲気にて残渣１９の除去を行うようにしてもよい。 The residue 19 that inhibits the etching of the silicon substrate 11 is physically removed by sputtering with a rare gas in an atmosphere that does not contain film-forming species, but the residue 19 can be removed by sputtering with a rare gas. If there is, the residue 19 may be removed in an atmosphere containing the film-forming species.

１０…多層配線基板、１１，６１…シリコン基板、１２，１７…絶縁層、１３…第一配線層、１３ａ，１５ａ，６２，６３…シリコン絶縁層、１３ｂ，１５ｂ，６２ｂ，６３ｂ，ＢＡ…バリアメタル層、１３ｃ，１５ｃ…接続配線、１３ｄ，１５ｄ，６２ｃ，６３ｃ…ダミー配線、１４…第一拡散防止層、１５…第二配線層、１６…第二拡散防止層、１８…封止層、１８ａ…第一封止層、１８ｂ…第二封止層、１８ｃ…第三封止層、１９，６４…残渣、２０…ドライエッチング装置、２１…真空槽、２１ａ…排気口、２１ｂ…ガス供給口、２２…石英窓、２３…基板ステージ、２４…バイアス用整合器、２５…バイアス用高周波電源、３１…高周波アンテナ、３１ａ…上段アンテナ、３１ｂ…下段アンテナ、３１ｃ…電力入力部、３１ｄ…電力出力部、３２…入力側可変コンデンサ、３３…アンテナ用整合器、３４…アンテナ用高周波電源、３５…出力側可変コンデンサ、３６…磁場コイル、３６ａ…上段コイル、３６ｂ…中段コイル、３６ｃ…下段コイル、３７…電流供給部、３７ａ…上段供給部、３７ｂ…中段供給部、３７ｃ…下段供給部、４１…排気部、４２…スパッタガス供給部、４３…エッチングガス供給部、５１…制御部、Ｐ…パッド、ＲＰ…レジストパターン、Ｓ…基板。 DESCRIPTION OF SYMBOLS 10 ... Multilayer wiring board 11, 61 ... Silicon substrate, 12, 17 ... Insulating layer, 13 ... First wiring layer, 13a, 15a, 62, 63 ... Silicon insulating layer, 13b, 15b, 62b, 63b, BA ... Barrier Metal layer, 13c, 15c ... connection wiring, 13d, 15d, 62c, 63c ... dummy wiring, 14 ... first diffusion prevention layer, 15 ... second wiring layer, 16 ... second diffusion prevention layer, 18 ... sealing layer, 18a ... first sealing layer, 18b ... second sealing layer, 18c ... third sealing layer, 19, 64 ... residue, 20 ... dry etching apparatus, 21 ... vacuum tank, 21a ... exhaust port, 21b ... gas supply Mouth, 22 ... quartz window, 23 ... substrate stage, 24 ... bias matching unit, 25 ... high frequency power supply for bias, 31 ... high frequency antenna, 31a ... upper antenna, 31b ... lower antenna, 31c ... power input section, 31d ... electricity Output unit 32... Input side variable capacitor 33. Antenna matching unit 34. High frequency power source for antenna 35. Output side variable capacitor 36. Magnetic field coil 36 a. Upper coil 36 b Middle coil 36 c Lower coil 37 ... Current supply unit, 37a ... Upper supply unit, 37b ... Middle supply unit, 37c ... Lower supply unit, 41 ... Exhaust unit, 42 ... Sputter gas supply unit, 43 ... Etching gas supply unit, 51 ... Control unit, P ... pad, RP ... resist pattern, S ... substrate.

Claims

A hole penetrating the silicon insulating layer and the silicon substrate with respect to a silicon substrate having a silicon insulating layer on the substrate having a concave portion in which wiring is embedded and a barrier metal layer is formed on the inner surface of the concave portion Is a method of etching a silicon substrate, which is formed in a region including the wiring,
Etching the silicon substrate after etching the wiring, the barrier metal layer, the silicon insulating layer,
A method of etching a silicon substrate, comprising: sputtering the rare-gas region in the etched region before the etching of the silicon substrate is completed.

The method for etching a silicon substrate according to claim 1, wherein a region to be etched is sputtered with a rare gas at the start of etching of the silicon substrate.

3. The method for etching a silicon substrate according to claim 1, wherein, when forming the hole, at the start of etching of the silicon substrate, a sputtering rate by a rare gas is made larger than after the start.

A plurality of the silicon insulating layers are stacked on the silicon substrate,
Wherein a barrier metal layer on each etched, the silicon substrate etching method according to any one of claims 1 to 3 for sputtering the surface of the silicon insulating layer in noble gas each of the silicon insulating layer has.

A plurality of the silicon insulating layers are stacked on the silicon substrate,
Wherein at the end of all the etching of the silicon insulating layer, the silicon substrate etching method according to any one of claims 1-4 to sputter area subjected to the said etching in a rare gas.

The noble gas is argon gas,
When sputtering the surface of the silicon substrate with the argon gas,
The argon gas sulfur hexafluoride gas, the silicon substrate etching method according to any one of claims 1 to 5 for mixing at least one gas selected from hydrogen bromide gas, and hydrogen chloride gas.