JPH05347306A - Aluminium group wiring and formation thereof - Google Patents

Aluminium group wiring and formation thereof

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JPH05347306A
JPH05347306A JP15458492A JP15458492A JPH05347306A JP H05347306 A JPH05347306 A JP H05347306A JP 15458492 A JP15458492 A JP 15458492A JP 15458492 A JP15458492 A JP 15458492A JP H05347306 A JPH05347306 A JP H05347306A
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JP
Japan
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film
aluminum
wiring
forming
etching
Prior art date
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Application number
JP15458492A
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Japanese (ja)
Inventor
Shingo Kadomura
新吾 門村
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Sony Corp
Original Assignee
Sony Corp
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Publication date
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Abstract

PURPOSE:To allow tapered processing of an Al group wiring without affecting a size conversion difference in order to improve coverage of an interlayer film in a multilayer process. CONSTITUTION:A lower layer Al group film 3 and an upper layer Al group film 4 are piled up. Since the upper layer Al group film 3 contains no Si and the lower layer Al group film contains no Si, an undercut is generated on the upper layer Al group film 4 at the time of dry etching while forming a tapered Al group wiring. Thereby, coverage of an interlayer film is improved.

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【産業上の利用分野】この発明は、半導体装置及びその
製造プロセスに用いられるアルミニウム系配線に関し、
特にアルミニウム系配線のテーパ加工を達成する配線形
成法に係わる。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and aluminum-based wiring used in its manufacturing process,
Particularly, it relates to a wiring forming method for achieving taper processing of aluminum-based wiring.

【0002】[0002]

【従来の技術及び発明が解決しようとする課題】近年の
VLSI,ULSI等に見られるように、半導体装置の
高集積化及び高性能化が進展するに伴い、デバイス・チ
ップ上では配線部分の占める割合が増大する傾向にある
が、これによるチップ面積の大幅な増大を防止するため
に、多層配線が今や必須の技術となっている。この多層
配線プロセスにおける層間絶縁膜のカバレージを改善
し、多層配線形成を良好に行なうための技術として、A
l配線のテーパエッチング技術がある。このテーパエッ
チング技術の中でも、エッチング時に三塩化メタン(C
HCl3)等の堆積性ガスを添加してテーパ形状を得る
方法(有門他1986Dry Process Sym
posium予稿集(2)−4、第48頁記載に係る方
法)が、良く知られているところが、この方法では、エ
ッチング・プロセスでの堆積性ガス添加によるパーティ
クル・レベルの悪化や、最終的なテーパ形状がマスク幅
より太くなるためライン/スペースの間隔の狭い微細パ
ターンには適用できないという問題点を有する。
2. Description of the Related Art As seen in VLSI, ULSI, etc. in recent years, with the progress of high integration and high performance of semiconductor devices, the wiring portion occupies on the device chip. Although the percentage tends to increase, multilayer wiring is now an indispensable technology in order to prevent a large increase in chip area due to this. As a technique for improving the coverage of the interlayer insulating film in this multilayer wiring process and favorably forming the multilayer wiring,
There is a taper etching technique for l wiring. Among this taper etching technology, methane trichloride (C
A method of obtaining a taper shape by adding a deposition gas such as HCl 3 (Arimon et al. 1986 Dry Process Sym
Posium Proceedings (2) -4, the method described on page 48) is well known. However, in this method, deterioration of the particle level due to addition of a deposition gas in the etching process and the final Since the taper shape is thicker than the mask width, it cannot be applied to a fine pattern having a narrow line / space interval.

【0003】本発明は、このような従来の問題点に着目
して創案されたものであって、寸法変換差等に影響を与
えることなく、Al系膜のテーパ加工が可能となり、多
層配線プロセスにおける層間膜のカバレージ改善を実現
するアルミニウム系配線及びその形成方法を得んとする
ものである。
The present invention was devised in view of such conventional problems, and enables taper processing of an Al-based film without affecting a dimensional conversion difference and the like, and a multilayer wiring process. To obtain an aluminum-based wiring and a method of forming the same for improving the coverage of the interlayer film in the above.

【0004】[0004]

【課題を解決するための手段】そこで、請求項1記載の
発明は、配線層下部から上部に向けてシリコン含有量が
減少することを、その解決手段とし、請求項2記載の発
明は、特に、シリコン(Si)を含有するアルミニウム
系金属で成る下層と、シリコンを含有しないアルミニウ
ム系金属で成る上層との二層構造で成ることを特徴とし
ている。
Therefore, the invention according to claim 1 is to solve the problem that the silicon content decreases from the lower part to the upper part of the wiring layer, and the invention according to claim 2 particularly , A lower layer made of an aluminum-based metal containing silicon (Si) and an upper layer made of an aluminum-based metal not containing silicon.

【0005】請求項3記載の発明は、バリアメタル層上
に、順次、シリコンを含有するアルミニウム系金属で成
る下層、シリコンを含有しないアルミニウム系金属で成
る上層を形成した後、ドライエッチングで加工すること
を特徴としている。
According to the third aspect of the present invention, a lower layer made of an aluminum-based metal containing silicon and an upper layer made of an aluminum-based metal not containing silicon are sequentially formed on the barrier metal layer and then processed by dry etching. It is characterized by

【0006】請求項4記載の発明は、シリコンを含有す
るアルミニウム系金属で成る下層を形成する工程と、シ
リコンを含有しないアルミニウム系金属でなる上層を前
記下層上に形成する工程と、該上層上に反射防止膜を形
成する工程と、該反射防止膜上にレジストパターンを形
成し、該レジストパターンの下に前記反射防止膜にアン
ダーカットが生じるように該反射防止膜をエッチングす
る工程と、上記上層及び下層をドライエッチングする工
程を備えることを特徴としている。
According to a fourth aspect of the present invention, the step of forming a lower layer made of an aluminum-based metal containing silicon, the step of forming an upper layer made of an aluminum-based metal not containing silicon on the lower layer, and the upper layer A step of forming an antireflection film on the antireflection film, a step of forming a resist pattern on the antireflection film, and a step of etching the antireflection film so that an undercut occurs in the antireflection film under the resist pattern, The method is characterized by including a step of dry etching the upper layer and the lower layer.

【0007】[0007]

【作用】本発明は、あらかじめAl系膜の成膜時に、A
l系膜をSi含有の有無での2層構造とすることで、上
層Al部のみに制御性良くアンダーカットを入れて、テ
ーパ形状を達成する。ここで、Al系膜を2層構造とす
るのは、応用物理学会で報告された、Alの膜質による
エッチング変換差に関する知見に基づくものである(河
渕他、1992年秋季応物予稿集、9P−ZF−15、
P515)。上記発表によれば、Al合金中にSi添加
の無いAl膜では大きなアンダーカットを生ずるとして
いる。これは、詳しいメカニズムは不明だが、Si添加
なしAlの方がエッチング時に形成される側壁の酸化皮
膜の導電性が上がり、エッチングに必要な電子のやりと
りが容易になって、側壁での反応を進行させ易くなるた
めと考えられる。本発明は即ち、側壁での反応が進行し
易くなるSi添加の無いAl合金膜を上層として、Si
添加のAl合金膜を下層とする2層構造を採用すれば、
上層Al系膜のみに制御性良くアンダーカットを入れる
ことが可能となるため、下層Alは異方性加工された、
丁度面取りをしたような良好なAl膜の加工が、特にプ
ロセス条件等を工夫すること無く実現できる。
According to the present invention, when the Al-based film is formed in advance,
By forming the l-based film into a two-layer structure with or without Si contained, an undercut is provided only in the upper Al part with good controllability, and a tapered shape is achieved. Here, the Al-based film having a two-layer structure is based on the knowledge about the etching conversion difference depending on the film quality of Al, which was reported at the Japan Society of Applied Physics (Kabuchi et al., 1992 Autumn Bibliographic Proceedings, 9P). -ZF-15,
P515). According to the above-mentioned announcement, a large undercut is generated in the Al film without Si addition in the Al alloy. Although the detailed mechanism is unknown, the conductivity of the oxide film on the side wall formed during etching is higher in Al without Si addition, which facilitates the exchange of electrons necessary for etching and promotes the reaction on the side wall. It is thought that this is because it becomes easier. According to the present invention, an Al alloy film without Si addition, which facilitates the reaction on the side wall, is used as an upper layer.
If a two-layer structure with the added Al alloy film as the lower layer is adopted,
Since it is possible to insert an undercut with good controllability only in the upper Al-based film, the lower Al is anisotropically processed.
A good Al film that has just been chamfered can be realized without specially devising process conditions.

【0008】[0008]

【実施例】以下、本発明に係るアルミニウム系配線及び
その形成方法の詳細を図面に示す実施例に基づいて説明
する。
DESCRIPTION OF THE PREFERRED EMBODIMENTS The details of the aluminum-based wiring and the method for forming the same according to the present invention will be described below with reference to the embodiments shown in the drawings.

【0009】図1(A)〜(C)は、本発明の実施例1
を示す要部断面図である。
1A to 1C show a first embodiment of the present invention.
FIG.

【0010】先ず、本実施例は、図1(A)に示すよう
に、半導体基板上に形成された層間絶縁膜1上に、チタ
ン(Ti)膜2Aとチタンオキシナイトライド(TiO
N)膜2Bの積層構造のバリアメタル層2を形成する。
なお、チタン膜2Aとチタンオキシナイトライド膜2B
の成膜条件は、例えば以下に示す通りである。なお、チ
タン膜2A及びチタンオキシナイトライド膜2Bは、マ
ルチチャンバ型のDCマグネトロンスパッタ装置を用い
て成膜した。
First, in this embodiment, as shown in FIG. 1A, a titanium (Ti) film 2A and a titanium oxynitride (TiO) are formed on an interlayer insulating film 1 formed on a semiconductor substrate.
N) The barrier metal layer 2 having a laminated structure of the film 2B is formed.
Incidentally, the titanium film 2A and the titanium oxynitride film 2B
The film forming conditions are as follows, for example. The titanium film 2A and the titanium oxynitride film 2B were formed by using a multi-chamber type DC magnetron sputtering apparatus.

【0011】(チタン膜2Aの成膜(スパッタ)条件) ○ターゲット…Ti ○ガス及びその流量 アルゴン(Ar)…40SCCM ○圧力…0.67Pa ○DC電力…4KW ○基板温度…150℃ ○膜厚…30nm (チタンオキシナイトライド膜2Bの成膜(スパッタ)
条件) ○ターゲット…Ti ○ガス及びその流量 Ar−60%N2…40SCCM ○圧力…0.67Pa ○DC電力…8KW ○基板温度…150℃ ○膜厚…70nm このようにしてバリアメタル層2を形成した後、この上
に、下層Al系膜3,上層Al系膜4を、上記マルチチ
ャンバ型のDCマグネトロンスパッタ装置を用いて形成
する。なお、下層Al系膜3は、Al−0.5%Cu−
1%Siの組成であり、シリコン(Si)を含む膜であ
る。上層Al系膜4は、Al−0.5%Cuの組成であ
り、シリコン(Si)を含まない膜である。
(Titanium film 2A film forming (sputtering) conditions) Target: Ti O Gas and its flow rate Argon (Ar) 40 SCCM O Pressure 0.67 Pa DC power 4 KW Substrate temperature 150 ° C O Film Thickness: 30 nm (deposition of titanium oxynitride film 2B (sputtering)
Conditions) ○ Target ... Ti ○ Gas and its flow rate Ar-60% N 2 ... 40 SCCM ○ Pressure ... 0.67 Pa ○ DC power ... 8 KW ○ Substrate temperature ... 150 ° C ○ Film thickness ... 70 nm In this way, barrier metal layer 2 After forming, the lower layer Al-based film 3 and the upper layer Al-based film 4 are formed thereon by using the multi-chamber type DC magnetron sputtering apparatus. The lower Al-based film 3 is formed of Al-0.5% Cu-
It is a film having a composition of 1% Si and containing silicon (Si). The upper Al-based film 4 has a composition of Al-0.5% Cu and is a film containing no silicon (Si).

【0012】(下層Al系膜3の膜(スパッタ)条件) ○ターゲット…Al−0.5%Cu−1%Si ○ガス及びその流量 アルゴン(Ar)…40SCCM ○圧力…0.67Pa ○DC電力…10KW ○基板温度…150℃ ○膜厚…200nm (上層Al系膜4の成膜(スパッタ)条件) ○ターゲット…Al−0.5%Cu ○ガス及びその流量 Al…40SCCM ○圧力…0.67Pa ○DC電力…10KW ○基板温度…150℃ ○膜厚…200nm 次に、同じくマルチチャンバ型DCマグネトロンスパッ
タ装置を用いて、反射防止膜としてアモルファスシリコ
ン(a−Si)膜5を例えば、以下に示す成膜条件で積
層する。
(Film (sputtering) conditions for the lower layer Al-based film 3) Target: Al-0.5% Cu-1% Si ○ Gas and its flow rate Argon (Ar) 40 SCCM ○ Pressure 0.66 Pa ○ DC Electric power: 10 kW ○ Substrate temperature: 150 ° C. ○ Film thickness: 200 nm (Conditions for forming (sputtering) the upper Al-based film 4) ○ Target: Al-0.5% Cu ○ Gas and its flow rate Al: 40 SCCM ○ Pressure: 0.67 Pa ○ DC power ... 10 kW ○ Substrate temperature ... 150 ° C. ○ Film thickness ... 200 nm Next, using an amorphous silicon (a-Si) film 5 as an antireflection film using the same multi-chamber type DC magnetron sputtering device, The layers are stacked under the film forming conditions shown below.

【0013】(アモルファスシリコン膜5の成膜(スパ
ッタ)条件) ○ターゲット…a−Si ○ガス及びその流量 Ar…40SCCM ○圧力…0.67Pa ○DC電力…4KW ○基板温度…常温 ○膜厚…30nm 次に、アモルファスシリコン膜5の上にレジスト(例え
ばTSMR−V3型レジスト)を塗布し、パターニング
して、図1(A)に示すように、形成する配線幅と同幅
寸法のレジストパターン6を形成する。
(Conditions for forming (sputtering) the amorphous silicon film 5) Target: a-Si ○ Gas and its flow rate Ar: 40 SCCM ○ Pressure: 0.67 Pa ○ DC power: 4 kW ○ Substrate temperature: room temperature ○ Film thickness 30 nm Next, a resist (for example, TSMR-V3 type resist) is applied on the amorphous silicon film 5 and patterned to form a resist pattern having the same width as the wiring width to be formed, as shown in FIG. 6 is formed.

【0014】しかる後、レジストパターン6をマスクと
して、アモルファスシリコン5膜を第1段階のエッチン
グでエッチングした後、第2段階のエッチングで、上層
Al系膜4及び下層Al系膜5をエッチングした。これ
らのエッチングには、有磁場マイクロ波プラズマエッチ
ャーを用いて行ない、夫々のエッチング条件は、以下に
示す通りである。なお、アモルファスシリコン膜5は、
第1段階のエッチングで図1(B)に示すようにアンダ
ーカットの入った状態でエッチングされる。
Thereafter, using the resist pattern 6 as a mask, the amorphous silicon 5 film was etched by the first stage etching, and then the upper layer Al-based film 4 and the lower layer Al-based film 5 were etched by the second stage etching. A magnetic field microwave plasma etcher is used for these etchings, and the respective etching conditions are as follows. The amorphous silicon film 5 is
In the first stage etching, as shown in FIG. 1B, etching is performed with an undercut.

【0015】(第1段階のエッチング) ○ガス及びその流量 六弗化イオウ(SF6)…50SCCM ○圧力…10mTorr(1.3Pa) ○μ波電力…850W ○RFバイアス…50W (第2段階のエッチング) ○ガス及びその流量 三塩化ホウ素(BCl3)…60SCCM 塩素(Cl2)…90SCCM ○圧力…16mTorr(1.5Pa) ○μ波電力…850W ○RFバイアス…50W(2MHZ) このような第2段階のエッチングにより、図1(C)に
示すような上部がテーパ形状のAl系配線が形成でき
る。これは、上層Al系膜4中にSiが無いため、エッ
チング時に形成される側壁の酸化皮膜の導電性が上が
り、エッチングに必要な電子のやりとりが容易になって
いるため側壁でのエッチング反応を進行させ易いためで
あると考えられる。
(Etching in the first step) Gas and its flow rate Sulfur hexafluoride (SF 6 ) ... 50 SCCM ○ Pressure ... 10 mTorr (1.3 Pa) ○ Wave power ... 850 W ○ RF bias ... 50 W (Second step) etching) ○ gas and its flow rate of boron trichloride (BCl 3) ... 60 SCCM chlorine (Cl 2) ... 90 SCCM ○ pressure ... 16mTorr (1.5Pa) ○ μ-wave power ... 850W ○ RF bias ... 50W (2MH Z) By such second-stage etching, an Al-based wiring having a tapered upper portion as shown in FIG. 1C can be formed. This is because the upper Al-based film 4 does not have Si, so the conductivity of the oxide film on the side wall formed during etching is increased, and the exchange of electrons necessary for etching is facilitated, so that the etching reaction on the side wall is prevented. It is thought that this is because it is easy to proceed.

【0016】また、第1段階のエッチングでアモルファ
スシリコン膜5がアンダーカットされ幅が狭くなってい
るため、レジストパターン6と上層Al系膜4との間に
すき間ができており、ここからラジカルが侵入するた
め、よりテーパ形状の加工がし易いという利点がある。
なお、下層Al系膜3は、Siが添加されているため、
異方性加工され、寸法変換差のない良好な配線となる。
Further, since the amorphous silicon film 5 is undercut and narrowed in width in the first-stage etching, a gap is formed between the resist pattern 6 and the upper Al-based film 4, and radicals are generated from this space. Since it penetrates, there is an advantage that the tapered shape can be processed more easily.
Since the lower Al-based film 3 contains Si,
Anisotropically processed, good wiring with no size conversion difference is obtained.

【0017】(実施例2)本実施例は、反射防止膜とし
て、TiON膜を用いた場合の例である。
(Embodiment 2) In this embodiment, a TiON film is used as an antireflection film.

【0018】図2に示すように、上記実施例1と同様の
方法で上層Al系膜4までを形成した後、TiON膜7
をDCマグネトロンスパッタ法で以下に示すような成膜
条件で形成する。
As shown in FIG. 2, after forming the upper layer Al-based film 4 by the same method as in the first embodiment, the TiON film 7 is formed.
Is formed by the DC magnetron sputtering method under the following film forming conditions.

【0019】(TiON膜7の成膜(スパッタ)条件) ○ターゲット…Ti ○ガス及びその流量 Ar−60%N2…40SCCM ○圧力…0.67Pa ○DC電力…8KW ○基板温度…150℃ ○膜厚…70nm しかる後、レジストパターン6を形成し、上記実施例1
と同様の装置を用いて以下に示す条件でエッチングし
た。
(Conditions for forming (sputtering) the TiON film 7) Target: Ti ○ Gas and its flow rate Ar-60% N 2 … 40 SCCM ○ Pressure… 0.67 Pa ○ DC power… 8 kW ○ Substrate temperature… 150 ° C. O Film thickness ... 70 nm After that, a resist pattern 6 is formed, and the above-mentioned Example 1 is performed.
Etching was performed under the following conditions using the same apparatus as described above.

【0020】(エッチング条件) ○ガス及びその流量 三塩化ホウ素(BCl3)…60SCCM 塩素(Cl2)…90SCCM ○圧力…16mTorr(1.5Pa) ○μ波電力…850W ○RFバイアス…50W(2MH) 本実施例では、上記実施例1と同様にシリコンを含有し
ない上層Al系膜4には、図3に示すように、アンダー
カットを生じるものの、TiON膜7から1工程でエッ
チングするため、TiON膜7と上層Al系膜4との間
にひさしができたような形状となる。
(Etching conditions) ○ Gas and its flow rate Boron trichloride (BCl 3 ) ... 60 SCCM Chlorine (Cl 2 ) ... 90 SCCM ○ Pressure… 16 mTorr (1.5 Pa) ○ μ-wave power… 850 W ○ RF bias… 50 W (2MH Z ) In this embodiment, as in the case of the above-described Embodiment 1, the upper Al-based film 4 not containing silicon is undercut as shown in FIG. 3, but is etched from the TiON film 7 in one step. Therefore, the shape becomes like a canopy between the TiON film 7 and the upper Al-based film 4.

【0021】次に、インラインアッシャーを用いてレジ
ストパターン6を剥離し(図4)、そして、ひさし状の
TiON膜7を除去するため、再度有磁場マイクロ波エ
ッチャーのチャンバに基板を戻して以下の条件で処理を
行う。
Next, the resist pattern 6 is stripped using an inline asher (FIG. 4), and the substrate is returned to the chamber of the magnetic field microwave etcher again to remove the eaves-shaped TiON film 7. Process under the conditions.

【0022】○ガス及びその流量 六弗化イオウ(SF6)…50SCCM 酸素(O2)…10SCCM アルゴン(Ar)…40SCCM ○圧力…10mTorr(1.3Pa) ○μ波電力…850W ○RFバイアス…50W(2MHZ) これによって、図5に示すように、反射防止膜であるT
iON膜7が除かれるため、テーパ加工が成された良好
なAl系配線が形成できる。
○ Gas and its flow rate Sulfur hexafluoride (SF 6 ) ... 50 SCCM Oxygen (O 2 ) ... 10 SCCM Argon (Ar) ... 40 SCCM ○ Pressure ... 10 mTorr (1.3 Pa) ○ μ wave power ... 850 W ○ This RF bias ... 50W (2MH Z), as shown in FIG. 5, a reflection preventing film T
Since the iON film 7 is removed, it is possible to form a good Al-based wiring that is tapered.

【0023】以上、各実施例について説明したが、本発
明は、これらに限定されるものではなく、構成の要旨に
付随する各種の設計変更が可能である。
Although the respective embodiments have been described above, the present invention is not limited to these, and various design changes associated with the gist of the configuration can be made.

【0024】例えば、上記両実施例は、Al系配線を下
層Al系膜3と上層Al系膜4との2層構造であるが、
3層以上の多層構造としてもよい。この場合、上層に向
けてSi含有量を減少させればよい。
For example, both of the above-mentioned embodiments have a two-layer structure in which the Al-based wiring has the lower Al-based film 3 and the upper Al-based film 4.
It may have a multilayer structure of three or more layers. In this case, the Si content may be reduced toward the upper layer.

【0025】さらに、連続的にSi含有量を減少させた
構造としても勿論よい。
Further, of course, the structure may be such that the Si content is continuously reduced.

【0026】また、上記両実施例においては、Al系金
属として、Al−0.5%Cuを用いたが、Alと他の
元素との合金であっても勿論よい。
Although Al-0.5% Cu is used as the Al-based metal in both of the above-described embodiments, an alloy of Al and another element may be used as a matter of course.

【0027】[0027]

【発明の効果】以上の説明から明らかなように、本発明
に係るアルミニウム系配線及びその形成方法によれば、
良好なテーパ形状を有する配線形成が可能となるため、
配線上に形成される層間絶縁膜のカバレージを向上させ
る効果がある。
As is apparent from the above description, according to the aluminum-based wiring and the method for forming the same of the present invention,
Since it is possible to form wiring with a good taper shape,
This has the effect of improving the coverage of the interlayer insulating film formed on the wiring.

【0028】また、Al系配線の下部層は、Siを含む
Alであるため、エッチングに伴ないアンダーカットが
生じず、寸法変換差等に影響を受けず良好な特性を確保
できる効果がある。
Further, since the lower layer of the Al-based wiring is Al containing Si, an undercut does not occur due to etching, and there is an effect that good characteristics can be secured without being affected by a dimensional conversion difference or the like.

【図面の簡単な説明】[Brief description of drawings]

【図1】(A)〜(C)は本発明の実施例1の工程を示
す要部断面図。
1A to 1C are cross-sectional views of a main part showing a process of a first embodiment of the present invention.

【図2】本発明の実施例2の工程を示す要部断面図。FIG. 2 is a cross-sectional view of a main part showing a process of a second embodiment of the present invention.

【図3】本発明の実施例2の工程を示す要部断面図。FIG. 3 is a sectional view of a key portion showing a step of a second embodiment of the present invention.

【図4】本発明の実施例2の工程を示す要部断面図。FIG. 4 is a sectional view of a key portion showing a step of a second embodiment of the present invention.

【図5】本発明の実施例2の工程を示す要部断面図。FIG. 5 is a sectional view of a key portion showing a step of a second embodiment of the present invention.

【符号の説明】[Explanation of symbols]

2…バリアメタル層 3…下層Al系膜 4…上層Al系膜 5…アモルファスシリコン膜(反射防止膜) 6…レジストパターン 7…TiON膜(反射防止膜) 2 ... Barrier metal layer 3 ... Lower layer Al-based film 4 ... Upper layer Al-based film 5 ... Amorphous silicon film (antireflection film) 6 ... Resist pattern 7 ... TiON film (antireflection film)

Claims (4)

【特許請求の範囲】[Claims] 【請求項1】 配線層下部から上部に向けてシリコン含
有量が減少することを特徴とするアルミニウム系配線。
1. An aluminum-based wiring characterized in that the silicon content decreases from the lower part to the upper part of the wiring layer.
【請求項2】 シリコン(Si)を含有するアルミニウ
ム系金属で成る下層と、シリコンを含有しないアルミニ
ウム系金属で成る上層との二層構造で成ることを特徴と
するアルミニウム系配線。
2. An aluminum-based wiring having a two-layer structure of a lower layer made of an aluminum-based metal containing silicon (Si) and an upper layer made of an aluminum-based metal not containing silicon.
【請求項3】 バリアメタル層上に、順次、シリコンを
含有するアルミニウム系金属で成る下層、シリコンを含
有しないアルミニウム系金属で成る上層を形成した後、
ドライエッチングで加工することを特徴とするアルミニ
ウム系配線の形成方法。
3. A barrier metal layer, on which a lower layer made of an aluminum-based metal containing silicon and an upper layer made of an aluminum-based metal not containing silicon are sequentially formed,
A method for forming an aluminum-based wiring, characterized by being processed by dry etching.
【請求項4】 シリコンを含有するアルミニウム系金属
で成る下層を形成する工程と、 シリコンを含有しないアルミニウム系金属でなる上層を
前記下層上に形成する工程と、 該上層上に反射防止膜を形成する工程と、 該反射防止膜上にレジストパターンを形成し、該レジス
トパターンの下に前記反射防止膜にアンダーカットが生
じるように該反射防止膜をエッチングする工程と、 上記上層及び下層をドライエッチングする工程を備える
ことを特徴とするアルミニウム系配線の形成方法。
4. A step of forming a lower layer made of an aluminum-based metal containing silicon, a step of forming an upper layer made of an aluminum-based metal not containing silicon on the lower layer, and forming an antireflection film on the upper layer. A step of forming a resist pattern on the antireflection film, and etching the antireflection film so that an undercut occurs in the antireflection film under the resist pattern, and dry etching the upper and lower layers. A method of forming an aluminum-based wiring, comprising:
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6869886B2 (en) * 2001-10-09 2005-03-22 Infineon Technologies Ag Process for etching a metal layer system
JP2011100935A (en) * 2009-11-09 2011-05-19 Nitto Denko Corp Laminated body, and application and manufacturing method of the same
JP2016178214A (en) * 2015-03-20 2016-10-06 豊田合成株式会社 Semiconductor device and semiconductor device manufacturing method

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6869886B2 (en) * 2001-10-09 2005-03-22 Infineon Technologies Ag Process for etching a metal layer system
JP2011100935A (en) * 2009-11-09 2011-05-19 Nitto Denko Corp Laminated body, and application and manufacturing method of the same
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