JPH05326515A - Manufacturing method of semiconductor device - Google Patents
Manufacturing method of semiconductor deviceInfo
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- JPH05326515A JPH05326515A JP12516992A JP12516992A JPH05326515A JP H05326515 A JPH05326515 A JP H05326515A JP 12516992 A JP12516992 A JP 12516992A JP 12516992 A JP12516992 A JP 12516992A JP H05326515 A JPH05326515 A JP H05326515A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は半導体装置の製造方法、
特にシリコン(Si)を含むアルミニウム(Al)配線材を用い
て金属配線を形成する方法に関する。BACKGROUND OF THE INVENTION The present invention relates to a method of manufacturing a semiconductor device,
In particular, the present invention relates to a method for forming a metal wiring by using an aluminum (Al) wiring material containing silicon (Si).
【０００２】半導体装置の高集積化に伴って半導体装置
内に配設される不純物拡散領域の接合深さもスケール則
に則って浅く形成されるようになってきており、配線材
料に従来使われていた純Al（100 ％Al）を用いた場合に
は、熱処理に際してのAl配線中へのSiの吸い上げによっ
て、Al配線とコンタクトする不純物拡散領域に接合破壊
が発生する。With the increasing integration of semiconductor devices, the junction depth of the impurity diffusion region provided in the semiconductor device is becoming shallower according to the scale rule, and is conventionally used as a wiring material. When pure Al (100% Al) is used, the Si is absorbed into the Al wiring during the heat treatment, causing a junction breakdown in the impurity diffusion region that contacts the Al wiring.
【０００３】そこで高集積化される半導体装置のAl配線
材には、予め常温での飽和状態である１％程度のSiを含
有させて、基板から配線内へのSiの吸い上げを抑止し、
接合破壊の防止がなされる。Therefore, the Al wiring material of a highly integrated semiconductor device contains Si in an amount of about 1%, which is saturated at room temperature, to prevent Si from being sucked into the wiring from the substrate.
The joint is prevented from breaking.
【０００４】しかし、上記のようにSiを含んだAl配線材
は、それを配線形状にパターニングする際のドライエッ
チング工程において、除去されるべき領域のAl配線材中
に含まれていたSiが除去しきれずに残留するという現象
があり、そのために、半導体装置に配設される素子の微
細化や高密度化が一層進んだ際には、前記残留Siによる
ショートモードの不良が顕在化しており、対策が望まれ
ている。However, in the Al wiring material containing Si as described above, Si contained in the Al wiring material in the region to be removed is removed in the dry etching step when patterning the wiring wiring shape. There is a phenomenon that it remains without being cut off, for that reason, when further miniaturization and high density of the elements arranged in the semiconductor device have progressed, the defect of the short mode due to the residual Si has become apparent, Measures are desired.
【０００５】[0005]
【従来の技術】図５はAl配線のパターニングに用いてい
るドライエッチング装置の一例の模式断面図で、51は金
属基台、52は石英製反応室、53はＯリング、54は絶縁
体、55は基板ステージ兼陰極、56はガス導入口、57は真
空排気口、58は被処理ウエーハ、59は高周波電源（例え
ば13.56MHz）、60は接地、61はマイクロ波導波管（例え
ば2.45GHz ）、62はマイクロ波プラズマを閉じ込めるEC
R コイルを示す。2. Description of the Related Art FIG. 5 is a schematic sectional view of an example of a dry etching apparatus used for patterning Al wiring, 51 is a metal base, 52 is a quartz reaction chamber, 53 is an O ring, 54 is an insulator, 55 is a substrate stage / cathode, 56 is a gas inlet, 57 is a vacuum exhaust port, 58 is a wafer to be processed, 59 is a high frequency power source (eg 13.56 MHz), 60 is ground, 61 is a microwave waveguide (eg 2.45 GHz) , 62 EC for confining microwave plasma
R coil is shown.
【０００６】従来、Al−Si合金配線材をパターニングす
る際には、例えば、上記図５に示すようなマイクロ波・
高周波プラズマエッチング装置を用い、図６(a) に示す
ようにレジストパターン24をマスクにし塩素(Cl)系のガ
スによりAl−Si合金配線材膜23の選択エッチングが行わ
れていた。なお、図中の、21は半導体基板、22は下地の
SiO2膜を示す。[0006] Conventionally, when patterning an Al-Si alloy wiring material, for example, microwaves as shown in FIG.
As shown in FIG. 6A, the Al—Si alloy wiring material film 23 was selectively etched by chlorine (Cl) based gas using a high frequency plasma etching apparatus and using the resist pattern 24 as a mask. In the figure, 21 is a semiconductor substrate and 22 is a base.
An SiO 2 film is shown.
【０００７】エッチング条件は例えば次の通りである。 エッチングガス Cl2 150 sccm BCl3 40 sccm エッチング圧力 8 mTorr μ波パワー 1000 W RFパワー 120 W ステージ温度 40 ℃ 磁場の強さ 100 G このエッチングでは、Clがメインエッチャントとなり、
Alを昇華し易い３塩化アルミニウム(AlCl3) に変えて排
気除去する。The etching conditions are, for example, as follows. Etching gas Cl 2 150 sccm BCl 3 40 sccm Etching pressure 8 mTorr μ Wave power 1000 W RF power 120 W Stage temperature 40 ° C Magnetic field strength 100 G In this etching, Cl is the main etchant,
Al is changed to aluminum trichloride (AlCl 3 ) which is easily sublimated and removed by exhaust.
【０００８】しかし、Al−Si合金配線材に含まれるSiは
メインエッチャントとの反応によりSiCl4 となるもの
の、その蒸気圧が低いため昇華し難い。そのためエッチ
ング後図６(b) に示すように、Al−Si合金配線材膜23の
除去された領域の絶縁膜例えばSiO2膜22上にSiの残渣25
が残留する。なお、23L はパターニング形成されたAl−
Si合金配線を示す。However, although Si contained in the Al--Si alloy wiring material becomes SiCl 4 by the reaction with the main etchant, it is difficult to sublime because of its low vapor pressure. Therefore, after etching, as shown in FIG. 6 (b), Si residue 25 is formed on the insulating film, for example, the SiO 2 film 22 in the removed region of the Al—Si alloy wiring material film 23.
Remains. In addition, 23L is the patterned Al-
A Si alloy wiring is shown.
【０００９】また図７(a) に示すように、Al−Si合金配
線材膜23の下部にチタン(Ti)／窒化チタン(TiN) 等のバ
リアメタル26が敷かれている時は、図７(b) に示すよう
にAl−Si配線13L のパターニングが終わった時点で、Al
−Si合金配線材膜23の除去された領域のSiO2膜22上に残
留するSi残渣25の下部に、上記バリアメタル26の残渣27
も同時に残留する。Further, as shown in FIG. 7A, when a barrier metal 26 such as titanium (Ti) / titanium nitride (TiN) is laid under the Al--Si alloy wiring material film 23, as shown in FIG. As shown in (b), when the patterning of the Al-Si wiring 13L is completed, the Al
The residue 27 of the barrier metal 26 is formed below the Si residue 25 remaining on the SiO 2 film 22 in the removed region of the -Si alloy wiring material film 23.
Also remains at the same time.
【００１０】そして半導体装置の高集積化が進み、配線
の配置が一層高密度化されると、上記Si残渣25やバリア
メタル残渣27が近接する配線間に短絡やリーク等のショ
ートモード不良を発生させるという問題を生ずる。When the semiconductor device is highly integrated and the wiring is further densified, a short mode defect such as a short circuit or a leak occurs between the adjacent wirings of the Si residue 25 and the barrier metal residue 27. The problem of causing
【００１１】そのため従来は、配線をパターニングする
ための上記エッチングが終了した後、例えば図６(c) に
示すように、パターニングに用いたレジストパターン24
（図６(b) 参照）をそのままにして、同一プロセスでオ
ーバエッチングを追加することにより、上記Si残渣25を
除去していた。Therefore, conventionally, after the above etching for patterning the wiring is completed, the resist pattern 24 used for patterning is used, for example, as shown in FIG. 6 (c).
(See FIG. 6B) is left as it is, and the Si residue 25 is removed by adding overetching in the same process.
【００１２】しかしこの方法によると、オーバエッチン
グによって下地のSiO2膜22もエッチングされて22′のよ
うに膜厚が減少し、且つ、SiO2膜22上面のSi残渣25が付
着していた場所に突起28を生じて、絶縁性や平坦性が損
なわれたり、また、上記オーバエッチングにより前記配
線形成用のレジスト（マスク）パターン24が24′のよう
に後退してAl−Si合金配線23L の形状が 23L′のように
損なわれて、マイグレーションの原因になるという問題
が生じていた。However, according to this method, the underlying SiO 2 film 22 is also etched by over-etching, the film thickness is reduced as in 22 ', and the Si residue 25 on the upper surface of the SiO 2 film 22 is attached. Insulation and flatness are impaired by the projections 28 formed on the surface of the Al-Si alloy wiring 23L and the resist (mask) pattern 24 for forming the wiring recedes like 24 'due to the overetching. There was a problem that the shape was damaged like 23L ', causing migration.
【００１３】[0013]
【発明が解決しようとする課題】そこで本発明は、Siを
含むAl配線材膜を選択エッチングして配線パターンを形
成する際に、配線のパターン形状及び配線が配設される
絶縁膜面にダメージを及ぼさずに前記選択エッチングで
生ずるSi残渣を除去することが可能なドライエッチング
方法を提供し、高密度、高集積化される半導体装置の信
頼製を向上することを目的とする。Therefore, in the present invention, when the Al wiring material film containing Si is selectively etched to form a wiring pattern, the pattern shape of the wiring and the surface of the insulating film on which the wiring is arranged are damaged. It is an object of the present invention to provide a dry etching method capable of removing the Si residue generated by the selective etching without affecting the above, and to improve the reliability of a semiconductor device with high density and high integration.
【００１４】[0014]
【課題を解決するための手段】上記課題の解決は、シリ
コンを含有するアルミニウム配線材からなるパターンを
形成する際の前記配線材のドライエッチングにおいて、
発生するシリコンの残渣を、キセノンガスのプラズマに
よるスパッタで除去する工程を有する本発明による半導
体装置の製造方法、若しくは、バリアメタルと、シリコ
ンを含有するアルミニウム配線材とが積層されてなるパ
ターンを形成する際の前記配線材とバリアメタルのドラ
イエッチングにおいて、発生するシリコン及びバリアメ
タルの残渣を、キセノンガスのプラズマによるスパッタ
で除去する工程を有する本発明による半導体装置の製造
方法によって達成される。Means for Solving the Problems To solve the above-mentioned problems, in dry etching of a wiring material when forming a pattern made of an aluminum wiring material containing silicon,
A method of manufacturing a semiconductor device according to the present invention, which has a step of removing the generated silicon residue by sputtering with plasma of xenon gas, or forming a pattern in which a barrier metal and an aluminum wiring material containing silicon are laminated. This is achieved by the method for manufacturing a semiconductor device according to the present invention, which has a step of removing the silicon and barrier metal residues that are generated in the dry etching of the wiring material and the barrier metal in the case of sputtering by sputtering with plasma of xenon gas.
【００１５】[0015]
【作用】図１(a) 〜(c) は本発明の原理説明用工程模式
図で、図中、２は下地SiO2膜、５、５′はSi残渣、７は
Xeプラズマ粒子、９は飛散Siを示している。1 (a) to 1 (c) are process schematic diagrams for explaining the principle of the present invention, in which 2 is an underlying SiO 2 film, 5'is a Si residue, and 7 is
Xe plasma particles, 9 indicate scattered Si.
【００１６】即ち本発明においては、配線パターンを形
成するためのSiを含むAl（Al−Si合金）配線材膜の選択
エッチングが終わった時点で、図１(a) に示すように、
不活性ガスで且つ原子量の大きいキセノン(Xe)（原子量
131.30) のプラズマ粒子７をもって、上記配線パターン
（図示せず）の形成されているウエーハの全面をスパッ
タする。このスパッタでは、平坦な下地SiO2膜２面は殆
ど削られる（スパッタされる）ことはなく、突起部や角
を有する部分が主として削られる。これによって、下地
SiO2膜２上に突起状に付着しているSi残渣５は順次削ら
れて図１(b) に５′で示すように小さくなり、遂に図１
(c) に示すように、完全にXeガス中に９となって飛散
し、真空排気により排出されて除去される。That is, according to the present invention, when selective etching of an Al (Al-Si alloy) wiring material film containing Si for forming a wiring pattern is completed, as shown in FIG.
Xenon (Xe), which is an inert gas and has a large atomic weight (atomic weight
131.30) plasma particles 7 are used to sputter the entire surface of the wafer on which the wiring pattern (not shown) is formed. In this sputtering, the flat underlying SiO 2 film 2 surface is scarcely scraped (sputtered), and the projections and the corner portions are mainly scraped. This allows the base
The Si residue 5 attached in the form of protrusions on the SiO 2 film 2 is sequentially shaved and becomes small as shown by 5'in FIG. 1 (b), and finally, as shown in FIG.
As shown in (c), 9 is completely scattered in the Xe gas, and is scattered and removed by evacuation.
【００１７】この際、Xeは原子量が前記のように大きい
ので、XeプラズマがSi残渣に及ぼすエネルギーは他の不
活性ガスであるアルゴン(Ar)（原子量39.95 ）等に比べ
て著しく大きくなり、Si残渣の除去能力も著しく高ま
る。従って、強固に付着しているSi残渣も容易に除去で
きる。At this time, since the atomic weight of Xe is large as described above, the energy exerted by the Xe plasma on the Si residue becomes significantly larger than that of other inert gas such as argon (Ar) (atomic weight 39.95). The ability to remove residues is also significantly increased. Therefore, the Si residue strongly adhered can be easily removed.
【００１８】この効果は、前述したバリアメタル残渣に
ついても同様である。また、ここでは図示しないが、上
記プラズマ処理においては角を有する部分が優先的にス
パッタされるので、レジストパターンを除去してから、
前記残渣除去のためのXeスパッタ処理を行うことによ
り、Al−Si合金配線の角を落として、配線上に形成する
絶縁膜の品質を向上することができる。This effect is the same for the barrier metal residue described above. In addition, although not shown here, since the corner portions are preferentially sputtered in the above plasma processing, after removing the resist pattern,
By performing the Xe sputtering process for removing the residue, the corner of the Al—Si alloy wiring can be reduced, and the quality of the insulating film formed on the wiring can be improved.
【００１９】[0019]
【実施例】以下本発明を、図示実施例により具体的に説
明する。図２は本発明の方法の第１の実施例の工程断面
図、図３は本発明の方法の第２の実施例の工程断面図、
図４は本発明の方法の第３の実施例の工程断面図であ
る。全図を通じ同一対象物は同一符合で示す。。EXAMPLES The present invention will be described in detail below with reference to illustrated examples. 2 is a process sectional view of the first embodiment of the method of the present invention, FIG. 3 is a process sectional view of the second embodiment of the method of the present invention,
FIG. 4 is a process sectional view of a third embodiment of the method of the present invention. The same object is denoted by the same reference numeral throughout the drawings. ..
【００２０】図２(a) 参照 本発明の方法によりSiを含んだAl配線例えば Al-1%Si合
金配線を形成するに際しては、半導体ウエーハ１上に形
成されている下層の絶縁膜例えばSiO2膜２上に、通常の
スパッタ法により厚さ 0.5〜１μｍ程度の Al-1%Si合金
膜３を形成し、次いでその上に通常のフォトプロセスを
経て、配線パターンに対応するパターン形状を有するレ
ジストパターン４を形成する。Referring to FIG. 2 (a), when an Al wiring containing Si such as an Al-1% Si alloy wiring is formed by the method of the present invention, a lower insulating film formed on the semiconductor wafer 1 such as SiO 2 An Al-1% Si alloy film 3 having a thickness of about 0.5 to 1 μm is formed on the film 2 by a normal sputtering method, and then a normal photoprocess is performed thereon to form a resist having a pattern shape corresponding to the wiring pattern. Pattern 4 is formed.
【００２１】図２(b) 参照 次いで上記ウエーハ１を例えば前記図５で示したμ波、
RFプラズマエッチング装置内に配置し、レジストパター
ン４をマスクにし、塩素系のガスにより Al-1%Si合金膜
３のプラズマエッチングを行う。Next, referring to FIG. 2 (b), the above-mentioned wafer 1 is treated, for example, with the μ-wave shown in FIG.
The Al-1% Si alloy film 3 is plasma-etched with a chlorine-based gas by using the resist pattern 4 as a mask by placing it in an RF plasma etching apparatus.
【００２２】エッチング条件は例えば次の通りである。 エッチングガス Cl2 150 sccm BCl3 40 sccm エッチング圧力 8 mTorr μ波パワー 1000 W RFパワー 120 W ステージ温度 40 ℃ 磁場の強さ 100 G このエッチングでは、Clがメインエッチャントとなり、
Alを昇華し易いAlCl3に変えて排気除去し、図示のよう
に Al-1%Si合金配線3Lが形成される。The etching conditions are, for example, as follows. Etching gas Cl 2 150 sccm BCl 3 40 sccm Etching pressure 8 mTorr μ Wave power 1000 W RF power 120 W Stage temperature 40 ° C Magnetic field strength 100 G In this etching, Cl is the main etchant,
Al is changed to AlCl 3 that easily sublimes and is removed by exhaustion, and an Al-1% Si alloy wiring 3L is formed as illustrated.
【００２３】しかし、Al-1% Si合金配線材に含まれるSi
はメインエッチャントとの反応によりSiCl4 となるもの
の、その蒸気圧が低いため昇華し難く、そのためエッチ
ング後、同図に示されるように、Al−Si合金配線材膜３
の除去された領域の絶縁膜例えばSiO2膜２上に、大きい
もので長径が 0.5〜１μｍ程度のSiの残渣５が残留す
る。However, the Si contained in the Al-1% Si alloy wiring material
Is converted to SiCl 4 by the reaction with the main etchant, but its vapor pressure is low, so that it is difficult to sublime. Therefore, after etching, as shown in the figure, the Al-Si alloy wiring material film 3
A large residue of Si having a major axis of 0.5 to 1 μm remains on the insulating film, for example, the SiO 2 film 2 in the removed region.
【００２４】図２(c) 参照 次いで、同一エッチングチャンバ内において、上記レジ
ストパターン４が積層された Al-1%Si合金配線3Lを有す
るウエーハ表面（SiO2２表面）を、Xeプラズマ粒子７に
よりスパッタ処理する。Next, referring to FIG. 2 (c), the wafer surface (SiO 2 2 surface) having the Al-1% Si alloy wiring 3L on which the resist pattern 4 is laminated is formed by Xe plasma particles 7 in the same etching chamber. Sputter processing is performed.
【００２５】スパッタ処理の条件は、例えば次の通りで
ある。 Xeガス流量 200 sccm スパッタ圧力 10 mTorr μ波パワー 1000 W RFパワー 1000 W ステージ温度 40 ℃ 磁場の強さ 100 G スパッタ時間 60 sec ここで、Si残渣５は完全に除去される。この際、レジス
トパターン４の角部4cも削り取られる。なお、平坦なSi
O2膜２の表面は殆どエッチングされない。The conditions of the sputtering process are as follows, for example. Xe gas flow rate 200 sccm Sputtering pressure 10 mTorr μ Wave power 1000 W RF power 1000 W Stage temperature 40 ° C. Magnetic field strength 100 G Sputtering time 60 sec Here, Si residue 5 is completely removed. At this time, the corner portion 4c of the resist pattern 4 is also scraped off. Note that flat Si
The surface of the O 2 film 2 is hardly etched.
【００２６】図２(d) 参照 次いで、通常の手段（アッシング処理等）によりレジス
トパターン４を除去し、Si残渣５の付着しないSiO2膜２
上に Al-1%Si合金配線3Lが形成された半導体装置基板が
完成する。Next, referring to FIG. 2D, the resist pattern 4 is removed by an ordinary means (ashing process or the like), and the SiO 2 film 2 on which the Si residue 5 does not adhere is removed.
A semiconductor device substrate having Al-1% Si alloy wiring 3L formed thereon is completed.
【００２７】図３(a) 参照 図３に示す本発明の第２の実施例においては、前記第１
の実施例において Al-1%Si合金配線材３のパターニング
が終わった後、図示のように Al-1%Si合金配線3L上のレ
ジストパターン４を除去する。Referring to FIG. 3 (a), in the second embodiment of the present invention shown in FIG.
In the embodiment, after the patterning of the Al-1% Si alloy wiring material 3 is completed, the resist pattern 4 on the Al-1% Si alloy wiring 3L is removed as shown in the figure.
【００２８】図３(b) 参照 次いで、前記実施例と同様の条件によりSi残渣５を除去
するためのXeプラズマ粒子７によるスパッタ処理を行
う。このようにすると、Si残渣５が除去されると同時
に、 Al-1%Si合金配線3Lの角部3cも面取りがなされる。
上記スパッタ条件において、面取りのレートは 500〜10
00Å/min程度である。なおこの際、平坦な下地のSiO2膜
２の表面は殆どエッチングされない。Next, referring to FIG. 3 (b), a sputtering process with Xe plasma particles 7 for removing the Si residue 5 is performed under the same conditions as in the above-mentioned embodiment. In this way, the Si residue 5 is removed, and at the same time, the corner portion 3c of the Al-1% Si alloy wiring 3L is also chamfered.
Under the above sputtering conditions, the chamfering rate is 500 to 10
It is about 00Å / min. At this time, the surface of the flat underlying SiO 2 film 2 is hardly etched.
【００２９】図３(c) 参照 従って、この実施例の方法によれば、図示のように配線
3L形成面上に形成する上層絶縁膜10を堆積する面は滑ら
かに平坦化されるので、上層絶縁膜10の品質が向上し、
半導体装置の信頼性が向上する。Therefore, according to the method of this embodiment, as shown in FIG.
The surface on which the upper insulating film 10 to be formed on the 3L forming surface is deposited is smoothly flattened, so that the quality of the upper insulating film 10 is improved,
The reliability of the semiconductor device is improved.
【００３０】図４(a) 参照 この図に示す第３の実施例は、例えば、Ti/TiNバリアメ
タル６を下部に有するAl-1%Si合金配線3Lを形成する例
である。この場合は、図示のようにレジストパターン４
をマスクにしてCl系エッチングガスで上記Ti/TiNバリア
メタル６を下部に有する Al-1%Si合金配線3Lを形成す
る。この際表出する下地SiO2膜２上にはSi残渣５とその
下部のTi/TiNバリアメタル残渣８とが残留する。See FIG. 4 (a). The third embodiment shown in this figure is an example of forming an Al-1% Si alloy wiring 3L having a Ti / TiN barrier metal 6 in the lower portion. In this case, the resist pattern 4 as shown
Using as a mask, an Al-1% Si alloy wiring 3L having the above Ti / TiN barrier metal 6 underneath is formed with a Cl-based etching gas. At this time, the Si residue 5 and the Ti / TiN barrier metal residue 8 therebelow remain on the exposed underlying SiO 2 film 2.
【００３１】図４(b) 参照 次いで、前記実施例同様Xeプラズマ粒子７による基板面
のスパッタ処理を行う。処理条件は前記実施例と同様で
よく、この条件において、下地SiO2膜２上に付着してい
たSi残渣５及びとその下部のTi/TiNバリアメタル残渣８
は完全に除去された。なお、平坦な下地のSiO2膜２面の
上記スパッタ処理による目減りは殆ど皆無であった。Next, as shown in FIG. 4 (b), the substrate surface is sputtered with Xe plasma particles 7 as in the above embodiment. The treatment conditions may be the same as those in the above-described embodiment, and under these conditions, the Si residue 5 adhered on the underlying SiO 2 film 2 and the Ti / TiN barrier metal residue 8 therebelow are deposited.
Was completely removed. It should be noted that there was almost no loss of the flat underlying SiO 2 film 2 surface due to the sputtering process.
【００３２】図４(c) 参照 次いで、レジストパターン４を除去し、Si残渣５及びTi
/TiNバリアメタル残渣８の付着しないSiO2膜２上にTi/T
iNバリアメタル６を下部に有する Al-1%Si合金配線3Lが
形成された半導体装置基板が完成する。Next, referring to FIG. 4C, the resist pattern 4 is removed, and the Si residue 5 and the Ti residue are removed.
/ TiN Barrier metal Ti / T on the SiO 2 film 2 where the residue 8 does not adhere
A semiconductor device substrate on which the Al-1% Si alloy wiring 3L having the iN barrier metal 6 at the bottom is formed is completed.
【００３３】なお、上記Xeプラズマ粒子７によるスパッ
タ処理をレジストパターン除去後に行えば、 Al-1%Si合
金配線3Lの角の面取りがなされることは、前記第２の実
施例と同様である。As in the second embodiment, the corners of the Al-1% Si alloy wiring 3L are chamfered by performing the sputtering process with the Xe plasma particles 7 after removing the resist pattern.
【００３４】[0034]
【発明の効果】以上説明のように本発明によれば、Siを
含むAl合金配線材をパターニングしてSiを含むAl合金の
配線を形成する際のドライエッチングにおいて、発生す
るSi残渣やバリアメタル残渣を、下地絶縁膜に膜減りを
生ぜしめずに、容易に、且つ完全に除去することができ
る。従って高集積度を有し配線が高密度に配設される半
導体装置の配線間のショートモード障害が防止され、そ
の信頼性が向上する。As described above, according to the present invention, Si residue or barrier metal generated in dry etching when an Al alloy wiring material containing Si is patterned to form an Al alloy wiring containing Si. The residue can be easily and completely removed without causing a film reduction in the base insulating film. Therefore, a short mode failure between wirings of a semiconductor device having a high degree of integration and in which wirings are arranged at a high density is prevented, and its reliability is improved.
【００３５】また本発明によれば、Siを含むAl合金配線
の角部の面取りが容易になされ、この配線上に堆積され
る絶縁膜の品質が向上するので、その面でも上記高集積
化される半導体装置の信頼性が向上する。Further, according to the present invention, the chamfering of the corner portion of the Al alloy wiring containing Si is facilitated and the quality of the insulating film deposited on this wiring is improved. The reliability of the semiconductor device is improved.
【図１】 本発明の原理説明用工程模式図FIG. 1 is a process schematic diagram for explaining the principle of the present invention.
【図２】 本発明の方法の第１の実施例の工程断面図FIG. 2 is a process sectional view of a first embodiment of the method of the present invention.
【図３】 本発明の方法の第２の実施例の工程断面図FIG. 3 is a process sectional view of a second embodiment of the method of the present invention.
【図４】 本発明の方法の第３の実施例の工程断面図FIG. 4 is a process sectional view of a third embodiment of the method of the present invention.
【図５】 本発明の方法に用いたドライエッチング装置
の一例の模式断面図FIG. 5 is a schematic sectional view of an example of a dry etching apparatus used in the method of the present invention.
【図６】 従来の方法の一例の工程断面図FIG. 6 is a process sectional view of an example of a conventional method.
【図７】 従来の方法の他の例の工程断面図FIG. 7 is a process sectional view of another example of the conventional method.
１ 半導体基板 ２ 下地SiO2膜 ３ Al-1%Si 合金膜 3L Al-1%Si 合金配線 ４ レジストパターン ５、５′Si残渣 ６ Ti/TiNバリアメタル ７ Xeプラズマ粒子 ８ Ti/TiNバリアメタル残渣 ９ 飛散Si 10 上層絶縁膜1 semiconductor substrate 2 underlying SiO 2 film 3 Al-1% Si alloy film 3L Al-1% Si alloy wiring 4 resist pattern 5 5'Si residue 6 Ti / TiN barrier metal 7 Xe plasma particles 8 Ti / TiN barrier metal residue 9 Scattered Si 10 Upper insulating film
Claims (2)
からなるパターンを形成する際の前記配線材のドライエ
ッチング後に、発生するシリコンの残渣を、キセノンガ
スのプラズマによるスパッタで除去する工程を有するこ
とを特徴とする半導体装置の製造方法。1. A step of removing a silicon residue generated by dry etching of the wiring material when forming a pattern made of an aluminum wiring material containing silicon by sputtering with plasma of xenon gas. And a method for manufacturing a semiconductor device.
ルミニウム配線材とが積層されてなるパターンを形成す
る際の前記配線材とバリアメタルのドライエッチング後
に、発生するシリコン及びバリアメタルの残渣を、キセ
ノンガスのプラズマによるスパッタで除去する工程を有
することを特徴とする半導体装置の製造方法。2. A residue of silicon and barrier metal generated after dry etching of the wiring material and the barrier metal when forming a pattern in which a barrier metal and an aluminum wiring material containing silicon are laminated is used as xenon. A method of manufacturing a semiconductor device, comprising a step of removing gas by sputtering using plasma.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12516992A JPH05326515A (en) | 1992-05-19 | 1992-05-19 | Manufacturing method of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12516992A JPH05326515A (en) | 1992-05-19 | 1992-05-19 | Manufacturing method of semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05326515A true JPH05326515A (en) | 1993-12-10 |
Family
ID=14903598
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12516992A Withdrawn JPH05326515A (en) | 1992-05-19 | 1992-05-19 | Manufacturing method of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05326515A (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4614299A (en) * | 1984-06-13 | 1986-09-30 | International Flavors & Fragrances Inc. | Article which dispenses at a constant rate a volatile composition, and process for using same |
| EP0637067A2 (en) * | 1993-06-16 | 1995-02-01 | Applied Materials, Inc. | Plasma etching using xenon |
| WO2010082517A1 (en) * | 2009-01-16 | 2010-07-22 | 東京エレクトロン株式会社 | Semiconductor device and method for manufacturing same |
| CN106409753A (en) * | 2015-07-28 | 2017-02-15 | 北大方正集团有限公司 | Method and device of reducing chromatic aberration of double diffused metal oxide semiconductor (DMOS) |
-
1992
- 1992-05-19 JP JP12516992A patent/JPH05326515A/en not_active Withdrawn
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| CN106409753A (en) * | 2015-07-28 | 2017-02-15 | 北大方正集团有限公司 | Method and device of reducing chromatic aberration of double diffused metal oxide semiconductor (DMOS) |
| CN106409753B (en) * | 2015-07-28 | 2019-06-14 | 北大方正集团有限公司 | Reduce the method and device of DMOS color difference |
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