JPH1041389A - Manufacture of semiconductor device - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、半導体基板へのコ
ンタクト形成工程を含む半導体装置の製造方法に関す
る。The present invention relates to a method for manufacturing a semiconductor device including a step of forming a contact with a semiconductor substrate.
【０００２】[0002]
【従来の技術】近年の半導体装置においては、素子微細
化の進展による装置性能の向上や集積度の向上が著しい
が、特に微細なデザインルールが適用されるＭＯＳデバ
イス等においては、高密度プラズマを用いたエッチング
プロセスの採用が加速している。この高密度プラズマの
利用は、高アスペクト加工という点では有利であるが、
その一方で、基板へのプラズマダメージの問題が懸念さ
れている。例えば、高密度プラズマを用いたドライエッ
チングによって半導体基板上の絶縁膜にコンタクトホー
ルを形成する場合、コンタクトホールの底部の半導体基
板にエッチングガス中の元素（例えば炭素）とシリコン
との反応物（ＳｉＣ等）が形成され、これによりコンタ
クト抵抗の増大という不都合が生ずる。したがって、こ
の反応物を除去する必要がある。2. Description of the Related Art In recent semiconductor devices, the device performance and the degree of integration are remarkably improved due to the progress of miniaturization of elements. Particularly, in MOS devices to which fine design rules are applied, high-density plasma is used. Adoption of the used etching process is accelerating. Use of this high-density plasma is advantageous in terms of high aspect processing,
On the other hand, there is a concern about the problem of plasma damage to the substrate. For example, when a contact hole is formed in an insulating film on a semiconductor substrate by dry etching using high-density plasma, a reactant (SiC) of an element (eg, carbon) in an etching gas and silicon is formed in the semiconductor substrate at the bottom of the contact hole. Etc.), which causes a disadvantage of increasing the contact resistance. Therefore, it is necessary to remove this reactant.
【０００３】[0003]
【発明が解決しようとする課題】このような反応物の除
去方法として、いわゆるＣＤＥ(Chemical Dry Etching)
と呼ばれるエッチング法が知られている。この方法によ
ればラジカルのみによるエッチングが可能であるので、
半導体基板に結晶欠陥等の損傷を与えることはない。し
かしながら、このＣＤＥ法は等方性エッチングであるた
め、例えば図４（ａ）に示したように、半導体基板１０
１上の絶縁膜１０３に形成されたコンタクトホール１０
４の底部の拡散領域１０２が横方向にも削られ、絶縁膜
１０３の下側にアンダーカットが生ずる。したがって、
その後、配線接続のためにＴｉ（チタン）とＴｉＮ（チ
タンナイトライド）との積層からなるバリアメタル層１
０５およびタングステン層１０６によってコンタクトホ
ール１０４を埋め込んだ際に、上記のアンダーカット部
分が完全には埋め込まれず、微小な空隙１０７が残存す
る場合がある。このため、コンタクト内の応力集中によ
りバリアメタル層１０５およびタングステン層１０６が
剥離したり、あるいは水分の蓄積によるコンタクト特性
の劣化等が生じ、配線の信頼性が損なわれるおそれもあ
る。As a method for removing such a reactant, a so-called CDE (Chemical Dry Etching) is used.
Is known. According to this method, etching by only radicals is possible,
There is no damage such as crystal defects on the semiconductor substrate. However, since the CDE method is an isotropic etching, for example, as shown in FIG.
Contact hole 10 formed in insulating film 103 on
4, the diffusion region 102 at the bottom is also cut in the lateral direction, and an undercut occurs below the insulating film 103. Therefore,
Thereafter, a barrier metal layer 1 made of a laminate of Ti (titanium) and TiN (titanium nitride) for wiring connection
When the contact hole 104 is buried with the tungsten layer 05 and the tungsten layer 106, the above-mentioned undercut portion may not be completely buried, and a minute void 107 may remain. For this reason, the barrier metal layer 105 and the tungsten layer 106 may be peeled off due to stress concentration in the contact, or the contact characteristics may be degraded due to the accumulation of moisture, and the reliability of the wiring may be impaired.
【０００４】本発明はかかる問題点に鑑みてなされたも
ので、その目的は、高密度プラズマを使用する場合のよ
うにエッチングガスとの反応によってコンタクトホール
底部に反応物が生成される場合において、その反応物の
除去のための等方性エッチングによって生ずる不都合を
排除して、信頼性の高い基板配線間コンタクトを形成す
ることができる半導体装置の製造方法を提供することに
ある。SUMMARY OF THE INVENTION The present invention has been made in view of the above problems, and has as its object to solve the problem that a reactant is generated at the bottom of a contact hole by a reaction with an etching gas such as when high-density plasma is used. An object of the present invention is to provide a method of manufacturing a semiconductor device capable of forming a highly reliable inter-substrate wiring contact by eliminating the inconvenience caused by isotropic etching for removing the reactant.
【０００５】[0005]
【課題を解決するための手段】請求項１記載の半導体装
置の製造方法は、半導体基板上の絶縁膜に所定のエッチ
ングガスを用いたエッチングによりコンタクトホールを
開口し、このコンタクトホールに金属層を埋め込むこと
で半導体基板と上部の配線層とを接続する半導体装置の
製造方法において、コンタクトホール形成のためのエッ
チング時にエッチングガスと反応してコンタクトホール
底部の半導体基板表面に生じた反応層を等方性エッチン
グによって除去する工程と、コンタクトホールの内側面
をエッチングによって削ることで、等方性エッチング時
にコンタクトホール底部に生じたアンダーカット形状を
解消させる工程と、コンタクトホールに金属層を埋め込
む工程とを含んでいる。上記の反応層は、例えばエッチ
ングガス中の炭素との反応によって生じた炭化物層であ
る。According to a first aspect of the present invention, in a method of manufacturing a semiconductor device, a contact hole is opened in an insulating film on a semiconductor substrate by etching using a predetermined etching gas, and a metal layer is formed in the contact hole. In a method of manufacturing a semiconductor device in which a semiconductor substrate is connected to an upper wiring layer by embedding, a reaction layer formed on the surface of the semiconductor substrate at the bottom of the contact hole by reacting with an etching gas during etching for forming the contact hole is isotropically formed. Removing the undercut shape generated at the bottom of the contact hole during isotropic etching by removing the inner surface of the contact hole by etching, and embedding a metal layer in the contact hole. Contains. The above-mentioned reaction layer is, for example, a carbide layer generated by a reaction with carbon in the etching gas.
【０００６】請求項２記載の半導体装置の製造方法は、
半導体基板上の絶縁膜に所定のエッチングガスを用いた
エッチングによりコンタクトホールを開口し、このコン
タクトホールに金属層を埋め込むことで半導体基板と上
部の配線層とを接続する半導体装置の製造方法におい
て、コンタクトホールの内側面に保護層としての第１の
側壁層を形成する工程と、コンタクトホールの内側面の
第１の側壁層の上に、さらにダミー層としての第２の側
壁層を積層形成する工程と、コンタクトホール形成のた
めのエッチング時にエッチングガスと反応してコンタク
トホール底部の半導体基板表面に生じた反応層を等方性
エッチングによって除去する工程と、第２の側壁層を除
去することで、等方性エッチング時にコンタクトホール
内に生じたアンダーカット形状を解消させる工程と、コ
ンタクトホールに金属層を埋め込む工程とを含んでい
る。第１の側壁は例えばシリコン窒化膜で形成し、第２
の側壁は例えばシリコン酸化膜で形成する。According to a second aspect of the present invention, there is provided a method of manufacturing a semiconductor device.
In a method of manufacturing a semiconductor device, a contact hole is opened in an insulating film on a semiconductor substrate by etching using a predetermined etching gas, and a metal layer is embedded in the contact hole to connect the semiconductor substrate and an upper wiring layer. Forming a first side wall layer as a protective layer on the inner side surface of the contact hole, and further laminating and forming a second side wall layer as a dummy layer on the first side wall layer on the inner side surface of the contact hole Removing the reaction layer formed on the surface of the semiconductor substrate at the bottom of the contact hole by reacting with the etching gas during etching for forming the contact hole by isotropic etching; and removing the second side wall layer. To eliminate the undercut shape generated in the contact hole during isotropic etching, And a step of filling the layer. The first side wall is formed of, for example, a silicon nitride film,
Is formed of, for example, a silicon oxide film.
【０００７】請求項１記載の半導体装置の製造方法で
は、コンタクトホール底部の反応層を等方性エッチング
により除去した際に生じたアンダーカット形状は、コン
タクトホールの内側面をエッチングによって削ることで
解消され、この状態でコンタクトホールが金属層で埋め
込まれる。In the method of manufacturing a semiconductor device according to the present invention, the undercut shape generated when the reaction layer at the bottom of the contact hole is removed by isotropic etching is eliminated by etching the inner surface of the contact hole. In this state, the contact holes are filled with the metal layer.
【０００８】請求項２記載の半導体装置の製造方法で
は、コンタクトホールの内側面が第１の側壁層によって
保護された状態で、ダミーとしての第２の側壁層の形
成、等方性エッチングによる反応層除去、および第２の
側壁層の除去が行われる。In the method of manufacturing a semiconductor device according to the second aspect, the formation of the second side wall layer as a dummy and the reaction by isotropic etching are performed while the inner side surface of the contact hole is protected by the first side wall layer. Layer removal and removal of the second sidewall layer are performed.
【０００９】[0009]
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して詳細に説明する。Embodiments of the present invention will be described below in detail with reference to the drawings.
【００１０】図１〜図６は、本発明の一実施の形態に係
る半導体装置の製造方法を表すものである。FIGS. 1 to 6 show a method of manufacturing a semiconductor device according to an embodiment of the present invention.
【００１１】まず、図１（ａ）に示したように、シリコ
ン基板１１の表層領域に、イオン注入によってｎ+ 不純
物領域１２を選択的に形成した後、全面に、シリコン酸
化膜からなる絶縁膜１３を１０００ｎｍ程度の膜厚に形
成し、さらにその上に、ＣＶＤ(Chemical Vapor Deposi
titon)法により、水分ストッパとしてのシリコン窒化膜
（Ｓｉ3 Ｎ4 ）１４を例えば５０ｎｍ程度の膜厚に形成
する。First, as shown in FIG. 1A, an n + impurity region 12 is selectively formed in a surface layer region of a silicon substrate 11 by ion implantation, and then an insulating film made of a silicon oxide film is formed on the entire surface. 13 is formed to a thickness of about 1000 nm, and a CVD (Chemical Vapor Deposi
A silicon nitride film (Si 3 N 4 ) 14 as a moisture stopper is formed to a thickness of, for example, about 50 nm by the titon) method.
【００１２】次に、図１（ｂ）に示したように、フォト
リソグラフィ技術を用いてｎ+ 不純物領域１２の上部に
開口パターンを有するフォトレジスト膜（図示せず）を
形成し、これをエッチングマスクとして絶縁膜１３を選
択的にエッチングし、ｎ+ 不純物領域１２に達するコン
タクトホール１６を開口する。この場合のエッチングに
は例えばマグネトロンエッチャーによる高密度プラズマ
プロセスを用い、エッチングガスとしては例えばＣ4 Ｆ
8 （８フッ化４炭素）／Ａｒ（アルゴン）／ＣＯ（一酸
化炭素）をそれぞれ７／２００／１００ｓｃｃｍの割合
で使用する。また、チャンバ内圧力は５．３Ｐａ、ＲＦ
バイアスは１２００Ｗとする。Next, as shown in FIG. 1B, a photoresist film (not shown) having an opening pattern is formed on the n + impurity region 12 by using a photolithography technique, and this is etched. The insulating film 13 is selectively etched as a mask, and a contact hole 16 reaching the n + impurity region 12 is opened. In this case, for example, a high-density plasma process using a magnetron etcher is used for etching, and the etching gas is, for example, C 4 F.
8 (tetrafluorocarbon) / Ar (argon) / CO (carbon monoxide) are used at a ratio of 7/200/100 sccm, respectively. The pressure in the chamber was 5.3 Pa, RF
The bias is 1200 W.
【００１３】このとき、シリコン基板１１にはオーバー
エッチングがかかるため、コンタクトホール１５の底部
のｎ+ 不純物領域１２の表層には、エッチングガス中の
炭素とシリコンとの化合物であるＳｉＣ（炭化シリコ
ン）膜１６が薄く形成される。これは、従来技術の説明
においても記載したように、コンタクト抵抗の増大の原
因となるものである。At this time, since the silicon substrate 11 is over-etched, the surface of the n + impurity region 12 at the bottom of the contact hole 15 is provided with SiC (silicon carbide) which is a compound of carbon and silicon in the etching gas. The film 16 is formed thin. This causes an increase in contact resistance as described in the description of the related art.
【００１４】次に、図１（ｃ）に示したように、ＣＶＤ
法により、５０ｎｍ程度の膜厚のシリコン窒化膜１７を
全面に形成する。これにより、シリコン窒化膜１４上の
みならず、コンタクトホール１５の底部および内側面に
もシリコン窒化膜１７が形成される。Next, as shown in FIG.
By a method, a silicon nitride film 17 having a thickness of about 50 nm is formed on the entire surface. Thus, the silicon nitride film 17 is formed not only on the silicon nitride film 14 but also on the bottom and the inner side surface of the contact hole 15.
【００１５】次に、図２（ａ）に示したように、異方性
エッチングを用いて、コンタクトホール１５内にのみシ
リコン窒化膜側壁１７′が残るようにエッチングを行
う。シリコン窒化膜側壁１７′が第１の側壁層である。Next, as shown in FIG. 2A, etching is performed using anisotropic etching so that the silicon nitride film side wall 17 'remains only in the contact hole 15. The silicon nitride film side wall 17 'is a first side wall layer.
【００１６】次に、図２（ｂ）に示したように、ＣＶＤ
法により、５０ｎｍ程度の膜厚のシリコン酸化膜を全面
に（シリコン窒化膜１４上のみならず、コンタクトホー
ル１５の底部および内側面にも）形成した後、異方性エ
ッチングを用いて、コンタクトホール１５内にのみシリ
コン酸化膜側壁１８が残るようにエッチングを行う。こ
のシリコン酸化膜側壁１８が第２の側壁層である。Next, as shown in FIG.
After a silicon oxide film having a thickness of about 50 nm is formed on the entire surface (not only on the silicon nitride film 14 but also on the bottom and the inner side surface of the contact hole 15), the contact hole is formed by anisotropic etching. Etching is performed so that the silicon oxide film side wall 18 remains only in the area 15. This silicon oxide film side wall 18 is a second side wall layer.
【００１７】次に、図２（ｃ）に示したように、ＣＤＥ
法により、コンタクトホール１５底部のｎ+ 不純物領域
１２の表層部を３０ｎｍ程度の深さまでライトエッチン
グする。これにより、コンタクトホール１５のエッチン
グ形成時にシリコン基板１１に生じたダメージ層（Ｓｉ
Ｃ膜１６）が除去され、コンタクト抵抗の増大の１要因
が除かれる。このとき、ＣＤＥ法は等方性エッチングで
あるため、シリコン基板１１の横方向にもエッチングが
進行し、シリコン酸化膜側壁１８の下側にアンダーカッ
ト部が生ずる。なお、この場合のＣＤＥの条件は、エッ
チングガスとして例えばＣＦ4 ／Ｏ2 をそれぞれ６０／
１５０ｓｃｃｍの割合で使用する。また、チャンバ内圧
力は４０Ｐａ、ＲＦバイアスは７００Ｗとする。Next, as shown in FIG.
The surface portion of the n + impurity region 12 at the bottom of the contact hole 15 is light-etched to a depth of about 30 nm by the method. As a result, the damage layer (Si) formed on the silicon substrate 11 at the time of etching the contact hole 15 is formed.
The C film 16) is removed, and one factor of the increase in the contact resistance is eliminated. At this time, since the CDE method is an isotropic etching, the etching also proceeds in the lateral direction of the silicon substrate 11, and an undercut portion is generated below the silicon oxide film side wall 18. Incidentally, CDE conditions in this case, respectively as the etching gas, for example CF 4 / O 2 60 /
Used at a rate of 150 sccm. The pressure in the chamber is 40 Pa, and the RF bias is 700 W.
【００１８】次に、図３（ａ）に示したように、１００
対１に希釈したフッ酸による洗浄処理により、シリコン
酸化膜側壁１８を除去する。これにより、コンタクトホ
ール１５の側壁底部に生じていたアンダーカット形状が
なくなる。Next, as shown in FIG.
The silicon oxide film side wall 18 is removed by a cleaning process using hydrofluoric acid diluted one-to-one. This eliminates the undercut shape generated at the bottom of the side wall of the contact hole 15.
【００１９】次に、図３（ｂ）に示したように、全面に
チタンおよびチタンナイトライド層をそれぞれ３０ｎ
ｍ、７０ｎｍ程度堆積してバリアメタル層を形成した
後、全面にタングステン層を６００ｎｍ程度堆積する。
そして、異方性エッチングを行うことにより、コンタク
トホール１５内をバリアメタル層１９およびタングステ
ン層２０で埋め込む。このとき、コンタクトホール１５
の底部にはアンダーカット形状がもはや存在していない
ので、コンタクトホール１５内はバリアメタル層１９お
よびタングステン層２０によって完全に埋め込まれ、従
来のような微小空隙は発生しない。Next, as shown in FIG. 3B, a titanium and a titanium nitride layer are respectively formed on the entire surface for 30 n.
After forming a barrier metal layer by depositing about 70 nm in thickness, a tungsten layer is deposited about 600 nm on the entire surface.
Then, the contact hole 15 is filled with the barrier metal layer 19 and the tungsten layer 20 by performing anisotropic etching. At this time, contact hole 15
Since the undercut shape no longer exists at the bottom of the contact hole 15, the inside of the contact hole 15 is completely filled with the barrier metal layer 19 and the tungsten layer 20, and the minute void unlike the related art does not occur.
【００２０】その後、図示しないが、全面にアルミニウ
ム等からなる配線層を形成し、これをパターニングして
配線を形成する。これにより、シリコン基板１１のｎ+
不純物領域１２と上部配線とが接続される。Thereafter, although not shown, a wiring layer made of aluminum or the like is formed on the entire surface, and is patterned to form a wiring. Thereby, the n + of the silicon substrate 11 is
Impurity region 12 and the upper wiring are connected.
【００２１】このように、本実施の形態では、ＣＤＥに
より生じたコンタクトホール１５内のアンダーカット形
状を解消させた上でコンタクトホール１５内の埋め込み
を行うようにしたので、コンタクトホール１５内が完全
に埋め込まれるようになり、コンタクトホール１５内の
応力集中によるバリアメタル層１９およびタングステン
層２０の膜剥がれや、水分による配線の信頼性の劣化等
を防止することができる。また、コンタクトホール１５
の形成のための高密度プラズマエッチングの際にコンタ
クトホール１５の底部に生ずるＳｉＣ膜１６はＣＤＥ処
理によって除去されるので、コンタクト抵抗の増大が防
止される。As described above, in this embodiment, since the undercut shape in the contact hole 15 caused by CDE is eliminated and the filling in the contact hole 15 is performed, the contact hole 15 is completely filled. This prevents the barrier metal layer 19 and the tungsten layer 20 from peeling off due to stress concentration in the contact hole 15, and prevents the reliability of the wiring from deteriorating due to moisture. In addition, contact hole 15
Since the SiC film 16 generated at the bottom of the contact hole 15 at the time of high-density plasma etching for the formation of the contact hole is removed by the CDE process, an increase in contact resistance is prevented.
【００２２】なお、上記した実施の形態では、コンタク
トホール１５内に予め保護層として第１の側壁層（シリ
コン窒化膜側壁１７′）を形成した上で、その上にダミ
ー層としての第２の側壁層（シリコン酸化膜側壁１８）
を形成し、ＣＤＥ処理によってダミー層の下側に生じた
アンダーカット形状を当該ダミー層の除去によって解消
するようにしているが、本発明はこれに限定されるもの
ではなく、保護層（第１の側壁層）を設けずにダミー側
壁層のみをコンタクトホール１５内に形成した上でＣＤ
Ｅ処理を行い、しかるのちにそのダミー側壁層を除去す
ることによって、コンタクトホール１５内に生じたアン
ダーカット形状を除去するようにしてもよい。In the above-described embodiment, the first side wall layer (silicon nitride film side wall 17 ') is formed as a protective layer in the contact hole 15 in advance, and the second side wall as a dummy layer is formed thereon. Side wall layer (Silicon oxide film side wall 18)
Is formed, and the undercut shape generated below the dummy layer by the CDE process is eliminated by removing the dummy layer. However, the present invention is not limited to this, and the protection layer (first After forming only the dummy sidewall layer in the contact hole 15 without providing the
The undercut shape generated in the contact hole 15 may be removed by performing the E process and then removing the dummy sidewall layer.
【００２３】さらに言えば、特にダミー側壁層も設け
ず、ＣＤＥ処理によってコンタクトホール１５内に生じ
たアンダーカット形状を、コンタクトホール１５内の内
側面（絶縁膜１３）をエッチングで削ることによって除
去することも考えられる。但し、その場合、コンタクト
ホールのサイズが増大するので、微細なデザインルール
を有するデバイスには不向きである。また、第１の側壁
層としてシリコン窒化膜側壁１７′を形成しておくこと
により、その後の金属層の埋め込みの前処理であるフッ
酸処理によるコンタクトサイズの増加を防止できるの
で、都合がよい。Furthermore, in particular, no dummy sidewall layer is provided, and the undercut shape generated in the contact hole 15 by the CDE process is removed by etching the inner side surface (insulating film 13) in the contact hole 15. It is also possible. However, in that case, the size of the contact hole increases, which is not suitable for a device having fine design rules. Further, by forming the silicon nitride film side wall 17 'as the first side wall layer, an increase in the contact size due to hydrofluoric acid treatment, which is a pretreatment for the subsequent embedding of the metal layer, can be advantageously performed.
【００２４】以上、実施の形態を挙げて本発明を説明し
たが、本発明はこの実施の形態に限定されるものではな
く、その均等の範囲で種々変形可能である。例えば、本
実施の形態では、コンタクトホール１５内に形成する第
１の側壁層をシリコン窒化膜とし、第２の側壁層をシリ
コン酸化膜としたが、本発明はこれに限定されるもので
はなく、他の材料を用いるようにしてもよい。例えば、
第１の側壁層をＴｉＮなどの金属とし、第２の側壁層を
多結晶シリコンやＷＳｉX とすることも可能である。Although the present invention has been described with reference to the embodiment, the present invention is not limited to this embodiment, and can be variously modified within an equivalent range. For example, in the present embodiment, the first sidewall layer formed in the contact hole 15 is a silicon nitride film, and the second sidewall layer is a silicon oxide film. However, the present invention is not limited to this. Alternatively, another material may be used. For example,
A first sidewall layer as a metal such as TiN, it is possible to the second side wall layer and polycrystalline silicon or WSi X.
【００２５】[0025]
【発明の効果】以上説明したように、請求項１または請
求項２記載の半導体装置の製造方法によれば、コンタク
トホール底部の反応層を等方性エッチングにより除去し
た際に生じたアンダーカット形状を、コンタクトホール
の内側面をエッチングによって削ることで解消させるよ
うにしたので、アンダーカットのない状態でコンタクト
ホールが金属層で埋め込まれることとなる。これによ
り、コンタクトホール内に微小空隙等が残存することを
防止できるので、応力集中による金属膜剥がれや水分に
よる悪影響を排除し、配線基板間コンタクトの特性およ
び信頼性を向上させることができる。As described above, according to the method of manufacturing a semiconductor device according to the first or second aspect, the undercut shape generated when the reaction layer at the bottom of the contact hole is removed by isotropic etching. Is solved by etching the inner surface of the contact hole by etching, so that the contact hole is filled with the metal layer without undercut. This can prevent minute voids and the like from remaining in the contact holes, so that the metal film can be prevented from peeling off due to stress concentration and adverse effects due to moisture can be eliminated, and the characteristics and reliability of the contact between wiring boards can be improved.
【００２６】また、請求項３または請求項４記載の半導
体装置の製造方法によれば、コンタクトホールの内側面
を第１の側壁層によって保護した状態で、ダミーとして
の第２の側壁層の形成、等方性エッチングによる反応層
除去、および第２の側壁層の除去を行うようにしたの
で、上記の効果のほか、コンタクト形成の際に水分等か
ら受ける悪影響を排除することができ、基板配線間コン
タクトの特性および信頼性を一層高めることができると
いう効果がある。According to a third aspect of the present invention, the second side wall layer is formed as a dummy while the inner side surface of the contact hole is protected by the first side wall layer. Since the reaction layer is removed by the isotropic etching and the second side wall layer is removed, in addition to the above-mentioned effects, it is possible to eliminate the adverse effects of moisture and the like when forming the contact. There is an effect that the characteristics and reliability of the intercontact can be further improved.
【図１】本発明の一実施の形態に係る半導体装置の製造
方法の一部工程を表す半導体装置の要部断面図である。FIG. 1 is a fragmentary cross-sectional view of a semiconductor device illustrating a part of a method of manufacturing a semiconductor device according to an embodiment of the present invention;
【図２】図１に続く工程を表す断面図である。FIG. 2 is a cross-sectional view illustrating a process following the process in FIG.
【図３】図２に続く工程を表す断面図である。FIG. 3 is a sectional view illustrating a step following FIG. 2;
【図４】従来の半導体装置の製造方法の要部工程を表す
半導体装置の要部断面図である。FIG. 4 is a main-portion cross-sectional view of a semiconductor device, illustrating main steps of a conventional method of manufacturing a semiconductor device.
１１…シリコン基板、１２…ｎ+ 不純物領域、１３…絶
縁膜、１４，１７…シリコン窒化膜、１５…コンタクト
ホール、１６…炭化シリコン膜、１７′…シリコン窒化
膜側壁、１８…シリコン酸化膜側壁、１９…バリアメタ
ル層、２０…タングステン層11: silicon substrate, 12: n + impurity region, 13: insulating film, 14, 17: silicon nitride film, 15: contact hole, 16: silicon carbide film, 17 ': side wall of silicon nitride film, 18: side wall of silicon oxide film , 19: barrier metal layer, 20: tungsten layer
Claims (4)
ングガスを用いたエッチングによりコンタクトホールを
開口し、このコンタクトホールに金属層を埋め込むこと
で前記半導体基板と上部の配線層とを接続する半導体装
置の製造方法において、 前記コンタクトホール形成のためのエッチング時にエッ
チングガスと反応してコンタクトホール底部の半導体基
板表面に生じた反応層を等方性エッチングによって除去
する工程と、 前記コンタクトホールの内側面をエッチングによって削
ることで、前記等方性エッチング時にコンタクトホール
底部に生じたアンダーカット形状を解消させる工程と、 前記コンタクトホールに前記金属層を埋め込む工程とを
含むことを特徴とする半導体装置の製造方法。1. A contact hole is opened in an insulating film on a semiconductor substrate by etching using a predetermined etching gas, and a metal layer is buried in the contact hole to connect the semiconductor substrate to an upper wiring layer. In the method for manufacturing a semiconductor device, a step of removing a reaction layer formed on the surface of the semiconductor substrate at the bottom of the contact hole by reacting with an etching gas during etching for forming the contact hole by isotropic etching; A step of removing an undercut shape generated at the bottom of the contact hole during the isotropic etching by shaving the side surface by etching, and a step of embedding the metal layer in the contact hole. Production method.
との反応によって生じた炭化物層であることを特徴とす
る請求項１記載の半導体の製造方法。2. The method according to claim 1, wherein the reaction layer is a carbide layer generated by a reaction with carbon in an etching gas.
ングガスを用いたエッチングによりコンタクトホールを
開口し、このコンタクトホールに金属層を埋め込むこと
で前記半導体基板と上部の配線層とを接続する半導体装
置の製造方法において、 前記コンタクトホールの内側面に保護層としての第１の
側壁層を形成する工程と、 前記コンタクトホールの内側面の前記第１の側壁層の上
に、さらにダミー層としての第２の側壁層を積層形成す
る工程と、 前記コンタクトホール形成のためのエッチング時にエッ
チングガスと反応してコンタクトホール底部の半導体基
板表面に生じた反応層を等方性エッチングによって除去
する工程と、 前記第２の側壁層を除去することで、前記等方性エッチ
ング時にコンタクトホール内に生じたアンダーカット形
状を解消させる工程と、 前記コンタクトホールに前記金属層を埋め込む工程とを
含むことを特徴とする半導体装置の製造方法。3. A contact hole is opened in an insulating film on a semiconductor substrate by etching using a predetermined etching gas, and a metal layer is buried in the contact hole to connect the semiconductor substrate to an upper wiring layer. In the method for manufacturing a semiconductor device, a step of forming a first sidewall layer as a protective layer on an inner surface of the contact hole; and a step of forming a dummy layer on the first sidewall layer on the inner surface of the contact hole. Stacking a second side wall layer, and removing the reactive layer formed on the surface of the semiconductor substrate at the bottom of the contact hole by reacting with an etching gas during the etching for forming the contact hole by isotropic etching. By removing the second side wall layer, an undercut generated in the contact hole during the isotropic etching is performed. A step of eliminating a shape, a method of manufacturing a semiconductor device which comprises a step of embedding the metal layer in the contact hole.
り、前記第２の側壁はシリコン酸化膜からなることを特
徴とする請求項３記載の半導体装置の製造方法。4. The method according to claim 3, wherein said first side wall is made of a silicon nitride film, and said second side wall is made of a silicon oxide film.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8213119A JPH1041389A (en) | 1996-07-24 | 1996-07-24 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8213119A JPH1041389A (en) | 1996-07-24 | 1996-07-24 | Manufacture of semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1041389A true JPH1041389A (en) | 1998-02-13 |
Family
ID=16633901
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8213119A Pending JPH1041389A (en) | 1996-07-24 | 1996-07-24 | Manufacture of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1041389A (en) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998052219A1 (en) * | 1997-05-14 | 1998-11-19 | Applied Materials, Inc. | Reliability barrier integration for cu metallisation |
| US6436267B1 (en) | 2000-08-29 | 2002-08-20 | Applied Materials, Inc. | Method for achieving copper fill of high aspect ratio interconnect features |
| US6562715B1 (en) | 2000-08-09 | 2003-05-13 | Applied Materials, Inc. | Barrier layer structure for copper metallization and method of forming the structure |
| KR20040017037A (en) * | 2002-08-20 | 2004-02-26 | 삼성전자주식회사 | Semiconductor contact structure and method of forming the same |
| US7332427B2 (en) | 2003-12-29 | 2008-02-19 | Samsung Electronics Co., Ltd. | Method of forming an interconnection line in a semiconductor device |
| US8669183B2 (en) | 2006-05-19 | 2014-03-11 | Sanyo Semiconductor Manufacturing Co., Ltd. | Manufacturing method of semiconductor device |
| JP2014112746A (en) * | 2014-03-27 | 2014-06-19 | Spansion Llc | Method for manufacturing semiconductor device |
| JP2020025078A (en) * | 2018-07-25 | 2020-02-13 | 東京エレクトロン株式会社 | Plasma processing method and plasma processing device |
-
1996
- 1996-07-24 JP JP8213119A patent/JPH1041389A/en active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998052219A1 (en) * | 1997-05-14 | 1998-11-19 | Applied Materials, Inc. | Reliability barrier integration for cu metallisation |
| US6562715B1 (en) | 2000-08-09 | 2003-05-13 | Applied Materials, Inc. | Barrier layer structure for copper metallization and method of forming the structure |
| US6436267B1 (en) | 2000-08-29 | 2002-08-20 | Applied Materials, Inc. | Method for achieving copper fill of high aspect ratio interconnect features |
| KR20040017037A (en) * | 2002-08-20 | 2004-02-26 | 삼성전자주식회사 | Semiconductor contact structure and method of forming the same |
| US7332427B2 (en) | 2003-12-29 | 2008-02-19 | Samsung Electronics Co., Ltd. | Method of forming an interconnection line in a semiconductor device |
| US8669183B2 (en) | 2006-05-19 | 2014-03-11 | Sanyo Semiconductor Manufacturing Co., Ltd. | Manufacturing method of semiconductor device |
| JP2014112746A (en) * | 2014-03-27 | 2014-06-19 | Spansion Llc | Method for manufacturing semiconductor device |
| JP2020025078A (en) * | 2018-07-25 | 2020-02-13 | 東京エレクトロン株式会社 | Plasma processing method and plasma processing device |
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