JP5639162B2 - キャパシタスイッチング回路 - Google Patents
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Description
以下に、本願の出願当初請求項に記載された発明を付記する。
[C1]
第1のキャパシタと、
第2のキャパシタと、
第1のゲートと、第1のソースと、第1のドレインとを備える第1のトランジスタと、
第2のゲートと、第2のソースと、第2のドレインとを備える第2のトランジスタと、ここにおいて、前記第1のトランジスタおよび前記第2のトランジスタは、前記第1のキャパシタと前記第2のキャパシタとの間で直列に結合されており、
前記第1のゲートを第1の制御信号に接続する第1の抵抗器と、
前記第2のゲートを前記第1の制御信号に接続する第2の抵抗器と、
前記第2のドレインを第2の制御信号に接続する第3の抵抗器と、
前記第1のソースを前記第2の制御信号に接続する第4の抵抗器と、
前記第2のソースと前記第1のドレインとを、前記第2の制御信号に接続する第5の抵抗器と、を備え、前記第2の制御信号は、前記第1の制御信号のレベルシフトされた相補制御信号である、キャパシタンススイッチング素子。
[C2]
前記キャパシタンススイッチング素子は、供給電圧電位(V DD )と接地電位とを送るように構成された電源から動作するように構成されており、
前記第1の制御信号は、実質的に前記V DD と実質的に前記V DD の半分とを切り替え、
前記第2の制御信号は、実質的に前記接地電位と実質的に前記V DD とを切り替える、上記C1に記載のキャパシタンススイッチング素子。
[C3]
前記第1のトランジスタは薄酸化物トランジスタであり、前記第2のトランジスタは薄酸化物トランジスタである、上記C2に記載のキャパシタンススイッチング素子。
[C4]
ビット制御信号を受信し、前記ビット制御信号に応答して、前記第1の制御信号と前記第2の制御信号とを生成するように構成されたレベルシフト回路をさらに備える上記C2に記載のキャパシタンススイッチング素子。
[C5]
前記レベルシフト回路は、直列に結合された第1のインバータと第2のインバータとを備える、上記C4に記載のキャパシタンススイッチング素子。
[C6]
ビット制御信号を受信し、前記ビット制御信号に基づいて、前記第1の制御信号と前記第2の制御信号とを生成するための手段をさらに備える上記C2に記載のキャパシタンススイッチング素子。
[C7]
上記C2に記載のキャパシタンススイッチング素子を備える発振器同調ブロック。
[C8]
負の相互コンダクタンスブロックと、インダクタと、上記C7に記載の同調ブロックとを備える発振器。
[C9]
受信機と、送信機とを備え、前記受信機および前記送信機のうちの少なくとも1つが上記C8に記載の発振器を備えるトランシーバ。
[C10]
上記C9に記載のトランシーバを備えるアクセス端末。
[C11]
第1のキャパシタと、
第2のキャパシタと、
第1のゲートと、第1のソースと、第1のドレインとを備える第1のトランジスタと、
第2のゲートと、第2のソースと、第2のドレインとを備える第2のトランジスタと、
第3のゲートと、第3のソースと、第3のゲートとを備える第3のトランジスタと、ここにおいて、前記第1のトランジスタ、前記第2のトランジスタ、および前記第3のトランジスタは、前記第1のキャパシタと前記第2のキャパシタとの間で直列に結合されており、
前記第1のゲートを第1の制御信号に接続する第1の抵抗器と、
前記第2のゲートを前記第1の制御信号に接続する第2の抵抗器と、
前記第3のゲートを前記第1の制御信号に接続する第3の抵抗器と、
前記第3のドレインを第2の制御信号に接続する第4の抵抗器と、
前記第3のソースと前記第2のドレインとを、前記第2の制御信号に接続する第5の抵抗器と、
前記第2のソースと前記第1のドレインとを、前記第2の制御信号に接続する第6の抵抗器と、
前記第1のソースを前記第2の制御信号に接続する第7の抵抗器とを備え、
前記キャパシタンススイッチング素子は、供給電圧電位(V DD )と接地電位とを送るように構成された電源から動作するように構成されており、
前記第1の制御信号は、実質的に前記V DD まで引き上げられ、
前記第2の制御信号は、(1)前記第1のキャパシタを前記第2のキャパシタに接続するための実質的に前記接地電位と、(2)前記第1のキャパシタを前記第2のキャパシタから切り離すための実質的に1.5倍の前記V DD 電位とを切り替える、キャパシタンススイッチング素子。
[C12]
前記第1のトランジスタは薄酸化物トランジスタであり、前記第2のトランジスタは薄酸化物トランジスタであり、前記第3のトランジスタは薄酸化物トランジスタである、上記C11に記載のキャパシタンススイッチング素子。
[C13]
ビット制御信号を受信し、前記ビット制御信号に応答して、前記第2の制御信号を生成するように構成されたレベルシフト回路をさらに備える上記C11に記載のキャパシタンススイッチング素子。
[C14]
上記C11に記載のスイッチング素子を備える発振器同調ブロック。
[C15]
負の相互コンダクタンスブロックと、タンク回路とを備え、前記タンク回路は、インダクタと、上記C14に記載の同調ブロックとを備える、発振器。
[C16]
受信機と、送信機とを備え、前記受信機および前記送信機のうちの少なくとも1つは上記C15に記載の発振器を備える、トランシーバ。
[C17]
上記C16に記載のトランシーバを備えるアクセス端末。
[C18]
キャパシタンススイッチング素子であって、
第1のキャパシタと、
第2のキャパシタと、
nが少なくとも3である、n個の複数のトランジスタであって、前記複数のトランジスタのそれぞれが、ゲートと、ソースと、ドレインとを備え、前記第1のキャパシタと前記第2のキャパシタとの間で直列に結合されているトランジスタと、
前記トランジスタの前記ゲートを第1の制御信号に接続する第1の複数の抵抗器と、
前記トランジスタの前記ドレインと前記ソースとを、第2の制御信号に接続する第2の複数の抵抗器とを備え、
前記キャパシタンススイッチング素子は、供給電圧電位(V DD )と接地電位とを送るように構成された電源から動作するように構成されており、
前記第1の制御信号は、実質的に前記V DD と、実質的に((n−1)/2)倍の前記V DD とを切り替え、
前記第2の制御信号は、実質的に前記接地電位と、実質的に(n/2)倍の前記V DD 電位とを切り替える、キャパシタンススイッチング素子。
[C19]
ビット制御信号を受信し、前記ビット制御信号に応答して、前記第1の制御信号と前記第2の制御信号とを生成するように構成されたレベルシフト回路をさらに備える上記C18に記載のキャパシタンススイッチング素子。
[C20]
第1のキャパシタと、
第2のキャパシタと、
前記第1のキャパシタおよび前記第2のキャパシタを直列に選択的に結合し、トランジスタ電圧ストレスを低減するための手段とを備えるキャパシタンススイッチング素子。
[C21]
キャパシタンスを切り替える方法であって、
第1のキャパシタと、第2のキャパシタとを提供することと、
前記第1のキャパシタと前記第2のキャパシタとの間で直列に結合された、第1のトランジスタと第2のトランジスタとを提供することと、
実質的に供給電圧V DD で前記第1のトランジスタおよび前記第2のトランジスタのゲートにバイアスをかけ、実質的に接地電位で前記第1のトランジスタおよび前記第2のトランジスタのソースおよびドレインにバイアスをかけて、前記第1のキャパシタを前記第2のキャパシタに接続することと、
実質的に半分の前記V DD で前記第1のトランジスタおよび前記第2のトランジスタの前記ゲートにバイアスをかけ、実質的に前記V DD で前記第1のトランジスタおよび前記第2のトランジスタの前記ソースおよび前記ドレインにバイアスをかけて、前記第1のキャパシタを前記第2のキャパシタから切り離すこととを備える方法。
[C22]
前記ゲートにバイアスをかけるための第1の制御信号と、前記ソースおよび前記ドレインにバイアスをかけるための前記第2の制御信号とを、ビット制御信号から生成するようにレベルシフト回路を動作させることをさらに備える上記C21に記載のキャパシタンスを切り替える方法。
[C23]
前記第1のトランジスタおよび前記第2のトランジスタは、薄酸化物トランジスタである、上記C22に記載のキャパシタンスを切り替える方法。
[C24]
キャパシタンスを切り替える方法であって、
第1のキャパシタと、第2のキャパシタとを提供することと、
nが少なくとも3である、n個の複数のトランジスタであって、前記第1のキャパシタと前記第2のキャパシタとの間で直列に結合されている、前記複数のトランジスタの前記トランジスタを提供することと、
実質的に供給電圧V DD で前記複数のトランジスタのそれぞれのトランジスタのゲートにバイアスをかけ、実質的に接地電位で前記それぞれのトランジスタのソースおよびドレインにバイアスをかけて、前記第1のキャパシタを前記第2のキャパシタに接続することと、
実質的に((n−1)/2)倍のV DD で前記ゲートにバイアスをかけ、実質的に(n/2)倍のV DD で前記ソースおよび前記ドレインにバイアスをかけて、前記第1のキャパシタを前記第2のキャパシタから切り離すことを備える方法。
[C25]
(1)前記ゲートにバイアスをかけるための第1の制御信号、および(2)前記ソースおよび前記ドレインにバイアスをかけるための第2の制御信号のうちの少なくとも1つを、ビット制御信号から生成するようにレベルシフト回路を動作させることをさらに備える上記C24に記載のキャパシタンスを切り替える方法。
[C26]
前記それぞれのトランジスタは薄酸化物トランジスタである、上記C25に記載のキャパシタンスを切り替える方法。
Claims (35)
- 第1のキャパシタと、
第2のキャパシタと、
第1のゲートと、第1のソースと、第1のドレインとを備える第1のトランジスタと、
第2のゲートと、第2のソースと、第2のドレインとを備える第2のトランジスタと、ここにおいて、前記第1のトランジスタおよび前記第2のトランジスタは、前記第1のキャパシタと前記第2のキャパシタとの間で直列に結合されており、
前記第1のゲートを第1の制御信号に接続する第1の抵抗器と、
前記第2のゲートを前記第1の制御信号に接続する第2の抵抗器と、
前記第2のドレインを第2の制御信号に接続する第3の抵抗器と、
前記第1のソースを前記第2の制御信号に接続する第4の抵抗器と、
前記第2のソースと前記第1のドレインとを、前記第2の制御信号に接続する第5の抵抗器と、を備え、前記第2の制御信号は、前記第1の制御信号のレベルシフトされた相補制御信号である、キャパシタンススイッチング素子。 - 前記キャパシタンススイッチング素子は、供給電圧電位(VDD)と接地電位とを送るように構成された電源から動作するように構成されており、
前記第1の制御信号は、実質的に前記VDDと実質的に前記VDDの半分とを切り替え、
前記第2の制御信号は、実質的に前記接地電位と実質的に前記VDDとを切り替える、請求項1に記載のキャパシタンススイッチング素子。 - 前記第1のトランジスタは薄酸化物トランジスタであり、前記第2のトランジスタは薄酸化物トランジスタである、請求項2に記載のキャパシタンススイッチング素子。
- ビット制御信号を受信し、前記ビット制御信号に応答して、前記第1の制御信号と前記第2の制御信号とを生成するように構成されたレベルシフト回路をさらに備える請求項2に記載のキャパシタンススイッチング素子。
- 前記レベルシフト回路は、直列に結合された第1のインバータと第2のインバータとを備える、請求項4に記載のキャパシタンススイッチング素子。
- ビット制御信号を受信し、前記ビット制御信号に基づいて、前記第1の制御信号と前記第2の制御信号とを生成するための手段をさらに備える請求項2に記載のキャパシタンススイッチング素子。
- キャパシタンススイッチング素子を備える発振器同調ブロックであって、前記キャパシタンススイッチング素子は、
第1のキャパシタと、
第2のキャパシタと、
第1のゲートと、第1のソースと、第1のドレインとを備える第1のトランジスタと、
第2のゲートと、第2のソースと、第2のドレインとを備える第2のトランジスタと、ここにおいて、前記第1のトランジスタおよび前記第2のトランジスタは、前記第1のキャパシタと前記第2のキャパシタとの間で直列に結合されており、
前記第1のゲートを第1の制御信号に接続する第1の抵抗器と、
前記第2のゲートを前記第1の制御信号に接続する第2の抵抗器と、
前記第2のドレインを第2の制御信号に接続する第3の抵抗器と、
前記第1のソースを前記第2の制御信号に接続する第4の抵抗器と、
前記第2のソースと前記第1のドレインとを、前記第2の制御信号に接続する第5の抵抗器と、を備えており、
前記第2の制御信号は、前記第1の制御信号のレベルシフトされた相補制御信号であり、
前記キャパシタンススイッチング素子は、供給電圧電位(VDD)と接地電位とを送るように構成された電源から動作するように構成されており、
前記第1の制御信号は、実質的に前記VDDと実質的に前記VDDの半分とを切り替え、
前記第2の制御信号は、実質的に前記接地電位と実質的に前記VDDとを切り替える、発振器同調ブロック。 - 負の相互コンダクタンスブロックと、インダクタと、同調ブロックとを備える発振器であって、前記同調ブロックはキャパシタンススイッチング素子を備え、前記キャパシタンススイッチング素子は、
第1のキャパシタと、
第2のキャパシタと、
第1のゲートと、第1のソースと、第1のドレインとを備える第1のトランジスタと、
第2のゲートと、第2のソースと、第2のドレインとを備える第2のトランジスタと、ここにおいて、前記第1のトランジスタおよび前記第2のトランジスタは、前記第1のキャパシタと前記第2のキャパシタとの間で直列に結合されており、
前記第1のゲートを第1の制御信号に接続する第1の抵抗器と、
前記第2のゲートを前記第1の制御信号に接続する第2の抵抗器と、
前記第2のドレインを第2の制御信号に接続する第3の抵抗器と、
前記第1のソースを前記第2の制御信号に接続する第4の抵抗器と、
前記第2のソースと前記第1のドレインとを、前記第2の制御信号に接続する第5の抵抗器と、を備えており、
前記第2の制御信号は、前記第1の制御信号のレベルシフトされた相補制御信号であり、
前記キャパシタンススイッチング素子は、供給電圧電位(VDD)と接地電位とを送るように構成された電源から動作するように構成されており、
前記第1の制御信号は、実質的に前記VDDと実質的に前記VDDの半分とを切り替え、
前記第2の制御信号は、実質的に前記接地電位と実質的に前記VDDとを切り替える、発振器。 - 受信機と送信機とを備えるトランシーバであって、前記受信機および前記送信機のうちの少なくとも1つが、
負の相互コンダクタンスブロックと、インダクタと、同調ブロックとを備える発振器を備えており、前記同調ブロックは、キャパシタンススイッチング素子を備えており、前記キャパシタンススイッチング素子は、
第1のキャパシタと、
第2のキャパシタと、
第1のゲートと、第1のソースと、第1のドレインとを備える第1のトランジスタと、
第2のゲートと、第2のソースと、第2のドレインとを備える第2のトランジスタと、ここにおいて、前記第1のトランジスタおよび前記第2のトランジスタは、前記第1のキャパシタと前記第2のキャパシタとの間で直列に結合されており、
前記第1のゲートを第1の制御信号に接続する第1の抵抗器と、
前記第2のゲートを前記第1の制御信号に接続する第2の抵抗器と、
前記第2のドレインを第2の制御信号に接続する第3の抵抗器と、
前記第1のソースを前記第2の制御信号に接続する第4の抵抗器と、
前記第2のソースと前記第1のドレインとを、前記第2の制御信号に接続する第5の抵抗器と、を備えており、
前記第2の制御信号は、前記第1の制御信号のレベルシフトされた相補制御信号であり、
前記キャパシタンススイッチング素子は、供給電圧電位(VDD)と接地電位とを送るように構成された電源から動作するように構成されており、
前記第1の制御信号は、実質的に前記VDDと実質的に前記VDDの半分とを切り替え、
前記第2の制御信号は、実質的に前記接地電位と実質的に前記VDDとを切り替える、トランシーバ。 - トランシーバを備えるアクセス端末であって、前記トランシーバは、
受信機と、
送信機とを備え、
前記受信機および前記送信機のうちの少なくとも1つが、
負の相互コンダクタンスブロックと、インダクタと、同調ブロックとを備える発振器を備え、前記同調ブロックは、キャパシタンススイッチング素子を備え、前記キャパシタンススイッチング素子は、
第1のキャパシタと、
第2のキャパシタと、
第1のゲートと、第1のソースと、第1のドレインとを備える第1のトランジスタと、
第2のゲートと、第2のソースと、第2のドレインとを備える第2のトランジスタと、ここにおいて、前記第1のトランジスタおよび前記第2のトランジスタは、前記第1のキャパシタと前記第2のキャパシタとの間で直列に結合されており、
前記第1のゲートを第1の制御信号に接続する第1の抵抗器と、
前記第2のゲートを前記第1の制御信号に接続する第2の抵抗器と、
前記第2のドレインを第2の制御信号に接続する第3の抵抗器と、
前記第1のソースを前記第2の制御信号に接続する第4の抵抗器と、
前記第2のソースと前記第1のドレインとを、前記第2の制御信号に接続する第5の抵抗器と、を備えており、
前記第2の制御信号は、前記第1の制御信号のレベルシフトされた相補制御信号であり、
前記キャパシタンススイッチング素子は、供給電圧電位(VDD)と接地電位とを送るように構成された電源から動作するように構成されており、
前記第1の制御信号は、実質的に前記VDDと実質的に前記VDDの半分とを切り替え、
前記第2の制御信号は、実質的に前記接地電位と実質的に前記VDDとを切り替える、アクセス端末。 - 第1のキャパシタと、
第2のキャパシタと、
第1のゲートと、第1のソースと、第1のドレインとを備える第1のトランジスタと、
第2のゲートと、第2のソースと、第2のドレインとを備える第2のトランジスタと、
第3のゲートと、第3のソースと、第3のドレインとを備える第3のトランジスタと、ここにおいて、前記第1のトランジスタ、前記第2のトランジスタ、および前記第3のトランジスタは、前記第1のキャパシタと前記第2のキャパシタとの間で直列に結合されており、
前記第1のゲートを第1の制御信号に接続する第1の抵抗器と、
前記第2のゲートを前記第1の制御信号に接続する第2の抵抗器と、
前記第3のゲートを前記第1の制御信号に接続する第3の抵抗器と、
前記第3のドレインを第2の制御信号に接続する第4の抵抗器と、
前記第3のソースと前記第2のドレインとを、前記第2の制御信号に接続する第5の抵抗器と、
前記第2のソースと前記第1のドレインとを、前記第2の制御信号に接続する第6の抵抗器と、
前記第1のソースを前記第2の制御信号に接続する第7の抵抗器とを備え、
前記キャパシタンススイッチング素子は、供給電圧電位(VDD)と接地電位とを送るように構成された電源から動作するように構成されており、
前記第1の制御信号は、実質的に前記VDDまで引き上げられ、
前記第2の制御信号は、(1)前記第1のキャパシタを前記第2のキャパシタに接続するための実質的に前記接地電位と、(2)前記第1のキャパシタを前記第2のキャパシタから切り離すための実質的に1.5倍の前記VDD電位とを切り替える、キャパシタンススイッチング素子。 - 前記第1のトランジスタは薄酸化物トランジスタであり、前記第2のトランジスタは薄酸化物トランジスタであり、前記第3のトランジスタは薄酸化物トランジスタである、請求項11に記載のキャパシタンススイッチング素子。
- ビット制御信号を受信し、前記ビット制御信号に応答して、前記第2の制御信号を生成するように構成されたレベルシフト回路をさらに備える請求項11に記載のキャパシタンススイッチング素子。
- キャパシタンススイッチング素子を備える発振器同調ブロックであって、前記キャパシタンススイッチング素子は、
第1のキャパシタと、
第2のキャパシタと、
第1のゲートと、第1のソースと、第1のドレインとを備える第1のトランジスタと、
第2のゲートと、第2のソースと、第2のドレインとを備える第2のトランジスタと、
第3のゲートと、第3のソースと、第3のドレインとを備える第3のトランジスタと、ここにおいて、前記第1のトランジスタ、前記第2のトランジスタ、および前記第3のトランジスタは、前記第1のキャパシタと前記第2のキャパシタとの間で直列に結合されており、
前記第1のゲートを第1の制御信号に接続する第1の抵抗器と、
前記第2のゲートを前記第1の制御信号に接続する第2の抵抗器と、
前記第3のゲートを前記第1の制御信号に接続する第3の抵抗器と、
前記第3のドレインを第2の制御信号に接続する第4の抵抗器と、
前記第3のソースと前記第2のドレインとを、前記第2の制御信号に接続する第5の抵抗器と、
前記第2のソースと前記第1のドレインとを、前記第2の制御信号に接続する第6の抵抗器と、
前記第1のソースを前記第2の制御信号に接続する第7の抵抗器とを備えており、
前記キャパシタンススイッチング素子は、供給電圧電位(VDD)と接地電位とを送るように構成された電源から動作するように構成されており、
前記第1の制御信号は、実質的に前記VDDまで引き上げられ、
前記第2の制御信号は、(1)前記第1のキャパシタを前記第2のキャパシタに接続するための実質的に前記接地電位と、(2)前記第1のキャパシタを前記第2のキャパシタから切り離すための実質的に1.5倍の前記VDD電位とを切り替える、発振器同調ブロック。 - 負の相互コンダクタンスブロックと、タンク回路とを備える発振器であって、
前記タンク回路は、インダクタと、同調ブロックとを備え、前記同調ブロックは、キャパシタンススイッチング素子を備え、前記キャパシタンススイッチング素子は、
第1のキャパシタと、
第2のキャパシタと、
第1のゲートと、第1のソースと、第1のドレインとを備える第1のトランジスタと、
第2のゲートと、第2のソースと、第2のドレインとを備える第2のトランジスタと、
第3のゲートと、第3のソースと、第3のドレインとを備える第3のトランジスタと、ここにおいて、前記第1のトランジスタ、前記第2のトランジスタ、および前記第3のトランジスタは、前記第1のキャパシタと前記第2のキャパシタとの間で直列に結合されており、
前記第1のゲートを第1の制御信号に接続する第1の抵抗器と、
前記第2のゲートを前記第1の制御信号に接続する第2の抵抗器と、
前記第3のゲートを前記第1の制御信号に接続する第3の抵抗器と、
前記第3のドレインを第2の制御信号に接続する第4の抵抗器と、
前記第3のソースと前記第2のドレインとを、前記第2の制御信号に接続する第5の抵抗器と、
前記第2のソースと前記第1のドレインとを、前記第2の制御信号に接続する第6の抵抗器と、
前記第1のソースを前記第2の制御信号に接続する第7の抵抗器とを備えており、
前記キャパシタンススイッチング素子は、供給電圧電位(VDD)と接地電位とを送るように構成された電源から動作するように構成されており、
前記第1の制御信号は、実質的に前記VDDまで引き上げられ、
前記第2の制御信号は、(1)前記第1のキャパシタを前記第2のキャパシタに接続するための実質的に前記接地電位と、(2)前記第1のキャパシタを前記第2のキャパシタから切り離すための実質的に1.5倍の前記VDD電位とを切り替える、発振器。 - 受信機と送信機とを備えるトランシーバであって、前記受信機および前記送信機のうちの少なくとも1つは発振器を備えており、前記発振器は、
負の相互コンダクタンスブロックと、
タンク回路とを備え、
前記タンク回路は、インダクタと、同調ブロックとを備え、前記同調ブロックは、キャパシタンススイッチング素子を備え、前記キャパシタンススイッチング素子は、
第1のキャパシタと、
第2のキャパシタと、
第1のゲートと、第1のソースと、第1のドレインとを備える第1のトランジスタと、
第2のゲートと、第2のソースと、第2のドレインとを備える第2のトランジスタと、
第3のゲートと、第3のソースと、第3のドレインとを備える第3のトランジスタと、ここにおいて、前記第1のトランジスタ、前記第2のトランジスタ、および前記第3のトランジスタは、前記第1のキャパシタと前記第2のキャパシタとの間で直列に結合されており、
前記第1のゲートを第1の制御信号に接続する第1の抵抗器と、
前記第2のゲートを前記第1の制御信号に接続する第2の抵抗器と、
前記第3のゲートを前記第1の制御信号に接続する第3の抵抗器と、
前記第3のドレインを第2の制御信号に接続する第4の抵抗器と、
前記第3のソースと前記第2のドレインとを、前記第2の制御信号に接続する第5の抵抗器と、
前記第2のソースと前記第1のドレインとを、前記第2の制御信号に接続する第6の抵抗器と、
前記第1のソースを前記第2の制御信号に接続する第7の抵抗器とを備えており、
前記キャパシタンススイッチング素子は、供給電圧電位(VDD)と接地電位とを送るように構成された電源から動作するように構成されており、
前記第1の制御信号は、実質的に前記VDDまで引き上げられ、
前記第2の制御信号は、(1)前記第1のキャパシタを前記第2のキャパシタに接続するための実質的に前記接地電位と、(2)前記第1のキャパシタを前記第2のキャパシタから切り離すための実質的に1.5倍の前記VDD電位とを切り替える、トランシーバ。 - トランシーバを備えるアクセス端末であって、前記トランシーバは、
受信機と、
送信機とを備えており、
前記受信機および前記送信機のうちの少なくとも1つは発振器を備えており、前記発振器は、
負の相互コンダクタンスブロックと、
タンク回路とを備え、
前記タンク回路は、インダクタと、同調ブロックとを備え、前記同調ブロックは、キャパシタンススイッチング素子を備え、前記キャパシタンススイッチング素子は、
第1のキャパシタと、
第2のキャパシタと、
第1のゲートと、第1のソースと、第1のドレインとを備える第1のトランジスタと、
第2のゲートと、第2のソースと、第2のドレインとを備える第2のトランジスタと、
第3のゲートと、第3のソースと、第3のドレインとを備える第3のトランジスタと、ここにおいて、前記第1のトランジスタ、前記第2のトランジスタ、および前記第3のトランジスタは、前記第1のキャパシタと前記第2のキャパシタとの間で直列に結合されており、
前記第1のゲートを第1の制御信号に接続する第1の抵抗器と、
前記第2のゲートを前記第1の制御信号に接続する第2の抵抗器と、
前記第3のゲートを前記第1の制御信号に接続する第3の抵抗器と、
前記第3のドレインを第2の制御信号に接続する第4の抵抗器と、
前記第3のソースと前記第2のドレインとを、前記第2の制御信号に接続する第5の抵抗器と、
前記第2のソースと前記第1のドレインとを、前記第2の制御信号に接続する第6の抵抗器と、
前記第1のソースを前記第2の制御信号に接続する第7の抵抗器とを備えており、
前記キャパシタンススイッチング素子は、供給電圧電位(VDD)と接地電位とを送るように構成された電源から動作するように構成されており、
前記第1の制御信号は、実質的に前記VDDまで引き上げられ、
前記第2の制御信号は、(1)前記第1のキャパシタを前記第2のキャパシタに接続するための実質的に前記接地電位と、(2)前記第1のキャパシタを前記第2のキャパシタから切り離すための実質的に1.5倍の前記VDD電位とを切り替える、アクセス端末。 - キャパシタンススイッチング素子であって、
第1のキャパシタと、
第2のキャパシタと、
nが少なくとも3である、n個のトランジスタであって、前記n個のトランジスタのそれぞれが、ゲートと、ソースと、ドレインとを備え、前記n個のトランジスタが前記第1のキャパシタと前記第2のキャパシタとの間で直列に結合されている、n個のトランジスタと、
前記トランジスタの前記ゲートを第1の制御信号に接続する第1の複数の抵抗器と、
前記トランジスタの前記ドレインと前記ソースとを第2の制御信号に接続する第2の複数の抵抗器とを備え、
前記キャパシタンススイッチング素子は、供給電圧電位(VDD)と接地電位とを送るように構成された電源から動作するように構成されており、
前記第1の制御信号は、実質的に前記VDDと、実質的に((n−1)/2)倍の前記VDDとを切り替え、
前記第2の制御信号は、実質的に前記接地電位と、実質的に(n/2)倍の前記VDD電位とを切り替える、キャパシタンススイッチング素子。 - ビット制御信号を受信し、前記ビット制御信号に応答して、前記第1の制御信号と前記第2の制御信号とを生成するように構成されたレベルシフト回路をさらに備える請求項18に記載のキャパシタンススイッチング素子。
- キャパシタンスを切り替える方法であって、
第1のキャパシタと、第2のキャパシタとを提供することと、
前記第1のキャパシタと前記第2のキャパシタとの間で直列に結合された、第1のトランジスタと第2のトランジスタとを提供することと、
実質的に供給電圧VDDで前記第1のトランジスタおよび前記第2のトランジスタのゲートにバイアスをかけ、実質的に接地電位で前記第1のトランジスタおよび前記第2のトランジスタのソースおよびドレインにバイアスをかけて、前記第1のキャパシタを前記第2のキャパシタに接続することと、
実質的に半分の前記VDDで前記第1のトランジスタおよび前記第2のトランジスタの前記ゲートにバイアスをかけ、実質的に前記VDDで前記第1のトランジスタおよび前記第2のトランジスタの前記ソースおよび前記ドレインにバイアスをかけて、前記第1のキャパシタを前記第2のキャパシタから切り離すこととを備える方法。 - 前記ゲートにバイアスをかけるための第1の制御信号と、前記ソースおよび前記ドレインにバイアスをかけるための第2の制御信号とを、ビット制御信号から生成するようにレベルシフト回路を動作させることをさらに備える請求項20に記載のキャパシタンスを切り替える方法。
- 前記第1のトランジスタおよび前記第2のトランジスタは、薄酸化物トランジスタである、請求項21に記載のキャパシタンスを切り替える方法。
- キャパシタンスを切り替える方法であって、
第1のキャパシタと、第2のキャパシタとを提供することと、
nが少なくとも3である、n個のトランジスタを提供することであって、前記n個のトランジスタが前記第1のキャパシタと前記第2のキャパシタとの間で直列に結合されている、前記n個のトランジスタを提供することと、
実質的に供給電圧VDDで前記n個のトランジスタのそれぞれのトランジスタのゲートにバイアスをかけ、実質的に接地電位で前記それぞれのトランジスタのソースおよびドレインにバイアスをかけて、前記第1のキャパシタを前記第2のキャパシタに接続することと、
実質的に((n−1)/2)倍のVDDで前記ゲートにバイアスをかけ、実質的に(n/2)倍のVDDで前記ソースおよび前記ドレインにバイアスをかけて、前記第1のキャパシタを前記第2のキャパシタから切り離すことを備える方法。 - (1)前記ゲートにバイアスをかけるための第1の制御信号、および(2)前記ソースおよび前記ドレインにバイアスをかけるための第2の制御信号のうちの少なくとも1つを、ビット制御信号から生成するようにレベルシフト回路を動作させることをさらに備える請求項23に記載のキャパシタンスを切り替える方法。
- 前記それぞれのトランジスタは薄酸化物トランジスタである、請求項24に記載のキャパシタンスを切り替える方法。
- キャパシタンススイッチング素子であって、
第1のキャパシタと、
第2のキャパシタと、
第1のトランジスタと、
第2のトランジスタと、ここにおいて、前記第1のトランジスタと第2のトランジスタとは、前記第1のキャパシタと前記第2のキャパシタとの間で直列に結合されており、
実質的に供給電圧VDDで前記第1のトランジスタおよび前記第2のトランジスタのゲートにバイアスをかけ、実質的に接地電位で前記第1のトランジスタおよび前記第2のトランジスタのソースおよびドレインにバイアスをかけて、前記第1のキャパシタを前記第2のキャパシタに接続するための手段と、
実質的に半分の前記VDDで前記第1のトランジスタおよび前記第2のトランジスタの前記ゲートにバイアスをかけ、実質的に前記VDDで前記第1のトランジスタおよび前記第2のトランジスタの前記ソースおよび前記ドレインにバイアスをかけて、前記第1のキャパシタを前記第2のキャパシタから切り離すための手段と、を備えるキャパシタンススイッチング素子。 - 前記ゲートにバイアスをかけるための第1の制御信号と、前記ソースおよび前記ドレインにバイアスをかけるための第2の制御信号とを、ビット制御信号から生成するようにレベルシフト回路を動作させるための手段をさらに備える、請求項26に記載のキャパシタンススイッチング素子。
- 前記第1および第2のトランジスタは薄酸化物トランジスタである、請求項27に記載のキャパシタンススイッチング素子。
- キャパシタンススイッチング素子であって、
第1のキャパシタと、
第2のキャパシタと、
nが少なくとも3である、n個のトランジスタと、ここにおいて、前記n個のトランジスタは、前記第1のキャパシタと前記第2のキャパシタとの間で直列に結合されており、
実質的に供給電圧VDDで前記n個のトランジスタのそれぞれのトランジスタのゲートにバイアスをかけ、実質的に接地電位で前記それぞれのトランジスタのソースおよびドレインにバイアスをかけて、前記第1のキャパシタを前記第2のキャパシタに接続するための手段と、
実質的に((n−1)/2)倍のVDDで前記ゲートにバイアスをかけ、実質的に(n/2)倍のVDDで前記ソースおよび前記ドレインにバイアスをかけて、前記第1のキャパシタを前記第2のキャパシタから切り離すための手段と、を備えるキャパシタンススイッチング素子。 - (1)前記ゲートにバイアスをかけるための第1の制御信号、および(2)前記ソースおよび前記ドレインにバイアスをかけるための第2の制御信号のうちの少なくとも1つを、ビット制御信号から生成するようにレベルシフト回路を動作させるための手段をさらに備える、請求項29に記載のキャパシタンススイッチング素子。
- 前記それぞれのトランジスタは薄酸化物トランジスタである、請求項30に記載のキャパシタンススイッチング素子。
- プロセッサによって実行可能なソフトウェア命令を記憶した非一時的なコンピュータ可読記憶媒体であって、前記ソフトウェア命令は、
実質的に供給電圧VDDで、第1のキャパシタと第2のキャパシタとの間で直列に結合された第1のトランジスタおよび第2のトランジスタのゲートにバイアスをかけ、実質的に接地電位で前記第1のトランジスタおよび前記第2のトランジスタのソースおよびドレインにバイアスをかけて、前記第1のキャパシタを前記第2のキャパシタに接続することと、
実質的に半分の前記VDDで前記第1のトランジスタおよび前記第2のトランジスタの前記ゲートにバイアスをかけ、実質的に前記VDDで前記第1のトランジスタおよび前記第2のトランジスタの前記ソースおよび前記ドレインにバイアスをかけて、前記第1のキャパシタを前記第2のキャパシタから切り離すことと、を含む動作を前記プロセッサに実行させるように構成される、非一時的なコンピュータ可読記憶媒体。 - 前記記憶された、プロセッサによって実行可能なソフトウェア命令が、前記ゲートにバイアスをかけるための第1の制御信号と、前記ソースおよび前記ドレインにバイアスをかけるための第2の制御信号とを、ビット制御信号から生成するようにレベルシフト回路を動作させることをさらに含む動作を前記プロセッサに実行させるように構成される、請求項32に記載の非一時的なコンピュータ可読記憶媒体。
- プロセッサによって実行可能なソフトウェア命令を記憶した非一時的なコンピュータ可読記憶媒体であって、前記ソフトウェア命令は、
nが少なくとも3である、n個のトランジスタのそれぞれのトランジスタのゲートに実質的に供給電圧VDDでバイアスをかけ、前記それぞれのトランジスタのソースおよびドレインに実質的に接地電位でバイアスをかけて第1のキャパシタを第2のキャパシタに接続することと、ここにおいて、前記n個のトランジスタは、前記第1のキャパシタと前記第2のキャパシタとの間で直列に結合されており、
実質的に((n−1)/2)倍のVDDで前記ゲートにバイアスをかけ、実質的に(n/2)倍のVDDで前記ソースおよび前記ドレインにバイアスをかけて、前記第1のキャパシタを前記第2のキャパシタから切り離すことと、を含む動作を前記プロセッサに実行させるように構成される、非一時的なコンピュータ可読記憶媒体。 - 前記記憶された、プロセッサによって実行可能なソフトウェア命令が、(1)前記ゲートにバイアスをかけるための第1の制御信号、および(2)前記ソースおよび前記ドレインにバイアスをかけるための第2の制御信号のうちの少なくとも1つを、ビット制御信号から生成するようにレベルシフト回路を動作させることをさらに含む動作を前記プロセッサに実行させるように構成される、請求項34に記載の非一時的なコンピュータ可読記憶媒体。
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