JP5635164B2 - 成膜方法および成膜装置 - Google Patents

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Description

この発明は、成膜方法および成膜装置に関する。
半導体集積回路装置のコンタクトホールやラインの埋め込みには、アモルファスシリコンが使用されている。アモルファスシリコンの成膜方法は、例えば、特許文献1、2に記載されている。特に、特許文献2では、ジシランを400〜500℃にて分解して、表面が平滑な導電体層を得る方法が記載されている。
近時、半導体集積回路装置の微細化に伴い、コンタクトホールやラインの埋め込み要求が、益々厳しくなってきている。
特開昭63−29954号公報 特開平1−217956号公報
しかし、ジシランを用いたアモルファスシリコンで、微細化が進んだコンタクトホールやラインを埋め込もうとすると、成膜後のアモルファスシリコンはコンタクトホール部でのカバレッジが悪く、大きなボイド(Void)が発生してしまう。大きなボイドがコンタクトホールやライン内に発生すると、例えば、抵抗値の増大を引き起こす要因の一つとなる。また、表面ラフネスの精度が悪いこともその要因である。
この発明は、上記事情に鑑みて為されたもので、表面ラフネスの精度をさらに改善でき、コンタクトホールやラインなどの微細化の進展に対応可能な成膜方法及び成膜装置を提供する。
この発明の第1の態様に係る成膜方法は、下地上に薄膜を成膜する成膜方法であって、(1)前記下地表面にシード層を形成する工程と、(2)前記シード層上に薄膜を形成する工程と、を備え、前記シード層は吸着により形成し、前記薄膜は堆積により形成し、前記(1)工程と前記(2)工程とを、種類の異なるガスでありつつ、主成分となる元素は共通であるガスを用いて行い、前記主成分となる元素は、シリコンである
この発明の第2の態様に係る成膜装置は、下地上に薄膜を成膜する成膜装置であって、前記薄膜が形成される下地を有した被処理体を収容する処理室と、前記処理室内に、処理に使用するガスを供給する処理ガス供給機構と、前記処理室内に収容された前記被処理体を加熱する加熱装置と、前記処理室内を排気する排気機構と、前記処理ガス供給機構、前記加熱装置、及び前記排気機構を制御するコントローラと、を具備し、前記コントローラが、上記第1の態様に係る成膜方法が実施されるように前記処理ガス供給機構、前記加熱装置、及び前記排気機構を制御する。
この発明によれば、表面ラフネスの精度をさらに改善でき、コンタクトホールやラインなどの微細化の進展に対応可能な成膜方法及び成膜装置を提供できる。
この発明の一実施形態に係るアモルファスシリコン膜の成膜方法のシーケンスの一例を示す流れ図 シーケンス中のサンプルの状態を概略的に示す断面図 堆積時間とアモルファスシリコン膜の膜厚との関係を示す図 堆積時間とアモルファスシリコン膜の膜厚との関係を示す図 図3中の破線枠A内を拡大した拡大図 図4中の破線枠B内を拡大した拡大図 アモルファスシリコン膜の表面及び断面の二次電子像を示す図面代用写真 アモルファスシリコン膜の表面及び断面の二次電子像を示す図面代用写真 アモルファスシリコン膜の表面及び断面の二次電子像を示す図面代用写真 アモルファスシリコン膜の表面及び断面の二次電子像を示す図面代用写真 アモルファスシリコン膜の膜厚とアモルファスシリコン膜表面の平均面粗さRaとの関係を示す図 アモルファスシリコン膜の膜厚とアモルファスシリコン膜表面のヘイズとの関係を示す図 層間絶縁膜中に形成されたコンタクトホールの構造例を示す断面図 図11中の破線円C内に相当する拡大図 この発明の一実施形態に係るアモルファスシリコン膜の成膜方法を実施することが可能な成膜装置の一例を概略的に示す断面図
本願発明者らは、アモルファスシリコン膜の表面ラフネスが、アモルファスシリコン膜のインキュベーション時間に関係するのではないか、と推測した。インキュベーション時間が長くなればなるほど、核のサイズがばらつきやすくなり、核の発生後に堆積が始まるアモルファスシリコンの表面ラフネスの精度に影響を与える、との仮定である。
しかし、アモルファスシリコン膜のインキュベーション時間を短縮させる手法は知られていない。
本願発明者らは、以下説明するように、アモルファスシリコン膜のインキュベーション時間の短縮に成功し、その結果、アモルファスシリコン膜の表面ラフネスの精度をさらに改善することに成功した。
以下、この発明の一実施形態を、図面を参照して説明する。なお、全図にわたり、共通の部分には共通の参照符号を付す。
なお、本明細書においては、アモルファスシリコンを、アモルファスシリコンのみを指す用語ではなく、アモルファスシリコン、本明細書において開示する表面ラフネスの精度を達成できるアモルファス〜ナノサイズの結晶粒が集まったナノ結晶シリコン、及び上記アモルファスシリコンと上記ナノ結晶シリコンとが混在したシリコンの全てを含む用語と定義する。
図1はこの発明の一実施形態に係るアモルファスシリコン膜の成膜方法のシーケンスの一例を示す流れ図、図2A〜図2Cはシーケンス中のサンプルの状態を概略的に示す断面図である。
まず、図2Aに示す半導体基板、例えば、シリコン基板1上に厚さ約100nmの下地2が形成されたサンプル(図2A参照)を、成膜装置の処理室に搬入する。下地2の例は、シリコン酸化膜、及びシリコン窒化膜である。
次に、図1及び図2Bに示すように、下地2の表面にシード層3を形成する。本例では、下地2を加熱し、加熱した下地2の表面にアミノシラン系ガスを流すことで、下地2の表面にシード層3を形成する(ステップ1)。
アミノシラン系ガスの例としては、
BAS(ブチルアミノシラン)
BTBAS(ビスターシャリブチルアミノシラン)
DMAS(ジメチルアミノシラン)
BDMAS(ビスジメチルアミノシラン)
TDMAS(トリスジメチルアミノシラン)、
DEAS(ジエチルアミノシラン)、
BDEAS(ビスジエチルアミノシラン)、
DPAS(ジプロピルアミノシラン)、
DIPAS(ジイソプロピルアミノシラン)
等を挙げることができる。本例では、DIPASを用いた。
ステップ1における処理条件の一例は、
DIPAS流量: 500sccm
処 理 時 間: 5min
処 理 温 度: 400℃
処 理 圧 力: 53.2Pa(0.4Torr)
である。ステップ1の工程を、本明細書では以下プリフローと呼ぶ。
次に、図1及び図2Cに示すように、シード層3上にアモルファスシリコン膜4を形成する。
本例では、下地2を加熱し、加熱した下地2の表面のシード層3にアミノ基を含まないシラン系ガスを供給し、このアミノ基を含まないシラン系ガスを熱分解させることで、シード層3上にアモルファスシリコン膜4を形成する(ステップ2)。
アミノ基を含まないシラン系ガスの例としては、
SiH
SiH
SiH
Si
Si
Si2m+2(ただし、mは3以上の自然数)の式で表されるシリコンの水素化物、及び
Si2n(ただし、nは3以上の自然数)の式で表されるシリコンの水素化物
の少なくとも一つを含むガスを挙げることができる。本例では、SiH(モノシラン)を用いた。
ステップ2における処理条件の一例は、
SiH流 量: 500sccm
堆 積 時 間: 30min/45min/60min
処 理 温 度: 500℃
処 理 圧 力: 53.2Pa(0.4Torr)
である。
このように、一実施形態に係るアモルファスシリコン膜の成膜方法によれば、下地2の表面にアミノシラン系ガスをプリフローした後、シード層3上にアモルファスシリコン膜4を形成する。
図3及び図4に、堆積時間とアモルファスシリコン膜4の膜厚との関係を示す。図3は下地2をシリコン酸化膜(SiO)とした場合で、図4は下地2をシリコン窒化膜(SiN)とした場合である。アモルファスシリコン膜4の膜厚は、堆積時間を30minとしたとき、45minとしたとき、及び60minとしたときの3点で測定した。
図3及び図4中の線I、IIIはプリフロー有りの場合、線II、IVはプリフロー無しの場合の結果を示している。線I〜IVは、測定された3つの膜厚を最小二乗法で直線近似した直線であり、式は次の通りである。
線I : y = 17.572x − 20.855 …(1)
線II : y = 17.605x − 34.929 …(2)
線III : y = 18.011x − 27.739 …(3)
線IV : y = 18.091x − 41.277 …(4)
図3及び図4に示すように、プリフロー有りの場合、プリフロー無しに比較してアモルファスシリコン膜4の膜厚が増す傾向が明らかとなった。
上記(1)〜(4)式をy=0、即ちアモルファスシリコン膜の膜厚を“0”としたとき、線I〜IVと堆積時間との交点を求めたものを図5及び図6に示す。なお、図5は図3中の破線枠A内を拡大した拡大図、図6は図4中の破線枠B内を拡大した拡大図に相当する。
図5に示すように、下地2がプリフロー有りのシリコン酸化膜のとき、アモルファスシリコン膜4の堆積が、処理開始から約1.2min(x≒1.189)から始まるのに対して、プリフロー無しのシリコン酸化膜のときには、アモルファスシリコン膜4の堆積が、処理開始から約2.0min(x≒1.984)から始まる。
また、図6に示すように、下地2がプリフロー有りのシリコン窒化膜のとき、アモルファスシリコン膜4の堆積が、処理開始から約1.5min(x≒1.540)から始まるのに対して、プリフロー無しのシリコン窒化膜のときには、アモルファスシリコン膜4の堆積が、処理開始から約2.3min(x≒2.282)から始まる。
このように、下地2に対してアミノシラン系ガスのプリフローを行うことで、インキュベーション時間を、下地2がシリコン酸化膜の場合には約2.0minから約1.2minに、下地2がシリコン窒化膜の場合には約2.3minから約1.5minに短縮することができた。
図7A〜図8Bに、走査型電子顕微鏡(SEM)によるアモルファスシリコン膜表面の観察結果を示す。図7A及び図7Bは膜厚が50nmのアモルファスシリコン膜の表面及び断面の二次電子像、図8A及び図8Bは膜厚が100nmのアモルファスシリコン膜の表面及び断面の二次電子像である。SEMの加速電圧は5.0kVとし、倍率は100000倍(×100k)である。また、下地は、シリコン酸化膜である。
図7Aに示すように、アミノシラン系ガスのプリフロー有りの場合、プリフロー無し(図7B)に比較してアモルファスシリコン膜の表面が滑らかとなり、表面ラフネスが改善されていることが目視観察により明らかとなった。
また、図8Aに示すように、膜厚が約100nmのアモルファスシリコン膜においても同様であり、プリフロー無し(図8B)に比較して、アモルファスシリコン膜の表面ラフネスが改善されている。
このように、一実施形態に係るアモルファスシリコン膜の成膜方法によれば、SEMによる表面目視観察において、表面ラフネスが改善されていることが分かった。
図9に、原子間力顕微鏡(AFM)を用いて測定したアモルファスシリコン膜表面の平均面粗さ(表面ラフネス)Raを示す。図9に示す結果においては、AFMのスキャンサイズを1μm、スキャンレートを1.993Hzに設定した。
図9に示すように、アミノシラン系ガスのプリフロー有りの場合、プリフロー無しに比較して、膜厚50nm以上膜厚100nm以下の範囲において、平均面粗さ(表面ラフネス)Raが0.101〜0.157nm改善されていることが分かった。このAFMによる測定結果から、一実施形態に係るアモルファスシリコン膜の成膜方法は、特に、アモルファスシリコン膜の膜厚が薄い場合に、プリフロー無しに比較して平均面粗さ(表面ラフネス)Raの改善効果が高いことが判明した。例えば、膜厚が約50nmのアモルファスシリコン膜においては、プリフロー無しの場合、Ra=0.411であったのに対し、プリフロー有りの場合にはRa=0.254と、Raが0.157nm改善されている。この結果は、一実施形態に係るアモルファスシリコン膜の成膜方法が、例えば、半導体装置の微細化が進展すれば進展するほど、有効であることを示している。
図10に、表面検査装置を用いて測定したアモルファスシリコン膜表面のヘイズ(Haze)を示す。図10に示すヘイズは、DWOモード(Dark Field Wide Oblique)でのヘイズである。
図10に示すように、アミノシラン系ガスのプリフロー有りの場合、プリフロー無しに比較して、膜厚50nm以上膜厚100nm以下の範囲においてヘイズが約2.1ppm改善されていることが分かった。
以上、走査型電子顕微鏡、原子間力顕微鏡、及び表面検査装置を用いての観察、並びに測定結果から、一実施形態に係るアモルファスシリコン膜の成膜方法は、アミノシラン系ガスを用いて下地2の表面をプリフローし、下地2の表面にシード層3を形成した後、アミノ基を含まないシラン系ガスをシード層3上に供給して熱分解させることで、表面ラフネスの精度が高い、即ち、表面ラフネスが小さいアモルファスシリコン膜4を形成することができる。
このようなアモルファスシリコン膜は、図11に示すように、下地2、例えば、シリコン酸化膜又はシリコン窒化膜を含む層間絶縁膜中に形成されたコンタクトホール5の埋め込みや、層間絶縁膜中に形成されたライン、例えば、内部配線用の溝の埋め込みに有用である。コンタクトホール5内におけるアモルファスシリコン膜4の表面どうしの接触部6の拡大図を図12A及び図12Bに示す。図12A及び図12Bは図11中の破線円C内の拡大図に相当する。
アモルファスシリコン膜4の表面ラフネスが大きい場合には、図12Aに示すように、接触部6に大きなボイド7が発生するのに対して、一実施形態に係る成膜方法を利用して形成された表面ラフネスが小さいアモルファスシリコン膜4によれば、図12Bに示すように、接触部6に発生するボイド7は小さくなる。ボイド7が小さくなれば、コンタクトホール5の内部に埋め込まれたアモルファスシリコン膜4の抵抗値の増大を抑制することができる。
なお、従来より表面ラフネスが良好とされるジシランガスを用いたシード層とその後のシランガスによるアモルファスシリコンを用いた連続成膜方法によれば、まず、コンタクトホールの上部コーナー部での成膜の増大によるカバレッジの劣化(ボイドの発生)が生じてしまうため、微細なコンタクトホールへの適用が困難である。
これに対して、一実施形態によれば、成膜のカバレッジが向上する上に、さらに表面ラフネスも上記連続成膜方法に比較して、さらに改善することができる。
従って、一実施形態によれば、アモルファスシリコン膜4の表面ラフネスの精度をさらに改善でき、半導体装置内部のコンタクトホールやラインなどの微細化の進展に対応可能なアモルファスシリコン膜の成膜方法を提供することができる。そして、一実施形態に係る成膜方法を利用して形成されたアモルファスシリコン膜4は、層間絶縁膜中に形成されたコンタクトホール5や、ラインの埋め込みに有用である。
次に、上記一実施形態に係るアモルファスシリコン膜の成膜方法を実施することが可能な成膜装置の一例を説明する。
図13は、一実施形態に係るアモルファスシリコン膜の成膜方法を実施することが可能な成膜装置の一例を概略的に示す断面図である。
図13に示すように、成膜装置100は、下端が開口された有天井の円筒体状の処理室101を有している。処理室101の全体は、例えば、石英により形成されている。処理室101内の天井には、石英製の天井板102が設けられている。処理室101の下端開口部には、例えば、ステンレススチールにより円筒体状に成形されたマニホールド103がOリング等のシール部材104を介して連結されている。
マニホールド103は処理室101の下端を支持している。マニホールド103の下方からは、被処理体として複数枚、例えば、50〜100枚の半導体基板、本例では、シリコン基板1を多段に載置可能な石英製のウエハボート105が処理室101内に挿入可能となっている。これにより、処理室101内に被処理体、例えば、半導体基板、本例では、例えば、下地としてSiO膜が予め堆積されたシリコン基板1が収容される。ウエハボート105は複数本の支柱106を有し、支柱106に形成された溝により複数枚のシリコン基板1が支持されるようになっている。
ウエハボート105は、石英製の保温筒107を介してテーブル108上に載置されている。テーブル108は、マニホールド103の下端開口部を開閉する、例えば、ステンレススチール製の蓋部109を貫通する回転軸110上に支持される。回転軸110の貫通部には、例えば、磁性流体シール111が設けられ、回転軸110を気密にシールしつつ回転可能に支持している。蓋部109の周辺部とマニホールド103の下端部との間には、例えば、Oリングよりなるシール部材112が介設されている。これにより処理室101内のシール性が保持されている。回転軸110は、例えば、ボートエレベータ等の昇降機構(図示せず)に支持されたアーム113の先端に取り付けられている。これにより、ウエハボート105および蓋部109等は、一体的に昇降されて処理室101内に対して挿脱される。
成膜装置100は、処理室101内に、処理に使用するガスを供給する処理ガス供給機構114を有している。
処理ガス供給機構114は、アミノシラン系ガス供給源117、アミノ基を含まないシラン系ガス供給源118を含んでいる。
アミノシラン系ガス供給源117は、流量制御器121a及び開閉弁122aを介して、分散ノズル123に接続されている。分散ノズル123は石英管よりなり、マニホールド103の側壁を内側へ貫通して上方向へ屈曲されて垂直に延びる。分散ノズル123の垂直部分には、複数のガス吐出孔124が所定の間隔を隔てて形成されている。アミノシラン系ガスは、各ガス吐出孔124から水平方向に処理室101内に向けて略均一に吐出される。
アミノ基を含まないシラン系ガス供給源118は、流量制御器121b及び開閉弁122bを介して、分散ノズル125に接続されている。分散ノズル125は石英管よりなり、マニホールド103の側壁を内側へ貫通して上方向へ屈曲されて垂直に延びる。分散ノズル125の垂直部分には、複数のガス吐出孔126が所定の間隔を隔てて形成されている。アミノ基を含まないシラン系ガスは、各ガス吐出孔126から水平方向に処理室101内に向けて略均一に吐出される。
処理室101内の、分散ノズル123及び125と反対側の部分には、処理室101内を排気するための排気口129が設けられている。排気口129は処理室101の側壁を上下方向へ削りとることによって細長く形成されている。処理室101の排気口129に対応する部分には、排気口129を覆うように断面がコの字状に成形された排気口カバー部材130が溶接により取り付けられている。排気口カバー部材130は、処理室101の側壁に沿って上方に延びており、処理室101の上方にガス出口131を規定している。ガス出口131には、真空ポンプ等を含む排気機構132が接続される。排気機構132は、処理室101内を排気することで処理に使用した処理ガスの排気、及び処理室101内の圧力を処理に応じた処理圧力とする。
処理室101の外周には筒体状の加熱装置133が設けられている。加熱装置133は、処理室101内に供給されたガスを活性化するとともに、処理室101内に収容された被処理体、例えば、半導体基板、本例ではシリコン基板1を加熱する。
成膜装置100の各部の制御は、例えばマイクロプロセッサ(コンピュータ)からなるコントローラ150により行われる。コントローラ150には、オペレータが成膜装置100を管理するためにコマンドの入力操作等を行うキーボードや、成膜装置100の稼働状況を可視化して表示するディスプレイ等からなるユーザーインターフェース151が接続されている。
コントローラ150には記憶部152が接続されている。記憶部152は、成膜装置100で実行される各種処理をコントローラ150の制御にて実現するための制御プログラムや、処理条件に応じて成膜装置100の各構成部に処理を実行させるためのプログラムすなわちレシピが格納される。レシピは、例えば、記憶部152の中の記憶媒体に記憶される。記憶媒体は、ハードディスクや半導体メモリであってもよいし、CD-ROM、DVD、フラッシュメモリ等の可搬性のものであってもよい。また、他の装置から、例えば専用回線を介してレシピを適宜伝送させるようにしてもよい。レシピは、必要に応じて、ユーザーインターフェース151からの指示等にて記憶部152から読み出され、読み出されたレシピに従った処理をコントローラ150が実行することで、成膜装置100は、コントローラ150の制御のもと、所望の処理が実施される。
本例では、コントローラ150の制御のもと、上記一実施形態に係る成膜方法に従った処理が順次実施される。
上記一実施形態に係る成膜方法は、図13に示すような成膜装置100によって、実施することができる。もちろん、成膜装置としては図13に示すようなバッチ式に限らず、枚葉式の成膜装置であっても良い。
以上、この発明をいくつかの実施形態に従って説明したが、この発明は、上記いくつかの実施形態に限定されることは無く、種々変形可能である。
例えば、上記一実施形態においては、処理条件を具体的に例示したが、処理条件は、上記具体的な例示に限られるものではない。
この発明による利点であるアモルファスシリコン膜の表面ラフネスの改善は、アミノシラン系ガスを用いて下地2の表面をプリフローし、下地2の表面にシード層3を形成した後、アミノ基を含まないシラン系ガスをシード層3上に供給して熱分解させることで、アモルファスシリコン膜4を形成する、という構成を具備することで得られるものである。
したがって、処理条件は、上記一実施形態に記載した具体的な例示に限られるものではなく、シリコン基板1の大きさ、処理室の容積変化等に応じて、上記利点を損なわない範囲で変更できることはもちろんである。
また、上記実施形態に記載した成膜方法は、表面ラフネス、例えば、平均面粗さRaを0.1nmオーダーで改善できるものであるから、半導体装置の製造プロセスに好適である。
また、シード層3は、厚くするとアモルファスシリコン膜4の膜厚を増加させ、半導体装置の微細化を損なうことになる。また、シード層3は、アモルファスシリコンの核を均一に発生させるものである。このため、シード層3の厚さは薄いことが望ましく、好ましくは単原子層レベルの厚さ程度であることが良い。具体的なシード層3の厚さを言及すれば、0.1nm以上0.3nm以下であることが良い。
なお、アミノシラン系ガスとしては1価のアミノシラン系ガス、例えば、DIPAS(ジイソプロピルアミノシラン)が良い。
さらに、アミノシランは分解させないで、例えば、下地2上に、吸着させるようにすることが良い。例えば、DIPASは450℃以上で熱分解する。アミノシランが熱分解されると、成膜される膜中に炭素(C)、窒素(N)などの不純物が巻き込まれてしまうことがある。アミノシランは分解させずに、例えば、下地2上に吸着させるようにすることで、成膜される膜中に不純物が巻き込まれてしまう事情を抑制できる、という利点を得ることができる。
また、アモルファスシリコン膜4の厚さは、上記一実施形態の開示から、50nm以上100nm以下であることが好ましいが、例えば、50nm以下100nm以上の範囲の厚さとすることも可能である。
また、上記一実施形態においては、アミノ基を含まないシラン系ガスとして、
Si2m+2(ただし、mは3以上の自然数)の式で表されるシリコンの水素化物、及びSi2n(ただし、nは3以上の自然数)の式で表されるシリコンの水素化物の、いわゆる高次シランを例示した。
高次シランとしては、例えば、Si2m+2(ただし、mは3以上の自然数)の式で表されるシリコンの水素化物が、
トリシラン(Si
テトラシラン(Si10
ペンタシラン(Si12
ヘキサシラン(Si14
ヘプタシラン(Si16
の少なくとも一つから選ばれることが良い。
また、例えば、Si2n(ただし、nは3以上の自然数)の式で表されるシリコンの水素化物が、
シクロトリシラン(Si
シクロテトラシラン(Si
シクロペンタシラン(Si10
シクロヘキサシラン(Si12
シクロヘプタシラン(Si14
の少なくとも一つから選ばれることが良い。
さらに、アミノシラン系ガスとアミノ基を含まないシラン系ガス(シリコンソース)との組み合わせを考慮した場合には、アミノシラン系ガスが熱分解する温度の近辺で熱分解しやすいモノシラン(SiH)、ジシラン(Si)が良い。
その他、この発明はその要旨を逸脱しない範囲で様々に変形することができる。
1…シリコン基板、2…下地、3…シード層、4…アモルファスシリコン膜。

Claims (13)

  1. 下地上に薄膜を成膜する成膜方法であって、
    (1) 前記下地表面にシード層を形成する工程と、
    (2) 前記シード層上に薄膜を形成する工程と、
    を備え、前記シード層は吸着により形成し、前記薄膜は堆積により形成し、
    前記(1)工程と前記(2)工程とを、種類の異なるガスでありつつ、主成分となる元素は共通であるガスを用いて行い、
    前記主成分となる元素は、シリコンであることを特徴とする成膜方法。
  2. 前記(1)工程、及び前記(2)工程を、同一の処理室内において行うことを特徴とする請求項1に記載の成膜方法。
  3. 前記(1)工程において用いられるガスは、アミノ基を含むシリコン化合物ガスであり、
    前記(2)工程において用いられるガスは、アミノ基を含まないシリコン化合物ガスであることを特徴とする請求項1又は請求項2に記載の成膜方法。
  4. 前記アミノ基を含むシリコン化合物ガスが、
    BAS(ブチルアミノシラン)
    BTBAS(ビスターシャリブチルアミノシラン)
    DMAS(ジメチルアミノシラン)
    BDMAS(ビスジメチルアミノシラン)
    TDMAS(トリスジメチルアミノシラン)
    DEAS(ジエチルアミノシラン)
    BDEAS(ビスジエチルアミノシラン)
    DPAS(ジプロピルアミノシラン)、及び
    DIPAS(ジイソプロピルアミノシラン)
    の少なくとも一つを含むガスから選ばれ、
    前記アミノ基を含まないシリコン化合物ガスが、
    SiH
    Si
    Si2m+2(ただし、mは3以上の自然数)の式で表されるシリコンの水素化物、及び
    Si2n(ただし、nは3以上の自然数)の式で表されるシリコンの水素化物
    の少なくとも一つを含むガスから選ばれることを特徴とする請求項3に記載の成膜方法。
  5. 前記(2)工程おいて形成される薄膜は、アモルファスシリコン膜であることを特徴とする請求項1から請求項4のいずれか一項に記載の成膜方法。
  6. 前記シード層は、アモルファスシリコンの核を発生させるものであることを特徴とする請求項5に記載の成膜方法。
  7. 前記シード層の厚さは、0.1nm以上0.3nm以下であることを特徴とする請求項1から請求項6のいずれか一項に記載の成膜方法。
  8. 前記(1)工程において用いられるガスは、前記(1)工程において熱分解させず、
    前記(2)工程において用いられるガスは、前記(2)工程において熱分解させることを特徴とする請求項1から請求項7のいずれか一項に記載の成膜方法。
  9. 前記成膜方法が、半導体装置の製造プロセスに用いられることを特徴とする請求項1から請求項8のいずれか一項に記載の成膜方法。
  10. 前記薄膜が、前記半導体装置内部のコンタクトホール及び/又はラインの埋め込みに使用されることを特徴とする請求項9に記載の成膜方法。
  11. 下地上に薄膜を成膜する成膜装置であって、
    前記薄膜が形成される下地を有した被処理体を収容する処理室と、
    前記処理室内に、処理に使用するガスを供給する処理ガス供給機構と、
    前記処理室内に収容された前記被処理体を加熱する加熱装置と、
    前記処理室内を排気する排気機構と、
    前記処理ガス供給機構、前記加熱装置、及び前記排気機構を制御するコントローラと、を具備し、
    前記コントローラが、請求項1から請求項10のいずれか一項に記載された成膜方法が実施されるように前記処理ガス供給機構、前記加熱装置、及び前記排気機構を制御することを特徴とする成膜装置。
  12. 前記処理室に前記被処理体を複数収容することを特徴とする請求項11に記載の成膜装置。
  13. 前記複数の被処理体は、被処理体ボートに多段に載置された状態で、前記処理室内に収容されることを特徴とする請求項12に記載の成膜装置。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9584811B2 (en) 2013-06-17 2017-02-28 Dolby Laboratories Licensing Corporation Adaptive reshaping for layered coding of enhanced dynamic range signals
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US9915001B2 (en) * 2014-09-03 2018-03-13 Silcotek Corp. Chemical vapor deposition process and coated article
WO2017040623A1 (en) 2015-09-01 2017-03-09 Silcotek Corp. Thermal chemical vapor deposition coating
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0427116A (ja) * 1990-05-23 1992-01-30 Fujitsu Ltd 半導体異種接合を形成する方法
JP3181357B2 (ja) * 1991-08-19 2001-07-03 株式会社東芝 半導体薄膜の形成方法および半導体装置の製造方法
JP3194256B2 (ja) * 1991-11-14 2001-07-30 富士通株式会社 膜成長方法と膜成長装置
JP3157280B2 (ja) * 1992-05-27 2001-04-16 三洋電機株式会社 半導体装置の製造方法
JP2685028B2 (ja) * 1995-05-31 1997-12-03 日本電気株式会社 半導体装置の製造方法
US5856236A (en) * 1996-06-14 1999-01-05 Micron Technology, Inc. Method of depositing a smooth conformal aluminum film on a refractory metal nitride layer
US6808986B2 (en) * 2002-08-30 2004-10-26 Freescale Semiconductor, Inc. Method of forming nanocrystals in a memory device
JP4655578B2 (ja) * 2003-10-20 2011-03-23 東京エレクトロン株式会社 成膜装置及び成膜方法
US7273818B2 (en) * 2003-10-20 2007-09-25 Tokyo Electron Limited Film formation method and apparatus for semiconductor process
US7601652B2 (en) * 2005-06-21 2009-10-13 Applied Materials, Inc. Method for treating substrates and films with photoexcitation
JP5495847B2 (ja) * 2010-02-24 2014-05-21 株式会社日立国際電気 半導体装置の製造方法、基板処理装置および基板処理方法
JP2011216784A (ja) * 2010-04-01 2011-10-27 Hitachi Kokusai Electric Inc 半導体装置の製造方法及び基板処理装置
JP4967066B2 (ja) * 2010-04-27 2012-07-04 東京エレクトロン株式会社 アモルファスシリコン膜の成膜方法および成膜装置

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