JP5613868B2 - マルチビット記憶装置用相変化メモリデバイス - Google Patents

Description

本発明は、マルチビット記憶装置用相変化メモリデバイスに関する。

周知のように、相変化メモリデバイスは、相変化材料、すなわち電子的メモリ用途においてほぼ非晶質状態とほぼ結晶状態との間、すなわち、完全な非晶質状態と完全な結晶状態との間のスペクトル全体にわたり局所的構造の異なる検出可能な状態間を電気的に切り換えることができる材料を使用する。相変化材料の状態はまた、抵抗値を表す結晶、半結晶、非晶質、又は半非晶質状態のいずれかに設定されると、当該抵抗値は材料の相又は物理的状態（例えば、結晶又は非晶質）を表すので、別のプログラミングイベントにより変更されるまでは保持されるという点で不揮発性である。この状態は、電力が遮断されることにより影響を受けない。

現在、有利には、カルコゲニド又はカルコゲニック材料と呼ばれるＴｅ又はＳｅのような周期律表の第ＶＩ族の合金が、相変化材料として相変化セルにおいて使用することができる。最も有望なカルコゲニドは、ＧＳＴとも呼ばれる、Ｇｅ、Ｓｂ及びＴｅ合金（Ｇｅ₂Ｓｂ₂Ｔｅ₅）で形成されたものであり、現在では上書き可能ディスクに情報を記憶するのに幅広く使用されている。

カルコゲニドでは、材料が非晶質相（より抵抗性が強い）から多結晶相（導電性が強い）に、又はその逆に移行すると抵抗率は２桁以上変化する。

相変化は、局所的に温度を上昇させることにより得ることができる。１５０℃未満では全ての相は安定している。２００℃（核形成の開始温度）を越えると、結晶の迅速な核形成が生じ、材料が十分に長い時間の間結晶化温度に保持された場合に、その相が変化して結晶（いわゆるセット状態）になる。カルコゲニドを非晶質状態（リセット状態）に戻すためには、温度を融解温度（約６００℃）よりも高く引き上げ、次いでカルコゲニドを急速に冷却することが必要である。中間相は、適切な温度を異なる回数加えることにより得ることができ、ヒータと接触して大きさの異なる非晶質「スポット」又は「バブル」を形成させる。

電気的な観点からみると、ヒータと呼ばれる抵抗性素子に電流を流して、ジュール効果によりカルコゲニック材料を加熱することによってカルコゲニック材料を相変化させることが可能である。

上記に説明した原理に従って動作するＰＣＭ素子１の基本構造が図１に示されており、ヒータ素子２と、カルコゲニック材料の記憶素子３とを備える。メモリ素子３（一般に多結晶）の一部は、ヒータ２に直接接触しており、非晶質と多結晶との間の相変化を受ける。図１は、中間状態におけるＰＣＭ素子を示し、ここでは、相変化しておらず且つ電流が良好に流れることができる部分が多結晶部４と呼ばれ、相変化した部分は非晶質部５と呼ばれる。非晶質部５の大きさは、メモリ領域３、すなわちＰＣＭ素子１の全体の抵抗率を定める。従って、異なる抵抗レベルは、異なるビットに関連付けることができ、非晶質部５に異なる大きさをもたせる適切なプログラム電流を発生させることによって得ることができる。

欧州公開特許第１６７５１８３号 米国公開特許第２００５／０１４２８６３号

マルチレベルプログラミングにおける重要な課題は、適度な時間内に異なるプログラム状態を区別することにある。

この問題をより理解するために、漸次的に大きくなるプログラミング電流を使用して得られる別のプログラミング条件における、図１のＰＣＭ素子１の一部を示す図２ａ〜２ｄを参照する。図２ａ〜２ｄにおいて、図１と同じ参照番号が使用されるが、番号６は、ヒータ２を囲む誘電体層を表す。

図２ａ〜２ｄにおいて見られるように、非晶質部５は、異なる大きさ（半径）を有する。詳細には、小さなプログラミング電流が使用された（例えば、ｉ_p＝１．３２ｍＡ）図２ａでは、相変化部５は、ヒータ２の縁部を僅かに越えて延びただけであるが、図２ｂ、２ｃ、２ｄ（例えば、プログラミング電流ｉｐ＝１．４２ｍＡ、１．５１ｍＡ、１．６ｍＡをそれぞれ使用して得られた）では、相変化部５の突出部は次第に大きくなっている。

非晶質部５の大きさは、４つの図において全く異なっているが、図２ａ〜２ｄにおけるＰＣＭ素子１の抵抗の差は同程度までは変化していない。実際に、ヒータ２から多結晶部４への電流路は、高抵抗の非晶質部５を通っており、従って、電流路抵抗は４つの状態全てにおいて極めて高い。そのため、４つの状態の間の抵抗差はその絶対値と比較して小さく、異なる状態間の区別に問題が生じる可能性があり、或いは読み出し時間が受け入れできないほど増大する恐れがある。

一方、小さい抵抗値を得るために薄い非晶質部又は複数のナノ部が使用される場合には、１つ又は複数の非晶質部は、温度が不安定であり、読取りエラーを引き起こす抵抗ドリフトを生じやすい。

更に、プログラム抵抗は、非晶質部の高抵抗率に全体的に関連している。非晶質部において通常観測される時間依存の抵抗率変動はセルの抵抗に直接影響し、従って、中間レベルの読み出し能力に影響を与えることになる。

すなわち、温度及び時間の安定性を損なうこと無く読み出しの容易性及び速度を得ることは困難である。

従って、本発明の目的は、改善された動作を有する相変化メモリデバイスを提供することである。

本発明によれば、請求項１及び１３においてそれぞれ定義される相変化メモリデバイス及びその製造方法が提供される。

次に、本発明を理解するために、添付の図面を参照しながら本発明の好ましい実施形態を純粋に非限定的な実施例として説明する。

図３ａから３ｄは、図１、図２ａ〜２ｄのＰＣＭ素子１に類似した、誘電体層６で囲まれ且つメモリ素子３により覆われたヒータ２を含むＰＣＭ素子１０を示す。図３ａ〜３ｄでは、メモリ素子３は、４つの異なる条件でプログラムされており、図１、図２ａ〜２ｄに類似した多結晶部４及び非晶質部５を含む。ここで、薄い抵抗領域１１は、ヒータ２の上縁から誘電体層６とメモリ素子３との間の界面に沿って突出する。薄い抵抗領域１１は、導電性材料、例えば金属又はドープ多結晶シリコンからなり、厚みが低減されている。好ましくは、薄い抵抗領域１１は、ヒータ２と同じ材料、例えばＴｉＮ、ＴｉＡｌＮ、ＴｉＳｉＮからなる。代替形態において、異なる材料からなることもできる。例えば、ヒータ２は、ＴｉＡｌＮからなるものとすることができ、薄い抵抗領域１１はＴｉＳｉＮからなり、或いはその逆であってもよい。しかしながら、他の抵抗性材料を用いることができ、一般に、薄い抵抗領域１１は、種々のプログラム状態に対する所望の抵抗率及び抵抗差に応じて、ヒータ２と同じ、又はより高い、或いはより小さい抵抗率を有することができる。

更に、薄い抵抗領域１１は、例えば１ｎｍと１０ｎｍの間を含む、１０ｎｍよりも薄い厚み、好ましくは約５ｎｍの厚みを有する。

薄い抵抗領域１１は、ヒータ２とメモリ素子３の多結晶部４との間を流れる読み出し電流用の並列経路を形成し、その抵抗値は、非晶質部５の大きさによって決まる。実際、ヒータ２と多結晶部４との間を流れる読み出し電流の第１の部分は非晶質部５を通って流れ、読み出し電流の第２の部分は、薄い抵抗領域１１を通って流れる。詳細には、電流の第２の部分は、ヒータ２の縁部と非晶質部５の縁部との間の距離に等しい薄い抵抗領域１１の長さ全体にわたって流れる。このような長さは、ＰＣＭ素子１のプログラム状態に依存するので、並列経路は、ＰＣＭ素子１のプログラム状態に依存する抵抗値を有する。更に、並列経路の抵抗（並列経路の実際の長さに対する）は、非晶質部の抵抗よりもはるかに低いので、ＰＣＭ素子１の全体の抵抗は、主として並列経路によって決まる。並列経路の抵抗は、その長さに線形依存するので、種々のプログラム状態間の抵抗差は、読み出し回路によって容易に検出可能である。

上記のことは、図３ａ〜３ｄを比較して観察することによって明らかであり、ここでは非晶質部５は、ＰＣＭ素子１０の４つの異なるプログラミング条件に応じて、すなわち図２ａ〜２ｄに類似した漸次的に大きくなるプログラミング電流を使用して得られる異なる大きさを有する。

詳細には、より小さいプログラミング電流（例えば、ｉ_p＝１．３２ｍＡ）が使用された図３ａでは、相変化部５は、ヒータ２の縁部を僅かに越えて延びるだけである。また、突出部の長さＸ１は並列経路の長さである。

図３ｂ、３ｃ及び３ｄ（例えば、プログラミング電流ｉ_P＝１．４２ｍＡ、１．５１ｍＡ及び１．６ｍＡをそれぞれ使用して得られる）では、相変化部５の突出部は徐々に長くなる。これらの図において、突出部の長さは、Ｘ２、Ｘ３及びＸ４で示されている。例えば、Ｘ２＝２＊Ｘ１とすると、図３ｂの並列経路の抵抗Ｒ２は、図３ａの抵抗Ｒ１のほぼ２倍（Ｒ２≒２＊Ｒ１）である。同様に、Ｘ３＝３＊Ｘ１及びＸ４＝４＊Ｘ４とした場合、それぞれの抵抗は、Ｒ３≒３＊Ｒ３及びＲ４≒４＊Ｒ１となる。

プログラミング電流の関数としてのＰＣＭ素子１０の抵抗（従って、非晶質部５の大きさ）は、完全な結晶メモリ素子（連続曲線）から完全にリセットされたメモリ素子３（横軸の線）までの７つの異なる条件における電流対電圧のグラフを示す図４に描かれている。図４から、ＰＣＭ素子１０が、読み出し電圧０．２ｖで読み出される場合、読み出し段階において極めて容易且つ迅速に区別することができる極めて異なる電流値が得られることは明らかである。

図５は、薄い抵抗性領域１１が導入されている欧州特許公開第１６７５１８３号の実施例として説明されている、槍型の相変化メモリセルにおける図３ａ〜３ｄの構造の実施を示している。

詳細には、図５は、半導体基板上に延びる第１の誘電体層３９（好ましくは、ＵＳＧ、すなわち非ドープケイ酸塩ガラス）を含む相変化メモリセルを示しており、該基板は、図示されておらず、それ自体公知の態様でアクセス又は選択素子を収容する。第１レベルのプラグ又はコンタクト４１ａ及び４１ｂは、第１の誘電体層３９を貫通して延び、例えば、障壁層（例えば複数のＴｉ／ＴｉＮ層）及びタングステン充填材を含む。第１レベルのプラグ４１ａ及び４１ｂは、アクセス素子の２つの端子、例えばバイポーラ接合トランジスタのエミッタ及びベース領域、或いはＭＯＳトランジスタのソース及びゲート領域にそれ自体公知の態様で接続される。

窒化物層４５及び第２の誘電体層４６は、第１の誘電体層３９の上に延び、開孔４７は、第２の誘電体層４６内及び第１レベルのプラグ４１ａの頂部上の窒化物層４５内に延び、ケイ素窒化物のスペーサ４８は、開孔４０の壁を被覆し、ヒータ２を囲む。

薄い導電性領域１１、ＧＳＴ（Ｇｅ₂Ｓｂ₂Ｔｅ₅）からなるカルコゲニック領域３及び金属製のキャップ領域５０により形成されるスタック４９は、ヒータ２上に接触して延びる。スタック４９は、図５の平面に対して垂直に延び、且つヒータのサブリソグラフィー幅によってサブリソグラフィー寸法を有するヒータ２と接触を形成するビットラインを形成する。

スタック４９は、例えば窒化物からなるシーリング層５１により横方向及び上方向で密閉され、更に、第２の誘電体層４６と第３の誘電体層５２との間の界面に延びる。第１の孔５５は、第３の誘電体層５２を貫通して延び、第２の孔５６は、第２及び第３の誘電体層４６、５２を貫通して延びる。孔５５、５６は、障壁層で覆われ、例えばＣｕ（銅）からなる金属層で充填されて、第２レベルのプラグ５７及び５８を形成し、これらはスタック９及び第１レベルのプラグ４１ｂとそれぞれ接触する。

図５のセルでは、ヒータは、窒化物層４５を堆積させ、第２の誘電体層４６を堆積させ、層４５及び４６において開孔を掘削し、スペーサ層を堆積してこれを開孔の底部から除去し、ヒーティング層で開孔を充填し、過剰なヒーティング層及びスペーサをＣＭＰ（化学機械研磨）で除去することにより形成することができる。次いで、スタック４９は、例えばＴｉＮ、ＴｉＡｌＮ、ＴｉＳｉＮからなる抵抗性層、ＧＳＴ層、及び金属層を順次堆積し、同じマスクを使用してこれら３つの層を定めることによって形成される。その後、シーリング層５１が堆積される。

代替形態では、ヒータはカップ形であり、図面では、第１レベルのプラグ４１ａ上に延びるその垂直壁だけが示されている。この場合、開孔を掘削した後、スペーサ層、ヒータ層、シース層及び第２の誘電体層が堆積され、ウェーハが平坦化される。

図６は、薄い抵抗性領域１１が導入された米国公開特許第２００５／０１４２８６３号の実施例として記載されている、テーパ付きマイクロトレンチ型の相変化メモリセルにおける図３ａ〜３ｄの構造の実施を示す。

図６において、ヒータ２は、第２の誘電体層４６内、及び第１のレベルのプラグ４１ａ上に接触した窒化物層４５内に延びる開孔中に形成されたカップ形領域により形成される。カップ形領域は、上からみて、リング様又は細長い形状（例えば、矩形又は楕円形）を有し、例えば窒化物からなるシーリング領域６０と、例えばＵＳＧからなる充填領域とにより内部的に囲まれている。

例えば、窒化物からなるモールド層６１は、第２の誘電体層４６上に延びて、傾斜壁及びテーパ輪郭を有するマイクロトレンチ６２を形成する。マイクロトレンチ６２は、米国公開特許第２００５／０１４２８６３号に記載されているプロセスを使用してプラズマエッチングにより形成することができる。詳細には、マイクロトレンチ６２は、サブリソグラフィー底部幅及びサブリソグラフィー頂部幅を有する。

薄い導電性領域１１、ＧＳＴ（Ｇｅ２Ｓｂ２Ｔｅ５）のカルコゲニック領域３及び金属からなるキャップ領域５０により形成されるスタック４９は、図面に対し平行な平面でカップ形ヒータ２に接触するようにマイクロトレンチ６２内に部分的に延びる。スタック４９は、図６の平面に対して垂直に延びるビットラインを形成することができ、水平方向にサブリソグラフィー寸法を有する。代替形態では、スタック４９は、ドット様形状を有し、金属のビットラインがスタック４９に接触する。

図５に類似して、追加のシーリング層５１がスタック４９を囲む。

ここで、ヒータ２は、１つの方向（コンタクト領域において図面の平面に対し垂直な）でサブリソグラフィー厚みを有し、スタックは図面の水平方向でサブリソグラフィー大きさを有するので、カルコゲニック領域３は、ヒータ２とサブリソグラフィー接触をしている。

本発明の利点は、上記の説明から明らかである。詳細には、その抵抗値が非晶質領域５の大きさによって決まる並列電流路の存在により、プログラミング抵抗を良好に制御することが可能になる。従って、同じメモリセル内に記憶される種々のビットが抵抗値と関連付けられ、該抵抗値を高精度でプログラムし且つ容易に区別することができる、マルチレベル記憶装置を得ることができる。従って、感知が簡素、迅速、及び信頼性が高い。

更に、並列の抵抗経路を使用することで、好適な大きさの非晶質領域又はスポットの使用が可能となり、従って、経時的なプログラミング相の抵抗安定性が改善される。

更に、全体の抵抗は、主に並列経路の抵抗率によって決まるので、セル抵抗に対する非晶質部の抵抗率のあらゆる修正も無視される。

この解決策は極めて簡素であり、槍型及びマイクロトレンチアーキテクチャの両方において、標準的プロセスに対して追加の層の堆積だけを必要とし、従って、本発明は、メモリセルの製造又はその動作に対してコストが増大しない。

図７を参照し、本発明のある実施形態によるシステム５００の一部を説明する。システム５００は、例えば、携帯情報端末（ＰＤＡ）、無線機能を備えたラップトップ又はポータブルコンピュータ、ウェブタブレット、無線電話、ページャ、インスタントメッセージングデバイス、デジタル音楽プレーヤ、デジタルカメラ、又は無線で情報を送受信するように適合することができる他のデバイスのような、無線デバイスにおいて使用することができる。システム５００は、以下のシステム、すなわち無線ローカルエリアネットワーク（ＷＬＡＮ）システム、無線パーソナルエリアネットワーク（ＷＰＡＮ）システム、セルラーネットワークのうちのいずれかで使用することができるが、本発明の範囲はこれに限定されるものではない。

システム５００は、コントローラ５１０、入出力（Ｉ／Ｏ）デバイス５２０（例えば、キーボード、ディスプレイ）、スタティックランダムアクセスメモリ（ＳＲＡＭ）５６０、メモリ５３０、及び無線インタフェース５４０を含み、これらはバス５５０を介して互いに結合される。幾つかの実施形態においてバッテリー５８０が使用される。本発明の範囲は、これらの構成要素のいずれか又は全てを有する実施形態に限定されないことに留意されたい。

コントローラ５１０は、例えば、１つ又はそれ以上のマイクロプロセッサ、デジタルシグナルプロセッサ、又は同様のものを含む。メモリ５３０は、システム５００に対して、又はシステム５００から伝送されるメッセージを記憶するのに使用することができる。メモリ５３０はまた、任意選択的に、システム５００の動作中にコントローラ５１０により実行される命令を記憶するのに使用することができ、利用者データを記憶するのに使用してもよい。メモリ５３０は、１つ又はそれ以上の異なる形式のメモリにより提供することができる。例えば、メモリ５３０は、ランダムアクセスメモリ、揮発性メモリ、フラッシュメモリのような不揮発性メモリのいずれかのタイプを含むことができ、図３ａ〜３ｄによる相変化メモリデバイスを含む。

Ｉ／Ｏデバイス５２０は、利用者がメッセージを生成するのに使用することができる。システム５００は、高周波（ＲＦ）信号で無線通信ネットワークにメッセージを送信し、又は無線通信ネットワークからメッセージを受信するのに無線インタフェースを使用する。無線インタフェース５４０の実施例は、アンテナ又は無線トランシーバを含むことができるが、本発明の範囲は、これに限定されるものではない。

最後に、本明細書中で説明され図示された相変化メモリセル及びプロセスに対して多数の変形及び修正を行うことができ、全ては、添付の請求項で定義された本発明の範囲内にあることは明らかである。例えば、薄い抵抗性領域１１は、ヒータ２とは別個の領域にあり、固有の堆積ステップで形成されるように説明されたが、ＣＭＰを第２の誘電体層に達する直前に停止して薄い抵抗性層を形成し、次いで固有のエッチング工程により又はスタック４９のパターン形成の間にパターン形成されるようにすることで、ヒータと同じ材料で形成することができる。この場合、図５において、薄い抵抗性領域１１は、ヒータ２の突出部を考慮することができる。

公知の相変化メモリ素子の基本構造を示す図である。 異なるプログラミング条件における図１の相変化メモリ素子の一部を示す図である。 異なるプログラミング条件における図１の相変化メモリ素子の一部を示す図である。 異なるプログラミング条件における図１の相変化メモリ素子の一部を示す図である。 異なるプログラミング条件における図１の相変化メモリ素子の一部を示す図である。 異なるプログラミング条件における本発明の相変化メモリデバイスの概略表現による相変化メモリ素子の一部を示す図である。 異なるプログラミング条件における本発明の相変化メモリデバイスの概略表現による相変化メモリ素子の一部を示す図である。 異なるプログラミング条件における本発明の相変化メモリデバイスの概略表現による相変化メモリ素子の一部を示す図である。 異なるプログラミング条件における本発明の相変化メモリデバイスの概略表現による相変化メモリ素子の一部を示す図である。 図３ａ〜３ｄによる相変化メモリ素子における電流対電圧グラフを示す図である。 本発明のある実施形態による相変化メモリ素子の断面図である。 本発明の別の実施形態による相変化メモリ素子の断面図である。 本発明の別の実施形態のシステム図である。

符号の説明

２ ヒータ
４ 多結晶部
５ 非晶質部
６ 誘電体層
１０ ＰＣＭ素子
１１ 薄い導電性領域

Claims (16)

1. ヒータ素子（２）及びカルコゲニック材料のメモリ領域（３）を含み、前記メモリ領域が、前記ヒータ素子と電気的及び熱的に接触した相変化部分（５）を有し、且つ前記ヒータ素子と前記メモリ領域の残りの部分（４）との間に第１の電流路を形成し、前記相変化部分が複数の大きさ及び前記残りの部分とは異なる抵抗率とを有することができ、前記複数の大きさが前記メモリ領域内に記憶された情報に相関性がある、相変化メモリデバイスであって、
   前記ヒータ素子（２）と前記メモリ領域（３）の残りの部分（４）との間に抵抗性領域（１１）があり、前記抵抗性領域（１１）が、前記メモリ領域と接触している前記ヒータ素子（２）の突出部分であり、前記突出部分の前記材料が、前記ヒータ素子の材料と同じであり、前記突出部分が前記ヒータ素子から水平方向に突出していることを特徴とする相変化メモリデバイス。
2. 前記抵抗性領域（１１）が、前記大きさに依存し、且つ前記相変化部分（５）よりも小さい抵抗を有する、
   請求項１記載の相変化メモリデバイス。
3. 前記抵抗性領域が、前記ヒータ（２）素子の上縁から絶縁領域（６、４６、４８、６１）と前記メモリ領域（３）との間に延びる抵抗性領域（１１）である、
   請求項１又は２に記載の相変化メモリデバイス。
4. 前記抵抗性領域（１１）が、金属と多結晶シリコンとの間で選択された材料からなる、
   請求項３記載の相変化メモリデバイス。
5. 前記抵抗性領域（１１）が、ＴｉＮ、ＴｉＡｌＮ、ＴｉＳｉＮから選択された材料からなる、請求項３または４に記載の相変化メモリデバイス。
6. 前記ヒータ素子（２）が、前記絶縁層（４６、４８）により囲まれた槍型素子であり、
   前記デバイスが、前記抵抗性領域（１１）及び前記メモリ領域（３）を含む平面メモリスタックを備える、
   請求項３から５のいずれかに記載の相変化メモリデバイス。
7. 前記絶縁領域が、前記ヒータ素子（２）を囲む誘電体層（４６）と、前記誘電体層の上に延びるモールド層（６１）とを含み、前記モールド層が、前記ヒータ素子（２）に向かってより浅い基部を備えたテーパ状マイクロトレンチ（６２）を有し、前記メモリスタック（４９）が、前記テーパ状マイクロトレンチ内に少なくとも部分的に延びており、前記抵抗性領域（１１）及び前記メモリ領域（３）を含む、
   請求項３から５のいずれかに記載の相変化メモリデバイス。
8. プロセッサ（５１０）と、
   前記プロセッサに結合されたスタティックランダムアクセスメモリ（５６０）と、
   前記プロセッサに結合され、請求項１から７のいずれかによる前記相変化メモリデバイス（１０）を備えたメモリ（５３０）と、
   を含むシステム。
9. ヒータ素子（２）を形成する段階と、
   前記ヒータ素子と電気的及び熱的に接触したカルコゲニック材料のメモリ領域（３）を形成する段階と、
   を含み、
   前記メモリ領域が、前記ヒータ素子に向かう相変化部（５）を有し、且つ前記ヒータ素子と前記メモリ領域の残りの部分（４）との間に第１の電流路を形成し、前記相変化部が複数の大きさ及び前記残りの部分とは異なる抵抗率とを有することができ、前記複数の大きさが前記メモリ領域内に記憶される情報に相関性がある、相変化メモリデバイスを製造するための方法であって、
   前記ヒータ素子（２）と前記メモリ領域（３）の残りの部分（４）との間に抵抗性領域（１１）を形成する段階によって特徴付けられ、前記抵抗性領域（１１）が、前記メモリ領域と接触している前記ヒータ素子（２）の突出部分であり、前記突出部分の前記材料が、前記ヒータ素子の材料と同じであり、前記突出部分が前記ヒータ素子から水平方向に突出している方法。
10. 抵抗性領域を形成する段階が、前記メモリ領域を形成する段階の前に、前記ヒータ素子（２）を囲み且つ前記ヒータ素子の上縁から延びる絶縁領域（６、４６、４８）上に抵抗性領域を形成する段階を含む、
    請求項９に記載の方法。
11. 前記相変化部（５）が、前記残りの部分（４）よりも高い抵抗率を有し、前記抵抗性領域（１１）が、前記相変化部（５）よりも小さい抵抗率を有する、
    請求項１０に記載の方法。
12. 前記抵抗性領域（１１）が、金属と多結晶シリコンの間で選択された材料からなる、請求項１０又は１１に記載の方法。
13. 前記抵抗性領域（１１）が、ＴｉＮ、ＴｉＡｌＮ、ＴｉＳｉＮから選択された材料からなる、請求項９から１２のいずれかに記載の方法。
14. 前記抵抗性領域（１１）が、１０ｎｍより薄く、好ましくは１ｎｍと１０ｎｍとの間を含み、最も好ましくは４から５ｎｍである厚みを有する、
    請求項１０から１３のいずれかに記載の方法。
15. 前記ヒータ素子（２）を形成する段階が、
    前記絶縁層（６、４６、４８）を形成する段階と、
    前記絶縁層内に開孔を形成する段階と、
    前記開孔中にヒータ層（２）を堆積する段階と、
    前記開孔の外側の過剰なヒータ層を除去して平坦化された表面を有するようにする段階と、
    抵抗性層（１１）及びカルコゲニック層（３）を含む層スタック（４９）を堆積する段階と、
    同じパターン形成段階において前記層スタックをパターン形成して、前記メモリ領域（３）及び前記抵抗性領域（１１）を含むメモリスタック（４９）を形成する段階と、
    を含む請求項１０から１４のいずれかに記載の方法。
16. 前記ヒータ素子（２）を形成する段階が、
    前記絶縁層（４６）を形成する段階と、
    前記絶縁層内に開孔を形成する段階と、
    前記開孔中にヒータ層（２）を堆積する段階と、
    前記開孔の外側の過剰なヒータ層を除去して平坦化された表面を有するようにする段階と、
    前記平坦化された表面上にモールド層を堆積する段階と、
    前記モールド層中に、前記ヒータ素子と接触したより浅い基部を有するテーパ状アパーチャを形成する段階と、
    抵抗性層（１１）及びカルコゲニック層（３）を含む層スタック（４９）を堆積する段階と、
    同じパターン形成段階において前記層スタック（４９）をパターン形成して、前記メモリ領域（３）と、前記テーパ状アパーチャ内の少なくとも一部を有する抵抗性領域（１１）とを含むメモリスタックを形成する段階と、
    を含む請求項１０から１５のいずれかに記載の方法。

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