JP5585651B2 - マルチコアシステム、スケジューリング方法およびスケジューリングプログラム - Google Patents

マルチコアシステム、スケジューリング方法およびスケジューリングプログラム Download PDF

Info

Publication number
JP5585651B2
JP5585651B2 JP2012522381A JP2012522381A JP5585651B2 JP 5585651 B2 JP5585651 B2 JP 5585651B2 JP 2012522381 A JP2012522381 A JP 2012522381A JP 2012522381 A JP2012522381 A JP 2012522381A JP 5585651 B2 JP5585651 B2 JP 5585651B2
Authority
JP
Japan
Prior art keywords
core
information
cache
tasks
power consumption
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2012522381A
Other languages
English (en)
Other versions
JPWO2012001776A1 (ja
Inventor
宏真 山内
浩一郎 山下
貴久 鈴木
康志 栗原
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Publication of JPWO2012001776A1 publication Critical patent/JPWO2012001776A1/ja
Application granted granted Critical
Publication of JP5585651B2 publication Critical patent/JP5585651B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00Arrangements for program control, e.g. control units
    • G06F9/06Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/46Multiprogramming arrangements
    • G06F9/48Program initiating; Program switching, e.g. by interrupt
    • G06F9/4806Task transfer initiation or dispatching
    • G06F9/4843Task transfer initiation or dispatching by program, e.g. task dispatcher, supervisor, operating system
    • G06F9/4881Scheduling strategies for dispatcher, e.g. round robin, multi-level priority queues
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00Arrangements for program control, e.g. control units
    • G06F9/06Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/46Multiprogramming arrangements
    • G06F9/48Program initiating; Program switching, e.g. by interrupt
    • G06F9/4806Task transfer initiation or dispatching
    • G06F9/4843Task transfer initiation or dispatching by program, e.g. task dispatcher, supervisor, operating system
    • G06F9/4881Scheduling strategies for dispatcher, e.g. round robin, multi-level priority queues
    • G06F9/4893Scheduling strategies for dispatcher, e.g. round robin, multi-level priority queues taking into account power or heat criteria
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00Arrangements for program control, e.g. control units
    • G06F9/06Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/46Multiprogramming arrangements
    • G06F9/48Program initiating; Program switching, e.g. by interrupt
    • G06F9/4806Task transfer initiation or dispatching
    • G06F9/4843Task transfer initiation or dispatching by program, e.g. task dispatcher, supervisor, operating system
    • G06F9/4881Scheduling strategies for dispatcher, e.g. round robin, multi-level priority queues
    • G06F9/4887Scheduling strategies for dispatcher, e.g. round robin, multi-level priority queues involving deadlines, e.g. rate based, periodic
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F2209/00Indexing scheme relating to G06F9/00
    • G06F2209/48Indexing scheme relating to G06F9/48
    • G06F2209/483Multiproc
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F2209/00Indexing scheme relating to G06F9/00
    • G06F2209/48Indexing scheme relating to G06F9/48
    • G06F2209/485Resource constraint
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02DCLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00Energy efficient computing, e.g. low power processors, power management or thermal management

Landscapes

  • Engineering & Computer Science (AREA)
  • Software Systems (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Memory System Of A Hierarchy Structure (AREA)

Description

この発明は、マルチコアシステム、スケジューリング方法およびスケジューリングプログラムに関する。
従来、複数のプロセッサで同一のメモリを共有するシステムにおいて、複数のプロセッサ間でメモリへのアクセス頻度の情報をやり取りすることでメモリへの競合を減らすようにプログラムを制御するものがある。また、複数のプログラムを同時に実行するシステムにおいて、電力情報に基づいて選択された実行モードに従って各プログラムを実行することで電力消費を管理するものがある。また、マルチタスク処理を行うシステムにおいて、タスクの使用するハードウェア資源の全電力が大きいタスクを優先的に実行することで消費電力を減らすものがある。また、キャッシュメモリの動作モードを変えてプログラムを実行したときの処理時間に基づいてキャッシュメモリのヒット率を推定する方法がある。また、プロセッサの処理能力に影響を与えるキャッシュメモリのサイズなどに基づいてプログラムを修正し、適切なバージョンのプログラムを配布する方法がある。
特開2000−148712号公報 特開2007−280380号公報 特開平8−6803号公報 特開平6−161889号公報 特開2006−92541号公報
マルチコアシステムにおいてマルチタスク処理を行う際には、マルチタスク動作時のスループットを維持しつつ低消費電力化を実現するのが望ましい。しかしながら、従来の消費電力の管理方法ではスループットを維持しつつ最適な電力管理を行うのは困難である。例えば、マルチコアシステムにおけるマルチタスク処理において、あるコアでタスクスイッチが行われると、そのタスクにより使用されているキャッシュの中身が書き換えられることがある。その場合、キャッシュの書き換えによってメインメモリへのアクセスが増えるため、スループットが低下し、消費電力が増大することになる。特にループ並列処理の場合、コア間で頻繁に通信を行ってデータを共有することが想定されるため、あるコアのタスクで使用されているキャッシュの中身が書き換えられるとスループットが著しく低下する虞がある。
スループットの観点において、並列処理可能なタスクを逐次処理する場合と並列処理する場合とを比較していずれが好ましいかということは、他のタスクがキャッシュを利用するか否かなどの影響を受ける。また、電力の管理については、アイドル状態のコアにパワーゲーティングを適用して逐次処理を行う場合とDVFS(Dynamic Voltage and Frequency Scaling)を適用して複数のコアで並列処理を行う場合とが考えられる。消費電力の観点において、その二つのうちのいずれが好ましいかということは、キャッシュの利用率によるスループットの低下度合いや各コアのリーク電流の流れ具合などの影響を受ける。
このように、実行可能な状態となっている各タスクによるキャッシュの利用状況と各コアのリーク電流などの電力特性とを考慮してタスクをスケジューリングするのが望ましい。しかし、従来の方法ではキャッシュの利用状況が考慮されていないため、スループットの維持と省電力化とを両立するのは困難である。
マルチコアシステム、スケジューリング方法およびスケジューリングプログラムは、マルチコアシステムにおいてスループットの維持と省電力化とを両立させることを目的とする。
複数のコアで同時にタスクを実行可能なマルチコアシステムにおいて、マルチコアシステムは、タスク情報、電力情報、処理時間見積もり部およびタスク割り当てパターン設定部を備える。タスク情報は、タスクの完了期限を示すデッドライン情報および各コアのキャッシュの利用率に対するタスクの実行時間情報をタスクごとに備えている。電力情報は、コアの動作可能な電源電圧情報およびこの電源電圧に基づいて消費電力を導出する電力導出情報をコアごとに備えている。処理時間見積もり部は、実行時間情報および使用可能なキャッシュサイズ情報に基づいてタスクの処理時間を見積もる。タスク割り当てパターン設定部は、処理時間見積もり部により見積もられたタスクの処理時間がデッドライン情報によるリアルタイム制約を満たす範囲で、タスクの使用するキャッシュサイズが最小となり、電源電圧情報および電力導出情報に基づいて消費電力が最小となるようにタスクの割り当てパターンを設定する。
マルチコアシステム、スケジューリング方法およびスケジューリングプログラムによれば、マルチコアシステムにおいてスループットの維持と省電力化とを両立させることができる。
図1は、実施例1にかかるマルチコアシステムを示すブロック図である。 図2は、実施例1にかかるスケジューリング方法を示すフローチャートである。 図3は、実施例2にかかるマルチコアシステムを示すブロック図である。 図4は、実施例2におけるタスクテーブルの一例を示す図表である。 図5は、実施例2におけるパワーテーブルの一例を示す図表である。 図6は、実施例2におけるキャッシュサイズテーブルの一例を示す図表である。 図7は、実施例2にかかるスケジューリング方法を示すフローチャートである。 図8は、図7の続きを示すフローチャートである。 図9は、図8の続きを示すフローチャートである。 図10は、図9の続きを示すフローチャートである。 図11は、図10の続きを示すフローチャートである。 図12は、図11の続きを示すフローチャートである。
以下に、この発明にかかるマルチコアシステム、スケジューリング方法およびスケジューリングプログラムの実施例を図面に基づいて詳細に説明する。以下の実施例は、キャッシュの利用率を考慮してタスクの処理時間を見積もり、リアルタイム制約を満たす範囲でタスクの使用するキャッシュサイズおよび消費電力が最小となるようにタスクの割り当てパターンを設定するものである。なお、この実施例によりこの発明が限定されるものではない。
(実施例1)
・マルチコアシステムの説明
図1は、実施例1にかかるマルチコアシステムを示すブロック図である。図1に示すように、マルチコアシステムは処理時間見積もり部1、タスク割り当てパターン設定部2、タスク情報4および電力情報5を備えている。また、マルチコアシステムはキャッシュサイズ情報3、図示しないキャッシュおよび図示しない複数のコアを備えている。
タスク情報4は、タスクの完了期限を示すデッドライン情報をタスクごとに備えている。タスク情報4は各コアのキャッシュの利用率に対するタスクの実行時間情報をタスクごとに備えている。
電力情報5はコアの動作可能な電源電圧情報をコアごとに備えている。電力情報5は、電源電圧に基づいて消費電力を導出する電力導出情報をコアごとに備えている。
処理時間見積もり部1はタスク情報4から実行時間情報を得る。処理時間見積もり部1はキャッシュサイズ情報3から使用可能なキャッシュサイズ情報を得る。処理時間見積もり部1は、実行時間情報および使用可能なキャッシュサイズ情報に基づいてタスクの処理時間を見積もる。
タスク割り当てパターン設定部2はタスク情報4からデッドライン情報を得る。タスク割り当てパターン設定部2は電力情報5から電源電圧情報および電力導出情報を得る。タスク割り当てパターン設定部2は電源電圧情報および電力導出情報に基づいて消費電力を求める。タスク割り当てパターン設定部2は、処理時間見積もり部1により見積もられたタスクの処理時間がデッドライン情報によるリアルタイム制約を満たす範囲で、タスクの使用するキャッシュサイズが最小となり、消費電力が最小となるようにタスクの割り当てパターンを設定する。
処理時間見積もり部1およびタスク割り当てパターン設定部2は、例えばマスターとなるコアがスケジューリングプログラムを実行することにより実現されてもよい。スケジューリングプログラムは、例えば次に説明するスケジューリング方法をコンピュータに実行させるプログラムであってもよい。スケジューリングプログラムはコアがアクセス可能なキャッシュやメモリに格納されていてもよい。キャッシュサイズ情報3、タスク情報4および電力情報5はコアがアクセス可能なキャッシュやメモリに格納されていてもよい。スケジューリングプログラムは、例えばマスターとなるコアで実行されるオペレーティングシステムに含まれていてもよい。
・スケジューリング方法の説明
図2は、実施例1にかかるスケジューリング方法を示すフローチャートである。図2に示すように、スケジューリング処理が開始されると、まず処理時間見積もり部1がタスクの処理時間を見積もる(ステップS1)。その際、処理時間見積もり部1は、タスク情報4から得た実行時間情報およびキャッシュサイズ情報3から得た使用可能なキャッシュサイズ情報に基づいて見積もりを行う。
次いで、タスク割り当てパターン設定部2がタスクの割り当てパターンを設定する(ステップS2)。その際、タスク割り当てパターン設定部2は、ステップS1で見積もられたタスクの処理時間が、タスク情報4から得たデッドライン情報によるリアルタイム制約を満たす範囲で割り当てパターンの設定を行う。タスク割り当てパターン設定部2は、電力情報5から得た電源電圧情報および電力導出情報に基づいて消費電力を求める。タスク割り当てパターン設定部2は、タスクの使用するキャッシュサイズが最小となり、消費電力が最小となるように割り当てパターンの設定を行う。
実施例1によれば、各タスクの使用するキャッシュサイズが最小となるようにタスクの割り当てパターンが設定されることによってより多くのタスクにキャッシュが割り当てられる。従って、タスクスイッチが起こってもキャッシュの書き換えが起こる頻度が減るので、メインメモリへのアクセスが減り、スループットを維持することができる。また、メインメモリへのアクセスが減ることによって、あるいは消費電力が最小となるようにタスクの割り当てパターンが設定されることによって、省電力化を図ることができる。
(実施例2)
実施例2は、マルチコアシステムを組み込みシステムを有する装置、例えば携帯電話機などの携帯端末に適用した例である。携帯電話機などの携帯端末では例えば電池によって電源電圧が供給される。
・マルチコアシステムの説明
図3は、実施例2にかかるマルチコアシステムを示すブロック図である。図3に示すように、マルチコアシステムは処理時間見積もり部およびタスク割り当てパターン設定部としてのスケジューラ11、複数、特に限定しないが例えば4個のコア(#0〜#3)12、各コアの一次キャッシュ(L1キャッシュ)14、二次キャッシュ(L2キャッシュ)16およびメモリ20を備えている。
スケジューラ11は、例えばマスターとなるコア#0で実行されるオペレーティングシステムによって実現される。スケジューラ11は、後述するスケジューリング方法に従ってタスク25を各コア(#0〜#3)12に割り当てる。また、マスターおよびマスター以外の各コア(#0〜#3)では、各コアで実行されるオペレーティングシステムによって実現されるスケジューラによって自コアに対するタスクのスケジューリングが行われる。オペレーティングシステムはファイルシステム21から読み出されてメモリ20に割り当てられる。
一次キャッシュ14および二次キャッシュ16のデータとメモリ20のデータとの同一性がスヌープコントローラ15によって保たれている。バス18にはメモリ20に対するデータの入出力などの制御を行うメモリコントローラ19が接続されている。バス18には二次キャッシュ16、例えば音声や画像などのデジタル信号を処理するデジタルシグナルプロセッサ(DSP:Digital Signal Processor)13および入出力インタフェース(I/O:Input/Output)17が接続されている。
また、マルチコアシステムはキャッシュサイズ情報としてのキャッシュサイズテーブル22、電力情報としてのパワーテーブル23およびタスク情報としてのタスクテーブル24を備えている。キャッシュサイズテーブル22、パワーテーブル23およびタスクテーブル24は、メモリ20あるいは例えば一次キャッシュ14や二次キャッシュ16のキャッシュ領域に格納されていてもよい。パワーテーブル23およびタスクテーブル24は、例えばアプリケーションプログラムの設計段階で予めシミュレータにより取得されている。キャッシュサイズテーブル22はタスクの割り当て開始時にスケジューラ11により作成され、各コアでの処理の進行とともに各コアのスケジューラにより更新される。
・タスクテーブルの説明
タスクテーブル24は、タスクごとにタスク情報として例えばタスクの識別子(id)、デッドライン、データサイズ、割り当て可能パターン、および割り当て可能パターンにおけるキャッシュの利用率ごとの実行時間の情報を含んでいる。キャッシュの利用率の一例として例えば0%、25%、50%、75%および100%などが挙げられる。各タスクのデッドラインおよびデータサイズの情報については、予めシミュレータを用いて各タスクを逐次処理することにより取得することができる。図4にタスクテーブル24の一例を示す。
・パワーテーブルの説明
パワーテーブル23は、コアごとにプロセッサ関連情報としてクロック周波数(fc)、電源電圧(VDD)およびリーク電流(Ileak)の情報を含んでいる。パワーテーブル23は、コアごとに電源電圧、クロック周波数およびリーク電流に基づいて消費電力を計算する電力計算モデル式(P=・・・)を含んでいる。図5にパワーテーブル23の一例を示す。図5に示す電力計算モデル式(P=・・・)において右辺第1項の「c」は係数であり、例えば静電容量である。
・キャッシュサイズテーブルの説明
キャッシュサイズテーブル22は、コアごとにキャッシュの全サイズ、使用可能サイズおよび未使用サイズの情報を含んでいる。キャッシュにオペレーティングシステムが配置される場合、キャッシュの全サイズから、オペレーティングシステムが配置されるキャッシュの領域を引いた残りの容量が使用可能サイズとなる。図6にキャッシュサイズテーブル22の一例を示す。
・スケジューリング方法の説明
図7〜図12は、実施例2にかかるスケジューリング方法を示すフローチャートである。図7に示すように、スケジューリング処理が開始されると、まずスケジューラ11はシステムの動作モードを実行モード2に設定する(ステップS11)。実行モード2は通常のモードである。通常のモードでは、電池の残量が予め設定されている閾値よりも多い。
次いで、スケジューラ11は、イベントが発生したか否かを判断し、イベントの発生を待つ(ステップS12:No)。ここで、イベントには、例えばシステムに設けられたタイマのカウントが所定値に達すること、タスクが生成されること、タスクの実行が終了することおよびタスクスイッチが発生すること、が含まれる。タイマは、電池の残量を確認する周期をカウントしている。
イベントとしてタイマのカウント値が所定値に達した場合(ステップS12:タイマ=所定値)、スケジューラ11は、システムの電池の残量を参照し、電池の残量が閾値以下であるか否かを判断する(ステップS13)。電池の残量が閾値以下でない場合(ステップS13:No)、タイマのカウント値が初期値の0に戻り(ステップS17)、ステップS12に戻ってスケジューラ11はイベントの発生を監視する。
電池の残量が閾値以下である場合(ステップS13:Yes)、スケジューラ11はシステムの動作モードを実行モード1に変更する(ステップS14)。実行モード1は低消費電力モードである。低消費電力モードでは、通常のモード(実行モード2)よりも電池の消費が抑えられる。実行モード1になると、まずロックされていたキャッシュ領域が解放される(ステップS15)。次いで、タイマのカウントが終了し(ステップS16)、ステップS12に戻ってスケジューラ11はイベントの発生を監視する。
ステップS12でイベントとしてタスクが生成されると(ステップS12:タスク生成)、図8に示すように、スケジューラ11は、システムの動作モードが実行モード2であるか否かを判断する(ステップS21)。システムの動作モードが実行モード1である場合(ステップS21:No)、ステップS26へ進む。システムの動作モードが実行モード2であるが(ステップS21:Yes)、電池の残量が閾値以下でない場合(ステップS22:No)、ステップS26へ進む。システムの動作モードが実行モード2であるが(ステップS21:Yes)、電池の残量が閾値以下である場合(ステップS22:Yes)、スケジューラ11はシステムの動作モードを実行モード1に変更する(ステップS23)。そして、ロックされていたキャッシュ領域が解放され(ステップS24)、タイマのカウントが終了し(ステップS25)、ステップS26となる。ステップS26では、スケジューラ11はタスクの最適な割り当てパターンをコア#0による逐次処理に設定する。
次いで、図9に示すように、スケジューラ11は、タスクの並列度から求めた割り当てパターンの中に未解析の割り当てパターンがあるか否かを判断する(ステップS31)。未解析の割り当てパターンがある場合(ステップS31:Yes)、スケジューラ11はタスクテーブル24を参照し、未解析の割り当てパターンのうちの一つを解析対象割り当てパターンとする。そして、スケジューラ11はキャッシュサイズテーブル22およびタスクテーブル24を参照し、各コアのキャッシュの未使用サイズに基づいてタスクの処理時間を見積もる(ステップS32)。
次いで、スケジューラ11はタスクテーブル24を参照し、ステップS32で見積もった処理時間がリアルタイム制約の範囲内に収まるか否かを判断する(ステップS33)。見積もった処理時間がリアルタイム制約の範囲内に収まらない場合(ステップS33:No)、ステップS31に戻ってスケジューラ11は別の未解析の割り当てパターンを新たな解析対象割り当てパターンとして同様の処理を行う。見積もった処理時間がリアルタイム制約の範囲内に収まる場合(ステップS33:Yes)、スケジューラ11は、システムの動作モードが実行モード2であるか否かを判断する(ステップS34)。
システムの動作モードが実行モード2である場合(ステップS34:Yes)、スケジューラ11はキャッシュサイズテーブル22およびタスクテーブル24を参照する。そして、スケジューラ11は、解析対象割り当てパターンにおいて使用されるキャッシュサイズを、リアルタイム制約を満たす範囲内で最小のサイズに設定する(ステップS35)。次いで、スケジューラ11は、ステップS35で設定した解析対象割り当てパターンにおいて使用されるキャッシュサイズが適当であるか否かを判断する(ステップS36)。解析対象割り当てパターンにおいて使用されるキャッシュサイズが最適な割り当てパターンにおいて使用されるキャッシュサイズよりも小さい場合に適当であり、そうでない場合には不適である。
解析対象割り当てパターンにおいて使用されるキャッシュサイズが不適である場合(ステップS36:No)、ステップS31に戻ってスケジューラ11は別の未解析の割り当てパターンを新たな解析対象割り当てパターンとして同様の処理を行う。解析対象割り当てパターンにおいて使用されるキャッシュサイズが適当である場合(ステップS36:Yes)、スケジューラ11はパワーテーブル23を参照する。そして、スケジューラ11は、解析対象割り当てパターンに対して例えばパワーゲーティングやDVFSなどの複数の電力制御モードを適用した場合を想定して消費電力を見積もり、最小の消費電力となる電力制御モードに設定する。また、その場合の解析対象割り当てパターンの消費電力をその最小の消費電力に設定する(ステップS37)。
一例として、タスクのデッドラインが10msであり、キャッシュの利用率100%における実行時間が5msである場合を想定する。タスクを実行するコアについてクロック周波数(fc)と電源電圧(VDD)との組み合わせ[fc,VDD]が[500MHz,1.1V]および[250MHz,0.8V]であり、リーク電流(Ileak)が10mAであるとする。図5に示すパワーテーブル23において電力計算モデル式の係数cが10-10であるとする。
この条件においてパワーゲーティングを適用した場合、次の(1)式より消費電力Wは357.5μJとなる。一方、DVFSを適用した場合、次の(2)式より消費電力Wは240μJとなる。従って、この例の場合にはステップS37で電力制御モードとしてDVFSが設定される。
W=(10-10×1.12×500×106+1.1×10×10-3)×5×10-3
=357.5[μJ] ・・・(1)
W=(10-10×0.82×250×106+0.8×10×10-3)×10×10-3
=240[μJ] ・・・(2)
次いで、スケジューラ11は最適な割り当てパターンの更新を行い、現在の解析対象割り当てパターンを最新の最適な割り当てパターンに設定する(ステップS38)。そして、ステップS31に戻ってスケジューラ11は別の未解析の割り当てパターンを新たな解析対象割り当てパターンとして同様の処理を行う。ステップS31からステップS38までの処理は、例えば並列度が4であるタスクの場合、コア#0、コア#1、コア#2、コア#3(以上、各コアでの逐次処理)、コア#0とコア#1、コア#0とコア#2、・・・、コア#3とコア#4(以上、二つのコアでの並列処理)、コア#0とコア#1とコア#2、コア#0とコア#1とコア#3、コア#0とコア#2とコア#3(以上、三つのコアでの並列処理)、およびコア#0とコア#1とコア#2とコア#3(以上、四つのコアでの並列処理)の全パターンに対して行われる。
一方、ステップS32で見積もった処理時間がリアルタイム制約の範囲内に収まるが(ステップS33:Yes)、システムの動作モードが実行モード1である場合(ステップS34:No)、図10に示すように、スケジューラ11はパワーテーブル23を参照する。そして、スケジューラ11は、解析対象割り当てパターンに対して例えばパワーゲーティングやDVFSなどの複数の電力制御モードを適用した場合を想定して消費電力を見積もり、最小の消費電力となる電力制御モードに設定する。また、その場合の解析対象割り当てパターンの消費電力をその最小の消費電力に設定する(ステップS41)。
次いで、スケジューラ11は、ステップS41で設定した解析対象割り当てパターンの消費電力が適当であるか否かを判断する(ステップS42)。解析対象割り当てパターンの消費電力が最適な割り当てパターンの消費電力よりも小さい場合に適当であり、そうでない場合には不適である。
解析対象割り当てパターンの消費電力が不適である場合(ステップS42:No)、ステップS31に戻ってスケジューラ11は別の未解析の割り当てパターンを新たな解析対象割り当てパターンとして同様の処理を行う。解析対象割り当てパターンの消費電力が適当である場合(ステップS42:Yes)、ステップS38に戻ってスケジューラ11は現在の解析対象割り当てパターンを最新の最適な割り当てパターンに設定する。
一方、未解析の割り当てパターンがなくなった場合(ステップS31:No)、図11に示すように、スケジューラ11は割り当て先の各コアのクロック周波数および電源電圧をその時点での最適な割り当てパターンの設定値に設定する(ステップS51)。次いで、割り当て先の各コアのスケジューラは、キャッシュサイズテーブル22の各コアのキャッシュの未使用サイズを更新する(ステップS52)。そして、スケジューラ11はタスクをディスパッチし(ステップS53)、ステップS12に戻ってイベントの発生を監視する。
ステップS12でイベントとしてタスクの実行が終了すると(ステップS12:タスク終了)、図12に示すように、ロックされていたキャッシュ領域が解放される(ステップS61)。次いで、各コアのスケジューラ11は、キャッシュサイズテーブル22の各コアのキャッシュの未使用サイズを更新する(ステップS62)。次いで、スケジューラ11はタスクテーブル24を参照し、実行可能なタスクが存在するか否かを判断する(ステップS63)。実行可能なタスクがない場合(ステップS63:No)、ステップS12に戻ってスケジューラ11はイベントの発生を監視する。
実行可能なタスクがある場合(ステップS63:Yes)、スケジューラ11はパワーテーブル23を参照する。そして、スケジューラ11は、次に実行するタスクに対して例えばパワーゲーティングやDVFSなどの複数の電力制御モードを適用した場合を想定して消費電力を見積もり、最小の消費電力となる電力制御モードを選択する(ステップS64)。次いで、スケジューラ11は割り当て先の各コアのクロック周波数および電源電圧をその時点での最適な割り当てパターンの設定値に設定する(ステップS65)。次いで、スケジューラ11はタスクをディスパッチし(ステップS66)、ステップS12に戻ってイベントの発生を監視する。
ステップS12でイベントとしてタスクスイッチが発生すると(ステップS12:タスクスイッチ)、図12に示すように、ステップS64からステップS66間での処理が行われる。そして、ステップS12に戻ってスケジューラ11はイベントの発生を監視する。
実施例2によれば、電池の残量が閾値よりも多い場合には、実施例1と同様にスループットを維持しつつ省電力化を図ることができる。電池の残量が閾値以下である場合には、消費電力が最小となるようにタスクの割り当てパターンが設定されるので、省電力化を図ることができる。
なお、実施例1および2においては、マルチコアシステムとして、一つのマイクロプロセッサに複数のコアが内蔵されているマルチコアプロセッサを例にして説明したが、複数のマイクロプロセッサを搭載したマルチプロセッサにも同様に適用することができる。マルチプロセッサに適用する場合には、上述した説明においてコアがプロセッサとなる。また、電力計算モデルは、実施例2において開示したモデルに限らない。また、電力の管理はパワーゲーティングやDVFSに限らない。
上述した実施の形態に関し、さらに以下の付記を開示する。
(付記1)複数のコアで同時にタスクを実行可能なマルチコアシステムにおいて、
タスクの完了期限を示すデッドライン情報および各コアのキャッシュの利用率に対するタスクの実行時間情報をタスクごとに備えたタスク情報と、
コアの動作可能な電源電圧情報および該電源電圧に基づいて消費電力を導出する電力導出情報をコアごとに備えた電力情報と、
前記実行時間情報および使用可能なキャッシュサイズ情報に基づいてタスクの処理時間を見積もる処理時間見積もり部と、
前記処理時間見積もり部により見積もられたタスクの処理時間が前記デッドライン情報によるリアルタイム制約を満たす範囲で、タスクの使用するキャッシュサイズが最小となり、前記電源電圧情報および前記電力導出情報に基づいて消費電力が最小となるようにタスクの割り当てパターンを設定するタスク割り当てパターン設定部と、
を備えることを特徴とするマルチコアシステム。
(付記2)前記タスク割り当てパターン設定部は、電池残量が閾値よりも多い場合に使用するキャッシュサイズが最小となり、消費電力が最小となるタスクの割り当てパターンを設定し、電池残量が閾値よりも少ない場合に消費電力が最小となるタスクの割り当てパターンを設定することを特徴とする付記1に記載のマルチコアシステム。
(付記3)前記処理時間見積もり部はタスクの割り当てが可能な全てのコアの組み合わせに対して処理時間を見積もり、
前記タスク割り当てパターン設定部は全てのコアの組み合わせの中からタスクの割り当てパターンを設定することを特徴とする付記1または2に記載のマルチコアシステム。
(付記4)コアごとに使用可能なキャッシュサイズを格納するキャッシュサイズ情報、をさらに備え、
前記タスク割り当てパターン設定部は、前記キャッシュサイズ情報を更新することを特徴とする付記1または2に記載のマルチコアシステム。
(付記5)複数のコアで同時にタスクを実行可能なマルチコアシステムにおけるタスクのスケジューリング方法において、
各コアのキャッシュの利用率に対するタスクの実行時間情報および使用可能なキャッシュサイズ情報に基づいてタスクの処理時間を見積もる第1のプロセスと、
前記第1のプロセスで見積もられたタスクの処理時間が該タスクの完了期限を示すデッドライン情報によるリアルタイム制約を満たす範囲で、タスクの使用するキャッシュサイズが最小となり、コアの動作可能な電源電圧情報および該電源電圧に基づいて消費電力を導出する電力導出情報に基づいて消費電力が最小となるようにタスクの割り当てパターンを設定する第2のプロセスと、
を含むことを特徴とするスケジューリング方法。
(付記6)前記第2のプロセスでは、電池残量が閾値よりも多い場合に使用するキャッシュサイズが最小となり、消費電力が最小となるタスクの割り当てパターンを設定し、電池残量が閾値よりも少ない場合に消費電力が最小となるタスクの割り当てパターンを設定することを特徴とする付記5に記載のスケジューリング方法。
(付記7)前記第1のプロセスではタスクの割り当てが可能な全てのコアの組み合わせに対して処理時間を見積もり、
前記第2のプロセスでは全てのコアの組み合わせの中からタスクの割り当てパターンを設定することを特徴とする付記5または6に記載のスケジューリング方法。
(付記8)前記第2のプロセスでタスクの割り当てパターンを設定した後、コアごとに使用可能なキャッシュサイズを更新することを特徴とする付記5または6に記載のスケジューリング方法。
(付記9)コンピュータを、
メモリから各コアのキャッシュの利用率に対するタスクの実行時間情報および使用可能なキャッシュサイズ情報を読み出し、該実行時間情報およびキャッシュサイズ情報に基づいてタスクの処理時間を見積もる処理時間見積もり部と、
メモリからタスクの完了期限を示すデッドライン情報、コアの動作可能な電源電圧情報および該電源電圧に基づいて消費電力を導出する電力導出情報を読み出し、前記処理時間見積もり部により見積もられたタスクの処理時間が前記デッドライン情報によるリアルタイム制約を満たす範囲で、タスクの使用するキャッシュサイズが最小となり、前記電源電圧情報および前記電力導出情報に基づいて消費電力が最小となるようにタスクの割り当てパターンを設定するタスク割り当てパターン設定部と、
として機能させることを特徴とするスケジューリングプログラム。
(付記10)前記タスク割り当てパターン設定部は、電池残量が閾値よりも多い場合に使用するキャッシュサイズが最小となり、消費電力が最小となるタスクの割り当てパターンを設定し、電池残量が閾値よりも少ない場合に消費電力が最小となるタスクの割り当てパターンを設定することを特徴とする付記9に記載のスケジューリングプログラム。
(付記11)前記処理時間見積もり部はタスクの割り当てが可能な全てのコアの組み合わせに対して処理時間を見積もり、
前記タスク割り当てパターン設定部は全てのコアの組み合わせの中からタスクの割り当てパターンを設定することを特徴とする付記9または10に記載のスケジューリングプログラム。
(付記12)前記タスク割り当てパターン設定部は、メモリに格納されているコアごとに使用可能なキャッシュサイズを更新することを特徴とする付記9または10に記載のスケジューリングプログラム。
1 処理時間見積もり部
2 タスク割り当てパターン設定部
3 キャッシュサイズ情報
4 タスク情報
5 電力情報

Claims (10)

  1. 複数のタスクの全部または一部が割り当てられるマスタコアと、
    前記複数のタスクの全部または一部が前記マスタコアから割り当てられるスレーブコアと、
    前記マスタコアおよび前記スレーブコアのそれぞれに対応するキャッシュと、
    前記複数のタスクのそれぞれの完了期限を示すデッドライン情報、前記キャッシュの利用率に対する前記複数のタスクのそれぞれの実行時間情報、前記マスタコアおよび前記スレーブコアが動作可能な電源電圧情報、および前記電源電圧情報に対応する動作クロック情報を記憶する記憶部を有し、
    前記マスタコアは、
    前記マスタコアおよび前記スレーブコアのそれぞれに対し、前記複数のタスクのそれぞれを割り当てた場合に、割り当てが可能な複数の割り当てパターンの各々において使用可能な前記キャッシュの空き領域および前記実行時間情報に基づいて処理時間を算出し、前記電源電圧情報および前記動作クロック情報に基づいて、前記複数の割り当てパターンの各々における消費電力を算出し、前記処理時間と前記消費電力と前記デッドライン情報に基づいて、前記複数の割り当てパターンの中から前記消費電力が最少となる割り当てパターンを算出する、
    ことを特徴とするマルチコアシステム。
  2. 前記マスタコアは、電池残量が閾値よりも多い場合に、前記複数の割り当てパターンの中から、使用される前記キャッシュのサイズが最小となり、前記消費電力が最小となる割り当てパターンを算出し
    池残量が閾値よりも少ない場合に、前記消費電力が最小となる割り当てパターンを算出することを特徴とする請求項1に記載のマルチコアシステム。
  3. 前記マスタコアは、前記マスタコアおよび前記スレーブコアのそれぞれに対し、前記複数のタスクのそれぞれを割り当てた場合に、割り当てが可能な全ての割り当てパターンに対して処理時間を算出し、全ての割り当てパターンの中から割り当てパターンを算出することを特徴とする請求項1または2に記載のマルチコアシステム。
  4. 前記記憶部は、コアごとに使用可能な前記キャッシュの空き領域のサイズを記憶し、
    前記マスタコアは、前記キャッシュの空き領域のサイズを更新することを特徴とする請求項1または2に記載のマルチコアシステム。
  5. 複数のタスクの全部または一部が割り当てられるマスタコアと、
    前記複数のタスクの全部または一部が前記マスタコアから割り当てられるスレーブコアと、
    前記マスタコアおよび前記スレーブコアのそれぞれに対応するキャッシュと、
    前記複数のタスクのそれぞれの完了期限を示すデッドライン情報、前記キャッシュの利用率に対する前記複数のタスクのそれぞれの実行時間情報、前記マスタコアおよび前記スレーブコアが動作可能な電源電圧情報、および前記電源電圧情報に対応する動作クロック情報を記憶する記憶部を有するマルチコアシステムにおける前記複数のタスクのスケジューリング方法であって、
    前記マスタコアが、
    前記マスタコアおよび前記スレーブコアのそれぞれに対し、前記複数のタスクのそれぞれを割り当てた場合に、割り当てが可能な複数の割り当てパターンの各々において使用可能な前記キャッシュの空き領域および前記実行時間情報に基づいて処理時間を算出し、前記電源電圧情報および前記動作クロック情報に基づいて、前記複数の割り当てパターンの各々における消費電力を算出し、前記処理時間と前記消費電力と前記デッドライン情報に基づいて、前記複数の割り当てパターンの中から前記消費電力が最少となる割り当てパターンを算出する、
    処理を実行することを特徴とするスケジューリング方法。
  6. 前記割り当てパターンを算出する処理は、電池残量が閾値よりも多い場合に、前記複数の割り当てパターンの中から、使用される前記キャッシュのサイズが最小となり、前記消費電力が最小となる割り当てパターンを算出し、電池残量が閾値よりも少ない場合に、前記消費電力が最小となる割り当てパターンを算出することを特徴とする請求項5に記載のスケジューリング方法。
  7. 前記処理時間を算出する処理は、前記マスタコアおよび前記スレーブコアのそれぞれに対し、前記複数のタスクのそれぞれを割り当てた場合に、割り当てが可能な全ての割り当てパターンに対して処理時間を算出し、
    前記割り当てパターンを算出する処理は、全ての割り当てパターンの中から割り当てパターンを算出することを特徴とする請求項5または6に記載のスケジューリング方法。
  8. 複数のタスクの全部または一部が割り当てられるマスタコアと、
    前記複数のタスクの全部または一部が前記マスタコアから割り当てられるスレーブコアと、
    前記マスタコアおよび前記スレーブコアのそれぞれに対応するキャッシュと、
    前記複数のタスクのそれぞれの完了期限を示すデッドライン情報、前記キャッシュの利用率に対する前記複数のタスクのそれぞれの実行時間情報、前記マスタコアおよび前記スレーブコアが動作可能な電源電圧情報、および前記電源電圧情報に対応する動作クロック情報を記憶する記憶部を有するマルチコアシステムにおける前記複数のタスクのスケジューリングプログラムであって、
    前記マスタコアに、
    前記マスタコアおよび前記スレーブコアのそれぞれに対し、前記複数のタスクのそれぞれを割り当てた場合に、割り当てが可能な複数の割り当てパターンの各々において使用可能な前記キャッシュの空き領域および前記実行時間情報に基づいて処理時間を算出し、前記電源電圧情報および前記動作クロック情報に基づいて、前記複数の割り当てパターンの各々における消費電力を算出し、前記処理時間と前記消費電力と前記デッドライン情報に基づいて、前記複数の割り当てパターンの中から前記消費電力が最少となる割り当てパターンを算出する、
    処理を実行させることを特徴とするスケジューリングプログラム。
  9. 前記割り当てパターンを算出する処理は、電池残量が閾値よりも多い場合に、前記複数の割り当てパターンの中から、使用される前記キャッシュのサイズが最小となり、前記消費電力が最小となる割り当てパターンを算出し、電池残量が閾値よりも少ない場合に、前記消費電力が最小となる割り当てパターンを算出することを特徴とする請求項8に記載のスケジューリングプログラム。
  10. 前記処理時間を算出する処理は、前記マスタコアおよび前記スレーブコアのそれぞれに対し、前記複数のタスクのそれぞれを割り当てた場合に、割り当てが可能な全ての割り当てパターンに対して処理時間を算出し、
    前記割り当てパターンを算出する処理は、全ての割り当てパターンの中から割り当てパターンを算出することを特徴とする請求項8または9に記載のスケジューリングプログラム。
JP2012522381A 2010-06-29 2010-06-29 マルチコアシステム、スケジューリング方法およびスケジューリングプログラム Expired - Fee Related JP5585651B2 (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2010/061079 WO2012001776A1 (ja) 2010-06-29 2010-06-29 マルチコアシステム、スケジューリング方法およびスケジューリングプログラム

Publications (2)

Publication Number Publication Date
JPWO2012001776A1 JPWO2012001776A1 (ja) 2013-08-22
JP5585651B2 true JP5585651B2 (ja) 2014-09-10

Family

ID=45401531

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2012522381A Expired - Fee Related JP5585651B2 (ja) 2010-06-29 2010-06-29 マルチコアシステム、スケジューリング方法およびスケジューリングプログラム

Country Status (3)

Country Link
US (1) US20140007135A1 (ja)
JP (1) JP5585651B2 (ja)
WO (1) WO2012001776A1 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10409354B2 (en) 2015-03-30 2019-09-10 Nec Corporation Multi-core processor, power control method, and program
KR102073029B1 (ko) * 2018-07-31 2020-02-05 동국대학교 산학협력단 태스크 할당 장치 및 방법, 태스크 재할당 요청 장치 및 방법

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6083278B2 (ja) * 2013-03-22 2017-02-22 富士通株式会社 計算システム及びその電力管理方法
US10725819B2 (en) 2018-05-18 2020-07-28 Acronis International Gmbh System and method for scheduling and allocating data storage
CN113407322B (zh) * 2021-06-21 2022-05-06 平安国际智慧城市科技股份有限公司 多终端的任务分配方法、装置、电子设备及可读存储介质

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000276381A (ja) * 1999-03-23 2000-10-06 Toshiba Corp タスク実行時間の見積もり方法
JP2003023490A (ja) * 2001-07-09 2003-01-24 Mitsubishi Electric Corp 携帯端末、携帯端末における情報表示方法
JP2005043959A (ja) * 2003-07-22 2005-02-17 Toshiba Corp スケジューリング方法および情報処理システム
JP2008141721A (ja) * 2006-11-06 2008-06-19 Matsushita Electric Ind Co Ltd 放送受信端末
JP2008269579A (ja) * 2007-03-27 2008-11-06 Toshiba Corp マルチタスク処理装置およびその方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5632038A (en) * 1994-02-22 1997-05-20 Dell Usa, L.P. Secondary cache system for portable computer
US20080141265A1 (en) * 2004-12-08 2008-06-12 Electronics And Telecommunications Research Instit Power Management Method for Platform and that Platform
US8161482B1 (en) * 2007-04-13 2012-04-17 Marvell International Ltd. Power optimization for multi-core devices
US8555283B2 (en) * 2007-10-12 2013-10-08 Oracle America, Inc. Temperature-aware and energy-aware scheduling in a computer system
US8838797B2 (en) * 2009-07-10 2014-09-16 Empire Technology Development Llc Dynamic computation allocation
US8566836B2 (en) * 2009-11-13 2013-10-22 Freescale Semiconductor, Inc. Multi-core system on chip

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000276381A (ja) * 1999-03-23 2000-10-06 Toshiba Corp タスク実行時間の見積もり方法
JP2003023490A (ja) * 2001-07-09 2003-01-24 Mitsubishi Electric Corp 携帯端末、携帯端末における情報表示方法
JP2005043959A (ja) * 2003-07-22 2005-02-17 Toshiba Corp スケジューリング方法および情報処理システム
JP2008141721A (ja) * 2006-11-06 2008-06-19 Matsushita Electric Ind Co Ltd 放送受信端末
JP2008269579A (ja) * 2007-03-27 2008-11-06 Toshiba Corp マルチタスク処理装置およびその方法

Non-Patent Citations (4)

* Cited by examiner, † Cited by third party
Title
CSNG200501564006; 白子準ほか5名: 'ホモジニアスマルチコアにおけるコンパイラ制御低消費電力化手法' 情報処理学会研究報告 第2005巻第80号(2005-ARC-164), 20050804, pp.55-60, 社団法人情報処理学会 *
CSNG200900008008; 中川亮ほか4名: 'マルチコア上でのOSCAR APIを用いた低消費電力化手法' 電子情報通信学会技術研究報告 第108巻第375号(ICD2008-129〜149), 20090106, pp.93-98, 社団法人電子情報通信学会 The Institute of Electro *
JPN6013024242; 白子準ほか5名: 'ホモジニアスマルチコアにおけるコンパイラ制御低消費電力化手法' 情報処理学会研究報告 第2005巻第80号(2005-ARC-164), 20050804, pp.55-60, 社団法人情報処理学会 *
JPN6013024244; 中川亮ほか4名: 'マルチコア上でのOSCAR APIを用いた低消費電力化手法' 電子情報通信学会技術研究報告 第108巻第375号(ICD2008-129〜149), 20090106, pp.93-98, 社団法人電子情報通信学会 The Institute of Electro *

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10409354B2 (en) 2015-03-30 2019-09-10 Nec Corporation Multi-core processor, power control method, and program
KR102073029B1 (ko) * 2018-07-31 2020-02-05 동국대학교 산학협력단 태스크 할당 장치 및 방법, 태스크 재할당 요청 장치 및 방법

Also Published As

Publication number Publication date
JPWO2012001776A1 (ja) 2013-08-22
US20140007135A1 (en) 2014-01-02
WO2012001776A1 (ja) 2012-01-05

Similar Documents

Publication Publication Date Title
TWI464570B (zh) 用於平衡具有多核心之計算裝置的效能與電力節省的方法、電腦可讀儲存媒體與多邏輯處理器系統
JP5433837B2 (ja) 仮想計算機システム、仮想計算機の制御方法及びプログラム
JP5157717B2 (ja) 仮想バッテリを備えた仮想マシンシステムおよび仮想バッテリを備えた仮想マシンシステム用プログラム
JP5091912B2 (ja) マルチコアプロセッサシステム
JP5564564B2 (ja) 計算ユニットの性能を性能感度に従い不均等に変化させる方法及び装置
US8769316B2 (en) Dynamically allocating a power budget over multiple domains of a processor
US8689021B1 (en) System and method for selecting a power management configuration in a multi-core environment according to various operating conditions such as voltage, frequency, power mode, and utilization factor varied on a per-core basis
JP4490298B2 (ja) プロセッサ電力制御装置及びプロセッサ電力制御方法
KR101699770B1 (ko) 가상화 시스템 및 그 가상화 시스템에서 자원 할당 방법
JP2008257578A (ja) 情報処理装置、スケジューラおよび情報処理置のスケジュール制御方法
JP5585651B2 (ja) マルチコアシステム、スケジューリング方法およびスケジューリングプログラム
JP2017530449A (ja) 分散コンピュータシステムへの電力割り振りに変更がある場合に中断され得るジョブ及び中断され得ないジョブを管理するための方法並びに装置
KR101155202B1 (ko) 멀티 코어 프로세서의 전력 관리 방법, 멀티 코어 프로세서의 전력 관리 방법이 기록된 기록매체 및 이를 실행하는 멀티 코어 프로세서 시스템
JP4697805B2 (ja) データ処理装置
KR20090069618A (ko) 전원관리 제어 장치 및 방법
CN102779062A (zh) 一种访问系统资源的线程数量的控制方法及装置
JP2008165798A (ja) データ処理装置におけるプロセッサの性能管理
JP5633564B2 (ja) マルチコアシステムおよび外部入出力バス制御方法
JP5790758B2 (ja) スケジューリング方法およびスケジューリングシステム
US20100205306A1 (en) Grid computing system, management apparatus, and method for managing a plurality of nodes
JP2009175850A (ja) マルチ演算処理システム、マルチ演算処理方法、およびマルチ演算処理プログラム
JP6175980B2 (ja) Cpuの制御方法、制御プログラム、情報処理装置
JP2010191567A (ja) 情報管理装置及び情報管理方法等
KR101449046B1 (ko) 멀티 프로세서 및 이를 이용한 전원 절감 방법
CN117271058A (zh) 容器资源调度方法、装置及存储介质

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130528

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130729

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20131126

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20140127

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20140624

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20140707

R150 Certificate of patent or registration of utility model

Ref document number: 5585651

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees