JP5579013B2 - Semiconductor device - Google Patents
Semiconductor device Download PDFInfo
- Publication number
- JP5579013B2 JP5579013B2 JP2010228325A JP2010228325A JP5579013B2 JP 5579013 B2 JP5579013 B2 JP 5579013B2 JP 2010228325 A JP2010228325 A JP 2010228325A JP 2010228325 A JP2010228325 A JP 2010228325A JP 5579013 B2 JP5579013 B2 JP 5579013B2
- Authority
- JP
- Japan
- Prior art keywords
- resistor
- current
- electrode
- igbt
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Semiconductor Integrated Circuits (AREA)
Description
本発明は、内部の半導体素子の電流を検知するセンサ部を備えた半導体装置に関する。 The present invention relates to a semiconductor device including a sensor unit that detects a current of an internal semiconductor element.
ハイブリッド自動車や電気自動車などのパワー半導体として、多数の絶縁ゲート型バイポーラトランジスタ(Insulated Gate Bipolar Transistor:以下「IGBT」と称する。)を組み込んだ半導体装置が使用されている。 2. Description of the Related Art Semiconductor devices incorporating a large number of insulated gate bipolar transistors (hereinafter referred to as “IGBT”) are used as power semiconductors for hybrid vehicles and electric vehicles.
IGBTでは、通電量がノイズ等の何らかの外的要因により増加することによって、寄生サイリスタが導通状態になって、IGBTの通電量が制御電極の制御電圧により制御困難となるラッチアップが生じることがある。特許文献1の半導体装置では、IGBTチップ内の一部のIGBTの出力電流を検知電流としてセンサ部から出力し、該検知電流に基づきラッチアップを監視している。
In the IGBT, when the energization amount increases due to some external factor such as noise, the parasitic thyristor is turned on, and the IGBT energization amount may be latched up to be difficult to control by the control voltage of the control electrode. . In the semiconductor device of
IGBTチップの検知電流と主電流とは一定の比率(例:1/1000)となるように設計されており、ラッチアップは、検知電流がこのような比率関係を維持していることを前提として、検知電流に基づき監視される。しかしながら、IGBTチップの製造上のばらつきのために、検知電流と主電流との比率が設計値からずれることが一般的である。該比率が設計値からずれることは、ラッチアップの監視上、支障となるとともに、ラッチアップの検出遅れの原因になって、IGBTチップの損傷につながり易い。 The detection current and main current of the IGBT chip are designed to have a constant ratio (example: 1/1000), and latch-up is based on the assumption that the detection current maintains this ratio. And monitored based on the detected current. However, it is common that the ratio between the detection current and the main current deviates from the design value due to manufacturing variations of the IGBT chip. When the ratio deviates from the design value, it becomes an obstacle in monitoring latch-up and causes a delay in detection of latch-up, which easily leads to damage to the IGBT chip.
したがって、IGBTチップの検知電流と主電流との比率が設計値になるように、IGBTチップごとに調整が必要になる。従来のIGBTチップにおける比率の調整では、IGBTチップをパッケージに封入した後、比率が設計値になるように抵抗値を調整した抵抗をパッケージの外に接続している。 Therefore, adjustment is required for each IGBT chip so that the ratio between the detection current of the IGBT chip and the main current becomes the design value. In the adjustment of the ratio in the conventional IGBT chip, after the IGBT chip is sealed in the package, a resistor whose resistance value is adjusted so that the ratio becomes a design value is connected to the outside of the package.
しかしながら、調整抵抗をパッケージ外に接続して、IGBTチップのラッチアップ検知電流の比率を調整する従来の仕方では、調整抵抗を配置するスペースを増大させるとともに、部品点数及び作業工数の増大につながっている。 However, the conventional method of adjusting the ratio of the latch-up detection current of the IGBT chip by connecting the adjustment resistor outside the package increases the space for arranging the adjustment resistor and leads to an increase in the number of parts and work man-hours. Yes.
本発明の目的は、製造上生じる検知電流のばらつきを調整抵抗により対処しつつ、調整抵抗のスペース縮小、調整用部品数の減少、及び調整作業工数の低減を図ることができる半導体装置を提供することである。 SUMMARY OF THE INVENTION An object of the present invention is to provide a semiconductor device capable of reducing the space of an adjusting resistor, reducing the number of adjustment parts, and reducing the number of adjustment work steps while dealing with variations in detection current generated in the manufacturing process with an adjusting resistor. That is.
本発明の半導体装置は、半導体素子を流れる電流を検知するためのセンサ部を備えた半導体装置であって、検知電流を出力する電極と、前記半導体装置の表面に露出し、作り込みの際には前記電極と前記センサ部とを接続する金属層と、前記金属層の下側において前記電極と前記センサ部との間に配列された複数の抵抗とを備え、前記金属層は、各抵抗の両端子間を短絡する短絡部分を有し、特定部分には短絡状態を解除する切除間隙が形成され、前記切除間隙が形成された短絡部分に対応する抵抗の抵抗値により前記電極と前記センサ部との間の抵抗値が設定されることを特徴とする。 The semiconductor device of the present invention is a semiconductor device provided with a sensor part for detecting a current flowing through a semiconductor element, and is exposed on the surface of the semiconductor device, which is exposed to an electrode for outputting a detection current. Comprises a metal layer connecting the electrode and the sensor part, and a plurality of resistors arranged between the electrode and the sensor part on the lower side of the metal layer. An ablation gap for releasing the short-circuit state is formed in the specific part, and a short circuit part for short-circuiting between both terminals is formed, and the electrode and the sensor unit are determined by a resistance value corresponding to the short-circuit part where the ablation gap is formed. A resistance value between and is set.
本発明によれば、電極−センサ部間の抵抗値は、切除間隙が形成された特定の短絡部分に対応する抵抗の抵抗値により設定されるので、電極−センサ部間の抵抗値を調整して、半導体装置の検知電流のばらつきを解消することができる。また、電極−センサ部間の抵抗値の調整は特定の短絡部分に切除間隙を形成することにより行われるので、配置スペースの減少、検知電流調整作業の工数の低減、部品点数の減少を図ることができる。 According to the present invention, the resistance value between the electrode and the sensor unit is set by the resistance value of the resistor corresponding to the specific short-circuit portion in which the ablation gap is formed. Thus, variations in the detected current of the semiconductor device can be eliminated. In addition, since the adjustment of the resistance value between the electrode and the sensor portion is performed by forming an ablation gap at a specific short-circuited portion , the arrangement space, the man-hour for the detection current adjustment work, and the number of parts should be reduced. Can do.
本発明によれば、特定の短絡部分に切除間隙を形成することによって、該特定の短絡部分に対応する抵抗は短絡状態が解除される。これにより、各抵抗を抵抗要素として機能しない状態(短絡状態)から機能する状態(短絡解除状態)へ能率的に切り替えることができる。 According to the present invention, by forming an ablation gap in a specific short-circuited portion, the resistance corresponding to the specific short-circuited portion is released from the short-circuit state. Thereby, it can switch efficiently from the state (short circuit state) which does not function as each resistance element to the state (short circuit cancellation | release state) which functions .
本発明の半導体装置において、前記切除間隙はレーザによるトリミングにより形成されることが好ましい。 In the semiconductor device of the present invention, the ablation gap is preferably formed by trimming with a laser .
この構成によれば、切除間隙の形成のために、レーザによるトリミング加工を採用することにより、微細加工が可能となり、半導体装置内の調整抵抗部のスペースを一層縮小することができる。 According to this configuration, the use of laser trimming for forming the ablation gap makes it possible to perform fine processing and further reduce the space of the adjustment resistor portion in the semiconductor device.
本発明の半導体装置において、前記複数の抵抗は、相互に異なる抵抗値になっていることが好ましい。 In the semiconductor device of the present invention, the plurality of resistors is preferably turned mutually different resistance values.
この構成によれば、各抵抗の抵抗値が異なることにより、電極−センサ部間の調整抵抗の抵抗要素として機能化する抵抗をどれにすべきかを割り出し易くすることができるとともに、電極とセンサ部との間の抵抗値をきめ細かく設定することができる。 According to this configuration , since the resistance value of each resistor is different, it is possible to easily determine which resistor is to be functionalized as a resistance element of the adjustment resistor between the electrode and the sensor unit , and the electrode and the sensor unit. it is possible to precisely set the resistance value between the.
本発明の半導体装置において、前記半導体素子は絶縁ゲートバイポーラトランジスタ素子であり、前記検知電流は、絶縁ゲートバイポーラトランジスタ素子のラッチアップを監視する電流であることが好ましい。 In the semiconductor device of the present invention, the semiconductor element is an insulated gate bipolar transistor element, the sense current is preferably a current for monitoring the latch-up of an insulated gate bipolar transistor element.
この構成によれば、絶縁ゲートバイポーラトランジスタを有する半導体装置に対し、製造上のラッチアップ監視電流のばらつきを修正しつつ、調整抵抗の配置スペース縮小、部品点数減少及び調整工数低減を図ることができる。 According to this configuration , for a semiconductor device having an insulated gate bipolar transistor, it is possible to reduce the arrangement space of the adjustment resistor, reduce the number of parts, and reduce the adjustment man-hour while correcting the variation of the latch-up monitoring current in manufacturing. .
図1において、IGBTチップ10は正方形の平板状に形成されており、マルチエミッタ部11、ゲート電極12及びエミッタ電極13が、IGBTチップ10の一方側の平面部に電気的に相互に分離された区画域として配備されている。該平面部では、マルチエミッタ部11及びゲート電極12は、正方形の一辺を共有している2つの隅部を占め、残部は、主電流Imを出力するエミッタ電極13により占められている。
In FIG. 1, the
マルチエミッタ部11には、後述の原電極16及びセンサ部としてのセンスパッド17が露出状態で、調整抵抗部60が非露出状態で、それぞれ配設されている。ゲート電極12は、一体の金属から成り、IGBTチップ10を封入するパッケージ(図示せず)のゲート端子Gへ接続される。エミッタ電極13はパッケージ(図示せず)のエミッタ端子Eへ接続される。
The multi-emitter part 11 is provided with an original electrode 16 (described later) and a
図2において、IGBTチップ10の主電流Imは、エミッタ電極13から出力され、検知電流Isは、マルチエミッタ部11のセンスパッド17(図6)から出力される。エミッタ電極13は、厳密には、相互に分離して平行に延在する複数の帯状金属層から成り、それら帯状金属層は、IGBTチップ10を封入するパッケージ(図示せず)の各エミッタ端子へ個々に接続され、各エミッタ端子からの主電流Imはパッケージの外で合流する。
In FIG. 2, the main current Im of the
図3はエミッタ電極13−原電極16の境界範囲において、また、図4は主電流Imを出力するIGBT素子44のみの範囲において、IGBTチップ10を高さ方向(高さ方向とは平板型IGBTチップ10の厚さ方向でもある。)へ切った断面である。従来のIGBTチップでは、原電極16がセンスパッド17を兼ね、原電極16の出力電流をそのまま検知電流Isとして使用していた。説明の便宜上、コレクタ電極側及びエミッタ電極側をそれぞれIGBTチップ10の「裏面側」及び「表面側」と呼ぶことにする。また、高さ方向に対して直角方向をIGBTチップ10の「面方向」と呼ぶことにする。
3 shows the boundary region between the
IGBTチップ10には、多数のIGBTがIGBTチップ10の高さ方向へ一層で同一構造で作り込まれている。IGBTの内、出力側をエミッタ端子Eへ接続されているものがIGBT素子44となり、出力側を原電極端子Egへ接続されているものがIGBT素子45となる。なお、原電極端子Egは、後述の調整抵抗部60の調整抵抗値を算出する際に図7の電圧計73の端子接続用にのみ使用するものであり、IGBTチップ10を封入するパッケージには端子として存在しないものである。エミッタ端子Eは、各IGBT素子44からのエミッタ電流が集まって、主電流Im(図2)を出力する。原電極端子Egは、各IGBT素子45からのエミッタ電流が集まって、検知電流Is(図2)を出力する。
In the
IGBTチップ10全体におけるIGBT素子44の個数に対するIGBT素子45の個数の比率は、例えば1/1000とされ、主電流Imに対する検知電流Isの比率も設計上、対応素子の個数比に従い1/1000となる。しかしながら、IGBTチップ10の製造上のばらつきのために、後述の調整抵抗部60による電流調整が行われないと、原電極端子Eg及びエミッタ端子Eからそれぞれ出力される検知電流Is及び主電流Imについての現実のls/lmは通常、1/1000からずれたものになる。
The ratio of the number of
図3において、コレクタ電極27は、IGBTチップ10の裏面全体にわたり露出して、パッケージ(図示せず)のコレクタ端子Cへ接続される。P+半導体基板28は、コレクタ電極27の表面側に固着している。N-層29は、P+半導体基板28の表面側にエピタキシャル成長により形成される。コレクタ電極27及びP+半導体基板28は、IGBTチップ10内の全部のIGBT素子44,45に共通となっている。図3及び図4において、複数のP領域30は、N-層29の表面から選択的に不純物を拡散して、形成される。各P領域30の表面には、2個のN+領域31が、このP領域30の表面から部位を選択しつつ該部位から不純物を拡散して、形成されている。
In FIG. 3, the
絶縁膜34は、N-層29の表面とN+領域31の表面とで挟まれたP領域30の表面上に形成される。絶縁膜34は、隣接するIGBT素子44間又はIGBT素子45間に連設されるように、N-層29の表面上にも形成されている。絶縁膜34は、図4に詳細に示されているように、N-層29の表面に接触する厚い層部分47と、層部分47の両端から延び出してP領域30の表面に接触している薄い層部分48とを有している。ゲート電極層35は、絶縁膜34上にほぼ均一厚さで形成され、例えばポリシリコンから成り、ゲート電極12(図1)へ接続されている。絶縁膜36は各ゲート電極層35の表面を被覆する。エミッタ電極13及び原電極16は、例えばアルミなどの金属から成り、P領域30及びN+領域31の両方に電気的に接続されるように、絶縁膜36の表面側に形成される。エミッタ電極13及び原電極16は、分離間隙41により電気的に相互に分離されている。エミッタ電極13は、パッケージ(図示せず)のエミッタ端子Eへ接続される。
Insulating
このように、各IGBT素子44は、P+基板28上にNチャネルの2重拡散型MOSFETを形成した構造を有しており、また後述の図5の等価回路から明らかなように、pnpnサイリスタとNチャネルMOSFETの複合素子となっている。コレクタ端子Cに正電圧が印加され、エミッタ端子Eに所定の負荷が接続され、ゲート端子Gに適当な制御電圧が印加される通常動作時において、N-層29から成るドレインに正孔が注入されるため、低いオン抵抗が達成される。また、ゲート端子Gはトランジスタの能動領域から絶縁されているため、電流は流れない。つまり、IGBTチップ10は、バイポーラトランジスタの低いオン抵抗とMOSFETの高い入力インピーダンスの両特性を兼備しており、例えばIGBT素子44を数千個並列接続したIGBTチップ10を形成することにより、数十Aの電流を流すことができる高性能なパワートランジスタが実現される。
As described above, each
図5は、IGBTチップ10の等価回路を示している。IGBT素子44,45は、出力側の接続端子がそれぞれエミッタ端子E及び原電極端子Egになっていること以外は、同一構造となっている。すなわち、IGBT素子44,45は、等価回路的に共にpnpトランジスタ52、MOSFET53、npnトランジスタ54及び拡散抵抗57から構成される。
FIG. 5 shows an equivalent circuit of the
pnpトランジスタ52のエミッタ、ベース及びコレクタは、それぞれP+半導体基板28、N-層29及びP領域30から成る。MOSFET53のソース、ゲート及びドレインは、それぞれN+領域31、P領域30及びN-層29から成る。npnトランジスタ54のエミッタ、ベース及びコレクタは、それぞれN+領域31、P領域30及びN-層29から成る。抵抗57は、P領域30に拡散抵抗としてpnpトランジスタ52のコレクタと原電極端子Egとの間に介在する。原電極端子Egは、IGBTチップ10を封入するパッケージ(図示せず)には存在せず、パッケージへの封入前のIGBTチップ10の検査のためにのみ、例えば後述の図7の電圧計73の端子接続用に使用するものであり、原電極16(図3)が原電極端子Egとなっている。センサ端子Esは、パッケージに配備され、後述の図6のセンスパッド(センサ部)17へ接続される。調整抵抗部60は、原電極16−センスパッド17間の領域に配設されて、原電極16−センスパッド17間の抵抗値を調整する。調整抵抗部60の具体的構成は、図6以降において後述する。
The emitter, base and collector of the
図5では、IGBT素子44,45はIGBTチップ10全体の中の一部しか図示されていないが、IGBT素子45もIGBTチップ10内に十分な個数、存在し、このIGBTチップ10では、IGBT素子45の全個数は、例えばIGBT素子44の全個数の1/1000とされている。Itは、コレクタ端子Cに流入する電流である。Itは、IGBT素子44側とIGBT素子45側とに分流し、各IGBT素子44にはIcが流入し、各IGBT素子45にはicが流入する。以降、1つのIGBT素子45における各部を流れる電流について説明するが、IGBT素子44,45は同一構造であるので、IGBT素子44や他のIGBT素子45における各部の電流も同一である。
In FIG. 5, only a part of the
図5の等価回路より明らかなように、IGBT素子45の電流ieは、MOSFET53を流れる電子電流idとpnpトランジスタ52のコレクタ電流(正孔電流)ihとの和になる。すなわち、1つのIGBT素子45から原電極端子Egに流れる電流をieとすれば、ie=id+ihの関数が成り立つ。ゲート端子Gに印加された制御信号により、その裏面側のP領域30にチャネルが形成されて、ドレインすなわちN-領域29に電子が注入される。一方、pnpトランジスタ52のベース、すなわちN-領域29にコレクタ、すなわちP+領域28から正孔が注入され、この注入された正孔の一部は上記電子と再結合して消滅し、残りはコレクタ電流ihとなってP領域30を流れる。
As is clear from the equivalent circuit of FIG. 5, the current ie of the
IGBT素子45に流れる電流が小さい範囲では、P領域30の拡散抵抗57の両端の電位差が小さく、npnトランジスタ54のベース−エミッタ間が短絡状態に保たれる。この状態では、npnトランジスタ54は動作せず、IGBT素子44は、NチャネルMOSFET53とpnpトランジスタ52の複合素子として動作する。この場合、pnpトランジスタ52のベース電流がNチャネルMOSFET53によって制御されることになるので、ゲート端子Gに加える制御信号によってIGBT素子45の電流ihを制御することが可能となる。
In a range where the current flowing through the
IGBT素子45に流れる電流ieが、例えばゲート端子Gに印加されるノイズ等の何らかの外的原因により増加すると、電子電流id及び正孔電流ihが増加する。このとき、正孔電流ihがある値を超えると、拡散抵抗57での電圧降下がnpnトランジスタ54の導通する閾値を超えてしまう。すなわち、npnトランジスタ54のベース−エミッタ間が、その拡散電位以上に順バイアスされてしまう。その結果、npnトランジスタ54とpnpトランジスタ52とから成るpnpnサイリスタ部が導通状態となる。この状態では、ゲート端子Gに印加する制御信号によってIGBT素子45の出力電流ieを制御することはできなくなる。これが、ラッチアップと呼ばれる現象である。
When the current ie flowing through the
原電極端子Egには、全部のIGBT素子45から出力されてくるieが流入し、原電極端子Egから出力される検知電流Isは、全部のieの合計値となる。後述の調整抵抗部60を省略して、原電極端子Egをセンスパッドとして、該センスパッドから検知電流IsをIGBTチップ10の外へ取り出す場合には、IGBTチップ10の製造ばらつきのために、主電流Imに対する検知電流isの比率が設計値(この例では1/1000)からずれる。このIGBTチップ10では、このずれは、IGBTチップ10に作り込まれてセンサ端子Es−原電極端子Eg間に介在する調整抵抗部60の抵抗値を調整することにより、Is/Imが設計値に修正される。これについて、以下に説明する。
The IE output from all the
図6において、下側絶縁層63は、原電極16−センスパッド17間においてN-層29の表面に形成される。複数の抵抗64は、原電極16−センスパッド17間に一定間隔の配列で、下側絶縁層63の上に形成される。抵抗間絶縁層65及び端子間絶縁層66は、短絡金属層67の形成に先立ち形成されるものであり、各抵抗64の両端子のみを表面側に露出させて、抵抗64の表面側に形成される。抵抗間絶縁層65は、抵抗64の列方向へ隣接する2つの抵抗64の間では、下側絶縁層63の表面に到達して、該2つの抵抗64を相互に絶縁している。端子間絶縁層66は、各抵抗64の両端子間の範囲を表面側から被覆している。
In FIG. 6, the lower insulating
図6では、原電極16とセンスパッド17との間に複数の短絡金属層67が存在する。これは、後述のレーザのトリミングの実施前の状態を示しているためであり、IGBTチップ10の作り込み時では、切除間隙68は形成されておらず、各短絡金属層67は、一体につながっているとともに、原電極16及びセンスパッド17へ連なっている。切除間隙68は、原電極16−センスパッド17間の調整抵抗部60の抵抗値を調整する際に、選択的に形成され、切除間隙68によって短絡金属層67は、抵抗64の列方向へ電気的に相互に分離した複数の区分に分割される。各抵抗64は、その表面側に切除間隙68が形成されることにより、調整抵抗部60の抵抗要素になる。調整抵抗部60の抵抗値は、抵抗要素となった各抵抗64の抵抗値と、抵抗要素間の接続関係(例:直列接続や並列接続)とにより一義に決まる。
In FIG. 6, a plurality of short-
抵抗64は、その表面側に形成されている端子間絶縁層66において表面側から切除間隙68を形成される前の段階では、すなわちIGBTチップ10の作り込み当初では、短絡金属層67が抵抗64の両端子間を短絡している。そのため、抵抗64は、その抵抗機能を無機能化され、調整抵抗部60の抵抗要素として作動しない状態になっている。これに対し、抵抗64は、その表面側に形成されている端子間絶縁層66にその表面側から切除間隙68が形成されると、短絡金属層67による抵抗64の両端子間の短絡が解除され、抵抗64は、抵抗機能を回復して、調整抵抗部60の抵抗要素として作動可能になる。
The
以下、説明の便宜上、短絡金属層67により両端が短絡状態となっている抵抗64を調整抵抗部60の「無効抵抗」と呼び、切除間隙68の形成により短絡金属層67による両端短絡を解除された抵抗64を調整抵抗部60の「有効抵抗」と呼ぶ。なお、無効抵抗は、原電極16−センスパッド17間の抵抗要素として機能していない状態の抵抗64を意味し、また、有効抵抗とは、原電極16−センスパッド17間の抵抗要素として機能している状態の抵抗64を意味する。無効抵抗から有効抵抗へ変更された抵抗64は、調整抵抗部60の抵抗要素となるので、調整抵抗部60の抵抗値の決定には、調整抵抗部60の有効抵抗のみが関与する。
Hereinafter, for convenience of explanation, the
図7では、5つの抵抗列が、原電極16−センスパッド17間に相互に並列接続された状態で介在している。各抵抗列は相互に直列接続された5つの抵抗64から成る。図7の調整抵抗部60の例では、すべての抵抗64はすべて同一の抵抗値となっている。IGBTチップ10の作り込み時では、どの抵抗列においても、1本の短絡金属層67が、両端においてそれぞれ原電極16及びセンスパッド17に接続され、切除間隙68により途切られることなく連続して延設される。そして、裏面側の5つの抵抗64の全部に対しその両端を短絡させて、全抵抗64を無効抵抗に保持している。その結果、原電極16−センスパッド17間の抵抗としての調整抵抗部60の抵抗値は0である。この状態では、センスパッド17から出力される検知電流Isは、原電極16から出力したときのIsと同一であって、通常、IGBTチップ10の製造上のばらつきのために、主電流Imに対する比率がIGBTチップ10の設計値からずれている。
In FIG. 7, five resistor strings are interposed between the
センサ端子Esから出力される検知電流Isに対し、主電流Imに対する該検知電流Isの比率がIGBTチップ10の設計値になるようにするために、抵抗64の幾つかが無効抵抗から有効抵抗へ変更される。抵抗64の無効抵抗から有効抵抗への変更は、該抵抗64に対してそれに並列関係となっている短絡金属層67の部分を、レーザのトリミングにより切除して、切除間隙68を形成することにより、行われる。具体的には、マイクロスコープを使ってマルチエミッタ部11(調整抵抗部60が含まれる。)の拡大画面を所定の表示器に表示し、トリミング個所は該拡大画面にはマーク表示されており、作業者は該マークにレーザ光を照射する。
In order to make the ratio of the detection current Is to the main current Im equal to the design value of the
検知電流Isの値を測定する際、電圧計73(図6)が、その両端を原電極16及びセンスパッド17へ接続され、調整抵抗部60及び電圧計73は、原電極16−センスパッド17間で相互に並列接続された状態になっている。原電極16−センスパッド17間の電圧Vは、電圧計73により測定される。
When measuring the value of the detection current Is, a voltmeter 73 (FIG. 6) is connected to the
調整抵抗部60の抵抗値をRとすると、調整抵抗部60を通過する電流としての検知電流Isについて、Is=V/Rの関係が成立し、該関係にから検知電流Isを検出することができる。該検知電流Isが主電流Imに対して設計値の比率となるように、調整抵抗部60の抵抗値Rが決められる。
When the resistance value of the
図7において、合計25個の抵抗64が原電極16−センスパッド17間の範囲に面方向へ重なることなく均一の分布(マトリクス配列)で作り込まれている。各抵抗64を指示するために、マトリクスの(行番号,列番号)を用いることにする。すなわち、図7では、原電極16−センスパッド17間を縦方向へ延びる抵抗64の列が合計5つ存在するが、左側から右側の列へ順番に列番号1〜5を定義する。さらに、抵抗64の各縦方向列において、抵抗64は縦方向へ5つずつ存在するが、原電極端子Eg側からセンサ端子Es側へ順番に行番号1〜5を定義する。図7では、有効抵抗は、(5,1),(4,2),(5,2),(3,3),(4,3),(5,3),(2,4),(3,4),(4,4),(5,5),(1,5),(2,5),(3,5),(4,5),(5,5)の抵抗64であり、その他の抵抗64は無効抵抗である。
In FIG. 7, a total of 25
図7では、各抵抗64はすべて単位抵抗rとされる。したがって、調整抵抗部60の抵抗値Rは、原電極16−センスパッド17間の5つの抵抗列が相互に並列接続されていて、各抵抗列における有効抵抗の数は左の抵抗列から順番に1,2,3,4,5となっているので、R−r間に次式の関係が成立し、Rが決定される。
1/R=1/r+1/(2・r)+1/(3・r)+1/(4・r)+1/(5・r)=60/(137・r)
In FIG. 7, all the
1 / R = 1 / r + 1 / (2 · r) + 1 / (3 · r) + 1 / (4 · r) + 1 / (5 · r) = 60 / (137 · r)
原電極16−センスパッド17間の抵抗64の抵抗列に関して、図7では複数列(5列)であるのに対し、図8では単一列となっている。また、図7の抵抗64では、全部の抵抗64は同一の抵抗値であるのに対し、図8における抵抗64は、相互に相違した抵抗値になっている。図8における5つの抵抗64の抵抗値はそれぞれ0.1Ω,0.2Ω,0.4Ω,0.8Ω,1.0Ωとされているとともに、原電極16からセンスパッド17の方へ小さい順に並べられている。
Regarding the resistance row of the
なお、0.1Ω,0.2Ω,0.4Ω,0.8Ωの小数第1位の1,2,4,8はそれぞれ二進数の"0001","0010","0100","1000"に対応付けている。こうして、調整抵抗部60の抵抗値は、0.1Ω〜2.5Ωの範囲で0.1Ω刻みで設定することができる。図8の例では、抵抗64が5行×1列の配置となっているとし、(1,1),(1,2)の2つの抵抗64が有効抵抗とされ、調整抵抗部60の抵抗値は0.3Ωになっている。
The first
図7及び図8では、レーザによるトリミング加工により切除間隙68を形成して、各抵抗64を有効抵抗にしている。これに対し、図9では、各抵抗の両端子間に大電流を流して、各抵抗64の両端に対して並列接続されている短絡金属層67の導体部分を焼き切ることにより、切除間隙68を形成する。
In FIG. 7 and FIG. 8, the cutting
各抵抗64は、原電極16側及びセンスパッド17側に端子77,78を有し、短絡金属層67は抵抗64の列方向へ幅広部81と幅狭部82とを交互に有している。幅広部81は、抵抗64の列方向へ隣接する原電極16側の抵抗64の端子78からセンスパッド17側の抵抗64の端子77までの範囲を占め、幅狭部82は、各抵抗64の端子77と端子78とを除外して、端子77から端子78までの範囲を占めている。
Each
幅狭部82は、幅広部81より電流通過面積が小さくなっているので、各幅狭部82に対し、その両側の幅広部81にピン状電極の先端を押し当てて、該ピン状電極間に所定値以上に電流を流すことにより、幅狭部82に十分な高熱が生じ、この高熱により幅狭部82が円滑に焼き切れて、切除間隙68が形成される。その際、抵抗64にも幾分かの電流が流れるが、わずかであり、抵抗64が損傷することはない。
Since the
こうして、IGBTチップ10は、その製造上のばらつきに対して、Is/Imが比率が設計値となるように、IGBTチップ10内の調整抵抗部60により修正されたIsをセンスパッド17から出力し、IGBTチップ10の動作中のセンスパッド17からのIsを監視する。そして、IGBTチップ10を内蔵するパッケージにおいて、IGBTチップ10のセンスパッド17へ接続される端子からパッケージの外へ出力されて来るIsが閾値を超えると、ラッチアップが生じたとして、IGBTチップ10のコレクタ端子Cへの電圧印加を直ちに停止して、IGBTチップ10の作動を中止し、IGBTチップ10の損傷を防止する。
In this way, the
図7の実施例では、各抵抗列を表面側から被覆している短絡金属層67の幅は、抵抗64の幅と等しくなっている。短絡金属層67の幅は、レーザのトリミングにより縦方向の一部を支障なく切断される幅であれば、抵抗64の幅に一致させる必要はなく、抵抗64の幅より長くても短くてもよい。
In the embodiment of FIG. 7, the width of the short-
実施例では、検知電流Isを検知電流としてIGBTチップ10から出力させるようにしているが、Imとの相関関係が認められる電流であって、IGBTチップ10の製造上のばらつきによりImに対する比率がばらつく電流であれば、Is以外の電流を検知電流として採用することができる。
In the embodiment, the detection current Is is output from the
例えば、図5のIGBT素子45において、MOSFET53及びnpnトランジスタ54を省略して、pnpトランジスタ52のみを残す。そして、残ったpnpトランジスタ52のベースへは1つのIGBT素子44のMOSFET53のドレインを接続し、該残ったpnpトランジスタ52のコレクタを原電極16へ接続して、各残ったpnpトランジスタ52からのコレクタ電流を原電極16に集める。さらに、調整抵抗部60により電流値を修正し、センスパッド17から出力した修正後の電流を検知電流(該検知電流もラッチアップ監視電流として利用可能である。)とすることもできる(特許文献1の第5図の構成に相当)。
For example, in the
本発明は、上述した実施例及び変形例の他にも、要旨の範囲内で変形した各種の構成を包含する。 In addition to the above-described embodiments and modifications, the present invention includes various configurations modified within the scope of the gist.
10・・・IGBTチップ、11・・・マルチエミッタ部、12・・・ゲート電極、13・・・エミッタ電極、16・・・原電極、17・・・センスパッド、27・・・コレクタ電極、35・・・ゲート電極、44,45・・・IGBT素子、67・・・短絡金属層、68・・・切除間隙、82・・・幅狭部。
DESCRIPTION OF
Claims (4)
検知電流を出力する電極と、
前記半導体装置の表面に露出し、作り込みの際には前記電極と前記センサ部とを接続する金属層と、
前記金属層の下側において前記電極と前記センサ部との間に配列された複数の抵抗とを備え、
前記金属層は、各抵抗の両端子間を短絡する短絡部分を有し、特定部分には短絡状態を解除する切除間隙が形成され、
前記切除間隙が形成された短絡部分に対応する抵抗の抵抗値により前記電極と前記センサ部との間の抵抗値が設定されることを特徴とする半導体装置。 A semiconductor device including a sensor unit for detecting a current flowing through a semiconductor element,
An electrode for outputting a detection current;
A metal layer that is exposed on the surface of the semiconductor device and connects the electrode and the sensor unit at the time of fabrication;
A plurality of resistors arranged below the metal layer and between the electrode and the sensor unit;
The metal layer has a short-circuit portion that short-circuits between both terminals of each resistor, and a specific portion is formed with an excision gap that releases the short-circuit state,
A semiconductor device , wherein a resistance value between the electrode and the sensor unit is set by a resistance value of a resistor corresponding to a short-circuit portion in which the ablation gap is formed .
前記切除間隙はレーザによるトリミングにより形成されることを特徴とする半導体装置。 The semiconductor device according to claim 1,
The semiconductor device according to claim 1, wherein the ablation gap is formed by laser trimming .
前記複数の抵抗は、相互に異なる抵抗値になっていることを特徴とする半導体装置。 The semiconductor device according to claim 1 or 2 ,
The plurality of resistors have different resistance values from each other .
前記半導体素子は絶縁ゲートバイポーラトランジスタ素子であり、
前記検知電流は、前記絶縁ゲートバイポーラトランジスタ素子のラッチアップを監視する電流であることを特徴とする半導体装置。 The semiconductor device according to any one of claims 1 to 3,
The semiconductor element is an insulated gate bipolar transistor element;
The semiconductor device according to claim 1, wherein the detection current is a current for monitoring latch-up of the insulated gate bipolar transistor element .
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010228325A JP5579013B2 (en) | 2010-10-08 | 2010-10-08 | Semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010228325A JP5579013B2 (en) | 2010-10-08 | 2010-10-08 | Semiconductor device |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2012084634A JP2012084634A (en) | 2012-04-26 |
JP5579013B2 true JP5579013B2 (en) | 2014-08-27 |
Family
ID=46243226
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010228325A Expired - Fee Related JP5579013B2 (en) | 2010-10-08 | 2010-10-08 | Semiconductor device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5579013B2 (en) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN110718586B (en) * | 2019-10-24 | 2023-05-16 | 上海擎茂微电子科技有限公司 | Latch-up resistant trench type insulated gate transistor device |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS636804A (en) * | 1986-06-26 | 1988-01-12 | 日本電気株式会社 | Manufacture of network resister |
JP2722453B2 (en) * | 1987-06-08 | 1998-03-04 | 三菱電機株式会社 | Semiconductor device |
JPH01129461A (en) * | 1987-11-16 | 1989-05-22 | Tdk Corp | Semiconductor device with current sensor and manufacture thereof |
JP2008047556A (en) * | 2006-08-10 | 2008-02-28 | Tokai Rika Co Ltd | Adjustment pattern structure of ladder resistor, and electronic component having the same |
JP2008103565A (en) * | 2006-10-19 | 2008-05-01 | Tokai Rika Co Ltd | Adjustment pattern structure for ladder resistance and electronic component having the same |
JP2010199149A (en) * | 2009-02-23 | 2010-09-09 | Mitsubishi Electric Corp | Semiconductor device |
-
2010
- 2010-10-08 JP JP2010228325A patent/JP5579013B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2012084634A (en) | 2012-04-26 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7919818B2 (en) | Semiconductor device | |
JP2010016103A (en) | Semiconductor device | |
JP2019102724A (en) | Semiconductor element | |
JP4230681B2 (en) | High voltage semiconductor device | |
JP6790908B2 (en) | Semiconductor device | |
JPH10132871A (en) | Semiconductor device | |
JP3125529B2 (en) | Semiconductor device | |
JP2004088001A (en) | Trench gate semiconductor device | |
JP2751650B2 (en) | Semiconductor circuit | |
JP2722453B2 (en) | Semiconductor device | |
JP5579013B2 (en) | Semiconductor device | |
JP6874443B2 (en) | Semiconductor devices and methods for manufacturing semiconductor devices | |
US7560773B2 (en) | Semiconductor device | |
US5594271A (en) | Load current detecting device including a multi-emitter bipolar transistor | |
JP6838504B2 (en) | Semiconductor devices and semiconductor circuit devices | |
JP3008900B2 (en) | Semiconductor device | |
JPH09139468A (en) | Semiconductor integrated circuit device | |
TWI744839B (en) | Semiconductor device | |
JP6774529B2 (en) | Semiconductor devices and semiconductor modules | |
JP2007287919A (en) | Semiconductor device with temperature detection function | |
JPS6364907B2 (en) | ||
JPH11214691A (en) | Semiconductor device | |
JP2010199149A (en) | Semiconductor device | |
JP3204227B2 (en) | Semiconductor device | |
JP2006156959A (en) | Semiconductor device |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20121128 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20140127 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20140204 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20140404 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20140617 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20140708 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5579013 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
LAPS | Cancellation because of no payment of annual fees |