JP5567437B2 - Semiconductor device and integrated circuit - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 62
- 238000002955 isolation Methods 0.000 claims description 8
- 239000000463 material Substances 0.000 claims 1
- 230000015556 catabolic process Effects 0.000 description 23
- 239000012535 impurity Substances 0.000 description 14
- 230000003071 parasitic effect Effects 0.000 description 14
- 239000000758 substrate Substances 0.000 description 8
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 7
- 229910052698 phosphorus Inorganic materials 0.000 description 7
- 239000011574 phosphorus Substances 0.000 description 7
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 6
- 229910052796 boron Inorganic materials 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 238000009792 diffusion process Methods 0.000 description 4
- 230000005684 electric field Effects 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000001681 protective effect Effects 0.000 description 3
- 239000011229 interlayer Substances 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 230000006378 damage Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000001771 impaired effect Effects 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000007789 sealing Methods 0.000 description 1
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- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Thin Film Transistor (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Description
本発明は、ドレイン端での電流集中を防止して静電放電(ESD:Electro static discharge)に対する耐性を向上させた半導体装置および該半導体装置を使用した集積回路に関する。 The present invention relates to a semiconductor device that has improved resistance to electrostatic discharge (ESD) by preventing current concentration at the drain end, and an integrated circuit using the semiconductor device.
一般に、パワーICは、低電圧デバイスと高耐圧デバイスの両方で構成され、例えば自動車業界等で広く用いられている。車載用の半導体装置の環境は過酷である。このため、静電放電や他の種類の電気的過渡現象に対して比較的高レベルの保護を必要とする。静電放電から半導体素子を保護する方法の1つとして、半導体素子と出力ピンの間に抵抗素子を挿入して、静電放電に伴う電流をその抵抗素子で制限することが考えられる。しかし、高耐圧デバイスであるLDMOS(横型MOS:Lateral Double Diffusion Metal-Oxide-Semiconductor)FET(たとえば、特許文献1参照)には、低オン抵抗と高耐圧の両立が求められている。したがって、抵抗素子を挿入すると、パッドから見たLDMOSFETの低オン抵抗の特性が損なわれるため得策ではない。 Generally, a power IC is composed of both a low voltage device and a high withstand voltage device, and is widely used in the automobile industry, for example. The environment of an on-vehicle semiconductor device is harsh. This requires a relatively high level of protection against electrostatic discharge and other types of electrical transients. As one method for protecting a semiconductor element from electrostatic discharge, it is conceivable to insert a resistance element between the semiconductor element and the output pin and limit the current accompanying the electrostatic discharge with the resistance element. However, an LDMOS (Lateral Double Diffusion Metal-Oxide-Semiconductor) FET (for example, see Patent Document 1), which is a high breakdown voltage device, is required to have both low on-resistance and high breakdown voltage. Therefore, if a resistance element is inserted, the low on-resistance characteristic of the LDMOSFET viewed from the pad is impaired, which is not a good idea.
従来のLDMOSFETは、静電放電が起きると、ドレイン端に強い電界がかかり、アバランシェ降伏が起きて、エレクトロンとホールが発生する。ホール電流は、LDMOSFET内の寄生バイポーラトランジスタのベースを通って流れ、その寄生ハイポーラトランジスタを活性化する。このときのコレクタ電流はドレイン端に局所的に集中し、その領域で熱的な暴走がおきて破壊に至り、十分な静電放電耐量が得られないという問題がある。また寄生バイポーラトランジスタが不活性のままであったとしても、高アバランシェ電流はドレイン端の電界強度を局所的に高くし、やはりその箇所で熱的な暴走が生じる。 When electrostatic discharge occurs in a conventional LDMOSFET, a strong electric field is applied to the drain end, avalanche breakdown occurs, and electrons and holes are generated. The hole current flows through the base of the parasitic bipolar transistor in the LDMOSFET and activates the parasitic hyperpolar transistor. At this time, the collector current is concentrated locally at the drain end, and thermal runaway occurs in that region, leading to breakdown, and there is a problem that sufficient electrostatic discharge resistance cannot be obtained. Even if the parasitic bipolar transistor remains inactive, the high avalanche current locally increases the electric field strength at the drain end, and thermal runaway occurs at that location.
上記のように、LDMOSFETでは、静電放電が起こると、ドレイン端に強い電界がかかり、アバランシェ降伏が起きて、寄生バイポーラトランジスタが活性化し、ドレイン端に局所的な電流集中が起こり、その領域で熱的な暴走が発生し、破壊に至る問題点があった。 As described above, in an LDMOSFET, when electrostatic discharge occurs, a strong electric field is applied to the drain end, avalanche breakdown occurs, a parasitic bipolar transistor is activated, local current concentration occurs at the drain end, and in that region Thermal runaway occurred and there was a problem that led to destruction.
本発明の目的は、ドレイン端での局所的な電流集中を防止して、静電放電に対する耐性が向上した半導体装置およびそれを使用した集積回路を提供することである。 An object of the present invention is to provide a semiconductor device with improved resistance to electrostatic discharge by preventing local current concentration at the drain end and an integrated circuit using the same.
上記課題を解決するために、請求項1にかかる発明の半導体装置は、 第1導電型高濃度埋め込み領域の上面に各々が接するように、第1導電型低濃度領域と第1導電型ウエル領域を互いに隣接して配置し、前記第1導電型低濃度領域の上面に第2導電型低濃度領域を配置し、ドレイン電極が接続される第1の第1導電型高濃度領域を前記第1導電型ウエル領域の上面に配置し、ソース電極が接続される第2の第1導電型高濃度領域を前記該第2導電型低濃度領域の上面に配置し、前記第1の第1導電型高濃度領域から少なくとも前記第2導電型低濃度領域の上面に向けて絶縁材による素子分離領域を配置し、前記第2導電型低濃度領域の上面に位置する箇所の上面にゲート酸化膜を介してゲート電極を配置し、前記第2導電型低濃度領域のうちの前記ゲート電極の下部にチャネルが形成されるようにしたMOS構造の半導体装置において、前記第1の第1導電型高濃度領域の下部の前記第1導電型ウエル領域を、前記第1の第1導電型高濃度領域と前記第1導電型高濃度埋め込み領域とを接続する第1導電型高濃度埋め込みコンタクト領域に置き換えるとともに、前記第2の第1導電型高濃度領域の一部を第2導電型高濃度領域にて置き換え、且つ該第2導電型高濃度領域が前記ソース電極に接続されるようにし、前記第2の第1導電型高濃度領域と前記第2導電型高濃度領域が、前記チャネルの幅方向に並ぶようにした、ことを特徴とする。 In order to solve the above-described problem, a semiconductor device according to a first aspect of the present invention includes a first conductivity type low concentration region and a first conductivity type well region so that each of the first conductivity type high concentration buried region is in contact with the upper surface. Are disposed adjacent to each other, a second conductivity type low concentration region is disposed on an upper surface of the first conductivity type low concentration region, and a first first conductivity type high concentration region to which a drain electrode is connected is defined as the first conductivity type. A second first conductivity type high-concentration region, which is disposed on the upper surface of the conductivity type well region, and to which a source electrode is connected, is disposed on the upper surface of the second conductivity type low concentration region, and the first first conductivity type An element isolation region made of an insulating material is disposed from the high concentration region toward at least the upper surface of the second conductivity type low concentration region, and a gate oxide film is interposed on the upper surface of the portion located on the upper surface of the second conductivity type low concentration region. The gate electrode is disposed, and the second conductivity type low concentration region In a semiconductor device having a MOS structure in which a channel is formed below the gate electrode, the first conductivity type well region below the first first conductivity type high concentration region is formed by the first first well type region. A first conductivity type high concentration buried contact region connecting the first conductivity type high concentration region and the first conductivity type high concentration buried region is replaced with a part of the second first conductivity type high concentration region. The second conductive type high concentration region is connected to the source electrode, and the second first conductive type high concentration region and the second conductive type high concentration region are connected to the source electrode. The channels are arranged in the width direction of the channel.
請求項2にかかる発明は、請求項1に記載の半導体装置において、前記第2の第1導電型高濃度領域と前記第2導電型高濃度領域が、交互に隣接して複数前記チャネルの幅方向に並んでいることを特徴とする。 According to a second aspect of the present invention, there is provided the semiconductor device according to the first aspect, wherein the second first-conductivity-type high-concentration regions and the second-conductivity-type high-concentration regions are alternately adjacent to each other and the width of the channel is plural. It is characterized by being aligned in the direction.
請求項3にかかる発明は、請求項1又は2に記載の半導体装置において、前記第2の第1導電型高濃度領域の前記チャネルの幅方向の長さが、前記第2導電型高濃度領域の前記チャネルの幅方向の長さよりも長いことを特徴とする。 According to a third aspect of the present invention, in the semiconductor device according to the first or second aspect, the length of the second first conductive type high concentration region in the width direction of the channel is the second conductive type high concentration region. Longer than the length of the channel in the width direction.
請求項4にかかる発明は、請求項1乃至3のいずれか1つに記載の半導体装置において、前記第1導電型ウエル領域の前記チャネルの長さ方向の距離を、前記第1導電型低濃度領域の深さよりも大きくしたことを特徴とする。 According to a fourth aspect of the present invention, in the semiconductor device according to any one of the first to third aspects, the distance in the length direction of the channel of the first conductive type well region is defined as the first conductive type low concentration. It is characterized by being larger than the depth of the region.
請求項5にかかる発明の集積回路は、請求項1乃至3のいずれか1つに記載の半導体装置を、前記ソース電極を前記ゲート電極と接続した第1の半導体装置とし、前記ドレイン電極と前記ソース電極を、保護対象としての第2の半導体装置のドレイン電極とソース電極に接続した集積回路であって、該第2の半導体装置は、前記第1の半導体装置の前記第1の第1導電型高濃度領域の下部を前記第1導電型ウエル領域のままとする他は前記第1の半導体装置と同じ構造とし、且つ前記第2の第1導電型高濃度領域の前記チャネルの幅方向の長さを、前記第1の半導体装置の前記第2の第1導電型高濃度領域の前記チャネルの幅方向の長さより短くした、ことを特徴とする。
According to a fifth aspect of the present invention, there is provided an integrated circuit, wherein the semiconductor device according to any one of the first to third aspects is a first semiconductor device in which the source electrode is connected to the gate electrode, and the drain electrode and the An integrated circuit in which a source electrode is connected to a drain electrode and a source electrode of a second semiconductor device to be protected, the second semiconductor device including the first first conductivity of the first semiconductor device. The structure is the same as that of the first semiconductor device except that the lower portion of the high-concentration type region remains the first conductive type well region, and the second high-conductivity type high-concentration region has a width direction of the channel. The length is shorter than the length in the width direction of the channel of the second first conductivity type high concentration region of the first semiconductor device.
本発明によれば、第1の第1導電型高濃度領域の下部の第1導電型ウエル領域を、第1の第1導電型高濃度領域と第1導電型高濃度埋め込み領域とを接続する第1導電型高濃度埋め込みコンタクト領域に置き換えるとともに、第2の第1導電型高濃度領域の一部を第2導電型高濃度領域にて置き換え、且つ第2導電型高濃度領域がソース電極に接続されるようにし、第2の第1導電型高濃度領域と第2導電型高濃度領域が、チャネルの幅方向に並ぶようにしたので、ドレイン電極とソース電極の間に静電放電による高電圧が印加したとき、寄生トランジスタの他に縦型トランジスタも活性化されるため、寄生トランジスタを流れる電流が抑制され、ドレイン端での局所的な電流集中が防止され、静電放電に対する耐性が向上する利点がある。 According to the present invention, the first conductivity type well region below the first first conductivity type high concentration region is connected to the first conductivity type high concentration region and the first conductivity type high concentration buried region. The first conductivity type high concentration buried contact region is replaced, a part of the second first conductivity type high concentration region is replaced with the second conductivity type high concentration region, and the second conductivity type high concentration region is used as the source electrode. Since the second first-conductivity-type high-concentration region and the second-conductivity-type high-concentration region are arranged in the width direction of the channel, a high level due to electrostatic discharge is generated between the drain electrode and the source electrode. When a voltage is applied, the vertical transistor is activated in addition to the parasitic transistor, so that the current flowing through the parasitic transistor is suppressed, local current concentration at the drain end is prevented, and resistance to electrostatic discharge is improved. There are advantages to doing.
本実施例では、請求項の第1導電型をN型とし、第2導電型をP型として説明するが、第1導電型をP型とし、第2導電型をN型とした構成にも適用できる。また、以下で説明する「濃度」は不純物の濃度を意味する。本実施例の半導体装置を端的に説明すると、素子分離領域の幅、つまり、N型ウエル領域の幅を、エピタキシャル成長によるN型低濃度領域の深さよりも長く設定し、第2のN型高濃度領域(エミッタ)とP型低濃度領域(ベース)とN型高濃度埋め込み領域(コレクタ)とで縦型NPNトランジスタQ1が形成されるようにし、N型高濃度埋め込み領域はN型高濃度コンタクト領域を経由して第1のN型高濃度領域に接続されるようにする。さらに、ソース電極に接続される第2のN型高濃度領域とP型高濃度領域を交互に隣接してチャネル幅方向に複数配置し、アバランシェ降伏で発生したホール電流がP型高濃度領域に流れる際、第2のN型高濃度領域の下のP型低濃度領域を通過するようにする。これにより、前記した縦型NPNトランジスタQ1内部ベース抵抗を高くすることができ、少しの電流でターンオンさせ、NPNトランジスタのターンオン電圧を低くする。また、第2のN型高濃度領域のチャネル幅方向の長さを変えることで内部ベース抵抗を調整することができ、NPNトランジスタのターンオン電圧を調整できる。 In the present embodiment, the first conductivity type is described as N-type and the second conductivity type is defined as P-type. However, the first conductivity type is defined as P-type and the second conductivity type is defined as N-type. Applicable. The “concentration” described below means the concentration of impurities. The semiconductor device of this embodiment will be described briefly. The width of the element isolation region, that is, the width of the N-type well region is set to be longer than the depth of the N-type low concentration region by epitaxial growth, and the second N type high concentration. The vertical NPN transistor Q1 is formed by the region (emitter), the P-type low concentration region (base), and the N-type high concentration buried region (collector), and the N-type high concentration buried region is an N-type high concentration contact region. To be connected to the first N-type high concentration region. Further, a plurality of second N-type high concentration regions and P-type high concentration regions connected to the source electrode are alternately arranged adjacent to each other in the channel width direction, and the hole current generated by the avalanche breakdown is generated in the P-type high concentration region. When flowing, it passes through the P-type low concentration region below the second N-type high concentration region. As a result, the internal base resistance of the vertical NPN transistor Q1 can be increased, and the turn-on voltage of the NPN transistor is lowered by turning on with a little current. Further, the internal base resistance can be adjusted by changing the length of the second N-type high concentration region in the channel width direction, and the turn-on voltage of the NPN transistor can be adjusted.
以下、本発明の実施例の半導体装置について説明する。本発明の半導体装置100は、単体で通常のトランジスタとして使用する際に静電放電に強い耐性を示すが、これを保護素子として使用するときは、図3に示すように、保護すべき高耐圧デバイス200にドレインとソースが共通接続される。このとき、半導体装置100のソース電極はゲート電極と共通接続される。図3の集積回路において、静電放電が起こると、高耐圧デバイス200のドレイン・ソース間に高電圧がかかるが、本実施例では、この高電圧による電流を半導体装置100のドレイン・ソース間に流すことにより、高耐圧デバイス200を保護する。図1にLDMOS構造の半導体装置100の断面図を、図2に同様のLDMOS構造の高耐圧デバイス200の断面図を示す。
A semiconductor device according to an embodiment of the present invention will be described below. The
図1において、(a)は半導体装置100の平面図、(b)は(a)のb-b断面図である。半導体装置100は、シリコンのP型半導体基板101と、コレクタとして機能するN型高濃度埋め込み領域102と、エピタキシャル成長されたN型低濃度領域103と、そのN型低濃度領域103に横方向拡散で形成されたN型ウエル領域104と、そのN型ウエル領域104に横方向拡散で形成されたN型高濃度埋め込みコンタクト領域105と、チャネルを形成するボディ(ベース)としてのP型低濃度領域106と、N型高濃度埋め込みコンタクト領域105の上面に配置されたドレイン領域としての第1のN型高濃度領域107と、P型低濃度領域106の上面に配置されたソース領域としての第2のN型高濃度領域108と、その第2のN型高濃度領域108と同じレベルに、つまりP型低濃度領域106の上面に、そのN型高濃度領域108と交互にチャネル幅方向(図1(a)の上下方向)に配置され、P型低濃度領域106に連続するP型高濃度領域109と、第1のN型高濃度領域107から第2のN型高濃度領域108の方向に伸びP型高濃度領域106の上面(図1の右端)のゲート絶縁膜と連続する素子分離領域110と、ポリシリコンのゲート電極111と、層間絶縁膜112と、第1のN型高濃度領域107に接続されるドレイン電極113Dと、第2のN型高濃度領域108に接続されるソース電極113Sと、全体を覆う保護膜114とで構成される。R1は第2のN型高濃度領域108の内部ベース抵抗である。MOS構造のチャネルは、P型低濃度領域106におけるゲート電極111の直下の位置に形成される。
1A is a plan view of the
さらに、MOS構造のデバイスの一部に、P型低濃度領域106をベースとし、第2のN型高濃度領域108をエミッタとし、N型高濃度埋め込み領域102をコレクタとする縦型NPNトランジスタQ1と、P型低濃度領域106をベースとし、第2のN型高濃度領域108をエミッタとし、N型高濃度埋め込みコンタクト領域105をコレクタとする寄生NPNトランジスタQ2が形成されている。
Further, a vertical NPN transistor Q1 having a P-type
P型半導体基板101はボロン等のP型不純物を導入して形成されたP型(正孔)伝導の領域であり、基板濃度は5.0×1014/cm−3程度である。N型高濃度埋め込み領域102はリン等のN型不純物を導入して形成されたN型(電子)伝導の領域であり、濃度は1.0×1016/cm−3〜7.0×1018/cm−3程度である。N型低濃度領域103はエピタキシャル成長で堆積されたN型(電子)伝導の領域であり、濃度は3.0×1015/cm−3程度である。N型ウエル領域104はリン等のN型不純物を導入して形成されたN型(電子)伝導の領域であり、濃度は5.0×1015/cm−3〜6.0×1016/cm−3程度である。N型高濃度埋め込みコンタクト領域105はリン等のN型不純物を導入して形成されたN型(電子)伝導の領域であり、濃度は1.0×1018/cm−3〜1.5×1019/cm−3程度である。第1および第2のN型高濃度領域107,108はリン等のN型不純物を導入して形成されたN型(電子)伝導の領域であり、濃度は5.0×1018/cm−3〜5.0×1019/cm−3程度である。P型低濃度領域106はボロン等のP型不純物を導入して形成されたP型(正孔)伝導の領域であり、濃度は5.0×1016/cm−3〜2.0×1017/cm−3程度である。P型高濃度領域109はボロン等のP型不純物を導入して形成されたP型(正孔)伝導の領域であり、濃度は5.0×1018/cm−3〜5.0×1019/cm−3程度である。N型高濃度領域107とN型高濃度埋め込み領域102は、N型高濃度埋め込みコンタクト領域105を介して電気的に導通している。
The P-
次に、図1の半導体装置100の動作を説明する。静電放電が起こると、ドレイン・ソース間に高電圧がかかる。このとき、ドレイン端、つまりドレインの素子分離領域110のゲート側(X点)でアバランジェ降伏が生じる。アバランシェ降伏で発生したホールは、P型低濃度領域106を通ってP型高濃度領域109に流れ込む。これにより、縦型NPNトランジスタQ1がオンし、ドレイン電極113Dから、N型高濃度領域107と、N型高濃度埋め込みコンタクト領域105と、N型高濃度埋め込み領域102を経由し、縦型NPNトランジスタQ1を経由して、静電放電電流がソース電極113Sに向けて流れる。また、寄生NPNトランジスタQ2もオンし、N型高濃度領域107と、N型ウエル領域104と、N型高濃度埋め込み領域102を経由し、寄生NPNトランジスタQ2を経由して、静電放電電流がソース電極113Sに向けて流れる。
Next, the operation of the
この結果、縦型NPNトランジスタQ1がオンすることにより、放電電流のバイパス経路が形成され、寄生NPNトランジスタQ2のみがオンするときよりも、N型高濃度領域107での局所的な電流集中が防止され、半導体装置100自体の静電放電に対する耐性が向上する。
As a result, when the vertical NPN transistor Q1 is turned on, a discharge current bypass path is formed, and local current concentration in the N-type
図2において、(a)は高耐圧デバイス200の平面図、(b)は(a)のb-b断面図である。高耐圧デバイス200は、シリコンのP型半導体基板201と、コレクタとして機能するN型高濃度埋め込み領域202と、エピタキシャル成長されたN型低濃度領域203と、そのN型低濃度領域203に横方向拡散で形成されたN型ウエル領域204と、チャネルを形成するボディ(ベース)としてのP型低濃度領域206と、N型ウエル領域204の上に配置されたドレイン領域としての第1のN型高濃度領域207と、P型低濃度領域206の上面に配置されたソース領域としての第2のN型高濃度領域208と、その第2のN型高濃度領域208と同じレベルに、つまりP型低濃度領域206の上面にそのN型高濃度領域208と交互にチャネル幅方向(図2(a)の上下方向)に配置され、P型低濃度領域206に連続するP型高濃度領域209と、第1のN型高濃度領域207から第2のN型高濃度領域208の方向に伸びP型高濃度領域206の上面(図2の右端)のゲート絶縁膜と連続する素子分離領域210と、ポリシリコンのゲート電極211と、層間絶縁膜212と、第1のN型高濃度領域207に接続されるドレイン電極213Dと、第2のN型高濃度領域208に接続されるソース電極213Sと、全体を覆う保護膜214とで構成される。R2は第2のN型高濃度領域208の内部ベース抵抗である。MOS構造のチャネルは、P型低濃度領域206におけるゲート電極211の直下の位置に形成される。ここでは、MOS構造の中に、P型低濃度領域206をベースとし、第2のN型高濃度領域208をエミッタとし、第2のN型高濃度領域207をコレクタとする寄生NPNトランジスタQ3が形成されている。
2A is a plan view of the
P型半導体塞板201はボロン等のP型不純物を導入して形成されたP型(正孔)伝導の領域であり、基板濃度は5.0×1014/cm−3程度である。N型高濃度埋め込み領域202はリン等のN型不純物を導入して形成されたN型(電子)伝導の領域であり、濃度は1.0×1016/cm−3〜7.0×1018/cm−3程度である。N型低濃度領域203はシリコンのエピタキシャル成長で堆積されたN型(電子)伝導の領域であり、濃度は3.0×1015/cm−3程度である。N型ウェル領域204はリン等のN型不純物を導入して形成されたN型(電子)伝導の領域であり、渡度は5.0×1015/cm−33〜6・0×1016/cm−3程度である。P型低濃度領域206はボロン等のP型不純物を導入して形成されたP型(正孔)伝導の領域であり、濃度は5.0×1016/cm−3〜2.0×1017/cm−3程度である。第1および第2のN型高濃度領域207,208はリン等のN型不純物を導入して形成されたN型(電子)伝導の領域であり、濃度は5.0×1018/cm−3〜5.0×1019/cm−3程度である。P型高濃度領域209はボロン等のP型不純物を導入して形成されたP型(正孔)伝導の領域であり、濃度は5.0×1018/cm−3〜5.0×1019/cm−3程度である。
The P-type
寄生NPNトランジスタQ3は、P型低濃度領域206をベースとし、第2のN型高濃度領域208をエミッタとし、第1のN型高濃度領域207をコレクタとするNPNトランジスタである。この寄生トNPNランジスタQ3は静電放電が起こったときにオンする。
The parasitic NPN transistor Q3 is an NPN transistor having the P-type
より詳細には、高耐圧デバイス200に静電放電が起こると、ドレイン端、つまりドレインの素子分離領域210のゲート側(Y点)に強い電界がかかり、アバランシェ降伏が起こって、電子とホールが発生する。アバランシェ降伏で発生したホールは、P型低濃度領域206を通ってP型高濃度領域209に流れ込む。これにより、寄生NPNトランジスタQ3がオンし、ドレイン側の第1のN型高濃度領域207に局所的な電流集中が起こり、その高耐圧デバイス200が破壊される。
More specifically, when electrostatic discharge occurs in the high-
そこで、本実施例では、高耐圧デバイス200に並列接続される保護素子としての半導体装置100のNPNトランジスタQ1,Q2のターンオン電圧Vtを、高耐圧デバイス200のNPNトランジスタQ3のそれよりも低下させることにより、静電放電時に、確実に先に半導体装置100のNPNトランジスタQ1,Q2が動作するようにする。図1および図2から分かるように、ドレイン側の素子分離領域110,210はチャネル長の方向(図1,2の(b)の横方向)の長さが異なるものの、半導体装置100のドレイン側構造は、高耐圧デバイス200のドレイン側構造と同じである。
Therefore, in this embodiment, the turn-on voltage Vt of the NPN transistors Q1 and Q2 of the
よって、半導体装置100の第2のN型高濃度領域108のチャネル幅方向の長さB1を高耐圧デバイス200の第2のN型高濃度領域208のチャネル幅方向の長さB2よりも長くすれば、静電放電時に、半導体装置100のNPNトランジスタQ1,Q2を高耐圧デバイス200のNPNトランジスタQ3よりも先にターンオンさせることができる。その理由は以下のとおりである。
Therefore, the length B1 in the channel width direction of the second N-type
図4は、第2のN型高濃度領域108,208のチャネル幅方向の長さB1,B2とNPNトランジスタのターンオン電圧Vtとの関係を示すグラフである。図5はNPNトランジスタのターンオン特性図である。本実施例の半導体装置100と高耐圧デバイス200は、P型高濃度領域109,209のチャネル幅方向の長さA1,A2を、第2のN型高濃度領域108,208のチャネル幅方向の長さB1,Bよりも短く設定して、P型高濃度領域109,209の占有面積を少なくし、所定の幅で第2のN型高濃度領域108,208と交互に配置することで、NPNトランジスタQ1,Q2,Q3の内部ベース抵抗R1,R2の値を高くする。NPNトランジスタQ1,Q2,Q3のターンオン電圧Vtは、内部ベース抵抗R1,R2の値が高いほど低くなる。
FIG. 4 is a graph showing the relationship between the lengths B1 and B2 in the channel width direction of the second N-type
従って、半導体装置100の第1のN型高濃度領域107のチャネル幅方向の長さB1を、高耐圧デバイス200の第1のN型高濃度領域の207チャネル幅方向の長さB2よりも長くする(B1>B2)ことで、半導体装置100のNPNトランジスタQ1,Q2のターンオン電圧Vtを、高耐圧デバイス200のNPNトランジスタQ3のターンオン電圧Vtよりも低くでき、静電放電時に、半導体装置100のNPNトランジスタQ1,Q2を高耐圧デバイス200のNPNトランジスタQ3よりも先にターンオン動作させ、高耐圧デバイス200の破壊を防止できる。このとき、半導体装置100においても、縦型のNPNトランジスタQ1も導通するので、NPNトランジスタQ2のみが導通する場合に比べて、NPNトランジスタQ2を通過する電流は少なくなり、ドレイン側の第1のN型高濃度領域107に局所的な電流集中が起こることはない。
Accordingly, the length B1 of the first N-type
なお、以上説明した実施例において、P型半導体基板101,201は、P型あるいはN型半導体基板の上面に絶縁膜を形成したSOI(Silicon On Insulator)構造の基板に置き換えることができる。
In the embodiment described above, the P-
Claims (5)
前記第1の第1導電型高濃度領域の下部の前記第1導電型ウエル領域を、前記第1の第1導電型高濃度領域と前記第1導電型高濃度埋め込み領域とを接続する第1導電型高濃度埋め込みコンタクト領域に置き換えるとともに、前記第2の第1導電型高濃度領域の一部を第2導電型高濃度領域にて置き換え、且つ該第2導電型高濃度領域が前記ソース電極に接続されるようにし、
前記第2の第1導電型高濃度領域と前記第2導電型高濃度領域が、前記チャネルの幅方向に並ぶようにした、
ことを特徴とする半導体装置。 The first conductivity type low concentration region and the first conductivity type well region are disposed adjacent to each other so as to be in contact with the upper surface of the first conductivity type high concentration buried region, and are disposed on the upper surface of the first conductivity type low concentration region. A second conductivity type low concentration region is disposed, a first first conductivity type high concentration region to which a drain electrode is connected is disposed on an upper surface of the first conductivity type well region, and a second electrode to which a source electrode is connected A first conductivity type high concentration region is disposed on an upper surface of the second conductivity type low concentration region and insulated from the first first conductivity type high concentration region to at least an upper surface of the second conductivity type low concentration region. An element isolation region made of a material is disposed, a gate electrode is disposed on an upper surface of a portion located on the upper surface of the second conductivity type low concentration region via a gate oxide film, and the element of the second conductivity type low concentration region is MOS in which a channel is formed below the gate electrode In the semiconductor device of the concrete,
The first conductivity type well region under the first first conductivity type high concentration region is connected to the first first conductivity type high concentration region and the first conductivity type high concentration buried region. A conductive type high concentration buried contact region is replaced, a part of the second first conductive type high concentration region is replaced with a second conductive type high concentration region, and the second conductive type high concentration region is the source electrode. To be connected to
The second first conductivity type high concentration region and the second conductivity type high concentration region are arranged in the width direction of the channel.
A semiconductor device.
前記第2の第1導電型高濃度領域と前記第2導電型高濃度領域が、交互に隣接して複数前記チャネルの幅方向に並んでいることを特徴とする半導体装置。 The semiconductor device according to claim 1,
2. The semiconductor device according to claim 1, wherein the second first-conductivity-type high-concentration region and the second-conductivity-type high-concentration region are alternately adjacent and arranged in the width direction of the channel.
前記第2の第1導電型高濃度領域の前記チャネルの幅方向の長さが、前記第2導電型高濃度領域の前記チャネルの幅方向の長さよりも長いことを特徴とする半導体装置。 The semiconductor device according to claim 1 or 2,
The length of the channel in the width direction of the second first conductivity type high concentration region is longer than the length of the second conductivity type high concentration region in the width direction of the channel.
前記第1導電型ウエル領域の前記チャネルの長さ方向の距離を、前記第1導電型低濃度領域の深さよりも大きくしたことを特徴とする半導体装置。 The semiconductor device according to any one of claims 1 to 3,
The semiconductor device according to claim 1, wherein a distance of the first conductivity type well region in a length direction of the channel is made larger than a depth of the first conductivity type low concentration region.
該第2の半導体装置は、前記第1の半導体装置の前記第1の第1導電型高濃度領域の下部を前記第1導電型ウエル領域のままとする他は前記第1の半導体装置と同じ構造とし、且つ前記第2の第1導電型高濃度領域の前記チャネルの幅方向の長さを、前記第1の半導体装置の前記第2の第1導電型高濃度領域の前記チャネルの幅方向の長さより短くした、
ことを特徴とする集積回路。
4. The semiconductor device according to claim 1, wherein the semiconductor device is a first semiconductor device in which the source electrode is connected to the gate electrode, and the drain electrode and the source electrode are protected as a second target. An integrated circuit connected to a drain electrode and a source electrode of a semiconductor device,
The second semiconductor device is the same as the first semiconductor device except that the lower portion of the first first conductivity type high concentration region of the first semiconductor device remains the first conductivity type well region. the structure, and said length second width direction of the channel of the first conductivity type high concentration region, the width direction of the channel of the said second of the first conductivity type high concentration region of the first semiconductor device Shorter than the length of
An integrated circuit characterized by that.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010208862A JP5567437B2 (en) | 2010-09-17 | 2010-09-17 | Semiconductor device and integrated circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010208862A JP5567437B2 (en) | 2010-09-17 | 2010-09-17 | Semiconductor device and integrated circuit |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2012064830A JP2012064830A (en) | 2012-03-29 |
JP5567437B2 true JP5567437B2 (en) | 2014-08-06 |
Family
ID=46060209
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010208862A Active JP5567437B2 (en) | 2010-09-17 | 2010-09-17 | Semiconductor device and integrated circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5567437B2 (en) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5949486B2 (en) * | 2012-11-16 | 2016-07-06 | トヨタ自動車株式会社 | Semiconductor device |
JP5920407B2 (en) | 2013-07-16 | 2016-05-18 | 株式会社デンソー | Semiconductor device |
JP2015032767A (en) * | 2013-08-06 | 2015-02-16 | 株式会社日立製作所 | Semiconductor device |
JP6383325B2 (en) * | 2014-06-27 | 2018-08-29 | 株式会社東芝 | Semiconductor device |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3120389B2 (en) * | 1998-04-16 | 2000-12-25 | 日本電気株式会社 | Semiconductor device |
JP2002026314A (en) * | 2000-07-06 | 2002-01-25 | Toshiba Corp | Semiconductor device |
JP4703196B2 (en) * | 2005-01-18 | 2011-06-15 | 株式会社東芝 | Semiconductor device |
JP5285373B2 (en) * | 2008-09-29 | 2013-09-11 | セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー | Semiconductor device |
-
2010
- 2010-09-17 JP JP2010208862A patent/JP5567437B2/en active Active
Also Published As
Publication number | Publication date |
---|---|
JP2012064830A (en) | 2012-03-29 |
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Legal Events
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A621 | Written request for application examination |
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