JP5559325B2 - 均一電圧分布のためバイアス抵抗器を備えるスイッチ - Google Patents

Description

[３５Ｕ．Ｓ．Ｃ．§１１９に基づく優先権の主張]
本特許出願は、本願の譲受人へ譲渡され、参照により本願に明示的に援用される、２００９年７月３０日に出願された米国仮出願第６１／２３０，０９１号、表題「均一電圧分布のためのバイアス抵抗器(BIAS RESISTORS FOR EVEN VOLTAGE DISTRIBUTION)」への優先権を主張する。

本開示は、一般的にはエレクトロニクスに、より具体的にはスイッチに関する。

無線通信装置の送信器等、様々なエレクトロニクス回路において、スイッチが一般的に使われている。スイッチは、金属酸化膜半導体（ＭＯＳ）トランジスタ等、様々な種類のトランジスタで実装できる。スイッチは一端子で入力信号を受信し、且つ制御信号を受信する。スイッチは、制御信号によってオンになる場合は入力信号を別の端子まで通過させ、制御信号によってオフになる場合は入力信号を遮断する。スイッチの優れた性能と高い信頼性を得ることが望まれる。

用語「例示的(exemplary)」は、本明細書では「例、事例、または例証である」ことを意味する語として使われている。ここで「例示的」であるとして説明される設計は、必ずしも他の設計より好ましい、または有利であると解釈されるべきものではない。

本明細書では、オフ状態での信頼性を向上させるために、スイッチング性能向上のための接続バルクと均一電圧分布のためのバイアス抵抗器とを備えるスイッチが説明される。これらのスイッチは、無線通信装置、携帯電話機、個人用デジタル補助装置（ＰＤＡ）、ハンドヘルド装置、無線モデム、ラップトップコンピュータ、コードレス電話機、Ｂｌｕｅｔｏｏｔｈ(登録商標)装置、家電装置等、様々な電子機器に利用できる。より明確にするために、以下において無線通信装置におけるスイッチの使用を説明する。

図１は、無線通信装置のブロック図を示す。 図２は、電力増幅器（ＰＡ）モジュールとスイッチプレクサを示す。 図３は、積層ＭＯＳトランジスタにより実装されたスイッチを示す。 図４Ａは、オン状態にあるＭＯＳトランジスタを示す。 図４Ｂは、オフ状態にあるＭＯＳトランジスタを示す。 図５は、スイッチング性能を向上させるため接続バルクを備えるスイッチを示す。 図６は、オフ状態にある図５のスイッチ内の種々ノードにおける電圧を示す。 図７は、スイッチング性能向上のための接続バルクと均一電圧分布のためのバイアス抵抗器とを備えるスイッチの例示的設計を示す。 図８は、スイッチング性能向上のための接続バルクと均一電圧分布のためのバイアス抵抗器とを備えるスイッチの例示的設計を示す。 図９は、スイッチを操作するプロセスを示す。

詳細な説明

無線通信装置１００の一例示的設計のブロック図を図１に示す。この例示的設計において、無線装置１００はデータプロセッサ１１０とトランシーバ１２０とを含む。トランシーバ１２０は、双方向通信をサポートする送信器１３０と受信器１７０とを含む。

送信経路において、データプロセッサ１１０は送信されるデータを処理（例えば符号化および変調）し、出力ベースバンド信号を送信器１３０へ提供する。送信器１３０において、アップコンバータ回路１４０は出力ベースバンド信号を処理（例えば増幅、フィルタおよび周波数アップコンバート）し、アップコンバートされた信号を提供する。アップコンバータ回路１４０は増幅器、フィルタ、ミキサ等を含むことがある。電力増幅器（ＰＡ）モジュール１５０は所望の出力電力レベルを得るためアップコンバートされた信号を増幅し、出力無線周波数（ＲＦ）信号を提供する。出力ＲＦ信号はスイッチ／デュプレクサ１６０を通ってアンテナ１６２経由で送信される。

受信経路において、アンテナ１６２は基地局および／または他の送信局によって送信されたＲＦ信号を受信し、受信ＲＦ信号を提供する。受信ＲＦ信号はスイッチ／デュプレクサ１６０を通って受信器１７０へ提供される。受信器１７０において、フロントエンドモジュール１８０は受信ＲＦ信号を処理（例えば増幅およびフィルタ）し、増幅されたＲＦ信号を提供する。フロントエンドモジュール１８０は低雑音増幅器（ＬＮＡ）、フィルタ等を含むことがある。ダウンコンバータ回路１９０は増幅されたＲＦ信号をさらに処理（例えば周波数ダウンコンバート、フィルタおよび増幅）し、データプロセッサ１１０へ入力ベースバンド信号を提供する。ダウンコンバータ回路１９０はミキサ、フィルタ、増幅器等を含むことがある。送信されたデータを復元するため、データプロセッサ１１０は入力ベースバンド信号をさらに処理（例えばデジタル化、復調および復号化）する。

図１は送信器１３０および受信器１７０の一例示的設計を示すものである。送信器１３０の全部または一部は、および／または受信器１７０の全部または一部は、１つ以上のアナログ集積回路（ＩＣ）、ＲＦ ＩＣ（ＲＦＩＣ）、ミックスドシグナルＩＣ等に実装できる。

データプロセッサ１１０は、送信器１３０および受信器１７０内の回路およびモジュールに対しコントロールを生成する。これらのコントロールが回路およびモジュールの動作を命令することで所望の性能を得る。データプロセッサ１１０はまた、無線装置１００のため他の機能を、例えば送信または受信されるデータの処理を遂行する。メモリ１１２は、データプロセッサ１１０のためのプログラムコードとデータを蓄積する。データプロセッサ１１０は、１つ以上の特定用途向け集積回路（ＡＳＩＣ）および／または他のＩＣに実装できる。

図２は、図１のＰＡモジュール１５０およびスイッチ／デュプレクサ１６０の一例示的設計のブロック図を示す。図２に示される例示的設計において、スイッチ／デュプレクサ１６０はデュプレクサ２５０ａおよび２５０ｂとスイッチプレクサ２６０とを含む。図２の残りの回路はＰＡモジュール１５０に含まれる。

ＰＡモジュール１５０において、スイッチ２２２はノードＮ１と駆動増幅器（ＤＡ）２２０の入力との間に結合されており、駆動増幅器２２０の出力はノードＮ３へ結合されている。入力ＲＦ信号はノードＮ１へ提供される。スイッチ２２４はノードＮ１およびＮ２間に結合されており、スイッチ２２６はノードＮ２およびＮ３間に結合されている。スイッチ２２８ａはノードＮ３と第１の電力増幅器（ＰＡ１）２３０ａの入力との間に結合されており、スイッチ２２８ｂはノードＮ３と第２の電力増幅器（ＰＡ２）２３０ｂの入力との間に結合されている。整合回路２４０ａは電力増幅器２３０ａの出力とノードＮ４との間に結合されており、整合回路２４０ｂは電力増幅器２３０ｂの出力とノードＮ５との間に結合されている。スイッチ２３２ａ、２３２ｂ、および２３２ｃの一端はノードＮ２へ結合されており、他端はノードＮ７、Ｎ８、およびＮ６へそれぞれ結合されている。スイッチ２４２ａおよび２４４ａの一端はノードＮ４へ結合されており、他端はノードＮ６およびＮ７へそれぞれ結合されている。スイッチ２４２ｂおよび２４４ｂの一端はノードＮ５へ結合されており、他端はノードＮ８およびＮ９へそれぞれ結合されている。整合回路２４０ｃはスイッチ２６２ｂと直列に結合されており、整合回路２４０ｃおよびスイッチ２６２ｂの組み合わせはノードＮ７およびＮ９間に結合されている。

バンド１用デュプレクサ２５０ａの送信ポートはノードＮ６へ結合されており、受信ポートは受信器（例えば図１のフロントエンドモジュール１８０）へ結合されており、共通ポートはスイッチ２６２ａを通じてノードＮ９へ結合されている。バンド２用デュプレクサ２５０ｂの送信ポートはノードＮ８へ結合されており、受信ポートは受信器へ結合されており、共通ポートはスイッチ２６２ｃを通じてノードＮ９へ結合されている。スイッチ２６２ｄはノードＮ９と受信器との間に結合されており、時分割二重（ＴＤＤ）をサポートするため、例えばグローバル移動通信システム（ＧＳＭ（登録商標））のため、使用される。アンテナ１６２はノードＮ９へ結合されている。

駆動増幅器２２０は信号増幅を提供するため選択され、さもなくばバイパスされる。各々の電力増幅器２３０も電力増幅を提供するため選択され、さもなくばバイパスされる。整合回路２４０ａは電力増幅器２３０ａに対し出力インピーダンス整合を提供し、整合回路２４０ｂは電力増幅器２３０ｂに対し出力インピーダンス整合を提供する。整合回路２４０ａおよび２４０ｂは目標入力インピーダンス（例えば４から６オーム）と目標出力インピーダンス（例えば５０オーム）を各々提供する。整合回路２４０ｃは、両方の電力増幅器２３０ａおよび２３０ｂがイネーブルされ、且つスイッチ２４４ａおよび２４４ｂが閉じられる場合に、整合回路２４０ａおよび２４０ｂに対しインピーダンス整合を提供する。整合回路２４０ａ、２４０ｂ、および２４０ｃはまた、調波周波数で不要な信号成分を減衰させるためフィルタリングを提供する。

ＰＡモジュール１５０は数通りの動作モードをサポートする。各動作モードには、ノードＮ１からゼロ個または１個以上の増幅器を経由しノードＮ９へ至る異なる信号経路が対応付けられる。常に１つの動作モードが選択される。選択された動作モードの信号経路は、送信器１５０においてスイッチを適切に制御することによって得られる。例えば、高電力モードには、ノードＮ１からスイッチ２２２、駆動増幅器２２０、スイッチ２２８ａおよび２２８ｂ、電力増幅器２３０ａおよび２３０ｂ、整合回路２４０ａおよび２４０ｂ、スイッチ２４４ａおよび２４４ｂ、整合回路２４０ｃ、およびスイッチ２６２ｂを通ってアンテナ１６２へ至る信号経路が対応付けられる。中電力モードには、ノードＮ１からスイッチ２２２、駆動増幅器２２０、スイッチ２２８ａ、電力増幅器２３０ａ、整合回路２４０ａ、スイッチ２４４ａ、整合回路２４０ｃ、およびスイッチ２６２ｂを通ってアンテナ１６２へ至る信号経路が対応付けられる。低電力モードには、ノードＮ１からスイッチ２２２、駆動増幅器２２０、スイッチ２２６および２３２ａ、整合回路２４０ｃ、およびスイッチ２６２ｂを通ってアンテナ１６２へ至る信号経路が対応付けられる。超低電力モードには、ノードＮ１からスイッチ２２４および２３２ａ、整合回路２４０ｃ、およびスイッチ２６２ｂを通ってアンテナ１６２へ至る信号経路が対応付けられる。他の動作モードをサポートすることもできる。

図２に示される例示的設計において、スイッチはＲＦ信号を送るために使用され、複数の動作モードをサポートできる。これらのスイッチは、ＭＯＳトランジスタ、別種のトランジスタ、および／または他の回路部品により、実装できる。より明確にするために、以下においてＭＯＳトランジスタで実装されたスイッチを説明する。スイッチはまた、様々なＩＣ加工技術により製造できる。例えばスイッチはシリコン・オン・インシュレータ（ＳＯＩ）で製造できる。ＳＯＩは、酸化シリコンやガラス等の絶縁体の上に薄いシリコン層を形成するＩＣプロセスである。その後、この薄いシリコン層の上にスイッチのためのＭＯＳトランジスタを作ることができる。ＳＯＩプロセスによりスイッチの寄生容量を減らし、スイッチを高速に動作させることができる。

図３は、積層Ｎ型ＭＯＳ（ＮＭＯＳ）トランジスタにより実装されたスイッチ３００の概略図を示す。スイッチ３００の中ではＫ個のＮＭＯＳトランジスタ３１０ａから３１０ｋがスタック構成（または直列）で結合されており、Ｋは１より大きい任意の整数でよい。（最後のＮＭＯＳトランジスタ３１０ｋを除く）各ＮＭＯＳトランジスタ３１０のドレインは後続のＮＭＯＳトランジスタのソースへ結合されている。最初のＮＭＯＳトランジスタ３１０ａのソースは入力ＲＦ信号（Ｖ_ＩＮ）を受け取り、最後のＮＭＯＳトランジスタ３１０ｋのドレインは出力ＲＦ信号（Ｖ_ＯＵＴ）を提供する。各ＮＭＯＳトランジスタ３１０は対称構造で実装でき、各ＮＭＯＳトランジスタのソースおよびドレインは入れ替えることができる。

Ｋ個のソースバイアス抵抗器３２０ａから３２０ｋの一端はノードＡへ結合されており、他端はＮＭＯＳトランジスタ３１０ａから３１０ｋのゲートへそれぞれ結合されている。抵抗器３２０ａから３２０ｋは同じ抵抗値(resistor value)を有し、この抵抗値は比較的大きく、例えば１キロオーム（ｋΩ）を上回る。ＮＭＯＳトランジスタ３１０をオンまたはオフにするため、ノードＡには制御信号（Ｖ_{ＣＯＮＴＲＯＬ}）が印加される。

図３は、ＮＭＯＳトランジスタにより実装されたスイッチを示すものである。スイッチは、Ｐ型ＭＯＳ（ＰＭＯＳ）トランジスタにより、または別種のトランジスタにより、実装することもできる。より簡潔にするために、これ以降はＮＭＯＳトランジスタで実装されたスイッチを説明する。ここで説明される技法は、ＮＭＯＳトランジスタ、ＰＭＯＳトランジスタ、および／または別種のトランジスタで実装されたスイッチに応用できる。

理想的には、スイッチ３００内の各ＮＭＯＳトランジスタ３１０はオンのときにＶ_ＩＮ信号を通し、オフのときにＶ_ＩＮ信号を遮断する。ただし実際には、各ＮＭＯＳトランジスタ３１０は有限オフインピーダンスを有する。また、各ＮＭＯＳトランジスタ３１０は、図３に示されるように、寄生ゲート−ソース容量（Ｃ_ＧＳ）と、寄生ゲート−ドレイン容量（Ｃ_ＧＤ）と、寄生ドレイン−ソース容量（Ｃ_ＤＳ）とを有する。これらの寄生容量は、オフ状態ばかりでなくオン状態にあるスイッチ３００の動作にも影響を及ぼす。より簡潔にするために、他の寄生容量は無視できるものと仮定する。例えば、ソース−バルク、ソース−基板、ドレイン−バルク、およびドレイン−基板寄生容量は無視できるものと仮定する。あるいはその影響を、例えばＳＯＩプロセスにより、軽減できるものとする。

図４Ａは、スイッチ３００内でオン状態にあるＮＭＯＳトランジスタ３１０の動作を示す。ＮＭＯＳトランジスタ３１０がオンになると、Ｖ_ＩＮ信号の一部はＣ_ＧＳおよびＣ_ＧＤキャパシタを経由しＶ_{ＣＯＮＴＲＯＬ}信号源へ至る漏れ経路を通過する。これは低インピーダンスを有する。この信号損失を減らすため、ＮＭＯＳトランジスタ３１０のゲートは対応する抵抗器３２０によりＲＦ浮遊（ＲＦ ｆｌｏａｔｅｄ）される。ＮＭＯＳトランジスタ３１０がオンになると、漏れ経路はＣ_ＧＳおよびＣ_ＧＤキャパシタと抵抗器３２０を経由しＶ_{ＣＯＮＴＲＯＬ}信号源へ至る。抵抗器３２０の高い抵抗は基本的にＲＦ周波数でＮＭＯＳトランジスタ３１０のゲートを浮遊させ、信号損失を減らす。図３には図示されていないが、Ｖ_{ＣＯＮＴＲＯＬ}信号は追加の抵抗器の一端へ印加されてもよい。この追加抵抗器の他端はノードＡへ結合される。この追加抵抗器により信号損失をさらに減らし、スイッチング性能を向上させることができる。

スイッチ３００内でオフ状態にあるＮＭＯＳトランジスタ３１０の動作を図４Ｂに示す。ＮＭＯＳトランジスタ３１０がオフになると、Ｖ_ＩＮ信号の一部は、（ｉ）直列に結合されたＣ_ＧＳおよびＣ_ＧＤキャパシタを通る第１の経路と、（ｉｉ）第１の経路と平行しＣ_ＤＳキャパシタを通る第２の経路とからなる漏れ経路を通過する。オフ状態における漏れ経路のインピーダンスＺ_ＯＦＦは次のように表すことができる。

式中、Ｃ_ＯＦＦは寄生キャパシタＣ_ＤＳ、Ｃ_ＧＳ、およびＣ_ＧＤによる漏れ経路の全静電容量であり、ωは対象の周波数である。

図５は、スイッチング性能を向上させるため接続バルクを備えるスイッチ５００の概略図を示す。スイッチ５００は、図３のＮＭＯＳトランジスタ３１０ａから３１０ｋおよび抵抗器３２０ａから３２０ｋと同様に結合された、Ｋ個の積層ＮＭＯＳトランジスタ５１０ａから５１０ｋと、Ｋ個のソースバイアス抵抗器５２０ａから５２０ｋとにより、実装されている。スイッチ５００は、一端がノードＢへ結合され、他端がＮＭＯＳトランジスタ５１０ａから５１０ｋのバルクノードへそれぞれ結合された、Ｋ個のバルクバイアス抵抗器５３０ａから５３０ｋをさらに含む。ノードＢにはバルク電圧（Ｖ_ＢＵＬＫ）が印加される。抵抗器５３０はＮＭＯＳトランジスタ５１０のバルクノードにＲＦ浮遊を提供する。これは、抵抗器５２０によりＮＭＯＳトランジスタ５１０のゲートをＲＦ浮遊させる場合と同様の利点を提供する。

Ｖ_ＢＵＬＫ電圧には、ＮＭＯＳトランジスタ５１０のソースにおける直流（ＤＣ）電圧より低い電圧を選択する。抵抗器５３０を通じてＮＭＯＳトランジスタ５１０のバルクノードへＶ_ＢＵＬＫ電圧を印加することにより、いくつかの利点が得られる。第１に、Ｖ_ＢＵＬＫ電圧はソース−バルク電圧（Ｖ_ＳＢ）に作用することによりＮＭＯＳトランジスタ５１０のオン／オフ状態を改善する。具体的には、Ｖ_ＢＵＬＫ電圧は、ＮＭＯＳトランジスタ５１０がオンのときにＮＭＯＳトランジスタ５１０の閾電圧（Ｖ_ＴＨ）を下げる、および／または、オフのときに閾電圧を上げる。これによりオン／オフ状態は改善する。第２に、Ｖ_ＢＵＬＫ電圧は、ＮＭＯＳトランジスタ５１０がオンのときにＮＭＯＳトランジスタ５１０の直線性を改善する。Ｖ_ＢＵＬＫ電圧による負のＶ_ＳＢ電圧がＮＭＯＳトランジスタ５１０の非直線性に起因する高調波を減らすことは、コンピュータシミュレーションで明らかとなっている。接続バルクを備える図５のスイッチ５００はこのほかにも、図３のバルクコンタクト（またはフローティングバルク）がないスイッチ３００を凌ぐ利点を有する。ただし、Ｖ_ＢＵＬＫ電圧はオフ状態にあるＮＭＯＳトランジスタ５１０の信頼性を低下させることがある。

図６は、オフ状態にある図５のスイッチ５００内の様々なノードにおけるＤＣ電圧を示す。図６に示される例で、Ｖ_ＩＮ信号はゼロボルト（０Ｖ）のＤＣ電圧を有し、Ｖ_ＯＵＴ信号も０ＶのＤＣ電圧を有し、Ｖ_ＢＵＬＫ電圧は−２Ｖに設定され、Ｖ_{ＣＯＮＴＲＯＬ}信号も−２Ｖに設定される。ＮＭＯＳトランジスタ５１０は低いＶ_{ＣＯＮＴＲＯＬ}電圧によってオフになる。一般的に、上述した利点を提供するためには、オフ状態でＶ_ＢＵＬＫ電圧はＮＭＯＳトランジスタ５１０のソース電圧より低くしなければならない。

図６に示されるように、バルク抵抗器５３０へ至るＮＭＯＳトランジスタ５１０のドレインとソースとの間には寄生ダイオード５３２が存在する。各ＮＭＯＳトランジスタ５１０で、一方の寄生ダイオード５３２の陽極はバルク抵抗器５３０へ結合され、陰極はＮＭＯＳトランジスタのソースへ結合される。他方の寄生ダイオード５３２の陽極はバルク抵抗器５３０へ結合され、陰極はＮＭＯＳトランジスタのドレインへ結合される。

寄生ダイオード５３２は、Ｖ_ＢＵＬＫ電圧がＮＭＯＳトランジスタ５１０のソース電圧より低い場合に逆バイアスされる。このときある程度の漏れ電流が寄生ダイオード５３２の中を流れ、積層ＮＭＯＳトランジスタ５１０の中間ノードＮ１からＮ_Ｋ−１は負の電圧に設定される。各中間ノードは、ある１つのＮＭＯＳトランジスタのソースと別のＮＭＯＳトランジスタのドレインとの間の接続に相当する。バイアス状態とデバイスのサイズによっては、中間ノードはＶ_ＢＵＬＫに近い電位に設定されることがある。

負のＶ_ＢＵＬＫ電圧による積層ＮＭＯＳトランジスタ５１０の中間ノードにおける負の電圧は、ＮＭＯＳトランジスタ５１０の信頼性を低下させることがある。具体的には、最初のＮＭＯＳトランジスタ５１０ａと最後のＮＭＯＳトランジスタ５１０ｋではゼロ以外のドレイン−ソース電圧（Ｖ_ＤＳ）が観測され、残りのＮＭＯＳトランジスタ５１０では約０ＶのＶ_ＤＳ電圧が観測される。最初と最後のＮＭＯＳトランジスタ５１０ａおよび５１０ｋのバイアス状態は残りのＮＭＯＳトランジスタ５１０のバイアス状態に比べて変わることがある。これはオフ状態のときに不均一な電圧分布／分割を招くことがある。例えば、スイッチ５００と第２のスイッチが共通ノードへ結合され、スイッチ５００はオフ状態になり、第２のスイッチはオン状態になって共通ノードへ大きいＲＦ信号を送る。スイッチ５００の一端子では大きいＲＦ信号が観測され、スイッチ５００の他の端子は０Ｖ ＤＣとなる。大きいＲＦ信号は、スイッチ５００内のＫ個のＮＭＯＳトランジスタ５１０にわたって均一に分割(divided and split)しなければならない。これにより、各ＮＭＯＳトランジスタ５１０のドレインおよびソースにわたって大きいＲＦ信号のごく一部が観測されるようなる。その結果、ＮＭＯＳトランジスタ５１０の信頼性は向上する。ただし、末端にある２つのＮＭＯＳトランジスタ５１０ａおよび５１０ｋのバイアス状態と中間にあるＮＭＯＳトランジスタ５１０のバイアス状態の違いにより、Ｋ個のＮＭＯＳトランジスタ５１０ａから５１０ｋにわたって大きいＲＦ信号が不均一に分割されることがある。ＲＦ信号の大部分が観測される各ＮＭＯＳトランジスタ５１０では信頼性が低下する。

図７は、オフ状態で信頼性を向上させるため、スイッチング性能向上のための接続バルクと均一電圧分布のためのバイアス抵抗器とを備えるスイッチ７００の一例示的設計の概略図を示す。スイッチ７００は図２に示されるスイッチのいずれにも使用できる。スイッチ７００は、図３のＮＭＯＳトランジスタ５１０ａから５１０ｋ、抵抗器５２０ａから５２０ｋ、および抵抗器５３０ａから５３０ｋと同様に結合された、Ｋ個の積層ＮＭＯＳトランジスタ７１０ａから７１０ｋと、Ｋ個のソースバイアス抵抗器７２０ａから７２０ｋと、Ｋ個のバルクバイアス抵抗器７３０ａから７３０ｋとにより実装されている。スイッチ７００は、Ｋ個のＮＭＯＳトランジスタ７１０ａから７１０ｋにそれぞれ対応するＫ個のバイアス抵抗器７４０ａから７４０ｋをさらに含む。各バイアス抵抗器７４０は、対応するＮＭＯＳトランジスタ７１０のソースおよびドレイン間に結合されている。

バイアス抵抗器７４０ａから７４０ｋは、スイッチ７００がオフ状態にあるときに中間ノードＮ１からＮ_Ｋ−１をほぼ同じ電圧（例えばソースＤＣバイアス電圧）に維持する。各バイアス抵抗器７４０は、対応するＮＭＯＳトランジスタ７１０のドレインおよびソースでほぼ同じ電圧を維持できるＤＣバイアス経路を提供できる。これは全Ｋ個のＮＭＯＳトランジスタ７１０ａから７１０ｋに整合バイアス状態をもたらす。整合バイアス状態は類似のソース／ドレインＤＣ電圧状態を有するＫ個のＮＭＯＳトランジスタ７１０ａから７１０ｋによって定量化される。Ｋ個のＮＭＯＳトランジスタ７１０ａから７１０ｋの整合バイアス状態はオフ状態で均等の電圧分割をもたらす。

バイアス抵抗器７４０ａから７４０ｋはまた、スイッチ７００がオフ状態にあるときに漏れ経路の働きをする。図４Ｂを再び参照すると、バイアス抵抗器７４０ａから７４０ｋは、Ｃ_ＤＳキャパシタを含む第２の経路のほかにＣ_ＧＳおよびＣ_ＧＤキャパシタを含む第１の経路と平行な第３の経路を形成する。バイアス抵抗器７４０ａから７４０ｋは同じ抵抗値Ｒ_{ＢＩＡＳ１}を有する。この抵抗値はオフ状態で漏れを減らすにあたって十分に大きい値とする。一例示的設計において、Ｒ_{ＢＩＡＳ１}には、式（１）に示されるＺ_ＯＦＦインピーダンスより少なくとも１桁大きい値を、すなわちＲ_{ＢＩＡＳ１}≧１０・Ｚ_ＯＦＦを選択できる。別の例示的設計において、Ｒ_{ＢＩＡＳ１}には、Ｚ_ＯＦＦインピーダンス以上の値を、すなわちＲ_{ＢＩＡＳ１}≧Ｚ_ＯＦＦを選択できる。別の基準に基づきＲ_{ＢＩＡＳ１}を選択することもできる。一例示的設計において、Ｒ_{ＢＩＡＳ１}は１０ＫΩより大きい。これとは別の抵抗値をバイアス抵抗器７４０に選ぶこともできる。

ＭＯＳトランジスタの直線性を改善するため、ＭＯＳトランジスタのソースおよびドレイン間に抵抗器を加えることができる。図７に示される例示的設計では、スイッチ内の全ＭＯＳトランジスタにわたって整合バイアス状態を得るため、ゼロ以外のＶ_ＳＢ電圧を有する各ＭＯＳトランジスタのソースおよびドレイン間にバイアス抵抗器を加えることができる。このバイアス抵抗器は追加的機能を果たす。つまり、ＭＯＳトランジスタへバルク電圧が印加されるときにＭＯＳトランジスタの信頼性を向上させる。

図８は、オフ状態で信頼性を向上させるため、スイッチング性能向上のための接続バルクと均一電圧分布のためのバイアス抵抗器とを備えるスイッチ７０２の一例示的設計の概略図を示す。スイッチ７０２もまた、図２に示されるスイッチのいずれにも使用できる。スイッチ７０２は、図３のＮＭＯＳトランジスタ５１０ａから５１０ｋ、抵抗器５２０ａから５２０ｋ、および抵抗器５３０ａから５３０ｋと同様に結合された、Ｋ個の積層ＮＭＯＳトランジスタ７１０ａから７１０ｋと、Ｋ個のソースバイアス抵抗器７２０ａから７２０ｋと、Ｋ個のバルクバイアス抵抗器７３０ａから７３０ｋとにより実装されている。スイッチ７０２は、Ｋ個の積層ＮＭＯＳトランジスタ７１０ａから７１０ｋにより形成されるＫ−１個の中間ノードＮ１からＮ_Ｋ−１にそれぞれ対応するＫ−１個のバイアス抵抗器７５０ａから７５０ｊをさらに含む。各バイアス抵抗器７５０の一端は対応する中間ノードへ結合され、他端は回路アース(circuit ground)（図８に図示）へ、またはスイッチ７０２へ印加されるＶ_ＩＮ信号のＤＣ電圧へ結合される。

バイアス抵抗器７５０ａから７５０ｊは、スイッチ７０２がオフ状態にあるときに中間ノードをほぼ同じ電圧（例えばソースＤＣバイアス電圧）に維持する。各バイアス抵抗器７５０は回路アースへ至るＤＣバイアス経路を提供でき、これが対応する中間ノードの電圧を約０Ｖに維持する。これは全Ｋ個のＮＭＯＳトランジスタ７１０ａから７１０ｋに整合バイアス状態をもたらし、さらにこの整合バイアス状態がオフ状態で均等の電圧分割をもたらす。

バイアス抵抗器７５０ａから７５０ｊはまた、スイッチ７０２がオンまたはオフ状態にあるときに漏れ経路の働きをする。バイアス抵抗器７５０ａから７５０ｊは同じ抵抗値Ｒ_{ＢＩＡＳ２}を有する。この抵抗値はオン状態で挿入損失を減らすにあたって十分に大きい値とする。一例示的設計において、Ｒ_{ＢＩＡＳ２}は１０ＫΩより大きい。これとは別の抵抗値をバイアス抵抗器７５０に選ぶこともできる。

図７のバイアス抵抗器７４０と図８のバイアス抵抗器７５０は様々なＩＣ加工技術により様々な方法で実装できる。一例示的設計では、高い抵抗率を有するポリシリコンによりバイアス抵抗器を実装できる。この場合はバイアス抵抗器の面積が小さくなり、寄生容量も減る。いずれも望ましいことである。ＮＭＯＳトランジスタの近くでバイアス抵抗器を実装することもできる。

一例示的設計では、スイッチを実装するため、装置は複数のトランジスタと少なくとも１つの抵抗器とを備える。複数のトランジスタ（例えば図７および８のＮＭＯＳトランジスタ７１０）はスタックに結合され、スタック内の第１のトランジスタには第１の電圧が印加され、トランジスタのバルクノードには第２の電圧が印加される。第２の電圧は第１の電圧より低い。例えば、第１の電圧は０Ｖであり、第２の電圧は負の電圧であり、スタック内の各トランジスタは負のソース−バルク電圧を有する。第１の電圧はスイッチへ印加される入力ＲＦ信号のＤＣ成分である。トランジスタはＭＯＳトランジスタ（例えばＮＭＯＳトランジスタ）からなり、または別種のトランジスタからなる。

トランジスタがオフのときにトランジスタの整合バイアス状態を維持するため、スタック内の少なくとも１つの中間ノードには少なくとも１つの抵抗器が結合される。各中間ノードは、スタック内の１トランジスタのソースと別のトランジスタのドレインとの間の接続に相当する。図７に示される一例示的設計において、少なくとも１つの抵抗器（例えば抵抗器７４０）は、スタック内の各トランジスタにつき１つの抵抗器をなし、各抵抗器は対応するトランジスタのソースおよびドレイン間に結合される。図８に示される別の例示的設計において、各抵抗器（例えば抵抗器７５０）は各中間ノードと第１の電圧との間に結合される。これらの例示的設計では、トランジスタがオフのときにトランジスタの整合バイアス状態を維持するため、少なくとも１つの抵抗器は、各トランジスタのソースを第１の電圧に維持する、および／または各トランジスタにつきゼロのドレイン−ソース電圧を維持する。面積と寄生容量を減らすため、少なくとも１つの抵抗器は、高い抵抗率を有するポリシリコンや他の何らかの材料により実装される。少なくとも１つの抵抗器は十分に大きい値を、例えばトランジスタがオフのときに各トランジスタのインピーダンスより大きい値を有する。

装置はさらに、複数のトランジスタのための複数のバルクバイアス抵抗器（例えば図７および８の抵抗器７３０）を、各トランジスタにつき１バルクバイアス抵抗器ずつ備える。各バルクバイアス抵抗器は、対応するトランジスタのバルクノードと第２の電圧との間に結合される。

別の例示的設計では、スイッチを実装するため、集積回路は複数のＭＯＳトランジスタと少なくとも１つの抵抗器とを備える。複数のＭＯＳトランジスタはスタックに結合され、スタック内の第１のＭＯＳトランジスタには第１の電圧が印加され、複数のＭＯＳトランジスタのバルクノードには第２の電圧が印加される。第２の電圧は第１の電圧より低い。ＭＯＳトランジスタがオフのときにＭＯＳトランジスタの整合バイアス状態を維持するため、スタック内の少なくとも１つの中間ノードには少なくとも１つの抵抗器が結合される。一例示的設計において、少なくとも１つの抵抗器は、スタック内の各ＭＯＳトランジスタにつき１つの抵抗器をなし、各抵抗器は、対応するＭＯＳトランジスタのソースおよびドレイン間に結合される。別の例示的設計において、少なくとも１つの抵抗器の各々は、各中間ノードと第１の電圧との間に結合される。

さらに別の例示的設計において、装置（例えば無線通信装置）はモジュールを備える。このモジュールは、複数の信号経路を実装するため複数のスイッチを備える。モジュールはＲＦ信号を受信し、且つ複数の信号経路のいずれか１つを通じてＲＦ信号を送る。各々のスイッチは、スタックに結合された複数のトランジスタと、少なくとも１つの抵抗器とを備える。複数のトランジスタにおいて、スタック内の第１のトランジスタには第１の電圧が印加され、トランジスタのバルクノードには第２の電圧が印加される。第２の電圧は第１の電圧より低い。トランジスタがオフのときにトランジスタの整合バイアス状態を維持するため、（例えば図７または８に示されるように）スタック内の少なくとも１つの中間ノードには少なくとも１つの抵抗器が結合される。一例示的設計において、モジュールはスイッチプレクサであって、例えば図２のスイッチプレクサ２６０である。別の例示的設計において、モジュールは、イネーブルされたときにＲＦ信号を増幅する少なくとも１つの電力増幅器をさらに備えるＰＡモジュールである。モジュールは、複数の信号経路を備える他の何らかのユニットであってもよい。

図９は、スイッチを操作するプロセス９００の一例示的設計を示す。スタックに結合された複数のトランジスタの第１のトランジスタには第１の電圧が印加される（ブロック９１２）。複数のトランジスタのバルクノードには第１の電圧より低い第２の電圧が印加される（ブロック９１４）。例えばスタック内の少なくとも１つの中間ノードへ結合された少なくとも１つの抵抗器により、複数のトランジスタがオフのときに複数のトランジスタの整合バイアス状態が維持される（ブロック９１６）。ブロック９１６の一例示的設計では、各トランジスタのソースおよびドレイン間に結合され各トランジスタのソースを第１の電圧に維持する抵抗器により、トランジスタの整合バイアス状態が維持される。ブロック９１６の別の例示的設計では、スタック内の各中間ノードと第１の電圧との間に結合され各トランジスタのソースを第１の電圧に維持する抵抗器により、トランジスタの整合バイアス状態が維持される。

ここで説明した、スイッチング性能向上のための接続バルクと均一電圧分布のためのバイアス抵抗器とを備えるスイッチは、ＩＣ、アナログＩＣ、ＲＦＩＣ、ミックスドシグナルＩＣ、ＡＳＩＣ、プリント集積回路（ＰＣＢ）、電子機器等に実装できる。これらのスイッチはまた、相補型金属酸化膜半導体（ＣＭＯＳ）、ＮＭＯＳ、ＰＭＯＳ、バイポーラ接合トランジスタ（ＢＪＴ）、バイポーラＣＭＯＳ（ＢｉＣＭＯＳ）、シリコンゲルマニウム（ＳｉＧｅ）、ガリウムヒ素（ＧａＡｓ）等、様々なＩＣ加工技術で製造できる。スイッチはＳＯＩスイッチとして実装することもできる。

ここで説明したスイッチを実装する装置は単独のデバイスでよく、あるいはより大きいデバイスの一部であってもよい。デバイスは、（ｉ）単独のＩＣ、（ｉｉ）データおよび／または命令を蓄積するメモリＩＣを含む１つ以上のＩＣ一式、（ｉｉｉ）ＲＦ受信器（ＲＦＲ）やＲＦ送受信器（ＲＴＲ）等のＲＦＩＣ、（ｉｖ）移動局モデム（ＭＳＭ）等のＡＳＩＣ、（ｖ）他のデバイスの中に組み込まれるモジュール、（ｖｉ）受信器、携帯電話機、無線装置、送受話器、またはモバイルユニット、（ｖｉｉ）その他であってよい。

１つまたは複数の例示的設計において、ここで説明した機能はハードウェア、ソフトウェア、ファームウェア、またはこれらの組み合わせで実装できる。ソフトウェアで実装される場合、機能は、１つ以上の命令またはコードとして、コンピュータ可読媒体で蓄積または伝送できる。コンピュータ可読媒体にはコンピュータ蓄積媒体と通信媒体があり、ある１つの場所から別の場所にコンピュータプログラムを移動するのに役立つ媒体を含む。蓄積媒体は、コンピュータによるアクセスが可能な何らかの入手可能な媒体でよい。限定ではなく例として、かかるコンピュータ可読媒体は、ＲＡＭ、ＲＯＭ、ＥＥＰＲＯＭ、ＣＤ−ＲＯＭまたは他の光学式ディスクストレージ、磁気式ディスクストレージまたは他の磁気式蓄積装置、または所望のプログラムコードを命令またはデータ構造の形で保持または蓄積するため使用でき且つコンピュータによりアクセスできる他の媒体を含む。また、接続は厳密にはコンピュータ可読媒体と呼ばれる。例えば、同軸ケーブル、光ファイバケーブル、ツイストペア、デジタル加入者回線（ＤＳＬ）、または赤外線、電波、およびマイクロ波等の無線技術を使用し、ウェブサイト、サーバ、または他の遠隔発信元からソフトウェアが送信される場合、同軸ケーブル、光ファイバケーブル、ツイストペア、ＤＳＬ、または赤外線、電波、およびマイクロ波等の無線技術は、媒体の定義に含まれる。ここで使用されるディスク（ｄｉｓｋおよびｄｉｓｃ）は、コンパクトディスク（ＣＤ）、レーザディスク、光ディスク、デジタル多用途ディスク（ＤＶＤ）、フロッピー（登録商標）ディスク、およびブルーレイディスクを含み、ディスク（ｄｉｓｋ）は通常データを磁気方式で再生し、ディスク（ｄｉｓｃ）はデータをレーザにより光学方式で再生する。上記の組み合わせもまたコンピュータ可読媒体の範囲に含まれるものとする。

本開示の以上の説明は、当業者が本開示を作成または使用することを可能とするため提供されている。本開示に対する様々な修正は当業者にとって明白であり、本明細書で規定された一般原理は本開示の範囲から逸脱することなく他のバリエーションに応用できる。したがって、本開示は本明細書で説明された例および設計に限定されず、本明細書で開示された原理および新規の特徴に相応の最も広い範囲が認められる。
以下に、出願当初の特許請求の範囲に記載された発明を付記する。
［Ｃ１］
スタックに結合された複数のトランジスタであって、前記スタック内の第１のトランジスタには第１の電圧が印加され、前記複数のトランジスタのバルクノードには第２の電圧が印加され、前記第２の電圧は前記第１の電圧より低い、複数のトランジスタと、
オフのときに前記複数のトランジスタの整合バイアス状態を維持するため、前記スタック内の少なくとも１つの中間ノードへ結合された少なくとも１つの抵抗器であって、各中間ノードは、前記スタック内の１トランジスタのソースと別のトランジスタのドレインとの間の接続に相当する、少なくとも１つの抵抗器と
を備える、装置。
［Ｃ２］
前記少なくとも１つの抵抗器は前記スタック内の各トランジスタにつき１つの抵抗器をなし、各抵抗器は対応するトランジスタの前記ソースおよびドレイン間に結合される、Ｃ１に記載の装置。
［Ｃ３］
前記少なくとも１つの抵抗器の各々は各中間ノードと前記第１の電圧との間に結合される、Ｃ１に記載の装置。
［Ｃ４］
前記複数のトランジスタのための複数のバルクバイアス抵抗器を、各トランジスタにつき１バルクバイアス抵抗器ずつさらに備え、各バルクバイアス抵抗器は対応するトランジスタのバルクノードと前記第２の電圧との間に結合される、Ｃ１に記載の装置。
［Ｃ５］
オフのときに前記複数のトランジスタの整合バイアス状態を維持するため、前記少なくとも１つの抵抗器は前記複数のトランジスタの各々の前記ソースを前記第１の電圧に維持する、Ｃ１に記載の装置。
［Ｃ６］
オフのときに前記複数のトランジスタの整合バイアス状態を維持するため、前記少なくとも１つの抵抗器は前記複数のトランジスタの各々につきゼロのドレイン−ソース電圧を維持する、Ｃ１に記載の装置。
［Ｃ７］
前記第１の電圧はゼロボルトであり、第２の電圧は負の電圧であり、前記複数のトランジスタの各々は負のソース−バルク電圧を有する、Ｃ１に記載の装置。
［Ｃ８］
前記複数のトランジスタは入力無線周波数（ＲＦ）信号を受信するスイッチを形成し、前記第１の電圧は前記ＲＦ信号の直流（ＤＣ）成分によって決定される、Ｃ１に記載の装置。
［Ｃ９］
前記少なくとも１つの抵抗器はポリシリコンにより実装される、Ｃ１に記載の装置。
［Ｃ１０］
前記少なくとも１つの抵抗器は、オフのときに各トランジスタのインピーダンスより大きい値を有する、Ｃ１に記載の装置。
［Ｃ１１］
前記複数のトランジスタは金属酸化膜半導体（ＭＯＳ）トランジスタからなる、Ｃ１に記載の装置。
［Ｃ１２］
スタックに結合された複数の金属酸化膜半導体（ＭＯＳ）トランジスタであって、前記スタック内の第１のＭＯＳトランジスタには第１の電圧が印加され、前記複数のＭＯＳトランジスタのバルクノードには第２の電圧が印加され、前記第２の電圧は前記第１の電圧より低い、複数のＭＯＳトランジスタと、
オフのときに前記複数のＭＯＳトランジスタの整合バイアス状態を維持するため、前記スタック内の少なくとも１つの中間ノードへ結合された少なくとも１つの抵抗器であって、各中間ノードは、前記スタック内の１ＭＯＳトランジスタのソースと別のＭＯＳトランジスタのドレインとの間の接続に相当する、少なくとも１つの抵抗器と
を備える、集積回路。
［Ｃ１３］
前記少なくとも１つの抵抗器は前記スタック内の各ＭＯＳトランジスタにつき１つの抵抗器を備え、各抵抗器は対応するＭＯＳトランジスタの前記ソースおよびドレイン間に結合される、Ｃ１２に記載の集積回路。
［Ｃ１４］
前記少なくとも１つの抵抗器の各々は各中間ノードと前記第１の電圧との間に結合される、Ｃ１２に記載の集積回路。
［Ｃ１５］
前記複数のＭＯＳトランジスタのための複数のバルクバイアス抵抗器を、各ＭＯＳトランジスタにつき１バルクバイアス抵抗器ずつさらに備え、各バルクバイアス抵抗器は対応するＭＯＳトランジスタのバルクノードと前記第２の電圧との間に結合される、Ｃ１２に記載の集積回路。
［Ｃ１６］
複数の信号経路を実装するため複数のスイッチを備えるモジュールを備え、前記モジュールは無線周波数（ＲＦ）信号を受信し、且つ前記複数の信号経路のいずれか１つを通じて前記ＲＦ信号を送り、前記複数のスイッチの各々は、
スタックに結合された複数のトランジスタであって、前記スタック内の第１のトランジスタには第１の電圧が印加され、前記複数のトランジスタのバルクノードには第２の電圧が印加され、前記第２の電圧は前記第１の電圧より低い、複数のトランジスタと、
オフのときに前記複数のトランジスタの整合バイアス状態を維持するため、前記スタック内の少なくとも１つの中間ノードへ結合された少なくとも１つの抵抗器と
を備える、装置。
［Ｃ１７］
前記モジュールはアンテナへ結合されたスイッチプレクサである、Ｃ１６に記載の装置。
［Ｃ１８］
前記モジュールは、前記ＲＦ信号を増幅する少なくとも１つの電力増幅器をさらに備える電力増幅器（ＰＡ）モジュールである、Ｃ１６に記載の装置。
［Ｃ１９］
スタックに結合された複数のトランジスタの第１のトランジスタへ第１の電圧を印加することと、
前記第１の電圧より低い第２の電圧を前記複数のトランジスタのバルクノードへ印加することと、
オフのときに前記複数のトランジスタの整合バイアス状態を維持することと
を備える、方法。
［Ｃ２０］
前記整合バイアス状態を維持することは、各トランジスタの前記ソースおよびドレイン間に結合された抵抗器により、前記複数のトランジスタの各々につきゼロのドレイン−ソース電圧を維持することを備える、Ｃ１９に記載の方法。
［Ｃ２１］
前記整合バイアス状態を維持することは、前記スタック内の各中間ノードと前記第１の電圧との間に結合された抵抗器により、前記複数のトランジスタの各々のソースを前記第１の電圧に維持することを備える、Ｃ１９に記載の方法。
［Ｃ２２］
スタックに結合された複数のトランジスタの第１のトランジスタへ第１の電圧を印加する手段と、
前記第１の電圧より低い第２の電圧を前記複数のトランジスタのバルクノードへ印加する手段と、
オフのときに前記複数のトランジスタの整合バイアス状態を維持する手段と
を備える、装置。
［Ｃ２３］
整合バイアス状態を維持する前記手段は、各トランジスタの前記ソースおよびドレイン間に結合された抵抗器により、前記複数のトランジスタの各々につきゼロのドレイン−ソース電圧を維持する手段を備える、Ｃ２２に記載の装置。
［Ｃ２４］
整合バイアス状態を維持する前記手段は、オフのときに前記複数のトランジスタの整合バイアス状態を維持するため、前記複数のトランジスタの各々のソースを前記第１の電圧に維持する手段を備える、Ｃ２２に記載の装置。

Claims (22)

1. スタックに結合された複数のトランジスタであって、前記スタック内の第１のトランジスタには第１の電圧が印加され、前記複数のトランジスタのバルクノードには第２の電圧がさらに印加され、前記第２の電圧は前記第１の電圧より低い、複数のトランジスタと、
   オフのときに前記複数のトランジスタの整合バイアス状態を維持するため、前記スタック内の少なくとも１つの中間ノードへ結合された少なくとも１つの抵抗器であって、各中間ノードは、前記スタック内の１トランジスタのソースと別のトランジスタのドレインとの間の接続に相当し、前記少なくとも１つの抵抗器の各々は、その一端が関連する中間ノードへ結合され、他端がグランド電圧に結合されている、少なくとも１つの抵抗器と
   を備える、装置であって、前記装置は、
   前記複数のトランジスタのための複数のバルクバイアス抵抗器を、各トランジスタにつき１バルクバイアス抵抗器ずつさらに備え、各バルクバイアス抵抗器は対応するトランジスタのバルクノードと前記第２の電圧との間に結合される、装置。
2. 前記少なくとも１つの抵抗器は前記スタック内の各トランジスタにつき１つの抵抗器をなし、各抵抗器は対応するトランジスタの前記ソースおよびドレイン間に結合される、請求項１に記載の装置。
3. 前記少なくとも１つの抵抗器の各々は各中間ノードと前記第１の電圧との間に結合される、請求項１に記載の装置。
4. オフのときに前記複数のトランジスタの整合バイアス状態を維持するため、前記少なくとも１つの抵抗器は前記複数のトランジスタの各々の前記ソースを前記第１の電圧に維持する、請求項１に記載の装置。
5. オフのときに前記複数のトランジスタの整合バイアス状態を維持するため、前記少なくとも１つの抵抗器は前記複数のトランジスタの各々につきゼロのドレイン−ソース電圧を維持する、請求項１に記載の装置。
6. 前記第１の電圧はゼロボルトであり、第２の電圧は負の電圧であり、前記複数のトランジスタの各々は負のソース−バルク電圧を有する、請求項１に記載の装置。
7. 前記複数のトランジスタは入力無線周波数（ＲＦ）信号を受信するスイッチを形成し、前記第１の電圧は前記ＲＦ信号の直流（ＤＣ）成分によって決定される、請求項１に記載の装置。
8. 前記少なくとも１つの抵抗器はポリシリコンにより実装される、請求項１に記載の装置。
9. 前記少なくとも１つの抵抗器は、オフのときに各トランジスタのインピーダンスより大きい値を有する、請求項１に記載の装置。
10. 前記複数のトランジスタは金属酸化膜半導体（ＭＯＳ）トランジスタからなる、請求項１に記載の装置。
11. スタックに結合された複数の金属酸化膜半導体（ＭＯＳ）トランジスタであって、前記スタック内の第１のＭＯＳトランジスタには第１の電圧が印加され、前記複数のＭＯＳトランジスタのバルクノードには第２の電圧がさらに印加され、前記第２の電圧は前記第１の電圧より低い、複数のＭＯＳトランジスタと、
    オフのときに前記複数のＭＯＳトランジスタの整合バイアス状態を維持するため、前記スタック内の少なくとも１つの中間ノードへ結合された少なくとも１つの抵抗器であって、各中間ノードは、前記スタック内の１ＭＯＳトランジスタのソースと別のＭＯＳトランジスタのドレインとの間の接続に相当し、前記少なくとも１つの抵抗器の各々は、その一端が関連する中間ノードへ結合され、他端がグランド電圧に結合されている、少なくとも１つの抵抗器と
    を備える、集積回路であって、前記集積回路は、
    前記複数のＭＯＳトランジスタのための複数のバルクバイアス抵抗器を、各ＭＯＳトランジスタにつき１バルクバイアス抵抗器ずつさらに備え、各バルクバイアス抵抗器は対応するＭＯＳトランジスタのバルクノードと前記第２の電圧との間に結合される、集積回路。
12. 前記少なくとも１つの抵抗器は前記スタック内の各ＭＯＳトランジスタにつき１つの抵抗器を備え、各抵抗器は対応するＭＯＳトランジスタの前記ソースおよびドレイン間に結合される、請求項１１に記載の集積回路。
13. 前記少なくとも１つの抵抗器の各々は各中間ノードと前記第１の電圧との間に結合される、請求項１１に記載の集積回路。
14. 複数の信号経路を実装するため複数のスイッチを備えるモジュールを備える装置であって、前記モジュールは無線周波数（ＲＦ）信号を受信し、且つ前記複数の信号経路のいずれか１つを通じて前記ＲＦ信号を送り、前記複数のスイッチの各々は、
    スタックに結合された複数のトランジスタであって、前記スタック内の第１のトランジスタには第１の電圧が印加され、前記複数のトランジスタのバルクノードには第２の電圧が印加され、前記第２の電圧は前記第１の電圧より低い、複数のトランジスタと、
    オフのときに前記複数のトランジスタの整合バイアス状態を維持するため、前記スタック内の少なくとも１つの中間ノードへ結合された少なくとも１つの抵抗器であって、各中間ノードは、前記スタック内の１トランジスタのソースと別のトランジスタのドレインとの間の接続に相当し、前記少なくとも１つの抵抗器の各々は、その一端が関連する中間ノードへ結合され、他端がグランド電圧に結合されている、少なくとも１つの抵抗器と、
    前記複数のトランジスタのための、各トランジスタにつき１バルクバイアス抵抗器ずつの、複数のバルクバイアス抵抗器と、を備え、各バルクバイアス抵抗器は対応するトランジスタのバルクノードと前記第２の電圧との間に結合される、装置。
15. 前記モジュールはアンテナへ結合されたスイッチプレクサである、請求項１４に記載の装置。
16. 前記モジュールは、前記ＲＦ信号を増幅する少なくとも１つの電力増幅器をさらに備える電力増幅器（ＰＡ）モジュールである、請求項１４に記載の装置。
17. スタックに結合された複数のトランジスタの第１のトランジスタへ第１の電圧を印加することと、
    前記第１の電圧より低い第２の電圧を前記複数のトランジスタのバルクノードへ印加することと、
    前記スタック内の少なくとも１つの中間ノードへ結合された少なくとも１つの抵抗器を用いて、オフのときに前記複数のトランジスタの整合バイアス状態を維持することであって、各中間ノードは、前記スタック内の１トランジスタのソースと別のトランジスタのドレインとの間の接続に相当し、前記少なくとも１つの抵抗器の各々は、その一端が関連する中間ノードへ結合され、他端がグランド電圧に結合されている、維持することと
    を備える、方法であって、
    ここにおいて、複数のバルクバイアス抵抗器が、各トランジスタにつき１バルクバイアス抵抗器ずつ、前記複数のトランジスタに関連付けられており、各バルクバイアス抵抗器は対応するトランジスタのバルクノードと前記第２の電圧との間に結合される、方法。
18. 前記整合バイアス状態を維持することは、各トランジスタの前記ソースおよびドレイン間に結合された抵抗器により、前記複数のトランジスタの各々につきゼロのドレイン−ソース電圧を維持することを備える、請求項１７に記載の方法。
19. 前記整合バイアス状態を維持することは、前記スタック内の各中間ノードと前記第１の電圧との間に結合された抵抗器により、前記複数のトランジスタの各々のソースを前記第１の電圧に維持することを備える、請求項１７に記載の方法。
20. スタックに結合された複数のトランジスタの第１のトランジスタへ第１の電圧を印加する手段と、
    前記第１の電圧より低い第２の電圧を前記複数のトランジスタのバルクノードへ印加する手段と、
    前記スタック内の少なくとも１つの中間ノードへ結合された少なくとも１つの抵抗器を用いて、オフのときに前記複数のトランジスタの整合バイアス状態を維持する手段であって、各中間ノードは、前記スタック内の１トランジスタのソースと別のトランジスタのドレインとの間の接続に相当し、前記少なくとも１つの抵抗器の各々は、その一端が関連する中間ノードへ結合され、他端がグランド電圧に結合されている、維持する手段と
    を備える、装置であって、前記装置は、
    前記複数のトランジスタのための複数のバルクバイアス抵抗器を、各トランジスタにつき１バルクバイアス抵抗器ずつさらに備え、各バルクバイアス抵抗器は対応するトランジスタのバルクノードと前記第２の電圧との間に結合される、装置。
21. 整合バイアス状態を維持する前記手段は、各トランジスタの前記ソースおよびドレイン間に結合された抵抗器により、前記複数のトランジスタの各々につきゼロのドレイン−ソース電圧を維持する手段を備える、請求項２０に記載の装置。
22. 整合バイアス状態を維持する前記手段は、オフのときに前記複数のトランジスタの整合バイアス状態を維持するため、前記複数のトランジスタの各々のソースを前記第１の電圧に維持する手段を備える、請求項２０に記載の装置。

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