JP5551920B2 - Semiconductor device and manufacturing method thereof - Google Patents
Semiconductor device and manufacturing method thereof Download PDFInfo
- Publication number
- JP5551920B2 JP5551920B2 JP2009266869A JP2009266869A JP5551920B2 JP 5551920 B2 JP5551920 B2 JP 5551920B2 JP 2009266869 A JP2009266869 A JP 2009266869A JP 2009266869 A JP2009266869 A JP 2009266869A JP 5551920 B2 JP5551920 B2 JP 5551920B2
- Authority
- JP
- Japan
- Prior art keywords
- conductor
- hole
- post
- conductor post
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 109
- 238000004519 manufacturing process Methods 0.000 title claims description 14
- 239000004020 conductor Substances 0.000 claims description 329
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical group [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 50
- 229910052802 copper Inorganic materials 0.000 claims description 42
- 239000010949 copper Substances 0.000 claims description 42
- 238000000034 method Methods 0.000 claims description 40
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 claims description 18
- 239000011248 coating agent Substances 0.000 claims description 16
- 238000000576 coating method Methods 0.000 claims description 16
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 claims description 11
- 229910052737 gold Inorganic materials 0.000 claims description 11
- 239000010931 gold Substances 0.000 claims description 11
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 10
- LPLLVINFLBSFRP-UHFFFAOYSA-N 2-methylamino-1-phenylpropan-1-one Chemical group CNC(C)C(=O)C1=CC=CC=C1 LPLLVINFLBSFRP-UHFFFAOYSA-N 0.000 claims description 9
- 229910052782 aluminium Inorganic materials 0.000 claims description 9
- 229910052759 nickel Inorganic materials 0.000 claims description 9
- KDLHZDBZIXYQEI-UHFFFAOYSA-N Palladium Chemical compound [Pd] KDLHZDBZIXYQEI-UHFFFAOYSA-N 0.000 claims description 6
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 claims description 6
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 claims description 6
- 229910052709 silver Inorganic materials 0.000 claims description 6
- 239000004332 silver Substances 0.000 claims description 6
- 230000017525 heat dissipation Effects 0.000 claims description 4
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 claims description 3
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 3
- 229910052804 chromium Inorganic materials 0.000 claims description 3
- 239000011651 chromium Substances 0.000 claims description 3
- 229910052763 palladium Inorganic materials 0.000 claims description 3
- 229910052697 platinum Inorganic materials 0.000 claims description 3
- 238000003825 pressing Methods 0.000 claims description 3
- 229910052719 titanium Inorganic materials 0.000 claims description 3
- 239000010936 titanium Substances 0.000 claims description 3
- 230000002360 prefrontal effect Effects 0.000 claims description 2
- 239000000758 substrate Substances 0.000 description 47
- 229910000679 solder Inorganic materials 0.000 description 32
- 238000007747 plating Methods 0.000 description 29
- 239000000463 material Substances 0.000 description 28
- 230000008569 process Effects 0.000 description 22
- 238000003780 insertion Methods 0.000 description 10
- 230000037431 insertion Effects 0.000 description 10
- 229910052751 metal Inorganic materials 0.000 description 9
- 239000000126 substance Substances 0.000 description 9
- 239000011889 copper foil Substances 0.000 description 8
- 239000002184 metal Substances 0.000 description 8
- 241000132539 Cosmos Species 0.000 description 7
- 235000005956 Cosmos caudatus Nutrition 0.000 description 7
- 230000000052 comparative effect Effects 0.000 description 7
- 238000002844 melting Methods 0.000 description 6
- 230000008018 melting Effects 0.000 description 6
- 238000010438 heat treatment Methods 0.000 description 4
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 3
- 238000001816 cooling Methods 0.000 description 3
- 238000005520 cutting process Methods 0.000 description 3
- 229910052760 oxygen Inorganic materials 0.000 description 3
- 239000001301 oxygen Substances 0.000 description 3
- 238000000059 patterning Methods 0.000 description 3
- 230000008646 thermal stress Effects 0.000 description 3
- CURLTUGMZLYLDI-UHFFFAOYSA-N Carbon dioxide Chemical compound O=C=O CURLTUGMZLYLDI-UHFFFAOYSA-N 0.000 description 2
- 229910045601 alloy Inorganic materials 0.000 description 2
- 239000000956 alloy Substances 0.000 description 2
- 238000000137 annealing Methods 0.000 description 2
- 239000003518 caustics Substances 0.000 description 2
- 239000000919 ceramic Substances 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- PMHQVHHXPFUNSP-UHFFFAOYSA-M copper(1+);methylsulfanylmethane;bromide Chemical compound Br[Cu].CSC PMHQVHHXPFUNSP-UHFFFAOYSA-M 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- 230000002401 inhibitory effect Effects 0.000 description 2
- 238000005304 joining Methods 0.000 description 2
- 238000005259 measurement Methods 0.000 description 2
- 239000012299 nitrogen atmosphere Substances 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 102220193245 rs1057516146 Human genes 0.000 description 2
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 2
- 229910010271 silicon carbide Inorganic materials 0.000 description 2
- 238000005476 soldering Methods 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 239000007858 starting material Substances 0.000 description 2
- 229910000838 Al alloy Inorganic materials 0.000 description 1
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 229910000881 Cu alloy Inorganic materials 0.000 description 1
- 239000004642 Polyimide Substances 0.000 description 1
- 229920001646 UPILEX Polymers 0.000 description 1
- 230000001154 acute effect Effects 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 229910002092 carbon dioxide Inorganic materials 0.000 description 1
- 239000001569 carbon dioxide Substances 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- ORTQZVOHEJQUHG-UHFFFAOYSA-L copper(II) chloride Chemical compound Cl[Cu]Cl ORTQZVOHEJQUHG-UHFFFAOYSA-L 0.000 description 1
- 230000007797 corrosion Effects 0.000 description 1
- 238000005260 corrosion Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000007772 electroless plating Methods 0.000 description 1
- 239000003822 epoxy resin Substances 0.000 description 1
- 230000004907 flux Effects 0.000 description 1
- 239000011888 foil Substances 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 230000020169 heat generation Effects 0.000 description 1
- 229920006015 heat resistant resin Polymers 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000000155 melt Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 229920000647 polyepoxide Polymers 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 230000002441 reversible effect Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 230000035882 stress Effects 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
- 229910052725 zinc Inorganic materials 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
- H01L21/4814—Conductive parts
- H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
- H01L21/486—Via connections through the substrate with or without pins
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/12—Passive devices, e.g. 2 terminal devices
- H01L2924/1204—Optical Diode
- H01L2924/12042—LASER
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1301—Thyristor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1305—Bipolar Junction Transistor [BJT]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1305—Bipolar Junction Transistor [BJT]
- H01L2924/13055—Insulated gate bipolar transistor [IGBT]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/35—Mechanical effects
- H01L2924/351—Thermal stress
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Die Bonding (AREA)
Description
本発明は、半導体装置及びその製造方法に関し、特に半導体素子への給電構造に関する。 The present invention relates to a semiconductor device and a manufacturing method thereof, and more particularly to a power feeding structure to a semiconductor element.
半導体素子等の電子部品が実装される半導体装置は、繰り返し動作によるヒートサイクルに耐え、かつ、電気的な接続及び絶縁を維持することや、部品を安定的に支持することなどが要求される。特にIGBT(絶縁ゲート型バイポーラトランジスタ)等の電力用半導体素子(パワー半導体素子)を含む半導体モジュールをはじめ、大電力を扱う半導体装置では、高い放熱特性と繰り返し熱サイクルに耐えることが重要になる。繰り返しの熱サイクルに起因して、電力用半導体素子の接合部の半田等にクラックが発生すると、熱抵抗や電気抵抗が増加してしまい、さらに悪化すると、発熱により破壊が加速度的に進行し、装置の機能が発揮されなくなるおそれがある。 A semiconductor device on which an electronic component such as a semiconductor element is mounted is required to withstand a heat cycle caused by repeated operations, to maintain electrical connection and insulation, and to stably support the component. In particular, semiconductor devices that handle high power, such as semiconductor modules including power semiconductor elements (power semiconductor elements) such as IGBTs (insulated gate bipolar transistors), it is important to endure high heat dissipation characteristics and repeated thermal cycles. When cracks occur in the solder of the joint portion of the power semiconductor element due to repeated thermal cycles, the thermal resistance and electrical resistance increase, and when further deteriorated, the breakdown proceeds at an accelerated rate due to heat generation, There is a possibility that the function of the apparatus may not be exhibited.
特許文献1には、電極用部材と、電極用部材を用いて実装される半導体素子と、を有する半導体装置が開示されている。電極用部材は、複数の貫通孔を有する絶縁性の支持板(給電板)と、各貫通孔に配置された複数の導体ポスト(給電ポスト)と、から構成される。また、導体ポストは、半導体素子の電極に接合されている。特許文献1の技術によれば、1つの電極に複数の導体ポストを備えた上記電極用部材を用いて半導体素子を接合することで、1つの電極に1つの導体ポストを用いる場合に比べて、金属ポストと半導体素子との界面に加わる熱応力が小さくなる。したがって、金属ポストと半導体素子との間の熱膨張率の差が大きくても、半導体素子の接続信頼性を高めることができる。
特許文献2には、例えばガラスエポキシ樹脂基板からなる支持板(給電板)と、柱状の導体(導体ポスト)と、を有する半導体装置が開示されている。特許文献2の技術によれば、電気的導通の信頼性及び熱伝導性に関するヒートサイクル耐久性が向上する。
IGBTモジュールには、導体ポストに大電流を流すことが要求され、流せる電流(以下、許容電流という)が大きいほど、モジュールの性能が高いとされる。しかし、導体ポストに大電流を流すことにより、導体ポストと支持板(配線板)との接合部が発熱し、さらに悪化すると、接合部の破断(断線)に至るおそれがある。これは、導体ポストと支持板とが、導体ポストや支持板の電極等に比べて融点が低い材料(以下、低融点材料という)、例えば半田や銀ロウ等を用いて接合されることによる、と考えられる。すなわち、導体ポストと支持板とは、低融点材料を一旦溶融させた後、再度硬化させることで接合されることが多い。通常、こうした接合に用いられる低融点材料の抵抗は比較的高いため、導体ポストに大電流を流すと、導体ポストや支持板の電極等よりも早く発熱する。そして、発熱が起こると、さらに電気抵抗が上がるため、加速度的に温度が上昇するようになる。その結果、通電中に再溶融し、接合部が破断に至ると考えられる。 The IGBT module is required to pass a large current through the conductor post, and the larger the current that can be passed (hereinafter referred to as allowable current), the higher the performance of the module. However, when a large current is passed through the conductor post, the joint between the conductor post and the support plate (wiring board) generates heat, and if further deteriorated, the joint may be broken (disconnected). This is because the conductor post and the support plate are joined using a material having a low melting point compared to the electrode of the conductor post or the support plate (hereinafter referred to as a low melting point material), for example, solder or silver solder. it is conceivable that. That is, the conductor post and the support plate are often joined by once melting the low melting point material and then curing it again. Usually, since the resistance of the low melting point material used for such joining is relatively high, when a large current is passed through the conductor post, heat is generated faster than the conductor post and the electrode of the support plate. When heat is generated, the electrical resistance further increases, so that the temperature rises at an accelerated rate. As a result, it is considered that the melted portion is remelted during energization and the joint portion is broken.
こうした事情から、IGBTモジュールの許容電流は、通常、10アンペア/本以下である。そして、許容電流を大きくするため、導体ポストの本数や、支持板の電極数を増やすことが検討されている。しかし、こうした方法は、コスト面等で不利である。 Under such circumstances, the allowable current of the IGBT module is usually 10 amperes / piece or less. In order to increase the allowable current, it has been studied to increase the number of conductor posts and the number of electrodes of the support plate. However, this method is disadvantageous in terms of cost.
さらに近年では、素子自体のサイズが小さくても、大電流を流すことのできるパワー素子が開発され、それによって、発熱量が高くなっている。IGBT素子材料自体、従来のSi(シリコン)ベースの素子に加え、SiC(シリコンカーバイド)ベースの素子が開発され、従来の最高到達温度が150℃〜180℃に対し、250℃〜350℃に到達する素子も現れてきた。 Furthermore, in recent years, power elements capable of flowing a large current even when the element itself is small have been developed, and thereby the amount of heat generated is high. The IGBT element material itself, SiC (silicon carbide) based element has been developed in addition to the conventional Si (silicon) based element, and the conventional maximum temperature reached 250 ° C to 350 ° C compared to 150 ° C to 180 ° C. Some devices have also appeared.
こうしたパワー素子を用いた半導体装置では、パワー素子自体は大電流を流し高温において動作するが、導体ポストと支持板の電極との界面における許容電流が少なければ、パワー素子の能力を十分に発揮することができないという問題が生じ得る。 In a semiconductor device using such a power element, the power element itself flows at a high current and operates at a high temperature. However, if the allowable current at the interface between the conductor post and the electrode of the support plate is small, the power element can perform sufficiently. The problem of being unable to do so can arise.
本発明は、許容電流の大きい半導体装置及びその製造方法を提供することを目的とする。 An object of the present invention is to provide a semiconductor device having a large allowable current and a method for manufacturing the same.
本発明の第1の観点に係る半導体装置は、円柱の孔が形成されるとともに、該孔の壁面に導体が形成された支持板と、電力用半導体素子と、一端に第1端部を有し他端に第2端部を有する柱状導体からなる導体ポストと、を備え、前記第1端部の端面形状と前記孔の開口形状とが非相似の関係にあり、前記導体ポストの側面と前記孔壁面の前記導体との固着面には、略同一面積の2以上の面が含まれ、これらの面は、略対称に配置され、前記導体ポストの前記第2端部は、前記電力用半導体素子に接続され、前記導体ポストの前記側面は、前記第2端部よりも前記第1端部側において、前記導体ポストの押圧により変形した前記孔壁面の前記導体に部分的に固着している。 A semiconductor device according to a first aspect of the present invention includes a support plate in which a cylindrical hole is formed, a conductor is formed on a wall surface of the hole, a power semiconductor element, and a first end at one end. And a conductor post made of a columnar conductor having a second end at the other end, and the end face shape of the first end part and the opening shape of the hole are non-similar, and the side face of the conductor post The fixing surface of the hole wall surface with the conductor includes two or more surfaces having substantially the same area, these surfaces are arranged substantially symmetrically, and the second end portion of the conductor post is used for the power connected to the semiconductor element, the side surface of the conductor posts, in the first end portion side of the second end portion, partially secured to the conductor of the hole wall is deformed by the pressing of the conductor posts Yes.
前記導体ポストと前記孔壁面の前記導体との接触面積は、前記導体ポストの軸方向に直交する横断面の面積の少なくとも50%以上であることが好ましい。 It is preferable that a contact area between the conductor post and the conductor on the hole wall surface is at least 50% or more of an area of a cross section perpendicular to the axial direction of the conductor post.
前記支持板の少なくとも一方の主面に、導体層が形成され、前記導体ポストの前記側面は、前記主面の前記導体層に接触している、構成としてもよい。 A conductor layer may be formed on at least one main surface of the support plate, and the side surface of the conductor post may be in contact with the conductor layer of the main surface.
前記導体ポストの前記側面と前記導体層との接触面積は、前記導体ポストの軸方向に直交する横断面の面積の少なくとも15%以上であることが好ましい。 The contact area between the side surface of the conductor post and the conductor layer is preferably at least 15% or more of the area of a cross section perpendicular to the axial direction of the conductor post.
前記第1端部の端面形状は、楕円、長方形、正多角形、正多角星、十字、コスモス形、又はこれらの2以上を結合した形状であることが好ましい。 The end surface shape of the first end, yen elliptic, rectangular, regular polygon, positive polygonal star, cross, cosmos form, or is preferably two or more of which are bound form.
前記導体ポストの主成分は、銅、銀、金、又はアルミニウムであることが好ましい。 The main component of the conductor post is preferably copper, silver, gold, or aluminum.
前記導体ポストは、銅、銀、金、又はアルミニウムを主成分とする柱状導体と、前記柱状導体の表面に形成された、クロム、ニッケル、パラジウム、チタン、又は白金からなるコーティング膜と、を有する、構成としてもよい。 The conductor post has a columnar conductor composed mainly of copper, silver, gold, or aluminum, and a coating film made of chromium, nickel, palladium, titanium, or platinum formed on the surface of the columnar conductor. It is good also as a structure.
前記コーティング膜の厚さは、0.5μm〜10μmであることが好ましい。 The thickness of the coating film is preferably 0.5 μm to 10 μm.
前記半導体装置は、少なくとも前記支持板側主面に導体層を有する放熱板をさらに備え、前記電力用半導体素子の少なくとも1つの電極が、前記放熱板の前記導体層に固定される、構成としてもよい。 The semiconductor device may further include a heat radiating plate having a conductor layer on at least the support plate side main surface, and at least one electrode of the power semiconductor element may be fixed to the conductor layer of the heat radiating plate. Good.
本発明の第2の観点に係る半導体装置の製造方法は、支持板に円柱の孔を形成することと、前記孔の壁面に導体を形成することと、端面形状が前記孔の開口形状と非相似の関係にある導体ポストの第1端部を前記孔に嵌入し、前記第1端部と前記孔壁面の前記導体とを部分的に固着することと、前記導体ポストの、前記第1端部とは反対側の第2端部を、電力用半導体素子に接続することと、を含み、前記導体ポストの側面と前記孔壁面の前記導体との固着面には、略同一面積の2以上の面が含まれ、これらの面は、略対称に配置される。
The method of manufacturing a semiconductor device according to the second aspect of the present invention includes forming a cylindrical hole in a support plate, forming a conductor on a wall surface of the hole, and having an end surface shape that is not different from the opening shape of the hole. A first end of a conductor post having a similar relationship is fitted into the hole, and the first end and the conductor on the hole wall surface are partially fixed; and the first end of the conductor post a second end opposite the section, seen including a connecting to a power semiconductor device, and the fixation surface between the conductor side with the hole wall surface of the
前記嵌入前における前記第1端部の幅は、前記孔の対応する部分の幅に比して、前記孔壁面の前記導体の厚みの5%〜75%の寸法だけ大きいことが好ましい。 The width of the first end portion of the prefrontal Symbol fitting is different from the width of the corresponding portion of the bore, it is preferably greater by 5% to 75% of the dimensions of the conductor thickness of the hole wall.
本発明によれば、許容電流の大きい半導体装置及びその製造方法を提供することができる。 According to the present invention, it is possible to provide a semiconductor device having a large allowable current and a manufacturing method thereof.
以下、本発明の実施形態について説明する。なお、図中、矢印Z1、Z2は、それぞれ配線板の主面(表裏面)の法線方向(すなわち放熱板の厚み方向)に相当する配線板の積層方向を指す。一方、矢印X1、X2及びY1、Y2は、それぞれ積層方向に直交する方向(配線板の主面に平行な方向)を指す。配線板の主面は、X−Y平面となる。また、配線板の側面は、X−Z平面又はY−Z平面となる。 Hereinafter, embodiments of the present invention will be described. In the drawing, arrows Z1 and Z2 indicate the stacking direction of the wiring boards corresponding to the normal direction of the main surface (front and back surfaces) of the wiring board (that is, the thickness direction of the heat sink). On the other hand, arrows X1, X2 and Y1, Y2 respectively indicate directions perpendicular to the stacking direction (directions parallel to the main surface of the wiring board). The main surface of the wiring board is an XY plane. The side surface of the wiring board is an XZ plane or a YZ plane.
実施形態では、相反する法線方向を向いた2つの主面を、第1面(矢印Z1側の面)、第2面(矢印Z2側の面)という。すなわち、第1面の反対側の主面が第2面であり、第2面の反対側の主面が第1面である。 In the embodiment, the two main surfaces facing the opposite normal directions are referred to as a first surface (a surface on the arrow Z1 side) and a second surface (a surface on the arrow Z2 side). That is, the main surface opposite to the first surface is the second surface, and the main surface opposite to the second surface is the first surface.
導体ポストに関しては、Z方向(挿入の方向)に平行で、且つ、導体ポストの中心を通る線を軸とする。すなわち、Z方向が、軸方向に相当する。軸方向に直交する断面(X−Y平面)を、横断面という。また、軸方向に平行な断面(X−Z平面又はY−Z平面)を、縦断面という。 Regarding the conductor post, the axis is a line parallel to the Z direction (insertion direction) and passing through the center of the conductor post. That is, the Z direction corresponds to the axial direction. A cross section (XY plane) orthogonal to the axial direction is referred to as a cross section. A cross section (XZ plane or YZ plane) parallel to the axial direction is referred to as a vertical cross section.
その他、回路等の配線として機能する導体パターンを含む層を、配線層という。スルーホールの壁面に形成された導体膜を、スルーホール導体という。配線層には、上記導体パターンのほかに、スルーホール導体のランドなどが含まれることもある。「孔」には、貫通孔のほか、非貫通の孔も含まれる。非貫通の孔について、孔の「壁面」という場合には、その「壁面」には、側面のほか、底面も含まれる。孔又は柱体(突起)の「幅」は、特に指定がなければ、円の場合には直径を意味し、円以外の場合には√(4×断面積/π)を意味する。孔の壁面に導体等が形成された場合には、別段の定めがない限り、その厚みの分だけ孔の幅は小さくなったものとする。孔又は柱体(突起)がテーパーしている場合には、対応箇所の値、平均値、又は最大値等を比較して、2以上の孔又は突起の「幅」の一致又は不一致を判定することができる。「挿入」には、孔径に比して十分細い部材を孔に差し込むことのほか、部材を孔に嵌入又は螺入することなども含まれる。 In addition, a layer including a conductor pattern that functions as a wiring of a circuit or the like is called a wiring layer. The conductor film formed on the wall surface of the through hole is called a through hole conductor. In addition to the conductor pattern, the wiring layer may include a land of a through-hole conductor. The “hole” includes not only a through hole but also a non-through hole. When a non-through hole is referred to as a “wall surface” of the hole, the “wall surface” includes the bottom surface as well as the side surface. Unless otherwise specified, the “width” of a hole or a column (projection) means a diameter in the case of a circle and means √ (4 × cross-sectional area / π) otherwise. When a conductor or the like is formed on the wall surface of the hole, the width of the hole is reduced by the thickness unless otherwise specified. When the hole or column (projection) is tapered, the value, average value, maximum value, etc. of the corresponding parts are compared to determine whether or not the “width” of two or more holes or protrusions match. be able to. “Insertion” includes not only inserting a member sufficiently thin compared to the hole diameter into the hole but also inserting or screwing the member into the hole.
図1及び図2に、本実施形態の半導体装置101を示す。図1は、半導体装置101の分解図である。ただし、説明の便宜上、図1では、一部の要素について図示を省略している。図2は、図1のA−A断面図である。
1 and 2 show a
半導体装置101は、半導体素子10と、放熱板20と、接続基板50と、外部接続端子61〜64と、を備える。接続基板50は、支持板30と、導体ポスト40と、を備える。
The
半導体素子10は、例えばIGBT素子からなる。ただしこれに限定されず、半導体素子10は、例えばスイッチング電源やインバータ等に使用されるGTO(ゲートターンオフサイリスタ)など、他の電力用半導体素子であってもよい。また、電力用半導体素子にも限定されず、半導体素子10の種類は任意である。
The
放熱板20は、例えば絶縁性のセラミック板、耐熱性の樹脂、又は絶縁処理された金属板からなる。ただしこれに限定されず、放熱板20の材料は任意である。
The
半導体素子10の第2面(裏面)には、電極11が設けられている。電極11は、例えばコレクタ電極である。一方、半導体素子10の第1面(表面)には、電極12、13、14が設けられている。電極12は例えばゲート電極であり、電極13は例えば各種センサの電極であり、電極14は例えばエミッタ電極である。
An
放熱板20の第1面(支持板側主面)には、導電性を有する電極21(導体層)が形成されている。電極21は、導電性材料71aを介して電極11と電気的に接続される。これにより、半導体素子10が放熱板20に固定される。導電性材料71aは、例えば半田や銀ロウ等のロウ材、又は導電性のペーストなどからなる。導電性材料71aは、例えば温度又は圧力などにより性質が変化(例えば硬化)する。こうした性質変化を利用して、電極11と電極21との接着が可能になる。以下、導電性材料71aで接続される部分を、第1接続部という。
A conductive electrode 21 (conductor layer) is formed on the first surface (support plate side main surface) of the
支持板30は、絶縁基板30aと、導体回路31、32と、導体33(スルーホール導体)と、から構成される配線板である。導体回路31は、絶縁基板30aの第2面(下面)に形成され、導体回路32は、絶縁基板30aの第1面(上面)に形成される。支持板30には、複数(導体ポスト40に対応した数)の孔30bが形成されている。孔30bは、例えばスルーホール(貫通孔)である。孔30bの壁面には、導体33が形成される。なお、孔30bは有底孔であってもよい(後述の図11参照)。導体回路31、32、及び導体33は、例えば銅からなる。銅は、プリント配線板として広く使用されており入手し易い。ただし、これらの材料は銅に限定されず、導電性を有する材料であれば任意である。
The
導体ポスト40は、例えば銅等の金属からなる柱状導体である。導体ポスト40は、電極12(ゲート電極)に接続されるゲートポストGと、電極13(センサ電極)に接続されるセンサポストSと、電極14(エミッタ電極)に接続されるエミッタポストEと、に区別される。ゲートポストGには例えば2本の導体ポスト40が含まれ、センサポストSには例えば1本の導体ポスト40が含まれ、エミッタポストEには例えば15本(3×5)の導体ポスト40が含まれる。
The
ゲートポストG、センサポストS、及びエミッタポストEに含まれる導体ポスト40の各々は、図3(断面図)及び図4(平面図)に示すように、第1柱部41と、第2柱部42と、鍔部43と、を有する。鍔部43はストッパとして機能する。すなわち、導体ポスト40を孔30bに挿入する際に、鍔部43により過剰な挿入が防止される。
Each of the conductor posts 40 included in the gate post G, sensor post S, and emitter post E includes a
導体ポスト40は、一端に第1端部41aを有し、他端に第2端部42aを有する。第1端部41aは、第1柱部41の矢印Z1側の端部であり、第2端部42aは、第2柱部42の矢印Z2側の端部(第1端部41aとは反対側の端部)である。第1柱部41、第2柱部42、及び鍔部43の各々の形状は、円柱である。第1端部41aの端面形状と孔30bの開口形状とは共に円であり、両者は相似の関係にある(後述の図7参照)。ただし、これに限定されず、これらの形状は任意である(後述の図13A〜図20参照)。
The
孔30bには、それぞれ第1端部41a側から、導体ポスト40の一部(第1柱部41)が挿入される。電極12、13、14には、それぞれ導体ポスト40の第2端部42aが接続される。
A part of the conductor post 40 (first column part 41) is inserted into the
図5は、導体ポスト40と孔30bの壁面(導体33)との接合部を示す断面図(X−Y平面)である。この図5に示されるように、第2端部42aよりも第1端部41a側(第1柱部41)において、導体ポスト40の側面は、導体33に固着している。しかも、導体33は、導体ポスト40の押圧(嵌入による圧力)により変形している。すなわち、導体ポスト40と導体33とが直接固着する。このため、半田や銀ロウなどの低温で溶融する材料を界面から排除して、導電性を高めることができる。また、嵌合面(固着面)においては、少なくとも導体ポスト40の一部が、機械的な力で変形されながら固着するため、導体ポスト40の表面や孔30bの壁面等に存在する阻害物質(酸素など)を排除して、導電性を高めることができる。
FIG. 5 is a cross-sectional view (XY plane) showing a joint portion between the
しかも、第1端部41aの端面形状と孔30bの開口形状とが相似の関係にあることで、固着面F1(嵌合面)は、導体ポスト40の略全周にわたって形成される。これにより、接続強度が向上する。
In addition, since the end face shape of the
ここで、導体ポスト40と孔30bの壁面(導体33)との接触面積(固着面積)は、導体ポスト40の横断面の面積の少なくとも50%以上であることが好ましい。50%を下回ると、電気抵抗の上昇により局部的に発熱し、酸化が促進され、電気抵抗が高くなることが懸念されることが、発明者により発見されたからである。
Here, the contact area (fixed area) between the
また、先の図3に示したように、導体ポスト40の側面は、導体回路31及び32に接触している。導体ポスト40から導体回路31及び32への熱の移動が円滑になるとともに、電流も円滑に流れるようになる。こうした効果は、導体ポスト40と導体回路31及び32との接触面積(総和)が導体ポスト40の横断面の面積の15%以上である場合に顕著になり、さらに25%以上である場合により顕著に現れるため、接触面積をこうした範囲に設定することが好ましい。
Further, as shown in FIG. 3, the side surface of the
電極12、13、14と導体ポスト40の第2端部42aとは、それぞれ導電性材料72a、72b、72cを介して電気的に接続される。導電性材料72a〜72cは、例えば半田や銀ロウ等のロウ材、又は導電性のペーストなどからなる。導電性材料72a〜72cは、導電性材料71aと同様、接着性を有する。以下、導電性材料72a〜72cで接続される部分を、第2接続部という。
The
外部接続端子61は電極21に接続され、外部接続端子62〜64は導体回路32に接続される。外部接続端子61と電極21とは、導電性材料71bを介して電気的に接続される。外部接続端子62、63、64と導体回路32とは、それぞれ導電性材料73a、73b、73cを介して電気的に接続される。これにより、外部接続端子62と電極12、外部接続端子63と電極13、外部接続端子64と電極14の各組(ペア)が、相互に電気的に接続される。導電性材料71b及び73a〜73cは、例えば半田や銀ロウ等のロウ材、又は導電性のペーストなどからなる。導電性材料71b及び73a〜73cは、導電性材料71a等と同様、接着性を有する。
The
導体ポスト40の材料としては、例えば銅、アルミニウム、銀、又は金を主成分とする金属又は合金を用いることが有効である。中でも、銅、又はアルミニウムを主成分とする金属又は合金が特に有効である。その他、銅に対する電気抵抗率が50%を超えるアルミニウム又は銅の合金なども有効である。これらの材料は、機械的な応力に対して変形しやすく、固着面を形成し易い。また、これらの材料においては、温度上昇に対する電気抵抗の変化率が小さいため、温度上昇があっても低い電気抵抗を維持し易い。
As a material of the
半導体装置101は、例えば図6に示すような手順で製造される。
The
ステップS11では、絶縁基板30aの導体ポスト40の取付位置に孔30bを形成する。孔30bは、例えばドリルやレーザで形成することができる。
In step S11, a
続くステップS12では、絶縁基板30aに導体を形成する。すなわち、例えばめっきにより、絶縁基板30aの両面に導体層を形成し、孔30bの壁面に導体33を形成する。その後、両面の導体層をパターニングして、それらを導体回路31、32とする。このパターニングの時期は、ステップS13の前でも後でもよい。なお、導体層の形成方法は任意である。例えば別途用意した金属箔(例えば銅箔)を絶縁基板30aに接着してもよい。また、例えば無電解めっき、スパッタ、又は蒸着などの後、めっきすることによって、上記導体層及び導体33を形成してもよい。もっとも、孔30bの壁面にも導体を形成する場合には、めっきが好ましい。めっきであれば、孔30bの壁面にも容易に導体を形成することができる。
In the subsequent step S12, a conductor is formed on the insulating
続くステップS13では、導体ポスト40を第1端部41a側から孔30bに嵌入する。これにより、接続基板50が完成する。
In subsequent step S13, the
図7に示すように、第1端部41aの端面形状と孔30bの開口形状とは相似の関係にある。そして、導体ポスト40を孔30bに挿入(嵌入)する前においては、嵌入される側の第1端部41aの幅(径)が、孔30bの対応する部分(導体33形成後の径)の幅よりも大きい。このため、孔30bの壁面(より詳しくは導体33)は、導体ポスト40が嵌入されることより、導体ポスト40から押圧を受け、変形する。嵌入前における第1端部41aの幅(径)は、孔30bの対応する部分の幅に比して、導体33の厚み(図3中のd)の1%〜75%の寸法だけ大きいことが好ましく、特に相似形の場合、1%〜50%の寸法だけ大きいことがより好ましい。1%より小さいと、導体ポスト40の寸法と孔30bの寸法とが略同等となり、導体ポスト40の変形する量が確保されにくい。また、十分な固着面積を確保することができにくくなるばかりでなく、固着部分に酸素などの腐食物質を巻き込むおそれがある。他方、75%よりも大きくなると、孔30bの壁面に形成される導体膜(導体33)が機械的に破壊され、本来の接続ピンとしての役目を果たさなくなるおそれがある。この意味で、上記1%〜75%が好ましい範囲となる。
As shown in FIG. 7, the end face shape of the
また、相似の場合、導体ポスト40の全周が孔30bに接続(固着)する。これは、接続強度を高める上では好ましいことだが、孔30bと嵌合する第1端部41aの幅を50%よりも大きくすると、孔30bの壁面に形成される導体層(導体33)が機械的に、あるいは熱応力によって破壊されるおそれがある。この意味で、相似形である場合は、上記1%〜50%がより好ましい範囲となる。
In the case of similarity, the entire circumference of the
なお、銅又はアルミニウムを主成分とする導体ポスト40を製造する場合には、焼き鈍しなどの加熱徐冷による熱処理を、予め又は製造段階で施すことが好ましい。
In addition, when manufacturing the
続くステップS14では、半導体素子10を放熱板20に実装(接続)する。
In subsequent step S <b> 14, the
続くステップS15では、半導体素子10を接続基板50に実装(接続)する。
In subsequent step S <b> 15, the
その後、外部接続端子61〜64を接続することで、半導体装置101が完成する。なお、上記ステップS11〜S15の詳細については、後述の実施例1、2において説明する。これらの工程の順序は、適宜、変更可能である。
Thereafter, the
本発明は、上記実施形態に限定されない。例えば以下のように変形して実施することもできる。 The present invention is not limited to the above embodiment. For example, the present invention can be modified as follows.
半導体素子を複数用いてもよい。また、種類の異なる複数の半導体素子を用いてもよい。例えば図8(図1に対応する図)及び図9(図2に対応する図)に示す半導体装置102のように、IGBT素子からなる半導体素子10に加えて、FWD素子からなる半導体素子10aを配置してもよい。半導体素子10aは、例えば半導体素子10のエミッタ、コレクタ間に並列に実装する。半導体素子10aは、第2面(裏面)に電極11aを有し、第1面(表面)に電極12aを有する。
A plurality of semiconductor elements may be used. A plurality of different types of semiconductor elements may be used. For example, as in the
この場合、導体ポスト40は、ゲートポストG、センサポストS、エミッタポストEのほか、電極12a(FWD電極)に接続されるFWDポストFにも区別される。FWDポストFには例えば4本(2×2)の導体ポスト40が含まれる。また、電極11aは、導電性材料71cを介して電極21と電気的に接続される。導電性材料71cで接続される部分も、前述の第1接続部に含まれる。電極12aは、導電性材料72dを介して、導体ポスト40の第2端部42aと電気的に接続される。導電性材料72dで接続される部分も、前述の第2接続部に含まれる。導体回路32には、導電性材料73dを介して外部接続端子65が電気的に接続される。これにより、外部接続端子65と電極12aが、互いに電気的に接続される。なお、導電性材料71c、72d、及び73dは、例えば半田や銀ロウ等のロウ材、又は導電性のペーストなどからなる。導電性材料71c、72d、及び73dは、導電性材料71a等と同様、接着性を有する。
In this case, the
このようにIGBT素子と並列にFWD素子を配置することにより、IGBT素子のスイッチングで発生するノイズ(逆電流)を緩和することができる。 Thus, by arranging the FWD element in parallel with the IGBT element, noise (reverse current) generated by switching of the IGBT element can be reduced.
導体ポスト40は、全体的な硬度に影響を与えないような態様でコーティングされていてもよい。例えば図10に示すように、導体ポスト40が、柱状導体40aと、コーティング膜40bと、からなり、柱状導体40aが、硬度の高いコーティング膜40bで被覆されていてもよい。柱状導体40aの材料としては、銅、銀、金、又はアルミニウムを主成分とする材料が有効である。コーティング膜40bの材料としては、例えばクロム、ニッケル、パラジウム、チタン、又は白金が有効である。これらの材料は、酸素などの腐食物質に強く、発熱があっても接続界面における抵抗変化を抑制することができる。コーティング膜40bの厚さは、0.5〜10μmであることが好ましい。0.5μmよりも薄いと、酸化や腐食に対する耐性が少なくなる。他方、10μmよりも厚いと、上記金属は比較的硬い材料であるため、柱状導体40aの変形を阻害するおそれがある。この意味で、上記0.5〜10μmが好ましい範囲となる。コーティング膜40bは、柱状導体40aを孔30bと嵌合(固着)した後に、めっきやスパッタリングなどで被覆してもよい。
The
図11に示すように、孔30bは有底孔であってもよい。導体33は、孔30bの壁面全体に形成されていても、孔30bの側面のみに形成されていてもよい。
As shown in FIG. 11, the
図12に示すように、支持板30の第2面側に導電性材料74を設けて、支持板30と導体ポスト40との接続強度を高めてもよい。なお、導電性材料74は、例えば半田や銀ロウ等のロウ材、又は導電性のペーストなどからなる。導電性材料74は、導電性材料71a等と同様、接着性を有する。
As shown in FIG. 12, a
導体ポスト40の形状は、円柱に限られず任意である。例えば導体ポスト40の端面(第1端部41a側又は第2端部42a側の端面)、又は第1柱部41(特に第1端部41a)、第2柱部42(特に第2端部42a)、もしくは鍔部43の横断面(X−Y平面)などの形状は、円(真円)に限られず任意である。これらの面の形状は、例えば図13A、図13B、図13Cに示すように、正四角形、正六角形、又は正八角形等の正多角形であってもよい。その他、上記各面の形状は、U状、L状、V状等の形状であってもよい。なお、多角形、U形、L形、又はV形等の角の形状は任意であり、例えば直角でも、鋭角でも、鈍角でも、丸みを帯びていてもよい。ただし、熱応力の集中を防止する上では、角が丸みを帯びていた方が好ましい。
The shape of the
また、図14に示すように、上記各面の形状は、楕円であってもよい。また、長方形や三角形等であってもよい。ただし、これらの形状は、異方性を有する点で不利である。 Moreover, as shown in FIG. 14, the shape of each said surface may be an ellipse. Moreover, a rectangle, a triangle, etc. may be sufficient. However, these shapes are disadvantageous in that they have anisotropy.
上記丸、楕円、正多角形は、孔の形状と相似し易いという利点を有する。 The circle, ellipse, and regular polygon have the advantage of being easily similar to the shape of the hole.
また、図15A〜図15Cに示すように、十字形(例えば図15A参照)、正多角星形(例えば図15B参照)、又はコスモス形(例えば図15C参照)など、中心から放射状に直線を引いた形(複数の羽根を放射状に配置した形)も、上記各面の形状として有効である。こうした形状を有する導体ポスト40は、孔30bの形状が円柱などの単純な形状である場合に、その孔30bに挿入するのに適している。
Further, as shown in FIGS. 15A to 15C, a straight line is drawn radially from the center, such as a cross shape (see, for example, FIG. 15A), a regular polygon star shape (see, for example, FIG. 15B), or a cosmos shape (see, for example, FIG. 15C). A shape (a shape in which a plurality of blades are arranged radially) is also effective as the shape of each surface. The
その他、上記形状を組み合わせた(複合した)形状なども用いることができる。また、これらの形状の1つを孔30bの開口形状としてもよい。第1端部41aの端面形状と孔30bの開口形状とは、相似であっても、非相似であってもよい。したがって、各々の形状を例えば図13A〜図15Cに示した形状から選ぶなどして、任意の形状を組み合わせることができる。
In addition, a shape obtained by combining (combining) the above shapes can also be used. One of these shapes may be the opening shape of the
ただし、第1端部41aの端面形状と孔30bの開口形状とが非相似の関係にある場合には、嵌入前における第1端部41aの幅が、孔30bの対応する部分の幅に比して、導体33の厚みの5%〜75%の寸法だけ大きいことがより好ましい。1%〜75%の範囲が好ましいことは前述したとおりである。非相似の場合、少なくとも第1端部41aの一部が固着し、導体ポスト40の周面に部分的に導体33と接しない場所が存在するため、変形し易くなる反面、嵌合面積(固着面積)を確保することが難しくなる。このため、5%より小さくすることは好ましくない。この意味で、非相似である場合は、上記5%〜75%がより好ましい範囲となる。
However, when the end face shape of the
また、第1端部41aと孔30bの壁面との固着面F1には、略同一面積の2以上の面が含まれ、これらの面が略対称に配置されることが好ましい。固着面F1を略同一面積とすることで、電気抵抗を同等にすることができ、略対称とすることで発生した熱を均等に接続部に分散することができる。その結果、温度の集中的な上昇を緩和することが可能になる。
Moreover, it is preferable that two or more surfaces having substantially the same area are included in the fixing surface F1 between the
図16A〜図16Cに、例えば孔30bの開口形状が円である場合における導体ポスト40の接合部を示す。端面形状が正四角形である第1端部41aを孔30bに嵌入する場合には、図16Aに示すように、略同一面積の4つの固着面F1が形成され、これらは導体ポスト40の軸に対して略対称に配置される。また、図16B、図16Cに示すように、十字形、コスモス形の場合も、同様の固着面F1が得られる。ただし、図16Cに示すコスモス形の例では、固着面F1が8つになる。
FIG. 16A to FIG. 16C show a joint portion of the
一方、導体ポスト40の縦断面(X−Z平面又はY−Z平面)の形状は、段付き形(例えば図3参照)に限られず任意である。この形状は、例えば図17A〜図17Dに示すように、ストレート形(例えば図17A参照)、テーパ形(例えば図17B参照)、樽形(例えば図17C参照)、又は鼓形(例えば図17D参照)であってもよい。
On the other hand, the shape of the vertical cross section (XZ plane or YZ plane) of the
鍔部43の形状も任意であり、例えば図18に示すように、球状であってもよい。鍔部43の数も任意である。例えば図19に示すように、導体ポスト40の側面(周面)の複数箇所(例えば2箇所)に鍔部43(凸部)が設けられていてもよい。
The shape of the
例えば図20に示すように、導体ポスト40の側面(周面)に窪み44(凹部)が設けられていてもよい。窪み44の形状や数等は任意である。
For example, as shown in FIG. 20, a depression 44 (concave portion) may be provided on the side surface (circumferential surface) of the
孔30bと嵌合する導体ポスト40は、図21Aに示すように、孔30b内でとどまっていても、図21Bに示すように、孔30bを突き抜けていてもよい。また、図21Cに示すように、曲面となる導体ポスト40の側面が、孔30bの壁面(導体33)と固着していてもよい。
The
上記図3等には導体ポスト40の形状を模式的に示したが、実際には、図22A(平面図)及び図22B(側面図)に示すように、用途等に合わせて、導体ポスト40の形状を精密に設計することが好ましい。例えば軽量化や材料削減等を図るためには、不要な部分を削ったり穴を空けたりして、なるべく体積を小さくすることが好ましい。なお、図22A及び図22Bに示した形状の詳細については、後述の実施例2において説明する。
Although the shape of the
半導体装置101、102の構成、及びその構成要素の種類、性能、寸法、材質、形状、層数、又は配置等は、本発明の趣旨を逸脱しない範囲において任意に変更することができる。
The configuration of the
本発明の製造方法は、図6のフローチャートに示した内容及び順序に限定されるものではなく、本発明の趣旨を逸脱しない範囲において任意に内容及び順序を変更することができる。また、用途等に応じて、必要ない工程を割愛してもよい。 The manufacturing method of the present invention is not limited to the contents and order shown in the flowchart of FIG. 6, and the contents and order can be arbitrarily changed without departing from the spirit of the present invention. Moreover, you may omit the process which is not required according to a use etc.
(実施例1)
以下、実施例1に係る半導体装置102(図8、図9参照)について説明する。本実施例においては、上記実施形態で示した要素と同一の要素には各々同一の符号を付し、各要素について、より詳細なパラメータを明示する。
Example 1
Hereinafter, the semiconductor device 102 (see FIGS. 8 and 9) according to the first embodiment will be described. In this example, the same elements as those shown in the above embodiment are denoted by the same reference numerals, and more detailed parameters are specified for each element.
半導体素子10は、厚さ0.09mm、サイズ8×8mm、Si製のIGBTチップである。半導体素子10は、外部電極として、外部接続端子61〜64を有する。外部接続端子61は、サイズ10×1mm、長さ40mmのコレクタ電極である。外部接続端子62は、径1mm、長さ29mmのゲート電極である。外部接続端子63は、径1mm、長さ29mmの各種センサの電極である。外部接続端子64は、サイズ10×1mm、長さ29mmのエミッタ電極である。
The
半導体素子10aは、厚さ0.09mm、サイズ2×2mm、Si製のFWDチップである。電極11a、12aは、FWDチップの電極である。
The
放熱板20は、ALN製の放熱板である。詳しくは、放熱板20は、厚さ0.64mm、サイズ14×12mmのAlN(窒化アルミニウム)セラミックからなる。放熱板20の片面に接着される電極21は、厚さ0.3mm、サイズ12×10mmで、含有元素「Fe:0.85%、Zn:0.12%、P:0.03%」の銅板(C1940)からなる。
The
接続基板50は、支持板30と、導体ポスト40と、を有する。支持板30は、厚さ0.47mm、サイズ14×12mmの配線板である。また、導体ポスト40の形状は、図8及び図9に示した形状とは異なる(図25参照)。
The
支持板30は、以下のような手順で製造される。この工程は、図6のステップS11、S12に相当する工程である。
The
まず、図23Aに示すように、支持板30の出発材料(以下、出発基板300という)を用意する。出発基板300は、HL679FGS基板(日立化成製)である。出発基板300は、絶縁基板30aと、絶縁基板30aの両面にラミネートされた銅箔301、302と、から構成される。絶縁基板30aの厚みは0.2mmであり、銅箔302、302の厚みは0.105mmである。
First, as shown in FIG. 23A, a starting material for the support plate 30 (hereinafter referred to as a starting substrate 300) is prepared. The starting
続けて、図23Bに示すように、ドリルによって径0.5mmの孔30bを、出発基板300に形成(穴明け)する。孔30bは、スルーホールである。孔30bは、電極12〜14、12a(パッド)の各々に対向して形成される。各電極に対向する孔30bの数は、半導体素子10の電極12〜14について「ゲート電極:2、センサ電極:1、エミッタ電極:3×5=15」であり、半導体素子10aの電極12aについて「2×2=4」である。孔30bは、1mmのピッチで、電極12〜14、12aの中心に配置される。
Subsequently, as shown in FIG. 23B, a
続けて、図23Cに示すように、化学銅めっき(上村メッキ社製)により、厚さ0.1μmの化学銅めっき膜303を基板表面全体に形成する。
Subsequently, as shown in FIG. 23C, a chemical
続けて、図23Dに示すように、電解銅めっき(奥野製薬社製)により、厚み30μmの電解銅めっき膜304を基板表面全体に形成する。これにより、銅箔301又は302、化学銅めっき膜303、及び電解銅めっき膜304の3層からなる導体層が基板両面に形成され、孔30bには、導体33(銅めっき膜)が形成される。
Subsequently, as shown in FIG. 23D, an electrolytic
続けて、図23Eに示すように、上記形成された基板両面の導体層をパターニングすることで、導体回路31、32を形成する。具体的には、上記めっきした基板の両面に、感光性を有するドライフィルムをラミネートし、フォトリソグラフィ技術によりこれをパターニングする。これにより、半導体素子10及び10aの電極に対応した配置及び寸法を有するドライフィルムが形成される。その後、こうしたドライフィルムを導体層上に残した状態で、塩化銅溶液により導体層をエッチングする。これにより、導体回路31、32が形成される。
Subsequently, as shown in FIG. 23E, the
続けて、上記導体回路31、32を形成した基板を14×12mmのサイズに切断する。この切断には、ダイシングソー(東京精密社製)を用いる。これにより、厚さ0.47mmの支持板30が得られる。
Subsequently, the substrate on which the
導体ポスト40は、以下のように支持板30の孔30bに挿入される。この工程は、図6のステップS13に相当する工程である。
The
まず、図24Aに示すように、厚み0.8mmの銅板401を、金型(金型ポンチ1001、金型ダイ1002)にセットする。銅板401は、無酸素銅C1020(三菱伸銅社製)からなる。金型ポンチ1001の径は0.45mmである。
First, as shown in FIG. 24A, a
続けて、図24Bに示すように、金型ポンチ1001で銅板401を打ち込み、0.05mm突出させる。
Subsequently, as shown in FIG. 24B, the
続けて、図24Cに示すように、支持板30の孔30bに銅板401の突出部を対向させ、両者を密着させる。
Subsequently, as shown in FIG. 24C, the protruding portion of the
続けて、図24Dに示すように、金型ポンチ1001を用いて、孔30bに銅板401を打ち込む。これにより、図24Eに示すように、導体ポスト40は、孔30bを貫通し、反対側(矢印Z2側)へ約0.6mm突出する。導体ポスト40の突出した部分(図中の突出部P1)の各パラメータは、「平均径:0.44mm、平均突出量:0.595mm、アスペクト比:1.352」である。
Subsequently, as shown in FIG. 24D, a
本実施例では、導体ポスト40が、第2端部42a側から支持板30の孔30bに挿入(嵌入)される。これにより、孔30bの壁面(より詳しくは導体33)は、導体ポスト40から押圧を受け、変形する。その結果、導体ポスト40は、導体33と嵌合した状態で固定される。嵌合面積(導体ポスト40と孔30bの壁面の導体33とが固着している面積)は0.283mm2であった。図25に示すように、導体ポスト40の側面S1(周面)と導体回路31の側面とは、略全面が接触する。
In the present embodiment, the
こうした方法で、全ての孔30bに対して導体ポスト40を挿入(嵌入)する。その結果、導体ポスト40のコプラナリティは0.028mmであった。なお、コプラナリティとは、部品の端子等の並び方が同一平面内にある程度(均一性)をいう。
With this method, the conductor posts 40 are inserted (inserted) into all the
続けて、孔30b内における支持板30と導体ポスト40との隙間に、スパークルフラックスWF−6400(千住金属社製)及びエコソルダーボールS M705(千住金属社製)を充填する。エコソルダーボールS M705は、径0.45mm、含有元素「Ag:3%、Cu:0.5%」のPbフリー半田ボールである。
Subsequently, sparkle flux WF-6400 (manufactured by Senju Metal Co., Ltd.) and Eco Solder Ball SM705 (manufactured by Senju Metal Co., Ltd.) are filled in the gap between the
その後、60mm/分の速度で支持板30をN2雰囲気のリフロー炉に流し、孔30bの壁面と導体ポスト40とを半田付けする。これにより、支持板30と導体ポスト40との接続が補強される。その結果、接続基板50が製造される。半田溶融時において、加熱による最高到達温度は280℃である。また、240℃以上に加熱される時間は35分間である。そして、常温に戻した後、冷却速度5℃/分でリフロー炉から上記半田付けした基板を取り出す。
Thereafter, the
半導体素子10及び10aは、以下のように放熱板20に実装(接続)される。この工程は、図6のステップS14に相当する工程である。
The
導電性材料71a、71cにより、半導体素子10の電極11及び半導体素子10aの電極11aと放熱板20の電極21とを相互に接続する。導電性材料71a、71cは、含有元素「Ag:3%、Cu:0.5%」のSn半田からなる。半導体素子10及び10aは、導電性材料71a、71cによりN2雰囲気のリフロー炉で半田付けされる。半田溶融時において、加熱による最高到達温度は260℃である。また、240℃以上に加熱される時間は90秒間である。
The
半導体素子10及び10aは、以下のように接続基板50に実装(接続)される。この工程は、図6のステップS15に相当する工程である。
The
半導体素子10及び10aを放熱板20に実装した後、半導体素子10の電極12〜14及び半導体素子10aの電極12aに、厚さ30μmの導電性材料72a〜72dを印刷する。導電性材料72a〜72dは、例えば半田ペーストS70G(千住金属社製)からなる。半田ペーストS70Gは、含有元素「Ag:3%、Cu:0.5%」のSn半田である。
After the
続けて、半導体素子10及び10aの各電極に、導体ポスト40を対向させる。
Subsequently, the
その後、120mm/分の速度で支持板30をH2リフロー炉(デンコー社製)に流し、半導体素子10及び10aの各電極と導体ポスト40とを半田付けする。半田溶融時において、加熱による最高到達温度は350℃である。また、270℃以上に加熱される時間は25分間である。そして、冷却速度100℃/分でリフロー炉から上記半田付けした基板を取り出す。
Thereafter, the
こうした方法によれば、導体ポスト40を接続するための導電性材料72a〜72dに半田フィレットが形成される。半田(導電性材料72a〜72d)は、0.2mmの高さまでせり上がる。
According to such a method, solder fillets are formed on the
半導体素子10及び10aの各電極と導体ポスト40とは、上記方法により、まとめて接続(一括接続)される。その後、上記に準ずる半田付けにより外部接続端子61〜65を接続することで、半導体装置102が完成する。
The electrodes of the
実施例1の半導体装置102によれば、以下のように大電流を流すことができる。
According to the
発明者は、半導体装置102の許容電流を測定するため、放熱板の下面を0.5m/分、50℃の水で冷却しながら、常温25℃の半導体素子10の電極14(エミッタ電極)に電流を流し、半導体素子10の温度が150℃になった時の電流を測定した。その結果、エミッタポストEに含まれる15本の導体ポスト40について、1本当たり63A(アンペア)、すなわち合計945Aを流すことができた。
In order to measure the allowable current of the
(実施例2)
以下、実施例2に係る半導体装置101(図1、図2参照)について説明する。本実施例においては、上記実施形態で示した要素と同一の要素には各々同一の符号を付し、各要素について、より詳細なパラメータを明示する。
(Example 2)
Hereinafter, the
実施例1と同様、半導体素子10はIGBTチップであり、放熱板20は、ALN製の放熱板である。
Similar to the first embodiment, the
支持板30は、以下のような手順で製造される。
The
まず、先の図23Aに示したように、支持板30の出発材料(以下、出発基板300という)を用意する。出発基板300は、ユーピレックス(登録商標、宇部興産)である。出発基板300は、絶縁基板30aと、絶縁基板30aの両面にラミネートされた銅箔301、302と、から構成される。絶縁基板30aは、ポリイミド基板である。絶縁基板30aの厚みは0.05mmであり、銅箔302、302の厚みは0.17mmである。
First, as shown in FIG. 23A, a starting material for the support plate 30 (hereinafter referred to as a starting substrate 300) is prepared. The starting
続けて、先の図23Bに示したように、炭酸ガスレーザによって径0.6mmの孔30bを、出発基板300に形成(穴明け)する。孔30bは、スルーホールである。孔30bは、電極12〜14(パッド)の各々に対向して形成される。各電極に対向する孔30bの数は、実施例1と同様である。
Subsequently, as shown in FIG. 23B, a
続けて、先の図23Cに示したように、化学銅めっき(上村メッキ社製)により、厚さ0.1μmの化学銅めっき膜303を基板表面全体に形成する。
Subsequently, as shown in FIG. 23C, a chemical
続けて、先の図23Dに示したように、電解銅めっき(奥野製薬社製)により、厚み40μmの電解銅めっき膜304を基板表面全体に形成する。これにより、銅箔301、302、化学銅めっき膜303、及び電解銅めっき膜304の3層からなる導体層が基板両面に形成され、孔30bには、導体33(銅めっき膜)が形成される。
Subsequently, as shown in FIG. 23D, an electrolytic
続けて、先の図23Eに示したように、実施例1と同様、上記形成された基板両面の導体層をパターニングすることで、導体回路31、32を形成する。
Subsequently, as shown in FIG. 23E, the
本実施例では、続けて、図26Aに示すように、ニッケルめっきにより、導体回路31、32の表面に厚さ5μm、ホウ素1%含有の無電解ニッケル膜34を形成する。さらに続けて、図26Bに示すように、金めっきにより、無電解ニッケル膜34の上に厚さ0.15μmの無電解金めっき膜35を形成する。これにより、無電解ニッケル膜34及び無電解金めっき膜35の2層からなるコーティング膜が形成される。
In this embodiment, as shown in FIG. 26A, an
続けて、上記コーティング膜を形成した基板を14×12mmのサイズに切断する。この切断には、ダイシングソー(東京精密社製)を用いる。これにより、厚さ0.45mmの支持板30が得られる。
Subsequently, the substrate on which the coating film is formed is cut into a size of 14 × 12 mm. A dicing saw (manufactured by Tokyo Seimitsu Co., Ltd.) is used for this cutting. Thereby, the
導体ポスト40は、以下のように製造される。なお、本実施例に係る導体ポスト40の表面は、コーティングされる(図10参照)。
The
まず、径0.45mmの銅線を用意する。銅線は、無酸素銅C1020(三菱伸銅社製)からなる。そして、金型を用いて、絞り成形により銅線を加工して、先の図22A及び図22Bに示したような形状にする。これにより、銅からなる柱状導体40aが形成される。
First, a copper wire having a diameter of 0.45 mm is prepared. The copper wire is made of oxygen-free copper C1020 (manufactured by Mitsubishi Shindoh Co.). Then, using a mold, the copper wire is processed by drawing to form a shape as shown in FIGS. 22A and 22B. Thereby, the
その後、上記導体回路31、32表面のコーティング膜と同様、柱状導体40aの表面にコーティング膜40bを形成する。すなわち、コーティング膜40bは、無電解ニッケル膜及び無電解金めっき膜の2層からなる。その結果、導体ポスト40が完成する。
After that, the
こうして得られる導体ポスト40は、先の図22A及び図22Bに示したような形状を有する。導体ポスト40の第1端部41a側、特に孔30bに嵌合する部分(以下、嵌合部という)の端面形状(X−Y平面)はコスモス形である。コスモス形の短い方の幅(図22A中のd1)は0.54mmであり、コスモス形の長い方の幅(図22A中のd2)は0.57mmである。嵌合部は8枚の弁(小片)からなり、小片1つの幅(図22A中のd3)は0.14mmである。嵌合部の厚さ(図22B中のd4)は0.25mmである。鍔部43の横断面形状は、径0.75mmの円である。
The
導体ポスト40は、以下のように支持板30に挿入(嵌入)される。
The
まず、支持板30の孔30bに導体ポスト40を対向させ、両者を密着させる。続けて、35N/本の力で、導体ポスト40の嵌合部を支持板30の孔30bに打ち込む。これにより、図21Bに示すように、導体ポスト40は、孔30bを貫通し、反対側(矢印Z1側)へ約0.8mm突出する。導体ポスト40の突出した部分(図21B中の突出部P2)の各パラメータは、「平均径:0.45mm、平均突出量:0.802mm、アスペクト比:1.34」である。
First, the
本実施例では、導体ポスト40が、第1端部41a側から支持板30の孔30bに挿入(嵌入)される。これにより、孔30bの壁面(より詳しくは導体33)は、導体ポスト40から押圧を受け、変形する。その結果、導体ポスト40は、導体33と嵌合した状態で固定される。嵌合面積(固着面積)は0.308mm2であった。導体ポスト40の側面S2(周面)と導体回路31及び32の側面とは、略全面が接触する。この接触面積は0.258mm2であった。これは側面S2の37.4%に相当する。
In this embodiment, the
こうした方法で、全ての孔30bに対して導体ポスト40を挿入(嵌入)する。その結果、導体ポスト40のコプラナリティは0.013mmであった。
With this method, the conductor posts 40 are inserted (inserted) into all the
その後、放熱板20及び接続基板50の各々と半導体素子10を接続し、半田付けにより外部接続端子61〜64を接続することで、半導体装置101が完成する。
Thereafter, the
実施例2の半導体装置101によれば、以下のように大電流を流すことができる。
According to the
発明者が、実施例1と同様の方法で半導体装置101の許容電流を測定した結果、エミッタポストEに含まれる15本の導体ポスト40について、1本当たり57A(アンペア)、すなわち合計855Aを流すことができた。
As a result of measuring the allowable current of the
(他の実施例)
さらに、実施例1における導体ポスト40の材料を変えた例(実施例3)、並びに実施例1における導体ポスト40の挿入量及び固着面積を変えた例(実施例4、5)についても、許容電流等を測定した。また、実施例2における導体ポスト40の端面寸法(嵌合寸法)を変化させた例(実施例6、比較例1)、導体ポスト40と孔30bとの接続に半田ボールを使用しなかった例(実施例7)についても、許容電流等を測定した。これらの結果を、上記実施例1、2の結果と共に、図27〜図30に示す。図中、試料#11〜#17は、実施例1〜7の半導体装置に相当し、試料#21は、比較例1の半導体装置に相当する。図27には、孔30bや導体33の形状等を示す。図28には、導体ポスト40の材料等を示す。図29には、固着部の固着面積(嵌合面積)等を示す。図30には、許容電流の測定結果を示す。
(Other examples)
Further, an example in which the material of the
なお、実施例3(#13)における導体ポスト40の材料は、純アルミ1N99(住友軽金属社製)である。また、実施例4、5(#14、#15)では、導体ポスト40の挿入量を0.3mm、0.7mmとすることで、固着面積を変えた。
In addition, the material of the
図30に示されるように、試料#11〜#17(実施例1〜7)では、試料#21(比較例1)に比べて、許容電流が大きくなる。
As shown in FIG. 30, in
上記実施形態や別例等は、組み合わせることができる。 The above embodiments and other examples can be combined.
以上、本発明の実施形態について説明したが、設計上の都合やその他の要因によって必要となる様々な修正や組み合わせは、「請求項」に記載されている発明や「発明を実施するための形態」に記載されている具体例に対応する発明の範囲に含まれると理解されるべきである。 The embodiment of the present invention has been described above. However, various modifications and combinations required for design reasons and other factors are not limited to the invention described in the “claims” or the “mode for carrying out the invention”. It should be understood that it is included in the scope of the invention corresponding to the specific examples described in the above.
本発明に係る半導体装置は、大電流を流す必要があるパワーデバイスに適している。本発明に係る半導体装置の製造方法は、こうした半導体装置の製造に適している。 The semiconductor device according to the present invention is suitable for a power device that requires a large current to flow. The method for manufacturing a semiconductor device according to the present invention is suitable for manufacturing such a semiconductor device.
10 半導体素子(IGBTチップ)
10a 半導体素子(FWDチップ)
11〜14 電極
11a、12a 電極
20 放熱板
21 電極
30 支持板
30a 絶縁基板
30b 孔
31、32 導体回路
33 導体
34 無電解ニッケル膜
35 無電解金めっき膜
40 導体ポスト
40a 柱状導体
40b コーティング膜
41 第1柱部
41a 第1端部
42 第2柱部
42a 第2端部
43 鍔部
50 接続基板
61〜65 外部接続端子
71a〜71c、72a〜72d、73a〜73d、74 導電性材料
74 導電性材料
101、102 半導体装置
300 出発基板
301、302 銅箔
303 化学銅めっき膜
304 電解銅めっき膜
401 銅板
1001 金型ポンチ
1002 金型ダイ
E エミッタポスト
F FWDポスト
G ゲートポスト
S センサポスト
10 Semiconductor device (IGBT chip)
10a Semiconductor device (FWD chip)
11-14
Claims (11)
電力用半導体素子と、
一端に第1端部を有し他端に第2端部を有する柱状導体からなる導体ポストと、
を備え、
前記第1端部の端面形状と前記孔の開口形状とが非相似の関係にあり、
前記導体ポストの側面と前記孔壁面の前記導体との固着面には、略同一面積の2以上の面が含まれ、これらの面は、略対称に配置され、
前記導体ポストの前記第2端部は、前記電力用半導体素子に接続され、
前記導体ポストの前記側面は、前記第2端部よりも前記第1端部側において、前記導体ポストの押圧により変形した前記孔壁面の前記導体に部分的に固着している、
ことを特徴とする半導体装置。 A cylindrical hole is formed, and a support plate having a conductor formed on the wall surface of the hole;
A power semiconductor element;
A conductor post comprising a columnar conductor having a first end at one end and a second end at the other end;
With
The end face shape of the first end portion and the opening shape of the hole are in a similar relationship,
The fixing surface between the side surface of the conductor post and the conductor of the hole wall surface includes two or more surfaces having substantially the same area, and these surfaces are arranged substantially symmetrically,
The second end of the conductor post is connected to the power semiconductor element;
The side surface of the conductor posts, in the first end portion side of the second end portion is partly fixed to the conductor of the hole wall is deformed by the pressing of the conductor posts,
A semiconductor device.
ことを特徴とする請求項1に記載の半導体装置。 The contact area between the conductor post and the conductor on the hole wall surface is at least 50% or more of the area of a cross section perpendicular to the axial direction of the conductor post.
The semiconductor device according to claim 1.
前記導体ポストの前記側面は、前記主面の前記導体層に接触している、
ことを特徴とする請求項1又は2に記載の半導体装置。 A conductor layer is formed on at least one main surface of the support plate,
The side surface of the conductor post is in contact with the conductor layer of the main surface;
The semiconductor device according to claim 1, wherein:
ことを特徴とする請求項3に記載の半導体装置。 The contact area between the side surface of the conductor post and the conductor layer is at least 15% or more of the area of a cross section perpendicular to the axial direction of the conductor post.
The semiconductor device according to claim 3.
ことを特徴とする請求項1乃至4のいずれか一項に記載の半導体装置。 The end face shape of the first end, yen elliptic, rectangular, regular polygon, positive polygonal star, cross, cosmos form, or a combined shape of two or more thereof,
The semiconductor device according to any one of claims 1 to 4, characterized in that.
ことを特徴とする請求項1乃至5のいずれか一項に記載の半導体装置。 The main component of the conductor post is copper, silver, gold, or aluminum.
The semiconductor device according to any one of claims 1 to 5, characterized in that.
銅、銀、金、又はアルミニウムを主成分とする柱状導体と、
前記柱状導体の表面に形成された、クロム、ニッケル、パラジウム、チタン、又は白金からなるコーティング膜と、
を有する、
ことを特徴とする請求項1乃至6のいずれか一項に記載の半導体装置。 The conductor post is
Columnar conductors based on copper, silver, gold, or aluminum;
A coating film made of chromium, nickel, palladium, titanium, or platinum formed on the surface of the columnar conductor;
Having
The semiconductor device according to any one of claims 1 to 6, characterized in that.
ことを特徴とする請求項7に記載の半導体装置。 The coating film has a thickness of 0.5 μm to 10 μm.
The semiconductor device according to claim 7 .
前記電力用半導体素子の少なくとも1つの電極が、前記放熱板の前記導体層に固定される、
ことを特徴とする請求項1乃至8のいずれか一項に記載の半導体装置。 The semiconductor device further includes a heat dissipation plate having a conductor layer on at least the support plate side main surface,
At least one electrode of the power semiconductor element is fixed to the conductor layer of the heat sink;
The semiconductor device according to any one of claims 1 to 8, characterized in that.
前記孔の壁面に導体を形成することと、
端面形状が前記孔の開口形状と非相似の関係にある導体ポストの第1端部を前記孔に嵌入し、前記第1端部と前記孔壁面の前記導体とを部分的に固着することと、
前記導体ポストの、前記第1端部とは反対側の第2端部を、電力用半導体素子に接続することと、
を含み、
前記導体ポストの側面と前記孔壁面の前記導体との固着面には、略同一面積の2以上の面が含まれ、これらの面は、略対称に配置される、
ことを特徴とする半導体装置の製造方法。 Forming a cylindrical hole in the support plate;
Forming a conductor on the wall of the hole;
A first end of a conductor post having an end face shape dissimilar to the opening shape of the hole is fitted into the hole, and the first end and the conductor on the hole wall surface are partially fixed; ,
Connecting a second end of the conductor post opposite to the first end to a power semiconductor element;
Only including,
The fixing surface between the side surface of the conductor post and the conductor of the hole wall surface includes two or more surfaces having substantially the same area, and these surfaces are disposed substantially symmetrically.
A method for manufacturing a semiconductor device.
ことを特徴とする請求項10に記載の半導体装置の製造方法。 The width of the first end portion of the prefrontal Symbol fitting is different from the corresponding portion of the width of the hole is greater by 5% to 75% of the dimensions of the conductor thickness of the hole wall,
The method of manufacturing a semiconductor device according to claim 10 .
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009266869A JP5551920B2 (en) | 2009-11-24 | 2009-11-24 | Semiconductor device and manufacturing method thereof |
US12/952,655 US8415791B2 (en) | 2009-11-24 | 2010-11-23 | Semiconductor device and fabrication method therefor |
EP10192380.3A EP2339625B1 (en) | 2009-11-24 | 2010-11-24 | Semiconductor device and fabrication method therefor |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009266869A JP5551920B2 (en) | 2009-11-24 | 2009-11-24 | Semiconductor device and manufacturing method thereof |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2011114039A JP2011114039A (en) | 2011-06-09 |
JP5551920B2 true JP5551920B2 (en) | 2014-07-16 |
Family
ID=44009731
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009266869A Expired - Fee Related JP5551920B2 (en) | 2009-11-24 | 2009-11-24 | Semiconductor device and manufacturing method thereof |
Country Status (3)
Country | Link |
---|---|
US (1) | US8415791B2 (en) |
EP (1) | EP2339625B1 (en) |
JP (1) | JP5551920B2 (en) |
Families Citing this family (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2012166028A1 (en) * | 2011-06-01 | 2012-12-06 | Telefonaktiebolaget L M Ericsson (Publ) | Thermo/electrical conductor arrangement for multilayer printed circuit boards |
DE102011080929B4 (en) * | 2011-08-12 | 2014-07-17 | Infineon Technologies Ag | Process for producing a composite and a power semiconductor module |
JP5870669B2 (en) * | 2011-12-14 | 2016-03-01 | 富士電機株式会社 | Semiconductor device and manufacturing method of semiconductor device |
WO2013094213A1 (en) * | 2011-12-20 | 2013-06-27 | 株式会社 東芝 | Ceramic copper circuit board and semiconductor device employing same |
EP2871672B1 (en) | 2013-11-06 | 2018-09-26 | Nxp B.V. | Semiconductor device |
EP2871673A1 (en) | 2013-11-06 | 2015-05-13 | Nxp B.V. | Semiconductor device |
EP3043379B1 (en) * | 2014-04-01 | 2020-08-05 | Fuji Electric Co., Ltd. | Semiconductor device |
US10880409B2 (en) * | 2017-02-20 | 2020-12-29 | Cisco Technology, Inc. | Mixed qualitative, quantitative sensing data compression over a network transport |
US10573573B2 (en) * | 2018-03-20 | 2020-02-25 | Taiwan Semiconductor Manufacturing Co., Ltd. | Package and package-on-package structure having elliptical conductive columns |
JP7468149B2 (en) * | 2020-05-27 | 2024-04-16 | 富士電機株式会社 | Semiconductor Device |
Family Cites Families (19)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3484935A (en) * | 1965-07-28 | 1969-12-23 | Western Electric Co | Method of producing electrical circuit assemblies having through connectors |
US3484937A (en) * | 1967-08-29 | 1969-12-23 | Gen Electric | Methods and apparatus for fixing interface pins in electrical circuit boards |
DE3176636D1 (en) * | 1981-01-07 | 1988-03-03 | Ibm | Pinned substrate and method for pinning a substrate |
US4877176A (en) * | 1987-11-25 | 1989-10-31 | Northern Telecom Limited | Soldering pins into printed circuit boards |
US5083928A (en) * | 1991-04-25 | 1992-01-28 | E. I. Du Pont De Nemours And Company | Electrical pin tips |
US5368220A (en) * | 1992-08-04 | 1994-11-29 | Morgan Crucible Company Plc | Sealed conductive active alloy feedthroughs |
US5497546A (en) * | 1992-09-21 | 1996-03-12 | Matsushita Electric Works, Ltd. | Method for mounting lead terminals to circuit board |
JP3294738B2 (en) * | 1995-05-15 | 2002-06-24 | 新光電気工業株式会社 | Lead pin mounting structure |
JPH1098148A (en) * | 1996-09-24 | 1998-04-14 | Matsushita Electric Works Ltd | Terminal pin for semiconductor package |
JP3088101B1 (en) * | 1999-03-10 | 2000-09-18 | 日本特殊陶業株式会社 | Pin standing substrate and method of manufacturing the same |
JP3680760B2 (en) * | 2001-04-25 | 2005-08-10 | 日本電気株式会社 | Adapter device for terminal conversion of semiconductor device, semiconductor device using the same, and mounting method thereof |
US6747217B1 (en) * | 2001-11-20 | 2004-06-08 | Unisys Corporation | Alternative to through-hole-plating in a printed circuit board |
JP4308716B2 (en) * | 2004-06-09 | 2009-08-05 | 新光電気工業株式会社 | Manufacturing method of semiconductor package |
US20050285253A1 (en) * | 2004-06-24 | 2005-12-29 | Kumamoto Takashi | Forming buried via hole substrates |
JP4613077B2 (en) * | 2005-02-28 | 2011-01-12 | 株式会社オクテック | Semiconductor device, electrode member, and method for manufacturing electrode member |
JP2009064908A (en) * | 2007-09-05 | 2009-03-26 | Ibiden Co Ltd | Wiring board and its manufacturing method |
JP5245485B2 (en) * | 2008-03-25 | 2013-07-24 | 富士電機株式会社 | Manufacturing method of semiconductor device |
US8378231B2 (en) * | 2008-07-31 | 2013-02-19 | Ibiden Co., Ltd. | Semiconductor device and method for manufacturing the same |
JP5500936B2 (en) * | 2009-10-06 | 2014-05-21 | イビデン株式会社 | Circuit board and semiconductor module |
-
2009
- 2009-11-24 JP JP2009266869A patent/JP5551920B2/en not_active Expired - Fee Related
-
2010
- 2010-11-23 US US12/952,655 patent/US8415791B2/en active Active
- 2010-11-24 EP EP10192380.3A patent/EP2339625B1/en active Active
Also Published As
Publication number | Publication date |
---|---|
US20110121450A1 (en) | 2011-05-26 |
EP2339625A3 (en) | 2013-04-03 |
JP2011114039A (en) | 2011-06-09 |
US8415791B2 (en) | 2013-04-09 |
EP2339625B1 (en) | 2015-01-07 |
EP2339625A2 (en) | 2011-06-29 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5551920B2 (en) | Semiconductor device and manufacturing method thereof | |
JP5581043B2 (en) | Semiconductor device and manufacturing method thereof | |
JP6602480B2 (en) | Semiconductor device | |
US11171078B2 (en) | Semiconductor device and method for manufacturing the same | |
JP5240982B2 (en) | Heat conduit | |
JP2008141027A (en) | Bonding structure of thermoelectric conversion element and thermoelectric conversion module | |
JPWO2017187998A1 (en) | Semiconductor device | |
JP2017123360A (en) | Semiconductor module | |
US20170223816A1 (en) | Flexible printed wiring board, electronic device having flexible printed wiring board, and method for manufacturing electronic device having flexible printed wiring board | |
JP4407509B2 (en) | Insulated heat transfer structure and power module substrate | |
JP2018125515A (en) | Electronic device | |
JP2007227452A (en) | Flexible wiring board, its solder bonding method and optical transmitting package using the same | |
JP7476540B2 (en) | Semiconductor Device | |
JP2005353726A (en) | Semiconductor package manufacturing method | |
JP2007042738A (en) | Semiconductor device | |
US20170323801A1 (en) | Method of generating a power semiconductor module | |
JP2011091116A (en) | Method for manufacturing electronic component mounting substrate and electronic component mounting substrate | |
JP2018056479A (en) | Surface-mount type semiconductor package device | |
JPH1056243A (en) | Circuit board | |
TW432220B (en) | Testing method with built-in automatic detection for digital and analog mixing mode circuit | |
JP2017063094A (en) | Module for mounting electronic component, and method for manufacturing module for mounting electronic component | |
JP2006186094A (en) | Reliable plastic substrate and manufacturing method thereof | |
JPH11274347A (en) | Semiconductor package and method for forming the same | |
TWM432220U (en) | Alumina ceramic circuit board with metal post and LED package structure | |
JP2012129338A (en) | Semiconductor device and semiconductor device manufacturing method |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20121019 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20130611 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20130613 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20130806 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20140513 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20140523 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5551920 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |