JP5515821B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法 Download PDFInfo
- Publication number
- JP5515821B2 JP5515821B2 JP2010028739A JP2010028739A JP5515821B2 JP 5515821 B2 JP5515821 B2 JP 5515821B2 JP 2010028739 A JP2010028739 A JP 2010028739A JP 2010028739 A JP2010028739 A JP 2010028739A JP 5515821 B2 JP5515821 B2 JP 5515821B2
- Authority
- JP
- Japan
- Prior art keywords
- diffusion layer
- oxide film
- type
- gate oxide
- type diffusion
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 50
- 239000004065 semiconductor Substances 0.000 title claims description 50
- 239000010410 layer Substances 0.000 claims description 159
- 238000009792 diffusion process Methods 0.000 claims description 131
- 239000012535 impurity Substances 0.000 claims description 94
- 238000010438 heat treatment Methods 0.000 claims description 43
- 238000007254 oxidation reaction Methods 0.000 claims description 40
- 230000003647 oxidation Effects 0.000 claims description 33
- 239000000758 substrate Substances 0.000 claims description 33
- 238000000034 method Methods 0.000 claims description 27
- 239000002344 surface layer Substances 0.000 claims description 19
- 238000009826 distribution Methods 0.000 claims description 18
- 230000015572 biosynthetic process Effects 0.000 claims description 14
- MYMOFIZGZYHOMD-UHFFFAOYSA-N Dioxygen Chemical compound O=O MYMOFIZGZYHOMD-UHFFFAOYSA-N 0.000 claims description 7
- 229910001882 dioxygen Inorganic materials 0.000 claims description 7
- 230000001590 oxidative effect Effects 0.000 claims description 7
- 230000007547 defect Effects 0.000 claims description 6
- 238000006243 chemical reaction Methods 0.000 claims description 5
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 claims description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 30
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 30
- 229910052796 boron Inorganic materials 0.000 description 30
- 229910052698 phosphorus Inorganic materials 0.000 description 30
- 239000011574 phosphorus Substances 0.000 description 30
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 21
- 229910052710 silicon Inorganic materials 0.000 description 21
- 239000010703 silicon Substances 0.000 description 21
- 230000000694 effects Effects 0.000 description 16
- 230000015556 catabolic process Effects 0.000 description 10
- 238000005468 ion implantation Methods 0.000 description 8
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 6
- 230000007423 decrease Effects 0.000 description 6
- 108091006146 Channels Proteins 0.000 description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 5
- 229920005591 polysilicon Polymers 0.000 description 5
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 4
- OKZIUSOJQLYFSE-UHFFFAOYSA-N difluoroboron Chemical compound F[B]F OKZIUSOJQLYFSE-UHFFFAOYSA-N 0.000 description 4
- 239000011229 interlayer Substances 0.000 description 4
- 229910052785 arsenic Inorganic materials 0.000 description 3
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 229910052757 nitrogen Inorganic materials 0.000 description 3
- 238000001004 secondary ion mass spectrometry Methods 0.000 description 3
- 238000004458 analytical method Methods 0.000 description 2
- 229910052786 argon Inorganic materials 0.000 description 2
- 239000007789 gas Substances 0.000 description 2
- 230000004807 localization Effects 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 229910000838 Al alloy Inorganic materials 0.000 description 1
- 102000004129 N-Type Calcium Channels Human genes 0.000 description 1
- 108090000699 N-Type Calcium Channels Proteins 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000000605 extraction Methods 0.000 description 1
- 230000012447 hatching Effects 0.000 description 1
- 239000011261 inert gas Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 230000008719 thickening Effects 0.000 description 1
Images
Landscapes
- Thin Film Transistor (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Description
また、特許文献2には、リンがパイルアップされる箇所にp型層を形成することが記載されている。
厚いゲート酸化膜4aを形成する場合には、スループットの観点から高い酸化速度が得られるパイロ酸化が用いられるが、この場合、ゲート酸化膜4aの厚膜化とパイロ酸化方式の適用は、双方とも前記現象が顕著となる方向に働くことから、厚いゲート酸化膜4aを用いたMOSFET素子を製造する場合には、これらの不純物の制御が重要となる。
また、pチャネルMOSFET素子の場合には、チャネル層であるn型拡散層の表面濃度がパイルアップ現象で高く成りすぎて、ゲート閾値電圧を異常に高くしてしまい、正常な動作をさせることが出来なくなる。
また、特許請求の範囲の請求項2に記載の発明によれば、MOSゲート構造を有する半導体装置の製造方法において、n型拡散層の表面層にp型拡散層を形成する工程と、該p型拡散層上にゲート酸化膜を第1の処理温度で形成するゲート酸化膜形成工程と、該ゲート酸化膜形成工程の後、非酸化性雰囲気下で前記第1の処理温度より高い第2の処理温度で熱処理する工程と、該熱処理工程の後に前記ゲート酸化膜上にゲート電極を形成する工程とを備え、前記p型拡散層のp型不純物の導入量が前記n型拡散層のn型不純物の導入量より高く、前記ゲート酸化膜形成工程では、前記ゲート酸化膜の下の前記p型拡散層の表面付近がn型化され、前記熱処理工程では、不純物の再分布により前記p型拡散層の表面付近の前記n型化を解消しp型にする半導体装置の製造方法とする。
また、特許請求の範囲の請求項6に記載の発明によれば、請求項1ないし3のいずれか一項に記載の発明において、前記熱酸化が、酸素ガスを導入して行われるドライ酸化、酸素ガスと水素ガスを燃焼して行われるパイロ酸化、もしくは水蒸気酸化であるとよい。
また、特許請求の範囲の請求項8に記載の発明によれば、請求項2または3に記載の発明において、前記n型拡散層は、p型の半導体基板の表面層に形成されるとよい。
第1に、熱酸化(第1の処理温度による熱酸化)によりゲート酸化膜を形成した後に、第1の処理温度よりも高い第2の処理温度で熱処理を行うことで、ゲート酸化膜の形成過程でパイルアップされたP(リン)および吸い出されたB(ボロン)を熱拡散により、不純物を再分布させ、局所的な濃度分布の偏りを改善する方向へ分布の均一化を図る。
第3に、ゲート酸化膜の形成と、ゲート酸化膜の形成で生じた不純物濃度分布の偏りを均一化させる熱処理を同一の装置で、連続的に行うことができるので、スループットや生産性における改善を図ることができる。
p型不純物が含まれたp型半導体基板8(p型シリコン基板)に対し、例えば、レジスト等のマスクを介して、n型の不純物であるP(リン)のイオン注入を2×1013cm−2の導入量(ドーズ量)で行い、熱拡散を行うことにより、深いn型拡散層9を形成する(図1)。
第1の処理温度をT℃とし、p型不純物の導入量をn型不純物の導入量に対しK倍としたとき、図8より、900℃≦T≦1100℃の範囲で、Kの値が1<K≦−0.075T+92.5で表される領域(ハッチングで示す)であっても、前記した素子設計の自由度や素子性能の低下を引き起こすことはなく、加えて、後述の第2の処理温度の熱処理でp型拡散層10のn型化が解消される。
ここで、第1の処理温度は、900℃以上1100℃以下とし、ゲート酸化膜11の膜厚は50nm以上600nm以下とするとよい。第1の処理温度が900℃未満では、酸化膜の成長速度が遅く、本発明のゲート酸化膜厚みを形成するのに時間が掛かり過ぎて実用的でない。また1100℃を超えると酸化膜が軟化し流動化することで、ゲート酸化膜に界面準位や欠陥等が誘起されることがあるため、ゲート酸化膜を形成する条件としては好ましくない。また、ゲート酸化膜11の膜厚が50nm未満と薄い場合には、回路構成に必要とされるゲート酸化膜の破壊耐圧が低いことに加え、本発明を用いることによる効果が少なくなる。また600nmを超えると、MOSFET素子がオンする閾値電圧へのゲート酸化膜厚みによる影響が支配的となることから、閾値電圧が高くなり、回路動作を行う上で実用的でなくなる。
次に、熱酸化を行った第1の処理温度よりも高い第2の処理温度で熱処理を行う(図4)。ここで、第2の処理温度での熱処理は、酸化による不純物濃度のさらなる局在化を防止するために、窒素やアルゴン等の非酸化性ガスによる雰囲気下(または真空中)で、1000℃以上1150℃以下の処理温度で熱処理を行う。この第2の処理温度が1000℃未満ではB(ボロン)とP(リン)の再分布に時間が掛かり過ぎるので1000℃以上とすることが望ましい。また1150℃を超えると、再分布に要する時間を短くすることが可能であるものの、ゲート酸化膜11下のシリコン基板(n型拡散層9やp型拡散層10およびp型半導体基板8の表面層)にスリップなどの欠陥が導入されて素子特性を劣化させることがあるので1150℃以下とすることが望ましい。
次に、例えば、通常のフォトリソグラフィ技術を用いてレジストパターン13を形成し、レジストパターン13をマスクとして、ゲート電極14を形成する(図6)。
実施例1との違いは、導電型を逆にした点である。第1の処理温度で熱酸化することで、過度に上昇したn型拡散層の表面濃度を第2の処理温度で熱処理することで、n型不純物とp型不純物を再分布させて、n型不純物の表面濃度を適正なレベルまで低下させて、ゲート閾値電圧を所望の値にする。
ここで、第1の処理温度は、900℃以上1100℃以下とし、ゲート酸化膜31の膜厚は50nm以上600nm以下とするとよい。第1の処理温度が900℃未満では、酸化膜の成長速度が遅く、本発明のゲート酸化膜31の厚みを形成するのに時間が掛かり過ぎて実用的でない。また1100℃を超えると酸化膜が軟化し流動化することで、ゲート酸化膜に界面準位や欠陥等が誘起されることがあるため、ゲート酸化膜31を形成する条件としては好ましくない。また、ゲート酸化膜31の膜厚が50nm未満と薄い場合には、回路構成に必要とされるゲート酸化膜31の破壊耐圧が低いことに加え、本発明を用いることによる効果が少なくなる。また600nmを超えると、pチャネルMOSFET素子がオンする閾値電圧へのゲート酸化膜31の厚みによる影響が支配的となることから、閾値電圧が高くなり、回路動作を行う上で実用的でなくなる。
第2の処理温度で熱処理した場合、n型拡散層30の表面層付近で局在化したp型およびn型不純物は、濃度の高い領域から低い領域へ熱拡散するため、n型拡散層30の表面層で局所的に分布していたn型不純物であるP(リン)は、表面から深さ方向へ熱拡散し低濃度化する。
次に、例えば、通常のフォトリソグラフィ技術を用いてレジストパターン33を形成し、レジストパターン33をマスクとして、ゲート電極34を形成する(図16)。
9 n型拡散層
10 p型拡散層
11 ゲート酸化膜
12 ポリシリコン膜
13 レジストパターン
14 ゲート電極
15 n+ソース層
16 n+ドレイン層
28 n型半導体基板
29 p型拡散層
30 n型拡散層
31 ゲート酸化膜
32 ポリシリコン膜
33 レジストパターン
34 ゲート電極
35 p+ソース層
36 p+ドレイン層
Claims (8)
- MOSゲート構造を有する半導体装置の製造方法において、第1導電型の第1拡散層の表面層に第2導電型の第2拡散層を形成する工程と、該第2拡散層上にゲート酸化膜を第1の処理温度で形成するゲート酸化膜形成工程と、該ゲート酸化膜形成工程の後、非酸化性雰囲気下で前記第1の処理温度より高い第2の処理温度で熱処理する工程と、該熱処理工程の後に前記ゲート酸化膜上にゲート電極を形成する工程とを備え、前記第2拡散層の第2導電型不純物の導入量が前記第1拡散層の第1導電型不純物の導入量より高く、前記ゲート酸化膜形成工程では、前記ゲート酸化膜の下の前記第2拡散層の表面付近の前記第1導電型不純物および第2導電型不純物が局在化され、前記熱処理工程では、不純物の再分布により前記局在化された不純物の深さ方向の濃度分布を均一化することを特徴とする半導体装置の製造方法。
- MOSゲート構造を有する半導体装置の製造方法において、n型拡散層の表面層にp型拡散層を形成する工程と、該p型拡散層上にゲート酸化膜を第1の処理温度で形成するゲート酸化膜形成工程と、該ゲート酸化膜形成工程の後、非酸化性雰囲気下で前記第1の処理温度より高い第2の処理温度で熱処理する工程と、該熱処理工程の後に前記ゲート酸化膜上にゲート電極を形成する工程とを備え、前記p型拡散層のp型不純物の導入量が前記n型拡散層のn型不純物の導入量より高く、前記ゲート酸化膜形成工程では、前記ゲート酸化膜の下の前記p型拡散層の表面付近がn型化され、前記熱処理工程では、不純物の再分布により前記p型拡散層の表面付近の前記n型化を解消しp型にすることを特徴とする半導体装置の製造方法。
- MOSゲート構造を有する半導体装置の製造方法において、n型拡散層の表面層にp型拡散層を形成する工程と、該p型拡散層上にゲート酸化膜を第1の処理温度で形成するゲート酸化膜形成工程と、該ゲート酸化膜形成工程の後、前記第1の処理温度より高い第2の処理温度で熱処理する工程と、該熱処理工程の後に前記ゲート酸化膜上にゲート電極を形成する工程とを備え、前記第1の処理温度をT℃とし、p型不純物の導入量がn型不純物の導入量のK倍としたとき、Kの値が1<K≦−0.075T+92.5であり、前記ゲート酸化膜形成工程では、前記ゲート酸化膜の下の前記p型拡散層の表面付近がn型化され、前記熱処理工程では、不純物の再分布により前記p型拡散層の表面付近の前記n型化を解消しp型にすることを特徴とする半導体装置の製造方法。
- 前記第1の処理温度が900℃以上で1100℃以下であり、前記第2の処理温度が1000℃以上で1150℃以下であることを特徴とする請求項1ないし3のいずれか一項に記載の半導体装置の製造方法。
- 前記ゲート酸化膜の膜厚が、50nm以上で600nm以下であることを特徴とする請求項1ないし3のいずれか一項に記載の半導体装置の製造方法。
- 前記熱酸化が、酸素ガスを導入して行われるドライ酸化、酸素ガスと水素ガスを燃焼して行われるパイロ酸化、もしくは水蒸気酸化であることを特徴とする請求項1ないし3のいずれか一項に記載の半導体装置の製造方法。
- 前記熱酸化工程と前記熱処理工程が、同一装置で連続して行われることを特徴とする請求項1ないし3のいずれか一項に記載の半導体装置の製造方法。
- 前記n型拡散層は、p型の半導体基板の表面層に形成されることを特徴とする請求項2または3に記載の半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010028739A JP5515821B2 (ja) | 2010-02-12 | 2010-02-12 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010028739A JP5515821B2 (ja) | 2010-02-12 | 2010-02-12 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2011166003A JP2011166003A (ja) | 2011-08-25 |
JP5515821B2 true JP5515821B2 (ja) | 2014-06-11 |
Family
ID=44596314
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010028739A Active JP5515821B2 (ja) | 2010-02-12 | 2010-02-12 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5515821B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP6996331B2 (ja) * | 2018-02-15 | 2022-01-17 | 富士電機株式会社 | 半導体集積回路の製造方法 |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3438395B2 (ja) * | 1995-03-31 | 2003-08-18 | セイコーエプソン株式会社 | 半導体装置の製造方法 |
JP3240991B2 (ja) * | 1998-03-27 | 2001-12-25 | 日本電気株式会社 | 半導体装置及びその製造方法 |
-
2010
- 2010-02-12 JP JP2010028739A patent/JP5515821B2/ja active Active
Also Published As
Publication number | Publication date |
---|---|
JP2011166003A (ja) | 2011-08-25 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7297994B2 (en) | Semiconductor device having a retrograde dopant profile in a channel region | |
US6881641B2 (en) | Semiconductor device having a retrograde dopant profile in a channel region and method for fabricating the same | |
US5714413A (en) | Method of making a transistor having a deposited dual-layer spacer structure | |
JP5102411B2 (ja) | 半導体装置およびその製造方法 | |
JP3523151B2 (ja) | Mosトランジスタの製造方法 | |
JP2006066439A (ja) | 半導体装置およびその製造方法 | |
US6261932B1 (en) | Method of fabricating Schottky diode and related structure | |
JP4842527B2 (ja) | 半導体装置の製造方法 | |
KR20010076369A (ko) | 반도체 장치와 그 제조 방법 | |
JP4299866B2 (ja) | 半導体装置の製造方法 | |
JP4800566B2 (ja) | 半導体装置及びその製造方法 | |
JP5527080B2 (ja) | 半導体装置の製造方法 | |
JP5515821B2 (ja) | 半導体装置の製造方法 | |
JPH10125906A (ja) | 半導体装置及びその製造方法 | |
TW201707091A (zh) | 橫向雙擴散金屬氧化物半導體元件及其製造方法 | |
JP5632254B2 (ja) | 半導体装置及びその製造方法 | |
JP3207883B2 (ja) | バイポーラ半導体装置の製造方法 | |
JP7290540B2 (ja) | 半導体装置 | |
KR100744269B1 (ko) | 모스 트랜지스터의 게이트 산화막 형성 방법 | |
KR100734259B1 (ko) | 반도체 소자의 제조 방법 | |
JP2006332231A (ja) | 半導体装置の製造方法 | |
JP2007103564A (ja) | 半導体装置 | |
KR100588783B1 (ko) | 반도체 소자 제조 방법 | |
JP2007281096A (ja) | 半導体装置の製造方法およびエミッタポリシリコン電極構造をもつバイポーラトランジスタの電流増幅率の調整方法 | |
JPS6376481A (ja) | 半導体装置及びその製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20110422 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20120614 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20130723 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20130725 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20130905 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20130920 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20140304 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20140317 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5515821 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |