JP5501103B2 - 複数のデバイスを試験するための試験装置、方法および半導体ウェーハ・レベル試験デバイス - Google Patents
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Description
多数のトランジスタ・デバイスの各々の第1の端子を、信号がそのトランジスタの端子に伝えられるのを許すか妨げる1つまたは複数の第1のスイッチ・デバイスを通して接続する1つまたは複数の第1の導体と、
多数のトランジスタ・デバイスの各々の第2の端子を、信号がそのトランジスタの端子に伝えられるのを許すか妨げる1つまたは複数の第2のスイッチ・デバイスを通して接続する1つまたは複数の第2の導体と、
多数のトランジスタ・デバイスの各々の第3の端子を、信号がそのトランジスタの端子に伝えられるのを許すか妨げる1つまたは複数の第3のスイッチ・デバイスを通して接続する1つまたは複数の第3の導体と、
1つまたは複数の第1のスイッチ・デバイス、1つまたは複数の第2のスイッチ・デバイスおよび1つまたは複数の第3のスイッチ・デバイスの活動化を同時に制御して、予め決められた時間に予め決められた継続時間の間、信号が各トランジスタ・デバイスの各それぞれの第1、第2および第3の端子に伝わることを可能にする信号を生成するために、ウェーハ内に構成された制御回路であって、その信号が多数のトランジスタ・デバイスの各々にストレスを加える構成を実現するものである制御回路と、
多数のトランジスタ・デバイスの特定の1つを選ぶためのさらに他の局所信号を予め決められた時間に生成し、さらに、特性データを得るための1つまたは複数の条件に合わせて、選ばれたトランジスタ・デバイスを局所的に構成することを、印加された信号によって可能にするように構成された前記制御回路と、を備え、
制御回路は、多数のうちの残りのトランジスタ・デバイスに同時にストレスを加えながら、選ばれたトランジスタ・デバイスの特性データを収集することを可能にするように構成されている。
1つまたは複数のスイッチ・デバイスの並列接続を半導体ウェーハ内に形成するステップであって、1つまたは複数のスイッチ・デバイスの各並列接続が、複数のデバイスの各デバイスの構造と接続されて、信号がそのデバイスの構造に伝えられるのを許すか妨げるものである、そのステップと、
並列接続の選ばれた複数のスイッチを、関連した選ばれた複数のデバイスの各々のその接続された構造にストレス信号を同時に予め決められた時間の間ずっと加えることを可能にするように、構成するステップと、
他の選ばれた複数のデバイスが引き続きストレス信号を加えられている間に、選ばれた複数のデバイスの第1のデバイスに関連したスイッチ・デバイスを切り換えてストレス信号の印加を除去するステップであって、印加したストレスの除去が第1のデバイスのリラクゼーション状態を引き起こす、そのステップと、
デバイスのリラクゼーション中または後の予め決められた時間に第1のデバイスの構造から測定信号を得るステップと、
第1のデバイスをストレス信号の印加に再び構成するステップと、
他の選ばれた複数のデバイスが引き続きストレス信号を加えられている間に、選ばれた複数のデバイスの第2のデバイスに関連したスイッチを切り換えてストレス信号の印加を除去するステップであって、印加したストレスの除去が第2のデバイスのリラクゼーション状態を引き起こす、そのステップと、
試験されるべき複数のデバイスの次に続くデバイスを選ぶステップ、他の選ばれた複数のデバイスが引き続きストレス信号を加えられている間に、次に続くデバイスのストレス信号の除去のためにその続くスイッチ・デバイスを切り換えるステップ、次に続くデバイスから予め決められた時間の測定を得るステップ、および、後でストレス信号を次に続くデバイスに再び加えるステップの使用を繰り返すステップと、を含み、
半導体ウェーハ内に形成された複数のデバイスは、並列にストレスを加えられ、さらに、現在試験されない残りの複数のデバイスに引き続きストレス信号を加えることを可能にしながら、選ばれたデバイスの個々の試験測定を連続して得るように制御される。
ここで、IDSは、デバイス・パラメータ(例えば、MOSトランジスタのチャネル幅Wおよび長さLおよび誘電率に依存した定数「K」、移動度パラメータ、ゲート酸化物厚さなど)、ゲート・ソース間電圧VGS、デバイスの閾値電圧VT、およびドレイン・ソース間電圧VDSの関数としてのDUTトランジスタのドレイン・ソース間電流である。VDSが一定に保たれた状態では、量ラムダ(λ)で表される短チャネル効果は役割を果たさず、式は1つの独立変数VGSと1つの従属変数IDSに単純化される。同じVGS条件でストレス前後に測定されたIDSのどんな変化も、この式を使用してVTの変化によるものとされる。この測定技術は、VTを直接測定しないので、間接測定と見なされる。直接VTを測定するために、IDSが独立パラメータで、VGSが従属パラメータになる必要がある。IDSおよびVDSを一定値に固定すると、(VGS−VT)を一定に保つためにVT変化はVGS変化となって現れる。また、DUTのゲート電圧が固定された場合には、VTを測定するためにDUTのソース電圧だけを監視する必要がある。すなわち、IDSおよびVDSが一定であるとき、DUTのソース電圧の変化は、VTの変化の直接測定である。この技術は、DUTがVT値に従ってソース電圧を調節するので、「ソース調節」と呼ばれる。
(A)本方法のシーケンスは、状態3が第1のデバイスに設定され一方で他の全てのデバイスが状態1(ストレス印加)のままであるがどんなストレス電圧も印加されていない状態であるように、最初に時間ゼロ(例えば、t=0)でDUTデバイスを試験するようなやり方で、プログラムされる。次に、第1のデバイスが測定され、論理回路はそのデバイスを状態1にし、一方で、第2のデバイスが状態3になり試験される。このプロセスは、ストレスを加える前に、全てのデバイスを試験し終わるまで続く。
(B)いったん全てのデバイスを試験し終わると、プロセッサ回路は、デバイスの全てを状態1にし、ストレス電圧が加えられる。このモードでは、いったん適切な電圧が加えられると、いくつかのまたは全てのデバイスに並列にストレスを加えることができる。
(C)ストレス時間に達すると、ストレスがかかっていたデバイスは、一度に1つずつ、リラクゼーション・モードにされ、一方で、その他のデバイスはストレス・モードのままにされる。予め設定されたリラクゼーション時間に達するやいなや、プロセス回路は、先にパラグラフ(A)で説明されたように、そのデバイスをリラクゼーション・モードから試験モードに切り換えることになる。
(D)各ストレス・ステップの後で、論理回路は、システムが、ストレスがかかったデバイスの全てを通してデバイスごとに連続して、ステップBから始めて、リラクゼーション・ステップ、ステップAへの移行、試験ステップを繰り返すようにし、その間ずっと、その他のデバイスの全てにストレス・バイアスを加えている。
(E)最後のデバイスがリラクゼーション・ステップおよび試験ステップを通過した後で、論理回路は、システムを、デバイスの全ての並列ストレスに戻す。
12 トランジスタ・デバイス(被試験デバイス、DUT)
12a〜12d、12n DUT
13 ゲート端子
14 ドレイン端子
15 ソース端子
23〜25 バス
30、40、50 ゲーティング回路
54 ソース感知電圧出力
60A ストレス状態
60B リラックス状態
60C 測定状態
72 導体線
74 信号線
75、76 パスゲート・デバイス
80 電力供給回路デバイス
81〜84 信号線
90 バス・デバイス
94 信号線
95 パスゲート・デバイス
100 基本回路構成要素10を含むアレイ・アーキテクチャ
100A〜100C DUTスイッチ・アレイ
101〜104 パスゲート・スイッチ
400 テスタまたはウェーハ上の試験構造アレイ・アーキテクチャ(アレイ試験構造)
410 アナログ信号
411 入力ディジタル制御信号
412 出力信号
415 スイッチ制御回路
420 テスタのディジタルおよびアナログ・ポート
430 スキャン・チェーン・ラッチ回路
500 半導体ウェーハ試験プラットフォーム
502 ウェーハ
508 加熱チャック
510 ウェーハ試験プローブ・アセンブリ
512 テスタ・プローブ
530 メモリ記憶デバイス
550 試験装置
560 プロセッサまたは同様な論理回路デバイス
600 ソース・フォロワ回路
660 ソース・フォロワ・デバイス
Claims (21)
- 半導体ウェーハ内に形成された多数のトランジスタ・デバイスの特性を試験するための試験装置であって、
前記多数のトランジスタ・デバイスの各々の第1の端子を、信号が前記トランジスタの端子に伝えられるのを許すか妨げる1つまたは複数の第1のスイッチ・デバイスを通して、接続する1つまたは複数の第1の導体と、
前記多数のトランジスタ・デバイスの各々の第2の端子を、信号が前記トランジスタの端子に伝えられるのを許すか妨げる1つまたは複数の第2のスイッチ・デバイスを通して、接続する1つまたは複数の第2の導体と、
前記多数のトランジスタ・デバイスの各々の第3の端子を、信号が前記トランジスタの端子に伝えられるのを許すか妨げる1つまたは複数の第3のスイッチ・デバイスを通して、接続する1つまたは複数の第3の導体と、
前記1つまたは複数の第1のスイッチ・デバイス、前記1つまたは複数の第2のスイッチ・デバイスおよび前記1つまたは複数の第3のスイッチ・デバイスの活動化を同時に制御して、予め決められた時間に予め決められた継続時間の間、信号が各前記トランジスタ・デバイスの各それぞれの前記第1、第2および第3の端子に伝わることを可能にする信号を生成するために前記ウェーハ内に構成された制御回路であって、前記信号が前記多数のトランジスタ・デバイスの各々にストレスを加える構成を実現するものである制御回路と、
前記多数のトランジスタ・デバイスの特定の1つを選ぶための局所選択信号を予め決められた時間に生成し、さらに、特性データを得るための1つまたは複数の条件に合わせて、選ばれたトランジスタ・デバイスを局所的に構成することを、印加された信号によって可能にするように構成された前記制御回路と、を備え、
前記制御回路が、前記多数のうちの残りの前記トランジスタ・デバイスに同時にストレスを加えながら、前記選ばれたトランジスタ・デバイスの特性データを収集することを可能にするように構成されている試験装置。 - 前記ウェーハ内に構成された前記制御回路が、
前記1つまたは複数の第1のスイッチ・デバイス、前記1つまたは複数の第2のスイッチ・デバイスおよび前記1つまたは複数の第3のスイッチ・デバイスの前記活動化を制御して、予め決められた時間に予め決められた継続時間の間、信号が、選ばれたトランジスタ・デバイスの各それぞれの前記第1、第2および第3の端子に伝わることを可能にする制御信号に応答する、前記多数のトランジスタ・デバイスの各々に対応して形成されたスイッチ構成回路を含む、請求項1に記載の試験装置。 - 前記ウェーハ内に構成された前記制御回路が、
複数のディジタル制御信号を受け取って、前記多数のトランジスタ・デバイスの特定の1つを選ぶための前記局所選択信号を生成する回路をさらに含む、請求項2に記載の試験装置。 - 前記多数のトランジスタ・デバイスの特定の1つを選ぶための前記局所選択信号が、選ばれたトランジスタ・デバイスの前記1つまたは複数の第1のスイッチ・デバイス、前記1つまたは複数の第2のスイッチ・デバイスおよび前記1つまたは複数の第3のスイッチ・デバイスの前記活動化を制御するために、関連したスイッチ構成回路に入力される、請求項3に記載の試験装置。
- データを格納するためのメモリ記憶デバイスと、
測定動作モード中に、選ばれた前記トランジスタ・デバイスの端子の信号の値を感知するための回路手段と、をさらに備え、感知した前記信号の値が記憶のために前記メモリ記憶デバイスに出力される、請求項3に記載の試験装置。 - 前記多数のトランジスタ・デバイスの各々が、前記第1、第2および第3の端子を持つMOSFETデバイスであり、多数のトランジスタ・デバイスの前記特性が前記MOSFETデバイスの閾値電圧VTを含めて試験される、請求項3に記載の試験装置。
- 前記ディジタル制御信号を受け取る前記回路が、スキャン・チェーンを形成し、それによって複数のトランジスタ・デバイスが並列にストレス条件の状態で保たれ、前記スキャン・チェーンが、生成された前記局所選択信号に従って選ばれた個々のトランジスタ・デバイスの順次のリラクゼーションと試験を可能にし、前記選ばれた1つのトランジスタ・デバイスが、残りのトランジスタ・デバイスがストレス条件に保たれている状態で、個々に試験され、さらに、前記試験が感知信号出力値をもたらす、請求項3に記載の試験装置。
- 前記スキャン・チェーンを形成した回路が、さらに、生成された前記局所選択信号に従って、前記多数のトランジスタ・デバイスを一度に1つずつ連続して試験することを可能にし、前記感知信号出力値の各々が、後の統計解析のためにメモリ記憶デバイスに記録される、請求項7に記載の試験装置。
- 前記ストレスの印加中に前記複数のトランジスタ・デバイスに温度バイアスを加えるヒータ・デバイスをさらに備える、請求項1に記載の試験装置。
- 記録した前記感知信号出力値が、前記複数のトランジスタ・デバイスについて負バイアス温度不安定性(NBTI)の統計解析を可能にする、請求項8に記載の試験装置。
- 半導体ウェーハ内に形成された複数のデバイスをストレス試験する方法であって、
各デバイスに接続された1つまたは複数のスイッチ・デバイスの各々をそれぞれ並列に接続した該1つまたは複数のスイッチ・デバイスの並列接続を前記半導体ウェーハ内に形成するステップであって、1つまたは複数のスイッチ・デバイスの各並列接続が、前記複数のデバイスの各デバイスの構造と接続されて、信号が前記デバイスの構造に伝えられるのを許すか妨げるものである、当該ステップと、
前記並列接続の選ばれた複数のスイッチを、関連した選ばれた複数のデバイスの各々のその接続された構造にストレス信号を同時に予め決められた時間の間ずっと加えることを可能にするように、構成するステップと、
他の前記選ばれた複数のデバイスが引き続き前記ストレス信号を加えられている間に、前記選ばれた複数のデバイスの第1のデバイスに関連したスイッチ・デバイスを切り換えて前記ストレス信号の印加を除去するステップであって、前記印加したストレスの前記除去が前記第1のデバイスのリラクゼーション状態を引き起こす、当該ステップと、
前記デバイスのリラクゼーション中または後の予め決められた時間に前記第1のデバイスの構造から測定信号を得るステップと、
前記第1のデバイスをストレス信号の印加に再び構成するステップと、
他の前記選ばれた複数のデバイスが引き続き前記ストレス信号を加えられている間に、前記選ばれた複数のデバイスの第2のデバイスに関連したスイッチを切り換えて前記ストレス信号の印加を除去するステップであって、前記印加したストレスの前記除去が前記第2のデバイスのリラクゼーション状態を引き起こす、当該ステップと、
試験されるべき前記複数のデバイスの次に続くデバイスを選ぶステップ、他の前記選ばれた複数のデバイスが引き続き前記ストレス信号を加えられている間に、前記次に続くデバイスのストレス信号の除去のためにその続くスイッチ・デバイスを切り換えるステップ、前記次に続くデバイスから前記予め決められた時間の前記測定を得るステップ、および、後で前記ストレス信号を前記次に続くデバイスに再び加えるステップの使用を繰り返すステップと、を含み、
半導体ウェーハ内に形成された前記複数のデバイスが、並列にストレスを加えられ、さらに、現在試験されない残りの前記複数のデバイスに引き続きストレス信号を加えることを可能にしながら、選ばれたデバイスの個々の試験測定を連続して得るように制御される方法。 - 前記第1のデバイスおよび次に続くデバイスの構造からの前記得られた測定信号の値をメモリ記憶デバイスに記録するステップと、
前記第1のデバイスおよび次に続くデバイスの構造から得られた、メモリ記憶デバイス中の記録された前記測定信号を統計解析のために処理するステップと、をさらに含む、請求項11に記載の方法。 - 試験されるべき前記複数のデバイスの並列に前記ストレスを起動するための信号を前記半導体ウェーハ内のスイッチ構成回路で受け取るステップであって、前記スイッチ構成回路が前記受け取られた信号に応答して、各前記複数のデバイスの前記1つまたは複数のスイッチ・デバイスを活動化するための制御信号を生成するものである、当該ステップと、
前記活動化された1つまたは複数のスイッチ・デバイスを通して、予め決められた時間に予め決められた継続時間の間、試験されるべき各前記複数のデバイスの前記構造にストレス信号を加えるステップと、をさらに含む、請求項12に記載の方法。 - 試験されるべき各前記複数のデバイスがトランジスタ・デバイスを備え、トランジスタ・デバイスの前記構造が第1、第2または第3のトランジスタ・デバイス端子を備え、さらに、1つまたは複数のスイッチ・デバイスの前記並列接続が、
信号が前記第1のトランジスタ・デバイス端子に伝えられるのを許すか妨げる1つまたは複数の第1のスイッチ・デバイス、信号が前記第2のトランジスタ・デバイス端子に伝えられるのを許すか妨げる1つまたは複数の第2のスイッチ・デバイス、および信号が前記第3のトランジスタ・デバイス端子に伝えられるのを許すか妨げる1つまたは複数の第3のスイッチ・デバイス、を備え、
前記半導体ウェーハ内の個々のスイッチ構成回路が、試験される多数の前記トランジスタ・デバイスの各々に対応して形成され、さらに、前記1つまたは複数の第1のスイッチ・デバイス、前記1つまたは複数の第2のスイッチ・デバイスおよび前記1つまたは複数の第3のスイッチ・デバイスの前記活動化を制御して、前記予め決められた時間に予め決められた継続時間の間、信号が、選ばれたトランジスタ・デバイスの各それぞれの前記第1、第2および第3の端子に伝わることを可能にする信号に応答する、請求項13に記載の方法。 - 複数のディジタル制御信号を前記ウェーハ内のスキャン・チェーン回路で受け取り、応答して、予め決められた時間に、多数の前記トランジスタ・デバイスの特定の1つを選ぶときに使用する局所選択信号を生成するステップをさらに含み、
対応する個々のスイッチ構成回路が、前記局所選択信号および前記活動化するための制御信号に応答して、前記複数のうちの選ばれたトランジスタ・デバイスを個々の試験測定を得るために局所的に構成し、一方で、残りの選ばれないトランジスタ・デバイスが依然として並列に前記ストレスの状態のままであるようにする、請求項14に記載の方法。 - 前記複数のトランジスタ・デバイスの各々が、前記第1、第2および第3の端子を持つMOSFETデバイスであり、多数のトランジスタ・デバイスの特性が、前記MOSFETデバイスの閾値電圧VTを含めて試験される、請求項15に記載の方法。
- 複数のトランジスタ・デバイスに並列にストレスを加えるステップと、
一度に1つの個々のトランジスタ・デバイスを選び、さらに、残りのトランジスタ・デバイスがストレス条件に保たれている状態で前記個々のトランジスタ・デバイスを試験するステップであって、前記試験がトランジスタ・デバイス端子の信号出力値を感知することを含むステップと、を含む、請求項15に記載の方法。 - 前記スキャン・チェーン回路によって、多数の前記トランジスタ・デバイスを一度に1つずつ連続して試験することを可能にするステップと、
感知した前記信号出力値を統計解析のために前記メモリ記憶デバイスに記録するステップと、をさらに含む、請求項17に記載の方法。 - 前記ストレス信号の印加中に前記複数のトランジスタ・デバイスに温度バイアスを加えるステップをさらに含む、請求項11に記載の方法。
- 前記複数の被試験デバイスの記録された感知した前記信号出力値が、負バイアス温度不安定性(NBTI)について統計的に解析される、請求項19に記載の方法。
- 半導体ウェーハ・レベル試験デバイスであって、
多数のデバイスの並列試験をサポートするように構成された個々のスイッチ・マトリックスのアレイであって、前記アレイの各スイッチ・マトリックスは、前記多数のデバイスの個々のデバイスに対応し、
各デバイスに接続された1つまたは複数のスイッチ・デバイスの各々をそれぞれ並列に接続した該1つまたは複数のスイッチ・デバイスの並列接続を備え、1つまたは複数のスイッチ・デバイスの各並列接続は、前記多数のデバイスの各それぞれのデバイスの構造に接続されて、信号が前記デバイスの構造に伝えられるのを許すか妨げるものであるアレイと、
ストレス、リラックス、または測定条件の1つに従って前記多数のデバイスの各々を構成するために各個々のスイッチ・マトリックス・アレイに結合された回路手段と、を備え、
前記回路手段は、前記並列接続の1つまたは複数のスイッチ・デバイスの少なくとも1つを活動化して前記多数のデバイスを前記ストレスの条件に入れるストレス信号の印加を可能にする第1の組の信号に応答し、さらに、前記回路手段は、前記リラックスまたは測定条件を適用するために単一の個々のデバイスをさらに活動化する局所選択信号を生成する第2の組の信号に応答するものであり、
半導体ウェーハ内に形成された前記多数のデバイスは、並列にストレスを加えられ、さらに、現在試験測定されない残りのデバイスに引き続きストレス信号を加えることを可能にしながら、選ばれたデバイスの個々の試験測定を連続して得るように制御される、半導体ウェーハ・レベル試験デバイス。
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